JP4099994B2

JP4099994B2 - Phase-locked loop circuit

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Publication number: JP4099994B2
Application number: JP2002000451A
Authority: JP
Inventors: 英彦成澤; 久弥坂本; 和久木暮; 友行大塚
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-01-07
Filing date: 2002-01-07
Publication date: 2008-06-11
Anticipated expiration: 2022-01-07
Also published as: JP2003204262A

Description

【０００１】
【発明の属する技術分野】
本発明は、位相ロック・ループ回路に係り、特に、入力データ（以降、データは信号を意味する。）の信号対雑音比が良好でない場合でも、入力データからタイミング・ジッタが少ないクロックを再生することが可能な位相ロック・ループ回路に関する。近年、基幹通信システムとしての光通信システムでは大容量化と長距離化が進められている。
【０００２】
大容量化については、データ速度の高速化と波長多重方式（ＷＤＭ方式と記載されることが多い。これは、「Wavelength Division Multiplexing」の頭文字による略語である。）の採用によって実現している。一方、長距離化については、光ファイバ増幅器による光線形増幅によって実現している。
しかし、光ファイバのモード分散によって光ファイバ伝送路の群遅延時間は一定ではなく、光パルスの波形劣化が生ずる。これは、光伝送速度が高くなればなるほど顕著になる。
【０００３】
又、波長多重方式を採用すると、波長多重方式特有の光ファイバにおける４光波混合や誘導ラマン散乱などによって光雑音が増加して光信号の信号対雑音比が劣化するという問題が生ずる。
更に、光ファイバ増幅器を適用すると大きな利得を得ることができる反面、稀土類元素のイオンを添加した増幅ファイバから生ずる自然放出光によって、やはり、光信号の信号対雑音比が劣化する。
【０００４】
従って、上記波形劣化や符号誤り率劣化の影響を受けない光通信システムの実用化が望まれている。
【０００５】
【従来の技術】
上記波形の劣化や信号対雑音比の劣化によるデジタル信号の符号誤り率の劣化を回避するために、フォワード・アクティング・エラー訂正（「ＦＥＣ」と略される。これは、「Forward-acting Error Correction 」の主要な頭文字による略語である。以降、明細書及び図面において「ＦＥＣ」と略記する。) 回路を適用して、波形劣化や信号対雑音比劣化による符号誤りを訂正をする方式が通常となっている。
【０００６】
ＦＥＣは、特定の長さのデータに対して演算を施し、所定のビット数の誤り検定ビットを生成して上記特定の長さのデータに付加して送信する。そして、受信側において、受信データに対して演算を施してシンドロームを生成し、該シンドロームの論理レベル“１”に対応する位置のデータの論理レベルを反転させて符号誤りを訂正する。これは、受信データの期待値と実際の受信データを比較して、論理レベルが異なるビットを訂正することと等価である。
【０００７】
図１１は、ＦＥＣによる誤り訂正の概念を説明する図である。受信データが誤り訂正回路に入力されると、該誤り訂正回路は適用されている誤り訂正符号に特有の演算をしてデータ期待値を求めて受信データとビット・バイ・ビットで比較する。図１１の例では、３ビット目の“１”が誤りであることが判り、誤り訂正回路において訂正される。
【０００８】
図１２は、ＦＥＣによる符号誤り率の改善を示す図である。
ＦＥＣを適用しない場合には、出力データの符号誤り率は当然受信データの符号誤り率に等しい。もし、出力データの符号誤り率を１０^-15程度にしたいのであれば、受信データの符号誤り率を１０^-15以下にする必要がある。
一方、典型的な誤り訂正符号によれば、受信データの符号誤り率が１０^-5程度以下であれば出力データの符号誤り率を１０^-15以下にすることができる。即ち、１０Ｇｂ／ｓの伝送システムを例にすると、誤り訂正を行なわない場合には１／１０⁵秒＝１０μｓ程度に１回符号誤りが生ずるものが、誤り訂正をすることによって約２８時間程度に１回の符号誤りに抑圧することができる。
【０００９】
【発明が解決しようとする課題】
ＦＥＣの威力はかくの如きものであるが、ＦＥＣの適用によって光通信システムを構成する光受信機におけるクロックの再生に問題が生ずる。以降、この問題について説明する。
図１０は、典型的な光受信機のブロック図である。
【００１０】
図１０において、１は光信号を電気信号（電流）に変換するフォト・ダイオードなどの受光素子、２は受光素子１が電流変換した出力を電圧変換し、最低でも所用電圧の電気信号を出力し、場合によっては波形整形をして、等化波形を出力する等化増幅部、３は等化増幅部２が出力する等化波形からタイミング成分を抽出してクロックを再生するタイミング抽出部、４は等化増幅部２が出力する等化波形を受け、タイミング抽出部３が供給するクロックのタイミングにおいて該等化波形を識別して送信データと等しい出力データを後段の回路に供給する識別部である。
【００１１】
即ち、波形整形の有無は別として等化増幅部２が送信波形を再生（Reshaping ) し、タイミング抽出部３がクロックを再生(Retiming)し、識別部が送信データを再生(Regenerating)するので、図１０の構成の光受信機は３Ｒ光受信機である。
図９は、位相ロック・ループ回路をタイミング抽出部に適用した場合の従来の構成で、図１０における受光素子１及び等化増幅部２を省略して図示したものである。
【００１２】
図９において、３ｂはタイミング抽出部で、入力データ（等化波形）とクロックとの位相を比較して両者の位相差に対応するパルス列を出力する位相比較器３−１、位相比較器３−１の出力の直流分を抽出すると共に、位相ロック・ループ回路のループ特性を規定する低域ろ波器３−２、及び、低域ろ波器３−２が出力する直流電圧に対応して発振周波数を可変に制御してクロックを再生して出力する電圧制御発振器３−３によって構成される。
【００１３】
４は等化波形を該クロックのタイミングで識別して送信データを再生して出力する識別部である。
さて、ＦＥＣを行なう誤り訂正回路が設けられるのは識別部４より後段の回路の中であり、ＦＥＣの効果はクロックの再生とは関係がない該誤り訂正回路の出力側で発揮されるものである。
【００１４】
即ち、ＦＥＣを適用しなければ入力データの符号誤り率は１０^-15程度以下に制限されるのに対して、ＦＥＣを適用することを前提にすると入力データの符号誤り率は１０^-5程度まで許容されることになる。そして、受信データの符号誤り率は受信データの信号対雑音比（「Ｓ／Ｎ比」と略記されることが多い。以降、図面においてはＳ／Ｎ比と記載する。）とほぼ一義的な関係にある。
【００１５】
図１３は、Ｓ／Ｎ比による等化波形の違いを示す図である。尚、図１３において、縦軸は等化波形の振幅で横軸は時刻である。
図１３において、（イ）はＳ／Ｎ比良の場合で、符号誤り率が良好な場合に対応し、（ロ）はＳ／Ｎ比悪の場合の一例で、符号誤り率が劣悪な場合に対応する。
【００１６】
即ち、Ｓ／Ｎ比が良好な場合には重畳されている雑音成分の振幅が小さく、Ｓ／Ｎ比が劣悪な場合には重畳されている雑音成分の振幅が大きい。これらの入力データが図９の位相比較器３−１に供給されてクロックとの位相を比較されるので、低域ろ波器３−２が出力する直流電圧が変動し、電圧制御発振器３−３が出力するクロックにおけるタイミング・ジッタが大きくなる。
【００１７】
本発明は、かかる問題に鑑み、位相ロック・ループ回路に関し、入力データの信号対雑音比が良くない場合でも、タイミング・ジッタが少ないクロックを再生することが可能な位相ロック・ループ回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
第一の発明は、入力信号の信号対雑音比が予め定める閾値より大きいか否かを判別する判別器と、制御電圧により発振周波数が制御され、クロック信号を出力する電圧制御発振器と、該クロック信号によって該入力信号のクロック成分を再生する識別部と、該識別部から出力された出力信号と該電圧制御発振器の出力するクロック信号の位相を比較する位相比較器と、該位相比較器の位相比較結果の直流電圧成分を抽出する第一の低域濾波器と、該入力信号と該クロック信号の位相比較結果の直流電圧成分を抽出する第二の低域濾波器と、第二の低域濾波器の出力する電圧値を保存可能なメモリと、第一の低域濾波器より抽出された電圧と該メモリに保存された電圧値とを合成可能な加算部と、第二の低域濾波器の出力と、該加算部の出力を切替可能なスイッチを備え、
該判別器により判別された該入力信号の信号対雑音比が前記予め定める閾値より大きい場合、第二の低域濾波器の出力を制御電圧として該電圧制御発振器に供給するよう該スイッチが切り替えられるとともに電圧値が該メモリに保存され、該判別器により判別された該入力信号の信号対雑音比が予め定める閾値より大きくない場合、該加算部の出力を制御電圧として該電圧制御発振器に供給するよう該スイッチが切り替えられることを特徴とする位相ロック・ループ回路である。
【００１９】
第一の発明によれば、該判別器が良好な信号対雑音比である旨判別した場合には、入力信号と電圧制御発振器が出力するクロック信号との位相差を比較して得た直流電圧によって該電圧制御発振器の発振周波数を制御するという通常の制御を行なって、該電圧制御発振器はジッタの少ないクロックを出力することができ、併せて、該通常の制御時の直流電圧情報を格納して信号対雑音比が劣悪な場合に備えることができる。一方、該判別器が劣悪な信号対雑音比である旨判別した場合には、識別部が該入力信号を識別して出力した、入力信号に重畳された雑音の影響を受けていない信号と電圧制御発振器が出力するクロック信号との位相差を比較して得た直流電圧と、格納された直流電圧を合成した電圧によって該電圧制御発振器の発振周波数を制御するので、劣悪な信号対雑音比下でも該電圧制御発振器はジッタの少ないクロックを出力することができる。
【００２０】
第二の発明は、制御電圧により発振周波数が制御され、クロック信号を出力する電圧制御発振器を備え、入力信号と該電圧制御発振器が生成するクロック信号の位相を比較し、該比較結果に応じて該電圧制御発振器を制御する位相ロック・ループ回路において、
入力信号の変化点を検出するためのトリガ信号が供給されると、該入力信号が立ち上がる度及び立ち下がる度に、該入力信号が予め定める閾値に到達した初めてのタイミングを検出し該タイミング情報を格納する波形モニタ部と、該波形モニタ部が格納している該タイミング情報を読み出して該タイミング情報のヒストグラムを求め、該ヒストグラムのピークのタイミングを該入力信号の変化点と判定する演算器と、該演算器が求めた該入力信号の変化点情報によって該入力信号を模擬する模擬信号を生成する波形生成器を備え、該電圧制御発振器が生成するクロック信号と位相を比較する該入力信号の代わりに、該波形生成器が生成する該模擬信号を用いて、該電圧制御発振器が生成するクロック信号と位相を比較し、該位相差に対応する直流電圧を該制御電圧として該電圧制御発振器に供給し、該電圧制御発振器の発振周波数を制御することを特徴とする位相ロック・ループ回路である。
【００２１】
第二の発明によれば、入力信号の変化点を検出するためのトリガが供給されると、該波形モニタが格納した、入力信号が立ち上がる度及び立ち下がる度において識別基準電圧を切った初めてのタイミング情報は、入力信号に重畳されている雑音の影響を受けて時間軸上でばらつくが、サンプル数が多ければそのヒストグラムは入力信号の真の変化点付近でピークを持つので、該演算器が求めたヒストグラムのピークのタイミングを入力信号の変化点と判定することができる。そして、該波形生成器が該ヒストグラムのピークのタイミングを用いて入力信号を模擬する、入力信号に重畳されていた雑音を除去した信号を生成し、該波形生成器が出力する信号と電圧制御発振器が出力するクロック信号の位相差に対応する直流電圧によって該電圧制御発振器の発振周波数を制御するので、劣悪な信号対雑音比下でも該電圧制御発振器はジッタの少ないクロックを出力することができる。
【００２２】
第三の発明は、制御電圧により発振周波数が制御され、クロック信号を出力する電圧制御発振器を備え、入力信号と該電圧制御発振器が生成するクロック信号の位相を比較し、該比較結果に応じて該電圧制御発振器を制御する位相ロック・ループ回路において、
入力信号の変化点を検出するためのトリガ信号が供給される度に、発生した乱数に対応する標本化パルスによって該入力信号を標本化し、該標本化された入力信号のレベル情報と、該乱数に対応するタイミング情報を格納する波形モニタ部と、該波形モニタ部から該レベル情報と該タイミング情報を読み出して、同一タイミングにおける該レベル情報のヒストグラムを作成して該ヒストグラムのピーク値を該入力信号の変化点のレベルとし、該入力信号の変化点のレベルとした該レベルに近いタイミングを該入力信号の変化点のタイミングであると判定する演算器と、該演算器が求めた該入力信号の変化点のタイミング情報によって該入力信号を模擬する模擬信号を生成する波形生成器を備え、該電圧制御発振器が生成するクロック信号と位相を比較する該入力信号の代わりに、該波形生成器が生成する該模擬信号を用いて、該電圧制御発振器が生成するクロック信号と位相を比較し、該位相差に対応する直流電圧を該制御電圧として該電圧制御発振器に供給し、該電圧制御発振器の発振周波数を制御することを特徴とする位相ロック・ループ回路である。
【００２３】
第三の発明によれば、該波形モニタが、入力信号の変化点を検出するためのトリガが供給される度に発生した乱数に対応する標本化パルスによって入力信号を標本化し、標本化した入力信号のレベルと、該乱数に対応するタイミングを格納し、演算器が、該波形モニタからレベル情報とタイミング情報を読み出して、同一タイミングにおけるレベル情報のヒストグラムを作成して該ヒストグラムのピークを入力信号の変化点のレベルとし、該入力データの変化点のレベルとしたレベルに近いタイミング情報を求めるので、求めたタイミング情報は入力信号の変化点のタイミングを近似することが出来る。そして、該波形生成器が、該演算器が出力する入力信号の変化点情報によって入力信号を模擬する信号を生成し、該波形生成器が出力する入力信号に重畳されている雑音の影響を除去した信号と電圧制御発振器が出力するクロック信号の位相差に対応する直流電圧によって該電圧制御発振器の発振周波数を制御するので、劣悪な信号対雑音比下でも該電圧制御発振器はジッタの少ないクロックを出力することができる。
【００２４】
第四の発明は、第二の発明の位相ロック・ループ回路において、上記演算器は、上記波形モニタが格納しているタイミング情報を読み出して該タイミング情報の平均値を求めて、該平均値のタイミングを入力信号の変化点と判定することを特徴とする位相ロック・ループ回路である。
第四の発明によれば、入力信号の変化点を検出するためのトリガが供給されると、該波形モニタが格納した、入力信号の変化点近傍において識別基準電圧を切った初めてのタイミング情報は、入力信号に重畳されている雑音の影響を受けて時間軸上でばらつくが、サンプル数が多ければその平均値は入力信号の真の変化点に収斂するので、該演算器が求めた該平均値のタイミングを入力信号の変化点と判定することができる。そして、該波形生成器が該平均値のタイミングを用いて入力信号を模擬する、入力信号に重畳されていた雑音を除去した信号を生成し、該波形生成器が出力する信号と電圧制御発振器が出力するクロック信号の位相差に対応する直流電圧によって該電圧制御発振器の発振周波数を制御するので、劣悪な信号対雑音比下でも該電圧制御発振器はジッタの少ないクロックを出力することができる。
【００２５】
第五の発明は、第三の発明の位相ロック・ループ回路において、
上記演算器は、上記波形モニタが格納している全てのレベル情報を読み出して該レベル情報の平均値を求めて、該平均値に近いレベルのタイミングを入力信号の変化点のタイミングであると判定することを特徴とする位相ロック・ループ回路である。
【００２６】
第五の発明によれば、該波形モニタが、入力信号の変化点を検出するためのトリガが供給される度に発生した乱数に対応する標本化パルスによって入力信号を標本化し、標本化した入力信号のレベルと、該乱数に対応するタイミングを格納し、該演算器が、該波形モニタからレベル情報とタイミング情報を読み出して、全てのタイミングにおけるレベル情報の平均値を求めて該平均値を入力信号の変化点のレベルとし、該入力信号の変化点のレベルとしたレベルに近いタイミングを求めるので、求めたタイミングは入力信号の変化点のタイミングを近似することが出来る。そして、該波形生成器が、該演算器が出力する入力信号の変化点のタイミングによって入力信号を模擬する信号を生成し、該波形生成器が出力する入力信号に重畳されている雑音の影響を除去した信号と電圧制御発振器が出力するクロック信号の位相差に対応する直流電圧によって該電圧制御発振器の発振周波数を制御するので、劣悪な信号対雑音比下でも該電圧制御発振器はジッタの少ないクロックを出力することができる。
【００２７】
【発明の実施の形態】
以降、図面も用いて本発明の技術を詳細に説明する。
図１は、本発明の第一の実施の形態のブロック図である。本発明の第一の実施の形態の位相ロック・ループ回路は、入力データの信号対雑音比が劣悪な場合には識別部の出力を使って電圧制御発振器の周波数を制御するので、識別部も併せて図示している。
【００２８】
図１において、３はタイミング抽出部で、位相比較器３−１ａ、低域ろ波器３−２ａ、電圧制御発振器３−３、位相比較器３−１ｂ、低域ろ波器３−２ｂ、信号対雑音比判別器３−４（図では、「Signal-to-Noise Ratio 」の頭文字を使って「Ｓ／Ｎ」判別器と略記している。以降も、図では同様に記載する。）、アナログ・デシタル変換器３−５、メモリ３−６、デジタル・アナログ変換器３−７、加算器３−８及びスイッチ３−９を備えている。
【００２９】
４は電圧制御発振器３−３が出力するクロックのタイミングで入力データを識別する識別部である。
図１の構成の位相ロック・ループ回路は概ね下記のように動作する。
即ち、入力データの信号対雑音比の良否を判別する信号対雑音比判別器３−４と、位相比較器３−１ａ、低域ろ波器３−２ｂ及び電圧制御発振器３−３を有する第一の位相ロック・ループと、位相比較器３−１ｂ、低域ろ波器３−２ｂ、メモリ３−６、デジタル・アナログ変換器３−７、加算器３−８及び電圧制御発振器３−３を有する第二の位相ロック・ループとを備え、信号対雑音比判別器３−４が良好な信号対雑音比である旨判別した場合にはスイッチ３−９によって該第一の位相ロック・ループを閉じて、該入力データと電圧制御発振器３−３が出力するクロックとの位相差を比較して得た直流電圧によって該電圧制御発振器３−３の発振周波数を制御すると共に、該電圧制御発振器３−３に供給する該直流電圧をアナログ・デシタル変換器３−５を介してメモリに格納し、信号対雑音比判別器３−４が劣悪な信号対雑音比である旨判別した場合にはスイッチ３−９によって該第二の位相ロック・ループを閉じて、識別部４が該入力データを識別した出力データと電圧制御発振器３−３が出力するクロックとの位相差を比較して得た直流電圧とメモリ３−６に格納した直流電圧情報をデジタル・アナログ変換器３−７によってアナログ変換した直流電圧とを合成した直流電圧によって電圧制御発振器３−３の発振周波数を制御する。
【００３０】
さて、識別部４は入力データの傾斜より大きい傾斜においてデータの識別を行なうので、出力データからは入力データに重畳されていた雑音の影響が軽減されていると共に、入力データと同期している。従って、低域ろ波器３−２ｂが出力する直流電圧は入力データに重畳されていた雑音の影響を受け難いものになっている。一方、メモリ３−６に格納されている直流電圧情報は入力データの信号対雑音比が良好な時に得たものであるので、これも、雑音の影響が少ない直流電圧を表わす情報である。
【００３１】
しかも、信号対雑音比判別器３−４が入力データの信号対雑音比が劣悪である旨判別した時には、低域ろ波器３−２ｂが出力する直流電圧とメモリ３−６に格納されている直流電圧情報をアナログ変換した直流電圧とを合成した直流電圧によって電圧制御発振器３−３の発振周波数を制御する。
従って、図１の構成の位相ロック・ループ回路は、入力データの信号対雑音比が良好な場合には上記第一の位相ロック・ループによって入力データに同期したクロックを生成して識別部４に供給し、入力データの信号対雑音比が劣悪であっても上記第二の位相ロック・ループによって最終的には入力データに同期したクロックを生成して識別部４に供給することができる。
【００３２】
これにより、図１の構成の位相ロック・ループ回路が識別部４及び後段の装置に供給するクロックは入力データの信号対雑音比に実質的に無関係なジッタの少ない良好なクロックとなる。
尚、上では低域ろ波器３−２ｂが出力する直流電圧とデジタル・アナログ変換器３−７が出力する直流電圧を加算器３−８によって合成すると説明したが、加算器３−８は双方の直流電圧を単純に加算するものではなく、双方の直流電圧又は一方の直流電圧に重み係数をかけて加算するものであってもよく、低域ろ波器３−２ｂが出力する直流電圧とメモリ３−６から得た直流電圧を合成するものであるといえる。
【００３３】
ここで、信号対雑音比判別回路の構成について説明しておく。
図２は、信号対雑音比判別器の構成例である。
図２において、３−４−１は入力データのピーク値を検出するピーク整流回路、３−４−２はピーク整流回路３−４−１の出力と所定の基準電圧を比較して、双方の大小によって論理レベル“１”又は論理レベル“０”の信号を判別結果として出力するコンパレータである。
【００３４】
そして、該基準電圧は、位相ロック・ループ回路が出力するクロックのジッタが許容できなくなる程度の雑音が入力データに重畳された時にピーク整流回路３−４−１が出力する電圧に設定しておけばよい。
上記の如く構成することにより、図２の構成は、入力データに重畳されている雑音が低レベルの時には論理レベル“０”の信号を出力し、入力データに重畳されている雑音が高レベルの時には論理レベル“１”の信号を出力する。従って、図１の構成におけるスイッチ３−９は、論理レベル“０”の信号で上記第一の位相ロック・ループを閉じ、論理レベル“１”の信号で上記第二の位相ロック・ループを閉じるように設定しておけばよい。
【００３５】
尚、当然のことながら、図２の構成においてピーク整流回路３−４−１の出力と基準電圧をコンパレータ３−４−２の逆の入力端子に供給すれば、入力データに重畳されている雑音が低レベルの時には論理レベル“１”の信号を出力し、入力データに重畳されている雑音が高レベルの時には論理レベル“０”の信号を出力するので、図１の構成におけるスイッチ３−９は上記とは逆の設定にする必要がある。
【００３６】
図３は、本発明の第二及び第三の実施の形態のブロック図である。
図３において、３ａはタイミング抽出部で、波形モニタ３−１０、演算器３−１１、波形生成器３−１２、位相比較器３−１、低域ろ波器３−２及び電圧制御発振器３−３によって構成される。
４は電圧制御発振器３−３が出力するクロックのタイミングで入力データを識別する識別部である。
【００３７】
図３の構成における波形モニタ３−１０、演算器３−１１及び波形生成器３−１２によって入力データに重畳されている雑音の影響を受けない、入力データにおける論理レベル“１”と論理レベル“０”の切り替わり点と同一タイミングに切り替わり点を有する、入力データを模擬するデータを生成して位相比較器３−１の一方の入力端子に供給する。
【００３８】
従って、入力データの信号対雑音比の良否にかかわらず信号対雑音比が良好なデータと電圧制御発振器３−３が出力するクロックの位相を位相比較器３−１で比較することができ、図３の構成の位相ロック・ループ回路は入力データの信号対雑音比の良否に関係なくジッタが少ないクロックを生成することができる。
図４は、本発明の第二の実施の形態における波形モニタの構成例である。
【００３９】
図４において、３−１０−１及び３−１０−１ａは所定期間入力データをマスクする論理積回路、３−１０−２は論理積回路３−１０−１の出力を基準電圧と比較してデジタル信号を出力するコンパレータ、３−１０−２ａは論理積回路３−１０−１ａの出力を基準電圧と比較してデジタル信号を出力するコンパレータ、３−１０−３はコンパレータ３−１０−２の出力の立ち上がりを微分する微分回路、３−１０−３ａはコンパレータ３−１０−２ａの出力の立ち上がりを微分する微分回路、３−１０−４は微分回路３−１０−３がパルスを出力した後所定時間論理レベル“１”のパルスを出力して論理積回路３−１０−１の反転入力端子に供給する待ち時間設定器、３−１０−４ａは微分回路３−１０−３ａがパルスを出力した後所定時間論理レベル“１”のパルスを出力して論理積回路３−１０−１ａの反転入力端子に供給する待ち時間設定器、３−１０−５は入力データの切り替わり点探索開始の指示するトリガによってロードされて図示を省略しているクロック源から供給されるクロックを計数するカウンタ、３−１０−６は微分回路３−１０−３及び３−１０−３ａの出力の論理和演算をする論理和回路である。
【００４０】
３−１０−７は一方の入力端子にカウンタ３−１０−５の出力の１ビットを過不足なく受け、もう一方の入力端子に論理和回路３−１０−６の出力を受ける複数の論理積回路で構成される論理積回路群、３−１０−８は該トリガをカウントするカウンタ、３−１０−９はカウンタ３−１０−８の出力をデコードするデコーダ、３−１０−１０はデコーダ３−１０−９の出力によってチップ・セレクトされて、論理積回路群３−１０−７が出力する複数ビットの情報をアドレスとして、論理和回路３−１０−６の出力を書き込むメモリ群である。
【００４１】
図５は、本発明の第二の実施の形態における波形モニタと演算器の動作を説明する図である。以降、図４と図５を参照して本発明の第二の実施の形態における波形モニタと演算器の動作を説明する。
入力データは論理積回路３−１０−１及び３−１０−１ａの非反転入力端子に供給される。論理積回路３−１０−１の反転入力端子には待ち時間設定器３−１０−４の出力が、論理積回路３−１０−１ａの反転入力端子には待ち時間設定器３−１０−４ａの出力が供給されているので、待ち時間設定器３−１０−４の出力と待ち時間設定器３−１０−４ａが論理レベル“０”を出力している時には入力データは論理積回路３−１０−１と３−１０−１ａを通過して、それぞれ、コンパレータ３−１０−２と３−１０−２ａに供給される。そして、コンパレータ３−１０−２と３−１０−２ａのもう一方の入力端子には基準電圧が供給されている。
【００４２】
入力データと基準電圧の関係は図５（イ）に示している。典型的には、基準電圧は入力データの論理レベルの中間レベルに設定されている。従って、雑音がない場合で、入力データが図５（イ）の実線の場合には、入力データのレベルと基準電圧とが等しくなった点でコンパレータ３−１０−２と３−１０−２ａの出力の論理レベルが反転し、微分回路３−１０−３と３−１０−３ａは立ち上がりを微分するので、微分回路３−１０−３と３−１０−３ａは交互に変化点パルスを出力する。これを、図５（ロ）に示している。
【００４３】
しかし、入力データには雑音が重畳されていることがあるので、雑音が重畳されている入力データと基準電圧の交点は時間軸上でばらつき、しかも、１つの立ち上がり又は立ち下がりにおいて複数のタイミングで雑音が重畳されている入力データと基準電圧とは交点を持つことがある。これを避けるために待ち時間設定器３−１０−４と論理積回路３−１０−１、待ち時間設定器３−１０−４ａと論理積回路３−１０−１ａより成る回路が付加されている。
【００４４】
例えば、待ち時間設定器３−１０−４は、微分回路３−１０−３が出力する変化点パルスによって所定の値にロードされて所定のカウント値になるまでカウントを行なうカウンタと、該カウンタのカウント値が所定値以下の時に論理レベル“０”を出力し、該カウンタのカウント値が所定値超の時に論理レベル“１”を出力するデコーダとによって構成する。そして、上記所定のカウント値は、入力データの変化点付近で雑音によって上記交点がばらつく範囲の時間より大きく、データの１ビットの時間より小さく設定しておけばよい。
【００４５】
上記構成によって、１つの立ち上がり又は立ち下がりにおいて複数のタイミングで雑音が重畳されている入力データと基準電圧とが交点を持っても、最初の交点に対応する変化点パルスだけが有効となって、以降の基準電圧と雑音が重畳された入力データの交点は無効とされる。
ところで、入力データはランダムであるので、図５（イ）の如く“０”、“１”交番には限らない。従って、変化点の検出を指示する１発のトリガによって時間軸上にランダムな間隔の変化点パルスが発生する。この１発のトリガに対応する変化点パルスの情報をメモリ群３−１０−１０の一面に格納し、後続のトリガに対応する変化点パルスの情報をメモリ群３−１０−１０の他の面に格納する。
【００４６】
この際、該トリガをカウントするカウンタ３−１０−８のカウント値をデコーダ３−１０−９によってデコードすることによってメモリ群３−１０−１０の各面を選択することができる。
又、該トリガによってロードされてクロックをカウントするカウンタ３−１０−５が出力するカウント値を論理和回路３−１０−６がパルスを出力するタイミングだけ出力してメモリ群３−１０−１０に格納し、論理和回路３−１０−６の出力レベル情報を格納することで変化点パルスに関する情報を格納することができる。このために、図４の構成では論理積回路群３−１０−７の出力をアドレスとして、論理和回路３−１０−６の出力をデータとしてメモリ群３−１０−１０に書き込むようにしている。この動作を該トリガが与えられる度に行なうことによって、メモリ群３−１０−１０の全ての面に図５（ハ）に対応する変化点パルスが格納されることになる。
【００４７】
上記の如くメモリ群３−１０−１０に書き込まれた変化点パルスに関する情報を図３の演算器３−１１が全て読み出し、データに１が書き込まれているアドレスを求め、立ち上がり時間又は立ち下がり時間から決まる時間の範囲に対応するアドレスの範囲でヒストグラムを作成すると、図５（ニ）のようなヒストグラムを得ることができる。
【００４８】
雑音がランダムであれば、雑音がない状態で得られる変化点パルスの位相の近傍で変化点パルスが現れる確率が高くなるので、該ヒストグラムのピークに対応するタイミングが入力データの変化点であると判定することができる。従って、演算器３−１１は変化点パルスの位相であると判定することができる複数のタイミングを求めることができ、演算器３−１１は上記タイミングにパルスを出力することができる。これを図５（ホ）に示している。
【００４９】
図６は、波形生成器の構成例である。
図６において、３−１２−１は図３の演算器３−１１が出力するタイミング・パルスをトグル端子に受けるトグル・フリップ・フロップである。
図３の演算器３−１１は入力データの１ビット幅に相当する時間間隔のタイミング・パルスを出力するので、トグル・フリップ・フロップ３−１２−１は入力データの１ビット幅に相当する幅で論理レベル“１”と論理レベル“０”との間を遷移する波形を出力する。この波形は入力データの波形とは異なるが、入力データの変化点の情報を有する波形であり、入力データに重畳されていた雑音を除去したものである。
【００５０】
従って、図３の如く、波形生成器３−１２の出力と電圧制御発振器３−３の出力の位相を比較し、位相比較器３−１の出力の直流分を低域ろ波器３−２によって抽出して電圧制御発振器３−３の制御端子に与えることによって、入力データの信号対雑音比の良否とは無関係に電圧制御発振器３−３はジッタの少ないクロックを出力することができる。
【００５１】
ここで、図５では入力データの波形と基準電圧の交点のばらつきを複数の変化点近傍で求める例を示しているが、単一の変化点近傍で求めてヒストグラムを作成することによって変化点パルスのタイミングであると推定できるタイミングを決定し、決定された変化点タイミングに続く変化点タイミングは予め判っている入力データの長さを勘案して求めることもできる。
【００５２】
更に、入力データの波形と基準電圧の交点のばらつきを複数の変化点近傍で求める場合も、単一の変化点近傍で求める場合も、求めた変化点パルスのタイミングの平均値を演算器３−１１において算出して、変化点タイミングとしてもよい。
図７は、本発明の第三の実施の形態における波形モニタの構成例である。
【００５３】
図７において、３−１０−１１は入力データの変化点検出を指示するトリガを受けた時に乱数を発生する乱数発生器、３−１０−１２は該トリガによって所定の値にロードされてクロックをカウントするカウンタ、３−１０−１３は乱数発生器３−１０−１１の出力とカウンタ３−１０−１２の出力との一致がとれた時に標本化パルスを出力する論理積回路群、３−１０−１４は論理積回路群３−１０−１３が出力する標本化パルスによって入力データの標本値を求める標本化回路、３−１０−１５は標本化回路３−１０−１４の出力をデジタル値に変換するアナログ・デシタル変換器、３−１０−１６は該標本化パルスが生成されたタイミングにカウンタ３−１０−１２の出力を通過させる論理積回路群、３−１０−１７はアナログ・デシタル変換器３−１０−１５の出力をアドレスとして、論理積回路群３−１０−１６の出力をデータとして書き込むメモリである。
【００５４】
図８は、本発明の第三の実施の形態における波形モニタと演算器の動作を説明する図である。以降、図７及び図８を参照して本発明の第三の実施の形態における波形モニタと演算器の動作を説明する。
入力データの変化点検出を指示するトリガが供給されると、乱数発生器３−１０−１１は乱数を出力して保持し、論理積回路群３−１０−１３に供給する。一方、該トリガをロード端子に受けるとカウンタ３−１０−１２はクロックを計数し、計数結果を論理積回路群３−１０−１３に供給する。
【００５５】
従って、カウンタ３−１０−１２のカウント値が乱数発生器の出力値に等しくなった時に論理積回路群３−１０−１３が標本化パルスとなるパルスを出力する。
標本化回路３−１０−１４は、該標本化パルスを受けると入力データのレベルを標本化して保持し、アナログ・デシタル変換器３−１０−１５は標本化回路３−１０−１４が保持したレベルをデジタル値に変換する。
【００５６】
一方、該標本化パルスは論理積回路群３−１０−１６にも供給され、又、カウンタ３−１０−１２が出力する計数値も論理積回路群３−１０−１６に供給され、該標本化パルスが供給された時の計数値が論理積回路群３−１０−１６から出力される。
そして、メモリ３−１０−１７には、アナログ・デシタル変換器３−１０−１５の出力をアドレスとし、論理積回路群３−１０−１６の出力をデータとして、１発のトリガに付随する入力データの標本値と該標本値を取得したタイミングが格納される。
【００５７】
上記動作が終了した後に再び該トリガが供給されると、図７の構成は上記動作を繰り返す。但し、乱数発生器３−１０−１１が出力する乱数に基づいて上記動作が行なわれるので、メモリ３−１０−１７に供給されるアドレスとデータは前回とは異なるのが通常である。上記の如く標本値と該標本値を取得したタイミングを複数回メモリに書き込む。
【００５８】
尚、図８では、乱数発生器３−１０−１１が出力する乱数は入力データの１ビットに相当する時間以内に対応するものであることを想定している。
上記の如く複数回標本値とタイミング値をメモリに書き込んだ後に、図３の演算器が書き込んだ標本値とタイミング値を読み出して、同一タイミングの近傍で標本値のヒストグラムを作成する。図８（ハ）では、論理レベル“１‘と論理レベル“０”と変化点レベルの近傍におけるヒストグラムのみを示している。
【００５９】
さて、論理レベル“１”の近傍と論理レベル“０”の近傍におけるヒストグラムのピークに比較して、入力データの変化点近傍では、論理レベル“１”から論理レベル“０”に遷移する時の標本値と論理レベル“０”から論理レベル“１”に遷移する時の標本値が記憶されるので、変化点近傍のヒストグラムのピークは論理レベル“１”の近傍と論理レベル“０”の近傍におけるヒストグラムのピークの約２倍になる。そして、論理レベル“１”近傍から変化点近傍に移動するにつれて該ピークは大きくなり、変化点近傍から論理レベル“０”近傍に移動するにつれて該ピークは小さくなり、変化点近傍で該ピークが最大になる。
【００６０】
従って、該ピークが最大になるタイミングが真の変化点のタイミングであると推定することができる。
そして、該ピークの最大値に最も近い標本値をアドレスとして図７のメモリ３−１０−１７を検索して得たタイミングが真の変化点のタイミングであると推定できるタイミングである。これを図８（ニ）に示している。
【００６１】
上記の如くして入力データの変化点の１つが求められたら、予め知られているデータの幅だけシフトしたタイミングをその他の変化点であるとすればよい。この変化点情報を図６に示した波形生成器に供給すれば、入力データの波形とは異なるが、入力データの変化点の情報を有し、且つ、入力データに重畳されていた雑音を除去した波形が得られる。これは入力データを模擬することができる波形である。
【００６２】
ここで、図８では入力データの標本値を単一の変化点近傍で求める例を示しているが、複数の変化点近傍求めてヒストグラムを作成することによって変化点パルスのタイミングであると推定できるタイミングを決定し、決定された変化点タイミングを以て複数の変化点としてもよい。このようにするには、メモリを等価的に複数の面で構成すればよい。
【００６３】
更に、いずれの場合にも、求めた全ての標本値の平均値を演算器３−１１において算出して、変化点タイミングを与えるレベルとしてもよい。
【００６４】
【発明の効果】
以上詳述した如く、本発明によれば、入力データの信号対雑音比が良くない場合でも、タイミング・ジッタが少ないクロックを再生することが可能な位相ロック・ループ回路を実現することができる。
即ち、発明によれば、該信号対雑音比判別器が良好な信号対雑音比である旨判別した場合には、入力データと電圧制御発振器が出力するクロックとの位相差を比較して得た直流電圧によって該電圧制御発振器の発振周波数を制御するという通常の制御を行なって、該電圧制御発振器はジッタの少ないクロックを出力することができ、併せて、該通常の制御時の直流電圧情報をメモリに格納して信号対雑音比が劣悪な場合に備えることができる。一方、該信号対雑音比判別器が劣悪な信号対雑音比である旨判別した場合には、識別部が該入力データを識別して出力した、入力データに重畳された雑音の影響を受けていない波形と電圧制御発振器が出力するクロックとの位相差を比較して得た直流電圧と該メモリから得た直流電圧を合成した直流電圧によって該電圧制御発振器の発振周波数を制御するので、劣悪な信号対雑音比下でも該電圧制御発振器はジッタの少ないクロックを出力することができる。
【００６５】
又、発明によれば、入力データの変化点を検出するためのトリガが供給される度に該波形モニタが格納した、入力データが立ち上がり及び立ち下がりにおいて識別基準電圧を切った初めてのタイミング情報は、入力データに重畳されている雑音の影響を受けて時間軸上でばらつくが、サンプル数が多ければそのヒストグラムは入力データの真の変化点付近でピークを持つので、該演算器が求めたヒストグラムのピークのタイミングを入力データの変化点と判定することができる。そして、該波形生成器が該ヒストグラムのピークのタイミングを用いて入力データを模擬する、入力データに重畳されていた雑音を除去したデータを生成し、該波形生成器が出力する波形と電圧制御発振器が出力するクロックの位相差に対応する直流電圧によって該電圧制御発振器の発振周波数を制御するので、劣悪な信号対雑音比下でも該電圧制御発振器はジッタの少ないクロックを出力することができる。
【００６６】
又、第三の発明によれば、該波形モニタが、入力データの変化点を検出するためのトリガが供給される度に発生した乱数に対応する標本化パルスによって入力データを標本化し、標本化した入力データのレベルと、該乱数に対応するタイミングをメモリに格納し、演算器が、該波形モニタからレベル情報とタイミング情報を読み出して、同一タイミングにおけるレベル情報のヒストグラムを作成して該ヒストグラムのピークを入力データの変化点のレベルとし、該入力データの変化点のレベルとしたレベルに近いタイミング情報を求めるので、求めたタイミング情報は入力データの変化点のタイミングを近似することが出来る。そして、該波形生成器が、該演算器が出力する入力データの変化点情報によって入力データを模擬するデータを生成し、該波形生成器が出力する入力データに重畳されている雑音の影響を除去した波形と電圧制御発振器が出力するクロックの位相差に対応する直流電圧によって該電圧制御発振器の発振周波数を制御するので、劣悪な信号対雑音比下でも該電圧制御発振器はジッタの少ないクロックを出力することができる。
【００６７】
又、第四の発明によれば、入力データの変化点を検出するためのトリガが供給されると、該波形モニタが格納した、入力データの変化点近傍において識別基準電圧を切った初めてのタイミング情報は、入力データに重畳されている雑音の影響を受けて時間軸上でばらつくが、サンプル数が多ければその平均値は入力データの真の変化点に収斂するので、該演算器が求めた該平均値のタイミングを入力データの変化点と判定することができる。そして、該波形生成器が該平均値のタイミングを用いて入力データを模擬する、入力データに重畳されていた雑音を除去したデータを生成し、該波形生成器が出力する波形と電圧制御発振器が出力するクロックの位相差に対応する直流電圧によって該電圧制御発振器の発振周波数を制御するので、劣悪な信号対雑音比下でも該電圧制御発振器はジッタの少ないクロックを出力することができる。
【００６８】
更に、第五の発明によれば、該波形モニタが、入力データの変化点を検出するためのトリガが供給される度に発生した乱数に対応する標本化パルスによって入力データを標本化し、標本化した入力データのレベルと、該乱数に対応するタイミングをメモリに格納し、該演算器が、該波形モニタからレベル情報とタイミング情報を読み出して、全てのタイミングにおけるレベル情報の平均値を求めて該平均値を入力データの変化点のレベルとし、該入力データの変化点のレベルとしたレベルに近いタイミングを求めるので、求めたタイミングは入力データの変化点のタイミングを近似することが出来る。そして、該波形生成器が、該演算器が出力する入力データの変化点のタイミングによって入力データを模擬するデータを生成し、該波形生成器が出力する入力データに重畳されている雑音の影響を除去した波形と電圧制御発振器が出力するクロックの位相差に対応する直流電圧によって該電圧制御発振器の発振周波数を制御するので、劣悪な信号対雑音比下でも該電圧制御発振器はジッタの少ないクロックを出力することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態のブロック図。
【図２】Ｓ／Ｎ判別器の構成例。
【図３】本発明の第二及び第三の実施の形態のブロック図。
【図４】本発明の第二の実施の形態における波形モニタの構成例。
【図５】本発明の第二の実施の形態における波形モニタと演算器の動作を説明する図。
【図６】波形生成器の構成例。
【図７】本発明の第三の実施の形態における波形モニタの構成例。
【図８】本発明の第三の実施の形態における波形モニタと演算器の動作を説明する図。
【図９】位相ロック・ループ回路をタイミング抽出部に用いた場合の従来の構成。
【図１０】光受信機のブロック図。
【図１１】ＦＥＣによる誤り訂正の概念を説明する図。
【図１２】ＦＥＣによる符号誤り率の改善を示す図。
【図１３】Ｓ／Ｎ比による等化波形の違い。
【符号の説明】
１受光素子
２等化増幅部
３タイミング抽出部
４識別部
３ａ、３ｂタイミング抽出部
３−１、３−１ａ、３−１ｂ位相比較器
３−２、３−２ａ、３−２ｂ低域ろ波器
３−３電圧制御発振器
３−４信号対雑音比判別器（Ｓ／Ｎ判別器）
３−５アナログ・デシタル変換器（Ａ／Ｄ）
３−６メモリ
３−７デジタル・アナログ変換器（Ｄ／Ａ）
３−８加算器
３−９スイッチ
３−４−１ピーク整流回路
３−４−２コンパレータ
３−１０波形モニタ
３−１１演算器
３−１２波形生成器
３−１０−１、３−１０−１ａ論理積回路
３−１０−２、３−１０−２ａコンパレータ
３−１０−３、３−１０−３ａ微分回路
３−１０−４、３−１０−４ａ待ち時間設定器
３−１０−５カウンタ
３−１０−６論理和回路
３−１０−７論理積回路群
３−１０−８カウンタ
３−１０−９デコーダ
３−１０−１０メモリ群
３−１０−１１乱数発生器
３−１０−１２カウンタ
３−１０−１３論理積回路群
３−１０−１４標本化回路
３−１０−１５アナログ・デシタル変換器（Ａ／Ｄ）
３−１０−１６論理積回路群
３−１０−１７メモリ
３−１２−１トグル・フリップ・フロップ[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a phase locked loop circuit, and more particularly to input data.(Hereafter, data means a signal.)The present invention relates to a phase-locked loop circuit that can regenerate a clock with little timing jitter from input data even when the signal-to-noise ratio is poor. In recent years, an increase in capacity and a long distance have been promoted in an optical communication system as a backbone communication system.
[0002]
The increase in capacity is realized by increasing the data rate and adopting a wavelength division multiplexing system (often described as a WDM system. This is an abbreviation for “Wavelength Division Multiplexing”). . On the other hand, the long distance is realized by optical linear amplification using an optical fiber amplifier.
However, the group delay time of the optical fiber transmission line is not constant due to the mode dispersion of the optical fiber, and the waveform of the optical pulse is degraded. This becomes more prominent as the optical transmission speed increases.
[0003]
In addition, when the wavelength multiplexing method is adopted, there arises a problem that optical noise increases due to four-wave mixing or stimulated Raman scattering in an optical fiber peculiar to the wavelength multiplexing method, and the signal-to-noise ratio of the optical signal is deteriorated.
Furthermore, when an optical fiber amplifier is applied, a large gain can be obtained. However, the signal-to-noise ratio of the optical signal is deteriorated due to spontaneous emission light generated from the amplification fiber to which ions of rare earth elements are added.
[0004]
Therefore, it is desired to put into practical use an optical communication system that is not affected by the waveform deterioration and the code error rate deterioration.
[0005]
[Prior art]
In order to avoid deterioration of the code error rate of the digital signal due to the deterioration of the waveform and the signal-to-noise ratio, it is abbreviated as “forward acting error correction” (“FEC”). The acronym is the main acronym for “Correction”. Hereinafter, it will be abbreviated as “FEC” in the specification and drawings.) Applying circuits to correct code errors due to waveform degradation and signal-to-noise ratio degradation. It has become normal.
[0006]
The FEC performs an operation on data having a specific length, generates an error test bit having a predetermined number of bits, adds it to the data of the specific length, and transmits it. Then, the reception side performs an operation on the received data to generate a syndrome, and the code level is corrected by inverting the logic level of the data corresponding to the logic level “1” of the syndrome. This is equivalent to comparing the expected value of the received data with the actual received data and correcting bits having different logic levels.
[0007]
FIG. 11 is a diagram for explaining the concept of error correction by FEC. When the received data is input to the error correction circuit, the error correction circuit performs an operation peculiar to the applied error correction code, obtains an expected data value, and compares the received data with the bit-by-bit. In the example of FIG. 11, “1” of the third bit is found to be an error, and is corrected by the error correction circuit.
[0008]
FIG. 12 is a diagram illustrating the improvement of the code error rate by FEC.
When FEC is not applied, the code error rate of output data is naturally equal to the code error rate of received data. If the code error rate of the output data is 10^-15If you want to reduce the code error rate of the received data to 10^-15Must be:
On the other hand, according to a typical error correction code, the code error rate of received data is 10^-FiveIf the degree is less than or equal to about 10, the code error rate of output data is 10^-15It can be: That is, taking a 10 Gb / s transmission system as an example, 1/10 when error correction is not performed.^FiveIf a code error occurs once every second = 10 μs, it can be suppressed to about one code error in about 28 hours by correcting the error.
[0009]
[Problems to be solved by the invention]
Although the power of FEC is as described above, the application of FEC causes a problem in clock recovery in an optical receiver constituting an optical communication system. Hereinafter, this problem will be described.
FIG. 10 is a block diagram of a typical optical receiver.
[0010]
In FIG. 10, 1 is a light receiving element such as a photodiode that converts an optical signal into an electric signal (current), 2 is a voltage conversion of the current converted by the light receiving element 1, and outputs an electric signal of the required voltage at a minimum. In some cases, the waveform is shaped and an equalization amplification unit that outputs an equalization waveform, 3 is a timing extraction unit that extracts a timing component from the equalization waveform output from the equalization amplification unit 2 and reproduces a clock, 4 Is an identification unit that receives the equalization waveform output from the equalization amplification unit 2, identifies the equalization waveform at the timing of the clock supplied by the timing extraction unit 3, and supplies output data equal to the transmission data to the subsequent circuit. is there.
[0011]
That is, apart from the presence or absence of waveform shaping, the equalization amplification unit 2 reproduces the transmission waveform (Reshaping), the timing extraction unit 3 reproduces the clock (Retiming), and the identification unit reproduces the transmission data (Regenerating). The optical receiver configured as shown in FIG. 10 is a 3R optical receiver.
FIG. 9 shows a conventional configuration in which a phase-locked loop circuit is applied to the timing extraction unit, in which the light receiving element 1 and the equalization amplification unit 2 in FIG. 10 are omitted.
[0012]
  In FIG. 9, reference numeral 3b denotes a timing extraction unit which compares the phases of input data (equalized waveform) and a clock and outputs a pulse train corresponding to the phase difference between the phase and the phase comparator 3-1. 1 corresponding to the DC voltage output from the low-pass filter 3-2 and the low-pass filter 3-2 that specify the loop characteristics of the phase-locked loop circuit.oscillationIt is constituted by a voltage controlled oscillator 3-3 that variably controls the frequency and reproduces and outputs the clock.
[0013]
Reference numeral 4 denotes an identifying unit that identifies the equalized waveform at the timing of the clock and reproduces and outputs the transmission data.
An error correction circuit for performing FEC is provided in a circuit subsequent to the identification unit 4, and the effect of FEC is exhibited on the output side of the error correction circuit, which is not related to clock regeneration. is there.
[0014]
That is, if FEC is not applied, the code error rate of the input data is 10^-15On the premise that FEC is applied, the code error rate of the input data is 10^-FiveWill be tolerated to the extent. The code error rate of received data is almost unambiguous with the signal-to-noise ratio of received data (in many cases, abbreviated as “S / N ratio”, hereinafter referred to as S / N ratio). There is a relationship.
[0015]
FIG. 13 is a diagram showing the difference in the equalized waveform depending on the S / N ratio. In FIG. 13, the vertical axis represents the amplitude of the equalized waveform, and the horizontal axis represents time.
In FIG. 13, (A) corresponds to the case where the S / N ratio is good and corresponds to the case where the code error rate is good, and (B) is an example of the case where the S / N ratio is bad, and the case where the code error rate is poor. Correspond.
[0016]
That is, when the S / N ratio is good, the amplitude of the superimposed noise component is small, and when the S / N ratio is poor, the amplitude of the superimposed noise component is large. Since these input data are supplied to the phase comparator 3-1 in FIG. 9 and compared with the phase of the clock, the DC voltage output from the low-pass filter 3-2 fluctuates, and the voltage controlled oscillator 3- 3 increases the timing jitter in the clock output.
[0017]
In view of such problems, the present invention relates to a phase-locked loop circuit, and provides a phase-locked loop circuit capable of reproducing a clock with little timing jitter even when the signal-to-noise ratio of input data is not good. For the purpose.
[0018]
[Means for Solving the Problems]
The first invention isA discriminator that discriminates whether or not the signal-to-noise ratio of the input signal is larger than a predetermined threshold, and the oscillation frequency is controlled by the control voltage, and a clock signal is output.Voltage controlled oscillator and the clock signalTheinput signalClock componentAn identification unit for reproducing the image, and the identification unitOutput fromA phase comparator that compares the phase of the output signal and the clock signal output from the voltage controlled oscillator, and a DC voltage component of the phase comparison result of the phase comparator is extracted.FirstA low pass filter,A second low-pass filter for extracting a DC voltage component of a phase comparison result between the input signal and the clock signal; a memory capable of storing a voltage value output from the second low-pass filter; and a first low-pass filter An adder capable of synthesizing the voltage extracted from the pass filter and the voltage value stored in the memory, an output of the second low pass filter, and a switch capable of switching the output of the adder;
If the signal-to-noise ratio of the input signal determined by the discriminator is greater than the predetermined threshold, the switch is switched to supply the output of the second low pass filter as a control voltage to the voltage controlled oscillator Voltage value is stored in the memoryThe discriminatorDeterminedThe signal to noise ratio of the input signal is greater than a predetermined thresholdIf not,The switch is switched to supply the output of the adder as a control voltage to the voltage controlled oscillator.This is a phase-locked loop circuit.
[0019]
  According to the first invention,The discriminatorIs determined to have a good signal-to-noise ratio, the oscillation frequency of the voltage controlled oscillator is controlled by a DC voltage obtained by comparing the phase difference between the input signal and the clock signal output from the voltage controlled oscillator. The voltage control oscillator can output a clock with less jitter, and stores DC voltage information at the time of the normal control to prepare for a case where the signal-to-noise ratio is poor. be able to. on the other hand,The discriminatorIs determined to have an inferior signal-to-noise ratio, the identification unit identifies and outputs the input signal, and the voltage-controlled oscillator outputs the signal that is not affected by the noise superimposed on the input signal. DC voltage obtained by comparing the phase difference with the clock signal, The synthesized voltage of the stored DC voltageSince the oscillation frequency of the voltage controlled oscillator is controlled by the above, the voltage controlled oscillator can output a clock with little jitter even under a poor signal-to-noise ratio.
[0020]
  The second invention comprises a voltage controlled oscillator that controls the oscillation frequency by a control voltage and outputs a clock signal, compares the phase of the input signal and the clock signal generated by the voltage controlled oscillator, and according to the comparison result In a phase-locked loop circuit for controlling the voltage controlled oscillator,
  Trigger to detect change point of input signalsignalEach time the input signal rises and falls, the input signal has a predetermined threshold value.ReachedA waveform monitor unit for detecting the first timing and storing the timing information; reading out the timing information stored in the waveform monitor unit to obtain a histogram of the timing information; and determining a peak timing of the histogram as the input signal The input signal is simulated by an arithmetic unit that determines the change point of the input signal and the change point information of the input signal obtained by the arithmetic unitMockA waveform generator for generating a signal, which is generated by the waveform generator instead of the input signal for phase comparison with the clock signal generated by the voltage controlled oscillatorThe simulationThe signal is used to compare the phase with the clock signal generated by the voltage controlled oscillator, and the DC voltage corresponding to the phase differenceTo the voltage controlled oscillator as the control voltage,A phase-locked loop circuit that controls the oscillation frequency of the voltage-controlled oscillator.
[0021]
  According to the second invention, inputsignalWhen a trigger is supplied to detect the change point, the input stored in the waveform monitorsignalThe timing information for the first time when the identification reference voltage is turned off every time the signal rises and fallssignalWill vary on the time axis due to the influence of noise superimposed on it, but if there are many samples, the histogram will be inputsignalSince there is a peak near the true change point of, input the peak timing of the histogram obtained by the calculatorsignalCan be determined as a change point. The waveform generator then inputs using the peak timing of the histogramsignalSimulate the inputsignalRemoved noise superimposed onsignalAnd the waveform generator outputssignalAnd the clock output from the voltage controlled oscillatorsignalOf the voltage controlled oscillator by a DC voltage corresponding to the phase difference ofoscillationSince the frequency is controlled, the voltage controlled oscillator can output a clock with little jitter even under a poor signal-to-noise ratio.
[0022]
  The third aspect of the invention includes a voltage controlled oscillator whose oscillation frequency is controlled by a control voltage and outputs a clock signal, compares the phase of the input signal and the clock signal generated by the voltage controlled oscillator, and according to the comparison result In a phase-locked loop circuit for controlling the voltage controlled oscillator,
  Trigger to detect change point of input signalsignalIs supplied by the sampling pulse corresponding to the generated random numberTheSampling the input signal and samplingWasA waveform monitor unit that stores level information of the input signal and timing information corresponding to the random number, and the level information and the timing information are read from the waveform monitor unit, and a histogram of the level information at the same timing is created. The peak value of the histogramTheThe level of the change point of the input signal, and the level of the change point of the input signalTheTiming close to the levelTheAn arithmetic unit that determines the timing of the input signal change point, and the arithmetic unitTheSimulate the input signal by timing information of the change point of the input signalMockA waveform generator for generating a signal, which is generated by the waveform generator instead of the input signal for phase comparison with the clock signal generated by the voltage controlled oscillatorThe simulationThe signal is used to compare the phase with the clock signal generated by the voltage controlled oscillator, and the DC voltage corresponding to the phase differenceTo the voltage controlled oscillator as the control voltage,A phase-locked loop circuit that controls the oscillation frequency of the voltage-controlled oscillator.
[0023]
  According to a third aspect of the invention, the waveform monitor has an inputsignalInput by sampling pulse corresponding to a random number generated each time a trigger is supplied to detect the change point ofsignalSampled and sampled inputsignalLevel and timing corresponding to the random numberStoreThe arithmetic unit reads the level information and timing information from the waveform monitor, creates a histogram of the level information at the same timing, and inputs the peak of the histogramsignalSince the timing information close to the level of the change point of the input data is obtained, the obtained timing information is input.signalThe timing of the change point can be approximated. And the waveform generator has an input output from the computing unit.signalInput by changing point informationsignalSimulatesignalThat the waveform generator outputssignalRemoved the effect of noise superimposed onsignalAnd the clock output from the voltage controlled oscillatorsignalOf the voltage controlled oscillator by a DC voltage corresponding to the phase difference ofoscillationSince the frequency is controlled, the voltage controlled oscillator can output a clock with little jitter even under a poor signal-to-noise ratio.
[0024]
  The fourth invention is the second invention.In the phase-locked loop circuit ofAbove calculatorIsReads the timing information stored in the waveform monitor, calculates the average value of the timing information, and inputs the timing of the average valuesignalChange point andTo judgeIs a phase-locked loop circuit.
  According to the fourth invention, inputsignalWhen a trigger is supplied to detect the change point, the input stored in the waveform monitorsignalThe timing information for the first time when the identification reference voltage is turned off near the change point ofsignalWill vary on the time axis due to the effect of noise superimposed on it, but if there are many samples, the average value will be input.signalSince it converges to the true change point, the timing of the average value obtained by the calculator is input.signalCan be determined as a change point. Then, the waveform generator inputs using the timing of the average valuesignalSimulate the inputsignalRemoved noise superimposed onsignalAnd the waveform generator outputssignalAnd the clock output from the voltage controlled oscillatorsignalOf the voltage controlled oscillator by a DC voltage corresponding to the phase difference ofoscillationSince the frequency is controlled, the voltage controlled oscillator can output a clock with little jitter even under a poor signal-to-noise ratio.
[0025]
  A fifth invention is the phase-locked loop circuit of the third invention,
  Above calculatorIsRead all the level information stored in the waveform monitor, find the average value of the level information, and input the timing of the level close to the average valuesignalThe timing of the change pointTo judgeIs a phase-locked loop circuit.
[0026]
  According to the fifth invention, the waveform monitor has an inputsignalInput by sampling pulse corresponding to a random number generated each time a trigger is supplied to detect the change point ofsignalSampled and sampled inputsignalLevel and timing corresponding to the random numberStoreThe arithmetic unit reads the level information and timing information from the waveform monitor, calculates the average value of the level information at all timings, and inputs the average value.signalAnd the input levelsignalSince the timing close to the level of the change point is calculated, the calculated timing is inputsignalThe timing of the change point can be approximated. And the waveform generator has an input output from the computing unit.signalInput according to the timing of the change pointsignalSimulatesignalThat the waveform generator outputssignalThe signal from which the influence of the noise superimposed on is removed and the clock output from the voltage controlled oscillatorsignalOf the voltage controlled oscillator by a DC voltage corresponding to the phase difference ofoscillationSince the frequency is controlled, the voltage controlled oscillator can output a clock with little jitter even under a poor signal-to-noise ratio.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the technique of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a block diagram of a first embodiment of the present invention. The phase-locked loop circuit according to the first embodiment of the present invention controls the frequency of the voltage controlled oscillator using the output of the identification unit when the signal-to-noise ratio of the input data is poor. It is also illustrated.
[0028]
In FIG. 1, 3 is a timing extraction unit, a phase comparator 3-1a, a low-pass filter 3-2a, a voltage controlled oscillator 3-3, a phase comparator 3-1b, a low-pass filter 3-2b, Signal-to-noise ratio discriminator 3-4 (in the figure, it is abbreviated as “S / N” discriminator using the acronym “Signal-to-Noise Ratio”. In the following description, the same applies. ), An analog-digital converter 3-5, a memory 3-6, a digital-analog converter 3-7, an adder 3-8, and a switch 3-9.
[0029]
  An identification unit 4 identifies input data at the timing of a clock output from the voltage controlled oscillator 3-3.
  The phase-locked loop circuit having the configuration shown in FIG. 1 generally operates as follows.
  That is, a signal-to-noise ratio discriminator 3-4 that discriminates whether the signal-to-noise ratio of the input data is good, a phase comparator 3-1a, a low-pass filter 3-2b, and a voltage-controlled oscillator 3-3. One phase-locked loop, a phase comparator 3-1b, a low-pass filter 3-2b, a memory 3-6, a digital-analog converter 3-7, an adder 3-8, and a voltage-controlled oscillator 3-3 And when the signal-to-noise ratio discriminator 3-4 determines that the signal-to-noise ratio is good, the switch 3-9 switches the first phase-locked loop. Is closed, and the voltage controlled oscillator 3-3 is controlled by the DC voltage obtained by comparing the phase difference between the input data and the clock output from the voltage controlled oscillator 3-3.oscillationIn addition to controlling the frequency, the DC voltage supplied to the voltage controlled oscillator 3-3 is stored in the memory via the analog / digital converter 3-5, and the signal-to-noise ratio discriminator 3-4 is used as a poor signal pair. When it is determined that the noise ratio is present, the second phase lock loop is closed by the switch 3-9, and the output data in which the identification unit 4 identifies the input data and the clock output from the voltage controlled oscillator 3-3. The voltage-controlled oscillator 3 is a DC voltage obtained by synthesizing a DC voltage obtained by comparing the phase difference between the DC voltage information and the DC voltage information stored in the memory 3-6 by analog conversion with the digital / analog converter 3-7. ThreeoscillationControl the frequency.
[0030]
Now, since the identification unit 4 identifies the data at a slope larger than the slope of the input data, the influence of the noise superimposed on the input data is reduced from the output data and is synchronized with the input data. Therefore, the DC voltage output from the low-pass filter 3-2b is not easily affected by noise superimposed on the input data. On the other hand, since the DC voltage information stored in the memory 3-6 is obtained when the signal-to-noise ratio of the input data is good, this is also information representing the DC voltage with little influence of noise.
[0031]
  Moreover, when the signal-to-noise ratio discriminator 3-4 discriminates that the signal-to-noise ratio of the input data is poor, the DC voltage output from the low-pass filter 3-2b and the memory 3-6 are stored. Of the voltage controlled oscillator 3-3 by a DC voltage obtained by synthesizing a DC voltage obtained by analog conversion of the DC voltage information.oscillationControl the frequency.
  Therefore, the phase-locked loop circuit having the configuration shown in FIG. 1 generates a clock synchronized with the input data by the first phase-locked loop when the signal-to-noise ratio of the input data is good, and Even if the signal-to-noise ratio of the input data is poor, a clock synchronized with the input data can be finally generated by the second phase-locked loop and supplied to the identification unit 4.
[0032]
As a result, the clock supplied from the phase-locked loop circuit having the configuration shown in FIG. 1 to the discriminator 4 and the subsequent device is a good clock with little jitter that is substantially unrelated to the signal-to-noise ratio of the input data.
In the above description, the DC voltage output from the low-pass filter 3-2b and the DC voltage output from the digital / analog converter 3-7 are synthesized by the adder 3-8. Both DC voltages may not be simply added, but may be added by applying a weighting factor to both DC voltages or one DC voltage, and the DC voltage output by the low-pass filter 3-2b. It can be said that the DC voltage obtained from the memory 3-6 is synthesized.
[0033]
Here, the configuration of the signal-to-noise ratio discrimination circuit will be described.
FIG. 2 is a configuration example of a signal-to-noise ratio discriminator.
In FIG. 2, 3-4-1 is a peak rectifier circuit that detects the peak value of input data, and 3-4-2 is a comparison between the output of the peak rectifier circuit 3-4-1 and a predetermined reference voltage. This is a comparator that outputs a signal having a logic level “1” or a logic level “0” as a determination result depending on the magnitude.
[0034]
The reference voltage should be set to a voltage that is output by the peak rectifier circuit 3-4-1 when noise that causes the jitter of the clock output from the phase-locked loop circuit to be unacceptable is superimposed on the input data. That's fine.
By configuring as described above, the configuration of FIG. 2 outputs a signal of logic level “0” when the noise superimposed on the input data is low, and the noise superimposed on the input data is high. Sometimes a signal of logic level “1” is output. Accordingly, the switch 3-9 in the configuration of FIG. 1 closes the first phase-locked loop with a logic level “0” signal and closes the second phase-locked loop with a logic level “1” signal. You should set it like this.
[0035]
As a matter of course, if the output of the peak rectifier circuit 3-4-1 and the reference voltage are supplied to the opposite input terminal of the comparator 3-4-2 in the configuration of FIG. 1 outputs a logic level “1” signal, and when the noise superimposed on the input data is high level, outputs a logic level “0” signal. Therefore, the switch 3-9 in the configuration of FIG. Must be set opposite to the above.
[0036]
FIG. 3 is a block diagram of the second and third embodiments of the present invention.
In FIG. 3, reference numeral 3 a denotes a timing extraction unit, which is a waveform monitor 3-10, an arithmetic unit 3-11, a waveform generator 3-12, a phase comparator 3-1, a low-pass filter 3-2, and a voltage controlled oscillator 3. -3.
An identification unit 4 identifies input data at the timing of a clock output from the voltage controlled oscillator 3-3.
[0037]
  The logic levels “1” and “1” in the input data that are not affected by the noise superimposed on the input data by the waveform monitor 3-10, the arithmetic unit 3-11, and the waveform generator 3-12 in the configuration of FIG. At the same timing as the switching point of “0”CutData that simulates input data having a replacement point is generated and supplied to one input terminal of the phase comparator 3-1.
[0038]
Therefore, regardless of whether the signal-to-noise ratio of the input data is good or not, the data having a good signal-to-noise ratio and the phase of the clock output from the voltage controlled oscillator 3-3 can be compared by the phase comparator 3-1. The phase-locked loop circuit having the configuration 3 can generate a clock with little jitter regardless of whether the signal-to-noise ratio of the input data is good or bad.
FIG. 4 is a configuration example of a waveform monitor according to the second embodiment of the present invention.
[0039]
In FIG. 4, 3-10-1 and 3-10-1a are AND circuits that mask input data for a predetermined period, and 3-10-2 compares the output of the AND circuit 3-10-1 with a reference voltage. A comparator that outputs a digital signal, 3-10-2a is a comparator that compares the output of the AND circuit 3-10-1a with a reference voltage and outputs a digital signal, and 3-10-3 is a comparator 3-10-2 Differentiating circuit that differentiates the rising edge of the output, 3-10-3a is a differentiating circuit that differentiates the rising edge of the output of the comparator 3-10-2a, and 3-10-4 is after the differentiating circuit 3-10-3 outputs a pulse. A waiting time setter that outputs a pulse of logic level “1” for a predetermined time and supplies it to the inverting input terminal of the AND circuit 3-10-1, 3-10-4a outputs a pulse from the differentiation circuit 3-10-3a After a certain time A waiting time setter 3-10-5 that outputs a pulse of logic level "1" and supplies it to the inverting input terminal of the AND circuit 3-10-1a is loaded by a trigger instructing the start of search for a switching point of input data And a counter for counting clocks supplied from a clock source (not shown), and 3-10-6 is an OR circuit for performing an OR operation on the outputs of the differentiating circuits 3-10-3 and 3-10-3a. It is.
[0040]
3-10-7 receives one bit of the output of the counter 3-10-5 without excess or deficiency at one input terminal, and a plurality of logical products that receive the output of the OR circuit 3-10-6 at the other input terminal AND circuit group composed of circuits, 3-10-8 is a counter for counting the trigger, 3-10-9 is a decoder for decoding the output of the counter 3-10-8, and 3-10-10 is a decoder 3 This is a memory group that is chip-selected by the output of -10-9 and writes the output of the OR circuit 3-10-6 by using the information of a plurality of bits output from the AND circuit group 3-10-7 as an address.
[0041]
FIG. 5 is a diagram for explaining the operation of the waveform monitor and the arithmetic unit in the second embodiment of the present invention. Hereinafter, the operations of the waveform monitor and the arithmetic unit in the second embodiment of the present invention will be described with reference to FIGS.
Input data is supplied to the non-inverting input terminals of the AND circuits 3-10-1 and 3-10-1a. The output of the waiting time setter 3-10-4 is at the inverting input terminal of the AND circuit 3-10-1, and the waiting time setter 3-10-4a is at the inverting input terminal of the AND circuit 3-10-1a. Therefore, when the output of the waiting time setter 3-10-4 and the waiting time setter 3-10-4a output the logic level “0”, the input data is the AND circuit 3−3. 10-1 and 3-10-1a are supplied to the comparators 3-10-2 and 3-10-2a, respectively. A reference voltage is supplied to the other input terminals of the comparators 3-10-2 and 3-10-2a.
[0042]
The relationship between the input data and the reference voltage is shown in FIG. Typically, the reference voltage is set to an intermediate level of the logic level of the input data. Accordingly, when there is no noise and the input data is a solid line in FIG. 5A, the level of the input data and the reference voltage are equal to each other in the comparators 3-10-2 and 3-10-2a. Since the logic level of the output is inverted and the differentiation circuits 3-10-3 and 3-10-3a differentiate the rising edge, the differentiation circuits 3-10-3 and 3-10-3a alternately output change point pulses. . This is shown in FIG.
[0043]
However, since noise may be superimposed on the input data, the intersection between the input data on which noise is superimposed and the reference voltage varies on the time axis, and at multiple timings at one rise or fall. The input data on which noise is superimposed and the reference voltage may have an intersection. In order to avoid this, a circuit comprising a waiting time setter 3-10-4 and an AND circuit 3-10-1 and a waiting time setter 3-10-4a and an AND circuit 3-10-1a are added. .
[0044]
For example, the waiting time setter 3-10-4 is loaded with a predetermined value by a change point pulse output from the differentiation circuit 3-10-3 and counts until a predetermined count value is reached. The decoder is configured to output a logic level “0” when the count value is less than or equal to a predetermined value, and to output a logic level “1” when the count value of the counter exceeds a predetermined value. The predetermined count value may be set larger than the time in the range where the intersection varies due to noise near the change point of the input data and smaller than the time of 1 bit of data.
[0045]
With the above configuration, even if the input data on which noise is superimposed at a plurality of timings at one rising edge or falling edge and the reference voltage have an intersection, only the change point pulse corresponding to the first intersection is valid, Subsequent intersections of input data on which the reference voltage and noise are superimposed are invalidated.
Incidentally, since the input data is random, it is not limited to “0” and “1” alternating as shown in FIG. Accordingly, a change point pulse at random intervals is generated on the time axis by one trigger instructing detection of the change point. The information of the change point pulse corresponding to this one trigger is stored in one surface of the memory group 3-10-10, and the information of the change point pulse corresponding to the subsequent trigger is stored in the other surface of the memory group 3-10-10. To store.
[0046]
At this time, each face of the memory group 3-10-10 can be selected by decoding the count value of the counter 3-10-8 that counts the trigger by the decoder 3-10-9.
In addition, the count value output from the counter 3-10-5 that is loaded by the trigger and counts the clock is output only at the timing at which the OR circuit 3-10-6 outputs a pulse to the memory group 3-10-10. By storing and storing the output level information of the logical sum circuit 3-10-6, it is possible to store information on the change point pulse. For this reason, in the configuration of FIG. 4, the output of the logical product circuit group 3-10-7 is written in the memory group 3-10-10 as the address, and the output of the logical sum circuit 3-10-6 as the data. . By performing this operation every time the trigger is given, change point pulses corresponding to FIG. 5C are stored in all the surfaces of the memory group 3-10-10.
[0047]
The arithmetic unit 3-11 in FIG. 3 reads all the information on the change point pulse written in the memory group 3-10-10 as described above, obtains the address where 1 is written in the data, and rises or falls. If a histogram is created in the address range corresponding to the time range determined from the above, a histogram as shown in FIG. 5 (d) can be obtained.
[0048]
If the noise is random, the probability of a change point pulse appearing in the vicinity of the phase of the change point pulse obtained in the absence of noise increases, so the timing corresponding to the peak of the histogram is the change point of the input data. Can be determined. Therefore, the computing unit 3-11 can obtain a plurality of timings that can be determined to be the phase of the change point pulse, and the computing unit 3-11 can output a pulse at the above timing. This is shown in FIG.
[0049]
FIG. 6 is a configuration example of the waveform generator.
In FIG. 6, reference numeral 3-12-1 denotes a toggle flip-flop that receives a timing pulse output from the arithmetic unit 3-11 in FIG.
3 outputs a timing pulse having a time interval corresponding to 1-bit width of the input data, the toggle flip-flop 3-12-1 has a width corresponding to 1-bit width of the input data. To output a waveform transitioning between the logic level “1” and the logic level “0”. Although this waveform is different from the waveform of the input data, it is a waveform having information on the changing point of the input data, and is obtained by removing noise superimposed on the input data.
[0050]
Therefore, as shown in FIG. 3, the phase of the output of the waveform generator 3-12 and the output of the voltage controlled oscillator 3-3 are compared, and the DC component of the output of the phase comparator 3-1 is compared with the low-pass filter 3-2. The voltage controlled oscillator 3-3 can output a clock with little jitter regardless of whether the signal-to-noise ratio of the input data is good or not.
[0051]
Here, FIG. 5 shows an example in which the variation in the intersection of the waveform of the input data and the reference voltage is obtained in the vicinity of a plurality of change points, but the change point pulse is obtained by obtaining in the vicinity of a single change point and creating a histogram. It is also possible to determine the timing at which it can be estimated that the timing is, and to determine the change point timing subsequent to the determined change point timing in consideration of the length of the input data that is known in advance.
[0052]
Further, whether the variation of the intersection of the waveform of the input data and the reference voltage is obtained in the vicinity of a plurality of change points, or in the vicinity of a single change point, the average value of the obtained change point pulse timings is calculated. 11 may be used as the change point timing.
FIG. 7 is a configuration example of a waveform monitor according to the third embodiment of the present invention.
[0053]
In FIG. 7, 3-10-11 is a random number generator that generates a random number when receiving a trigger for instructing detection of a change point of input data, and 3-10-12 is loaded to a predetermined value by the trigger to generate a clock. A counter for counting, 3-10-13 is an AND circuit group for outputting a sampling pulse when the output of the random number generator 3-10-11 and the output of the counter 3-10-12 are matched, 3-10 -14 is a sampling circuit for obtaining a sample value of input data by a sampling pulse output from the AND circuit group 3-10-13, and 3-10-15 is a digital value for the output of the sampling circuit 3-10-14. An analog-digital converter for conversion, 3-10-16 is an AND circuit group for passing the output of the counter 3-10-12 at the timing when the sampling pulse is generated, and 3-10-17 is an analog-decimal converter. As the address output of the Le converter 3-10-15 is a memory for writing the output of the logical product circuit group 3-10-16 as data.
[0054]
FIG. 8 is a diagram for explaining the operations of the waveform monitor and the arithmetic unit in the third embodiment of the present invention. Hereinafter, the operations of the waveform monitor and the arithmetic unit according to the third embodiment of the present invention will be described with reference to FIGS.
When a trigger for instructing change point detection of input data is supplied, the random number generator 3-10-11 outputs a random number, holds it, and supplies it to the AND circuit group 3-10-13. On the other hand, when the trigger is received at the load terminal, the counter 3-10-12 counts the clock and supplies the count result to the AND circuit group 3-10-13.
[0055]
Accordingly, when the count value of the counter 3-10-12 becomes equal to the output value of the random number generator, the AND circuit group 3-10-13 outputs a pulse that becomes a sampling pulse.
When receiving the sampling pulse, the sampling circuit 3-10-14 samples and holds the level of the input data, and the analog / digital converter 3-10-15 holds the sampling circuit 3-10-14. Convert levels to digital values.
[0056]
On the other hand, the sampling pulse is also supplied to the AND circuit group 3-10-16, and the count value output from the counter 3-10-12 is also supplied to the AND circuit group 3-10-16. The count value when the digitizing pulse is supplied is output from the AND circuit group 3-10-16.
In the memory 3-10-17, the output of the analog-digital converter 3-10-15 is used as an address, and the output of the logical product circuit group 3-10-16 is used as data. A sample value of data and a timing at which the sample value is acquired are stored.
[0057]
When the trigger is supplied again after the above operation is completed, the configuration of FIG. 7 repeats the above operation. However, since the above operation is performed based on the random number output from the random number generator 3-10-11, the address and data supplied to the memory 3-10-17 are usually different from the previous one. As described above, the sample value and the timing at which the sample value is acquired are written in the memory a plurality of times.
[0058]
In FIG. 8, it is assumed that the random number output from the random number generator 3-10-11 corresponds to within a time corresponding to 1 bit of the input data.
After the sample values and timing values are written to the memory a plurality of times as described above, the sample values and timing values written by the computing unit in FIG. 3 are read, and a histogram of the sample values is created in the vicinity of the same timing. FIG. 8C shows only a histogram in the vicinity of the logic level “1”, the logic level “0”, and the change point level.
[0059]
Compared to the histogram peaks in the vicinity of the logic level “1” and in the vicinity of the logic level “0”, the transition between the logic level “1” and the logic level “0” occurs near the change point of the input data. Since the sample value and the sample value at the time of transition from the logical level “0” to the logical level “1” are stored, the histogram peak near the change point is in the vicinity of the logical level “1” and the logical level “0”. About twice the peak of the histogram at. Then, the peak increases as it moves from the vicinity of the logic level “1” to the vicinity of the change point, and the peak decreases as it moves from the vicinity of the change point to the vicinity of the logic level “0”. become.
[0060]
Therefore, it can be estimated that the timing at which the peak is maximum is the timing of the true change point.
The timing obtained by searching the memory 3-10-17 in FIG. 7 using the sample value closest to the maximum value of the peak as the address is the timing at which it can be estimated that the timing is the true change point. This is shown in FIG.
[0061]
If one of the change points of the input data is obtained as described above, the timing shifted by the previously known data width may be set as the other change point. If this change point information is supplied to the waveform generator shown in FIG. 6, it is different from the waveform of the input data, but it has the information of the change point of the input data and removes the noise superimposed on the input data. Waveform is obtained. This is a waveform that can simulate input data.
[0062]
Here, FIG. 8 shows an example in which the sample value of the input data is obtained in the vicinity of a single change point, but it is possible to estimate the timing of the change point pulse by obtaining the vicinity of a plurality of change points and creating a histogram. The timing may be determined, and the determined change point timing may be used as a plurality of change points. In order to do this, the memory may be equivalently configured with a plurality of surfaces.
[0063]
Furthermore, in any case, the average value of all the obtained sample values may be calculated by the calculator 3-11 so as to give a change point timing.
[0064]
【The invention's effect】
  As described above in detail, according to the present invention, it is possible to realize a phase-locked loop circuit capable of reproducing a clock with little timing jitter even when the signal-to-noise ratio of input data is not good.
  That is, according to the invention, when the signal-to-noise ratio discriminator determines that the signal-to-noise ratio is good, it is obtained by comparing the phase difference between the input data and the clock output from the voltage-controlled oscillator. The voltage controlled oscillator is driven by a DC voltage.oscillationBy performing normal control of controlling the frequency, the voltage controlled oscillator can output a clock with less jitter, and at the same time, the DC voltage information at the time of the normal control is stored in a memory, and the signal-to-noise ratio is Can be prepared for when the situation is poor. On the other hand, when the signal-to-noise ratio discriminator determines that the signal-to-noise ratio is inferior, it is affected by the noise superimposed on the input data, which is identified and output by the identifying unit. Of the voltage controlled oscillator by a DC voltage obtained by synthesizing the DC voltage obtained by comparing the phase difference between the non-waveform and the clock output from the voltage controlled oscillator and the DC voltage obtained from the memory.oscillationSince the frequency is controlled, the voltage controlled oscillator can output a clock with little jitter even under a poor signal-to-noise ratio.
[0065]
  According to the invention, the timing information stored in the waveform monitor each time the trigger for detecting the change point of the input data is supplied is the first timing information when the input data is turned off at the rising and falling edges. However, if the number of samples is large, the histogram has a peak near the true change point of the input data, so the histogram obtained by the computing unit is affected by the noise superimposed on the input data. The peak timing can be determined as the change point of the input data. Then, the waveform generator simulates input data using the timing of the peak of the histogram, generates data from which noise superimposed on the input data is removed, and the waveform and voltage controlled oscillator output by the waveform generator Of the voltage controlled oscillator by a DC voltage corresponding to the phase difference of the clock output byoscillationSince the frequency is controlled, the voltage controlled oscillator can output a clock with little jitter even under a poor signal-to-noise ratio.
[0066]
  According to the third invention, the waveform monitor samples the input data with a sampling pulse corresponding to a random number generated each time a trigger for detecting a change point of the input data is supplied. The level of the input data and the timing corresponding to the random number are stored in the memory, and the computing unit reads the level information and timing information from the waveform monitor, creates a histogram of the level information at the same timing, and Since the peak is the level of the change point of the input data and the timing information close to the level of the change point of the input data is obtained, the obtained timing information can approximate the timing of the change point of the input data. Then, the waveform generator generates data that simulates the input data based on the change point information of the input data output by the arithmetic unit, and removes the influence of noise superimposed on the input data output by the waveform generator The voltage controlled oscillator has a DC voltage corresponding to the phase difference between the waveform and the clock output from the voltage controlled oscillator.oscillationSince the frequency is controlled, the voltage controlled oscillator can output a clock with little jitter even under a poor signal-to-noise ratio.
[0067]
  According to the fourth aspect of the present invention, when a trigger for detecting a change point of input data is supplied, the first timing when the identification reference voltage is turned off in the vicinity of the change point of the input data stored in the waveform monitor. The information varies on the time axis due to the influence of noise superimposed on the input data, but if the number of samples is large, the average value converges at the true change point of the input data. The timing of the average value can be determined as the change point of the input data. Then, the waveform generator simulates the input data using the timing of the average value, generates data from which noise superimposed on the input data is removed, and the waveform output from the waveform generator and the voltage controlled oscillator The voltage controlled oscillator is controlled by a DC voltage corresponding to the phase difference of the output clock.oscillationSince the frequency is controlled, the voltage controlled oscillator can output a clock with little jitter even under a poor signal-to-noise ratio.
[0068]
  Further, according to the fifth invention, the waveform monitor samples the input data with a sampling pulse corresponding to a random number generated each time a trigger for detecting a change point of the input data is supplied, and performs sampling. The level of the input data and the timing corresponding to the random number are stored in a memory, and the arithmetic unit reads the level information and timing information from the waveform monitor, obtains an average value of the level information at all timings, and Since the average value is used as the level of the change point of the input data, and the timing close to the level of the change point of the input data is obtained, the obtained timing can approximate the timing of the change point of the input data. Then, the waveform generator generates data that simulates the input data at the timing of the change point of the input data output from the computing unit, and the influence of noise superimposed on the input data output from the waveform generator is reduced. The voltage-controlled oscillator has a DC voltage corresponding to the phase difference between the removed waveform and the clock output from the voltage-controlled oscillator.oscillationSince the frequency is controlled, the voltage controlled oscillator can output a clock with little jitter even under a poor signal-to-noise ratio.
[Brief description of the drawings]
FIG. 1 is a block diagram of a first embodiment of the present invention.
FIG. 2 is a configuration example of an S / N discriminator.
FIG. 3 is a block diagram of second and third embodiments of the present invention.
FIG. 4 shows a configuration example of a waveform monitor according to the second embodiment of the present invention.
FIG. 5 is a diagram for explaining operations of a waveform monitor and a computing unit in the second embodiment of the present invention.
FIG. 6 shows a configuration example of a waveform generator.
FIG. 7 shows a configuration example of a waveform monitor according to the third embodiment of the present invention.
FIG. 8 is a diagram for explaining operations of a waveform monitor and a computing unit according to the third embodiment of the present invention.
FIG. 9 shows a conventional configuration when a phase locked loop circuit is used for a timing extraction unit.
FIG. 10 is a block diagram of an optical receiver.
FIG. 11 is a diagram for explaining the concept of error correction by FEC.
FIG. 12 is a diagram showing improvement in code error rate by FEC.
FIG. 13 shows the difference in the equalized waveform depending on the S / N ratio.
[Explanation of symbols]
1 Light receiving element
2 Equalization amplification section
3 Timing extractor
4 Identification part
3a, 3b Timing extractor
3-1, 3-1a, 3-1b phase comparator
3-2, 3-2a, 3-2b Low-pass filter
3-3 Voltage controlled oscillator
3-4 Signal-to-noise ratio discriminator (S / N discriminator)
3-5 Analog-digital converter (A / D)
3-6 Memory
3-7 Digital-to-analog converter (D / A)
3-8 Adder
3-9 Switch
3-4-1 Peak rectifier circuit
3-4-2 Comparator
3-10 Waveform monitor
3-11 Calculator
3-12 Waveform generator
3-10-1, 3-10-1a AND circuit
3-10-2, 3-10-2a Comparator
3-10-3, 3-10-3a Differentiation circuit
3-10-4, 3-10-4a Waiting time setter
3-10-5 Counter
3-10-6 OR circuit
3-10-7 AND circuit group
3-10-8 Counter
3-10-9 Decoder
3-10-10 Memory group
3-10-11 random number generator
3-10-12 Counter
3-10-13 AND circuit group
3-10-14 Sampling circuit
3-10-15 Analog to digital converter (A / D)
3-10-16 AND circuit group
3-10-17 Memory
3-12-1 Toggle flip-flop

Claims

A discriminator for discriminating whether or not the signal-to-noise ratio of the input signal is greater than a predetermined threshold;
A voltage-controlled oscillator whose oscillation frequency is controlled by a control voltage and outputs a clock signal;
An identification unit for reproducing the clock component of the input signal by the clock signal;
A phase comparator that compares the phase of the output signal output from the identification unit and the phase of the clock signal output from the voltage controlled oscillator;
A first low-pass filter for extracting a DC voltage component of a phase comparison result of the phase comparator;
A second low-pass filter for extracting a DC voltage component of a phase comparison result between the input signal and the clock signal;
A memory capable of storing the voltage value output by the second low-pass filter;
An adder capable of synthesizing the voltage extracted from the first low-pass filter and the voltage value stored in the memory;
A switch capable of switching the output of the second low-pass filter and the output of the adder;
If the signal-to-noise ratio of the determined input signal by該判another device is greater than the pre-determined threshold value, the switch is switched so as to supply to said voltage controlled oscillator output of the second low-pass filter as the control voltage And the voltage value is stored in the memory,
If the signal-to-noise ratio of the determined input signal by該判another device is not greater than the predetermined threshold value, characterized in that the switch is switched to supply to the voltage-controlled oscillator an output of the adding unit as the control voltage A phase-locked loop circuit.

The oscillation frequency is controlled by the control voltage, and a voltage-controlled oscillator that outputs a clock signal is provided. The phase of the input signal and the clock signal generated by the voltage-controlled oscillator are compared, and the voltage-controlled oscillator is controlled according to the comparison result In a phase-locked loop circuit that
When a trigger signal for detecting a change point of an input signal is supplied, each time the input signal rises and falls, the first timing when the input signal reaches a predetermined threshold is detected and the timing information is obtained. A waveform monitor unit to store;
An arithmetic unit that reads out the timing information stored in the waveform monitor unit to obtain a histogram of the timing information, and determines a peak timing of the histogram as a change point of the input signal;
A waveform generator that generates a simulation signal that simulates the input signal based on the change point information of the input signal obtained by the computing unit;
Instead of the input signal that compares the phase with the clock signal generated by the voltage controlled oscillator, the phase is compared with the clock signal generated by the voltage controlled oscillator using the simulated signal generated by the waveform generator; A phase-locked loop circuit that supplies a DC voltage corresponding to the phase difference as the control voltage to the voltage-controlled oscillator and controls the oscillation frequency of the voltage-controlled oscillator.

The oscillation frequency is controlled by the control voltage, and a voltage-controlled oscillator that outputs a clock signal is provided. The phase of the input signal and the clock signal generated by the voltage-controlled oscillator are compared, and the voltage-controlled oscillator is controlled according to the comparison result In a phase-locked loop circuit that
Each time a trigger signal for detecting a change point of the input signal is supplied to sampling the input signal by sampling pulses corresponding to the generated random number, the level information of the target Honka input signal, random number A waveform monitor unit for storing timing information corresponding to
From waveform monitor reads the level information and the timing information, the peak value of the histogram as the level of the change point of the input signal to create a histogram of the level information at the same timing, the change point of the input signal and determining arithmetic unit and a timing timing close to the level the said level changing point of the input signal,
Comprising a waveform generator for generating a simulation signal simulating the input signal by the timing information of the change point of the input signal to which the arithmetic unit is determined,
Instead of the input signal that compares the phase with the clock signal generated by the voltage controlled oscillator, the phase is compared with the clock signal generated by the voltage controlled oscillator using the simulated signal generated by the waveform generator; A phase-locked loop circuit that supplies a DC voltage corresponding to the phase difference as the control voltage to the voltage-controlled oscillator and controls the oscillation frequency of the voltage-controlled oscillator.

The phase-locked loop circuit according to claim 2,
The arithmetic unit reads the timing information stored in the waveform monitor, obtains an average value of the timing information, and determines the timing of the average value as a change point of the input signal. Loop circuit.

The phase-locked loop circuit according to claim 3,
The arithmetic unit reads all the level information stored in the waveform monitor, obtains an average value of the level information, and determines that the timing near the average value is the timing of the change point of the input signal. A phase-locked loop circuit.