JP4100655B2

JP4100655B2 - Thin film transistor manufacturing method

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Publication number: JP4100655B2
Application number: JP36344999A
Authority: JP
Inventors: 基成蔡; 洋文福井
Original assignee: エルジー．フィリップスエルシーデーカンパニー，リミテッド
Priority date: 1999-12-21
Filing date: 1999-12-21
Publication date: 2008-06-11
Anticipated expiration: 2019-12-21
Also published as: JP2001177104A

Description

【０００１】
【発明の属する技術分野】
本発明は、多結晶シリコンの半導体層を有し、不純物導入層を３段階の濃度を有する構造から構成した薄膜トランジスタとその製造方法並びにその薄膜トランジスタを備えた液晶表示装置に関する。
【０００２】
【従来の技術】
図１２は、従来のトップゲート型薄膜トランジスタ（Thin Film Transistor, 以下必要に応じてＴＦＴと略称する）の一構造例を示すものである。この図に示す従来のＴＦＴは、例えばガラス等の基板１００の上に多結晶シリコンからなる半導体層１０１が形成され、その中央部上にゲート絶縁膜１０２が形成され、ゲート絶縁膜１０２上にゲート電極１０３が形成されている。また、半導体層１０１の両端側に高濃度の不純物（イオン）が導入された半導体層からなるソース領域１０５またはドレイン領域１０６が形成され、これらソース領域１０５とドレイン領域１０６とに挟まれた半導体層中央部領域がチャネル部１０７とされている。更に、これらソース領域１０５、ドレイン領域１０６をなす半導体層はゲート絶縁膜１０２の下方に侵入された形で形成され、ゲート絶縁膜１０２の下方に侵入されたソース領域１０５ａとソース領域１０６ａはいずれも低濃度の不純物（イオン）導入層とされている。
【０００３】
そして、ゲート絶縁膜１０２、半導体層１０１とそのソース領域１０５およびドレイン領域１０６を覆うように絶縁膜１０８が形成され、ソース領域１０５上の絶縁膜１０８にコンタクトホール１１０が形成され、ドレイン領域１０６上の絶縁膜１０８にコンタクトホール１１１が形成されるとともに、前記コンタクトホール１１０の部分においてソース領域１０５に接続するソース電極１１２が形成され、前記コンタクトホール１１１の部分においてドレイン領域１０６に接続するドレイン電極１１３が形成されている。
【０００４】
【発明が解決しようとする課題】
ところで、近年、液晶表示装置の基板等に用いられるＴＦＴにおいて、前記の半導体層として多結晶シリコンが多用されるようになってきた。これは、多結晶シリコンはアモルファスシリコンに比べてキャリアの移動度が大きく、アモルファスシリコンの移動度が０.３〜１ｃｍ²／Ｖ・sec程度であるのに対して、多結晶シリコンの移動度は１０〜１００ｃｍ²／Ｖ・sec程度であるとされている。従っていわゆる多結晶シリコンＴＦＴは、アモルファスシリコンＴＦＴに比べてキャリアの移動度が大きいことから駆動能力が大きく、高速動作が可能となるという利点を有している。
【０００５】
しかしながら、図１２に示すような従来の多結晶シリコンＴＦＴは、電子の移動度が大きいという利点を有する反面、オフ電流（Ｉ_OFF）が大きくなるという欠点を有しており、この多結晶シリコンＴＦＴを液晶表示装置に用いた場合、オフ電流が大きいと、画素に蓄積した信号電荷が充分に保持できないという問題が生じるおそれがある。そこで、この種の多結晶シリコンＴＦＴにおいてオフ電流を小さくするための種々の対策が講じられている状況である。
【０００６】
例えば、図１２に示す構造の多結晶シリコンＴＦＴにおいて、ソース電極１１２がソース領域１０５と接続する部分、および、ドレイン電極１１３がドレイン領域１０６と接続する部分において、接続抵抗をできるだけ少なくして電子の移動を円滑に行うようにするためには、ソース領域１０５とドレイン領域１０６の不純物打込濃度をできる限り高くする方が望ましいと考えらえるが、ソース領域１０５ａとドレイン領域１０６ａの不純物打込濃度を高くし過ぎると前述のオフ電流（Ｉ_OFF）が更に大きくなってしまうという問題がある。
【０００７】
本発明は前記事情に鑑みてなされたもので、電子移動度の大きな多結晶シリコンＴＦＴの特徴を維持したままＴＦＴとしてのオフ電流の上昇を抑え、オン電流とオフ電流とのオンオフ比も高くすることができるようにした薄膜トランジスタとその製造方法およびその薄膜トランジスタを備えた液晶表示装置の提供を目的とする。また、本発明の薄膜トランジスタを備えた液晶表示装置は、オフ電流を少なくすることで画素に蓄積した信号電荷を十分に保持でき、表示品質の良好な構造の提供を目的とする。
【０００８】
【課題を解決するための手段】
本発明は前述の事情に鑑みてなされたもので、少なくとも表面が絶縁体である基板上に多結晶シリコンからなる半導体層が設けられ、該半導体層中に不純物を導入してなるソース領域およびドレイン領域が該半導体層の両側に位置しそれらの間にチャネル部を形成して設けられ、前記チャネル部上に前記ソース領域と前記ドレイン領域とに跨がってゲート絶縁膜が設けられ、該ゲート絶縁膜上にゲート電極が設けられ、前記ソース領域にはソース電極が接続され、前記ドレイン領域にはドレイン電極が接続されるとともに、前記ソース領域および前記ドレイン領域が、各々、前記ソース電極あるいはドレイン電極に接続される最高濃度の第１の不純物導入層と、前記第１の不純物導入層よりも前記チャネル部側に位置し前記第１の不純物導入層よりも低濃度の第２の不純物導入層と、前記第２の不純物導入層よりも更に前記チャネル部側に位置し前記第２の不純物導入層よりも低濃度の第３の不純物導入層とからなることを特徴とする。
【０００９】
不純物導入層をイオン導入濃度毎に３段階構造にしたので、第１の不純物導入層のイオン濃度をできるだけ高くすることができ、この第１の不純物導入層はソース領域とドレイン領域に個々に形成され、各々ソース電極とドレイン電極との接続部分とするので、イオン導入濃度が高ければコンタクト抵抗を低くすることができる。
また、チャネル部に接する側の第３のイオン導入層は、不純物導入層をイオン導入濃度毎に３段階構造にしたので、イオン導入濃度をできるだけ低くすることができ、よってオフ電流を小さくすることができ、結果的にオンオフ比の良好なトランジスタ特性の優れた薄膜トランジスタが得られる。
【００１０】
本発明は前述の事情に鑑みてなされたもので、前記ゲート電極が、前記ゲート絶縁膜に近い側の第１の電極膜と前記ゲート絶縁膜から離れた側の第２の電極膜とからなる２層構造であることを特徴とする。
【００１１】
本発明は前述の事情に鑑みてなされたもので、前記第１の不純物導入層のイオン導入濃度をＱ⁺⁺、前記第２の不純物導入層のイオン導入濃度をＱ⁺、前記第３の不純物導入層のイオン導入濃度をＱ⁰とすると、５×１０¹⁸≦Ｑ⁺⁺≦１０¹⁹ ions／ｃｍ³、１０¹⁷≦Ｑ⁺≦５×１０¹⁸ ions／ｃｍ³、１０¹⁵≦Ｑ⁰≦１０¹⁷ ions／ｃｍ³の関係が満足されることを特徴とする。
これらの濃度の第１の不純物導入層と第２の不純物導入層と第３の不純物導入層であるならば、第１の不純物導入層とソース電極あるいはドレイン電極とのコンタクト抵抗を確実に低減することができ、チャネル部側に接続する第３の不純物導入層のイオンを確実に低濃度にできるので、オン電流の高い、オフ電流の低い、オンオフ比の高いトランジスタ特性の優れた薄膜トランジスタが確実に得られる。
【００１２】
本発明は、前記第１の不純物導入層のイオン導入濃度をＱ⁺⁺、前記第２の不純物導入層のイオン導入濃度をＱ⁺、前記第３の不純物導入層のイオン導入濃度をＱ⁰とすると、１０¹⁷≦Ｑ⁺⁺≦５×１０¹⁸ ions／ｃｍ³、１０¹⁵≦Ｑ⁺≦１０¹⁷ ions／ｃｍ³、１０¹⁴≦Ｑ⁰≦５×１０¹⁵ ions／ｃｍ³の関係が満足されることを特徴とする。
これらのイオン濃度とすることで、特にチャネル部側に接続する第３のイオン導入層のイオン導入濃度を低くできるので、オフ電流の低い薄膜トランジスタが得られる。
【００１３】
本発明の液晶表示装置は、一対の基板間に液晶層が挟持され、前記一対の基板のうち、一方の基板に画素電極が設けられ、更に該基板に画素電極駆動用として先のいずれかに記載の薄膜トランジスタが設けられてなることを特徴とする。
先に記載の薄膜トランジスタであるならば、多結晶シリコンＴＦＴがアモルファスシリコンに比べて本来有するキャリアの移動度が大きく駆動能力が高いとともに高速動作が可能な特徴を有した上、オン電流とオフ電流の比、オンオフ比の高い良好なトランジスタ特性の薄膜トランジスタを駆動用に備えるので、液晶駆動時の高速スイッチングが可能で、画素電極に蓄積した電荷を充分に保持できる良好な表示状態を得ることができる。
【００１４】
本発明の薄膜トランジスタの製造方法は、少なくとも表面が絶縁性である基板上に多結晶シリコンからなるアイランド状の半導体層を形成し、該半導体層上に該半導体層の両端部を残して該半導体層の中央部を覆うゲート絶縁膜を形成し、該ゲート絶縁膜上に該ゲート絶縁膜と前記半導体層の両端部を覆うゲート電極形成用の電極膜を形成し、該電極膜上に前記ゲート絶縁膜の両端部を除いて前記ゲート絶縁膜中央部を覆うマスク層を形成し、前記マスク層と前記電極膜の上から第１のイオンドーピングを行って前記ゲート絶縁膜に覆われていない半導体層両端部側に最高濃度の第１の不純物導入層を形成すると同時に前記マスク層に覆われてない半導体層両端部側であって前記第１の不純物導入層の内側に第２の不純物導入層を形成し、この後、前記マスク層を基に前記電極膜のパターニングを行って前記半導体層両端部側の前記第２の不純物導入層よりも内側の前記半導体層中央部に対応するゲート電極を形成し、次いで前記マスク層を除去し、この後に前記第２の不純物導入層よりも低濃度になるように先の第１のイオンドーピングよりも低濃度の第２のイオンドーピングを行い、前記ゲート電極に覆われていない前記半導体層の領域であって前記第２の不純物導入層よりも内側の領域に第３の不純物導入層を形成することを特徴とする。
【００１５】
半導体層とゲート絶縁膜と電極膜とマスク層を備えた積層体に第１のイオンドーピング処理を行うことで、ゲート絶縁膜に覆われていない半導体層の端部側に最高濃度の第１の不純物導入層を、ゲート絶縁膜に覆われている半導体層の端部側に第２の濃度の第２の不純物導入層を同時に１回のイオンドーピング処理にて形成することができる。次に、レジスト層により金属膜をパターニングしてレジストを除去してから低濃度の第２のイオンドーピング処理を行うことにより、先に形成した第２の不純物導入層よりも更にイオン濃度の低い第３の不純物導入層を形成できる。そして、この第３の不純物導入層の形成位置精度をレジスト層により金属膜をエッチングする際のエッチング精度で制御できるので、第３の不純物導入層を正確に形成できる。
また、２段階の不純物導入濃度の構造を製造する場合と比較し、本発明方法を実施する際に、新たに追加する工程は、第２のイオンドーピング処理で行う第３の不純物導入層の形成であり、１つの工程を追加するのみで３段階の不純物濃度の構造を実現できる。また、第２のイオンドーピング処理は特に新規のフォトリソ工程や追加で使用するマスクの必要がないので容易に実現できる。
【００１６】
本発明の薄膜トランジスタの製造方法は、前記ゲート電極をゲート絶縁膜に近い側の第１の電極膜と前記ゲート絶縁膜から離れた側の第２の電極膜からなる２層構造とし、前記第２の電極膜のみを前記マスク層を基にパターニングして前記マスク層の両端部よりも内側の前記マスク層中央部に対応する第２の電極膜加工部を形成し、この後に前記最高濃度の第１のイオンドーピングを行い、前記第１の不純物打込層と第２の不純物打込層を形成し、この後に前記第１の電極膜のみを前記第２の電極膜加工部と同じ形状にパターニングして第１の電極膜加工部として前記第２の電極膜加工部と第１の電極膜加工部からなるゲート電極を形成することを特徴とする。
【００１７】
ゲート電極を２層構造とすることで、第１のイオンドーピング時に下層側の電極膜で半導体層を保護することができ、第１のイオンドーピング後に行うマスク層の除去時に半導体層を一方の電極膜で保護できる。
また、上層側の第２の電極膜は良好な導電性が得られるように充分に厚く形成し、下層側の第１の電極膜は容易に打込イオンが透過するように充分に薄く形成することが可能となる。下層側の第１の電極膜を薄く形成することにより、イオンドーピングを短時間で行うことが可能となり、製造が容易となるとともに、低加速電圧でイオンドーピングを行うことが可能となり、基板等へ不要なダメージを与えることがなくなる。
【００１８】
本発明の薄膜トランジスタの製造方法において、前記第１の電極膜をチタンまたはチタン合金から形成し、前記第２の電極膜を銅または銅合金から形成することができる。
本発明の薄膜トランジスタの製造方法において、前記第１の電極膜をアルミニウムまたはアルミニウム合金から形成し、前記第２の電極膜をチタンまたはチタン合金から形成することができる。
本発明の薄膜トランジスタの製造方法において、前記第１の電極膜をクロムまたはクロム合金から形成し、前記第２の電極膜をアルミニウムまたはアルミニウム合金から形成することができる。
【００１９】
これら金属材料の組み合わせにより、第１の電極膜用と第２の電極膜用に異なるエッチング液を利用することができ、これらの金属材料であるならば、２層構造で最初のエッチング液で第１の電極膜のみを選択的にエッチングし、次に別のエッチング液で第１の電極膜をエッチングすることなく第２の電極膜のみを選択的にエッチングするエッチング液を容易に選択することができる。
【００２０】
【発明の実施の形態】
以下に本発明に係る実施形態について詳細に説明する。
図１と図２は、本実施形態のトップゲート型多結晶シリコン薄膜トランジスタを有する薄膜トランジスタアレイ基板の要部を示すもので、この実施形態の薄膜トランジスタアレイ基板は、例えば、図９と図１０を基に後述する液晶表示装置に組み込まれて使用されるものである。
本実施形態の薄膜トランジスタ１は、図１に示すように、例えばガラス等の表面を絶縁性とした透明の基板２上に、多結晶シリコンからなる半導体層３がアイランド状に形成され、その中央部上にＳｉＯ_x等からなるゲート絶縁膜４が形成され、ゲート絶縁膜４上にチタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）等の金属からなる２層構造のゲート電極５が形成され、ゲート電極５は図示略のゲート配線の一部と一体化されている。
【００２１】
本実施形態において、前記ゲート電極５は、ゲート絶縁膜４に近い側のＴｉからなる第１の電極膜６とゲート絶縁膜４から離れた側のＣｕからなる第２の電極膜７とから構成されている。なお、第１の電極膜６と第２の電極膜７を形成する導電性の金属材料はこの組み合わせの外に、第１の電極膜６をＡｌから形成した場合に第２の電極膜７をＴｉから形成する組み合わせ、第１の電極膜６をＣｒから形成した場合に第２の電極膜７をＡｌから形成する組み合わせ等、種々の組み合わせを採用することができるが、これらの組み合わせに限るものではなく、他の導電性金属材料の組み合わせを採用しても良い。
【００２２】
前記半導体層３の両端部側には、イオンを導入して形成されたソース領域（ソース領域側の第１の不純物導入層）８とドレイン領域（ドレイン領域側の第１の不純物導入層）９とが形成され、これらソース領域８とドレイン領域９と先のゲート絶縁膜４を覆って絶縁膜１０が形成されるとともに、ソース領域８上の絶縁膜１０にコンタクトホール１１が形成され、ドレイン領域９上の絶縁膜１０にコンタクトホール１２が形成され、前記コンタクトホール１１の部分においてソース領域８に接続するソース電極１３が形成され、前記コンタクトホール１２の部分においてドレイン領域９に接続するドレイン電極１５が形成されている。
【００２３】
次に、前記半導体層３の中央部側において前記ゲート電極５に対応する部分にはチャネル部１６が形成され、前記半導体層３においてソース領域８を形成した側には、ソース領域８側からチャネル部１６側にかけて第２の不純物導入層１８と第３の不純物導入層１９とがこの順に、いずれもゲート絶縁膜４の下に位置するように形成され、前記半導体層３においてドレイン領域９を形成した側にはドレイン領域９側からチャネル部１６側にかけて第２の不純物導入層２０と第３の不純物導入層２１とがこの順に、いずれもゲート絶縁膜４の下に位置するように形成されている。
【００２４】
前記半導体層３のソース側に形成されたソース領域（第１の不純物導入層）８と第２の不純物導入層１８と第３の不純物導入層１９とは、この順にイオンの打込濃度（イオン導入濃度）が低くなるように形成された層であり、半導体層３のドレイン側に形成されたドレイン領域（第１の不純物導入層）９と第２の不純物導入層２０と第３の不純物導入層２１とは、この順にイオンの打込濃度（イオン導入濃度）が低くなるように形成された層である。
ここで各層に導入されるイオンの種類は、薄膜トランジスタがｎ型かｐ型かによって異なる。薄膜トランジスタとしてｎ型とする場合は、Ｐ⁺、Ａｓ⁺などを打ち込むことが好ましく、薄膜トランジスタとしてｐ型とするためにはＢ⁺などを打ち込むことが好ましい。
【００２５】
より具体的には、第１の例として、ソース領域（第１の不純物導入層）８とドレイン領域（第１の不純物導入層）９のイオン導入濃度をＱ⁺⁺、前記第２の不純物導入層１８、２０のイオン導入濃度をＱ⁺、前記第３の不純物導入層１９、２１のイオン導入濃度をＱ⁰とすると、
５×１０¹⁸≦Ｑ⁺⁺≦１０¹⁹ ions／ｃｍ³、１０¹⁷≦Ｑ⁺≦５×１０¹⁸ ions／ｃｍ³、１０¹⁵≦Ｑ⁰≦１０¹⁷ ions／ｃｍ³の関係が満足されるように各層にイオンが導入されてなることが好ましい。ただし、これらの範囲内でも、第１の不純物導入層８、９と第２の不純物導入層１８、２０との間のイオン濃度は１０倍程度異なることが好ましく、第２の不純物導入層１８、２０と第３の不純物導入層１９、２１との間のイオン濃度は１０倍程度異なることが好ましい。
【００２６】
次に、イオンの打込濃度の第２の例として、ソース領域（第１の不純物導入層）８とドレイン領域（第１の不純物導入層）９のイオン導入濃度をＱ⁺⁺、前記第２の不純物導入層１８、２０のイオン導入濃度をＱ⁺、前記第３の不純物導入層１９、２１のイオン導入濃度をＱ⁰とすると、
１０¹⁷≦Ｑ⁺⁺≦５×１０¹⁸ions／ｃｍ³、１０¹⁵≦Ｑ⁺≦１０¹⁷ ions／ｃｍ³、１０¹⁴≦Ｑ⁰≦５×１０¹⁵ions／ｃｍ³の関係が満足されるように各層にイオンが導入されてなることが好ましい。ただし、これらの範囲内でも、第１の不純物導入層８、９と第２の不純物導入層１８、２０との間のイオン濃度は１０倍程度異なることが好ましく、第２の不純物導入層１８、２０と第３の不純物導入層１９、２１との間のイオン濃度は１０倍程度異なることが好ましい。
【００２７】
図１に示す構造の薄膜トランジスタ１は、第１の不純物導入層８、９、第２の不純物導入層１８、２０、第３の不純物導入層１９、２１の順に不純物導入濃度を３段階に順次薄くなる構造にしたので、第１の不純物導入層８、９の不純物導入濃度をできるだけ高くすることができ、この第１の不純物導入層８、９はソース領域とドレイン領域に個々に形成され、各々ソース電極１３とドレイン電極１５との接続部分となっているので、イオン導入濃度が高ければコンタクト抵抗を低くすることができる。
また、不純物導入層をイオン導入濃度毎に３段階構造にしたので、チャネル部１６に接する側の第３のイオン導入層１９、２１のイオン導入濃度をできるだけ低くすることができ、よってオフ電流、即ち、薄膜トランジスタのオフ時のリーク電流を小さくすることができ、結果的にオンオフ比の良好なトランジスタ特性の優れた薄膜トランジスタが得られる。
【００２８】
次に、図１と図２に示す薄膜トランジスタ１を製造する方法について図３ないし図８を基に以下に説明する。
まず、ガラス等の透明の基板２上にＣＶＤ法などの成膜法を利用して多結晶シリコン膜を成膜し、この多結晶シリコン膜をフォトリソグラフィ、エッチングによりパターニングしてアイランド状の図３に示すような半導体層３を形成する。
次に、ゲート絶縁膜用のＳｉＯ_x膜あるいはＳｉＮ_x膜を基板２上と半導体層３上とに成膜し、このＳｉＯ_x膜をフォトリソグラフィ、エッチングによりパターニングして図３に示すように半導体層３の両端部３ａ、３ｂを除く部分を覆うアイランド状のゲート絶縁膜４を形成する。これらの半導体層３とゲート絶縁膜４の平面形状は例えば図２に示すように、横長の細い半導体層３に対してこの半導体層３よりも縦幅の大きな横幅の小さい矩形状のゲート絶縁膜４とし、半導体層３の両端部３ａ、３ｂをゲート絶縁膜４で覆わない構造とする。
【００２９】
ゲート絶縁膜４を形成したならば、図４に示すように半導体層３とその周囲の基板２、および、ゲート絶縁膜４を覆うように第１の電極膜２５と第２の電極膜２６を順次積層する。次に、第２の電極膜２６の上にレジスト膜を形成し、これをフォトリソグラフィ、エッチングによりパターニングして図５に示すゲート絶縁膜４の横幅よりも若干幅の小さなマスク層２７を形成する。
次いでこのマスク層２７をマスクとして前記第２の電極膜２６をウエットエッチングにより除去してマスク層２７の下にマスク層２７よりも縦幅、横幅共に若干小さな第２の電極膜加工部２６Ａを形成する。ここでマスク層２７をマスクとしてエッチング液により第２の電極膜加工部２６Ａを形成するならば、サイドエッチングによってマスク層２７の周縁よりも幅０.１〜０.５×１０^-6ｍ程度内側部分まで第２の電極膜加工部２６Ａを正確に除去できる（エッチング時間とエッチング液の濃度管理、エッチング液の温度管理等を正確に行うことで調整可能）ので、マスク層２７の周縁よりも若干周囲幅の小さな第２の電極膜加工部２６Ａを得ることができる。
なお、第２の電極膜２６をエッチングするためのエッチング液は第１の電極膜２５を殆どエッチングしないが、第２の電極膜２６をエッチングするもの、あるいは、第１の電極膜２５に対するよりも、第２の電極膜２６に対する方がエッチング能の高い種類のエッチング液を選択して使用する必要がある。このエッチング液については後に詳述する。
【００３０】
次に、図６に示すように上方から第１のイオンドーピング（イオンの打ち込み）を行い、ゲート絶縁膜４に覆われていない半導体層３の両端部３ａ、３ｂに、これらの領域のイオン導入濃度をＱ⁺⁺とした場合に、５×１０¹⁸≦Ｑ⁺⁺≦１０¹⁹ions／ｃｍ³の範囲のイオンを導入し、第１のイオン導入層８、９を形成する。
また、このイオン打ち込み処理によってゲート絶縁膜４には覆われているが、マスク層２７に覆われていない半導体層３の両端部に近い部分に、先のイオン打込濃度よりも低濃度の第２のイオン導入層１８、２０を形成することができる。
この第２のイオン導入層１８、２０のイオン打込濃度は、第２の不純物導入層１８、２０のイオン導入濃度をＱ⁺とすると、１０¹⁷≦Ｑ⁺≦５×１０¹⁸ ions／ｃｍ³の範囲となることが好ましい。なお、先の上方からのイオン照射の際にマスク層２７の陰の領域となっていて、マスク層２７に覆われている半導体層３の中央部側の部分にはほとんどイオンは打ち込まれない。
【００３１】
次に、マスク層２７をＯ₂ガスを用いたプラズマ・アッシャー（灰化装置）により除去する（アッシング処理）。このアッシング処理の際に半導体層３は第１の電極膜２５により覆われているので、半導体層３がアッシング処理によって酸化されることがない。
次に、第２の電極膜加工部２６Ａをマスクと見立ててエッチングにより第１の電極膜２５を加工し、第２の電極膜加工部２６Ａと同じ平面形状の第１の電極膜加工部２５Ａを形成する。また、ここで第１の電極膜加工部２５Ａからなる第１の電極膜６と第２の電極膜加工部２６Ａからなる第２の電極膜７とからなる２層構造のゲート電極５が得られる。
【００３２】
ここで、第１の電極膜２５をチタンから形成し、第２の電極膜２６を銅から形成した場合は、第１の電極膜２５用のエッチング液はフッ酸（１wt％）を用い、第２の電極膜２６用のエッチング液はペルオキソ-硫酸-水素カリウム水溶液を用いることができる。また、第１の電極膜２５をアルミニウムから形成し、第２の電極膜２６をチタンから形成した場合は、第１の電極膜２５用のエッチング液は（燐酸＋硝酸＋酢酸＋水）の混合溶液を用い、第２の電極膜２６用のエッチング液はフッ酸（１wt％）を用いることができる。更に、第１の電極膜２５をクロムから形成し、第２の電極膜２６をアルミニウムから形成した場合は、第１の電極膜２５用のエッチング液は（硝酸セリウムアンモニウム＋硝酸アンモニウム＋水）の混合溶液を用い、第２の電極膜２６用のエッチング液は（燐酸＋硝酸＋酢酸＋水）の混合溶液を用いることができる。
【００３３】
次に、これらの上から図８に示すように第２のイオンドーピング処理を行う。ここで行う第２のイオンドーピング処理は、先の第１のイオンドーピング処理により生成される第２のイオン導入層１８、２０へのイオン導入濃度よりも更に低い低濃度の打ち込みとする。この第２のイオンドーピング処理により、第１第２の電極膜加工部２５Ａ、２６Ａに覆われていない領域に位置する半導体膜３に低濃度のイオンドーピングを行い、先の第２のイオン導入層１８、２０よりも更に内側の半導体膜３の領域に、先の第２の不純物導入層１８、２０よりも低濃度の第３のイオン導入層１９、２１を形成することができる。
ここで例えば、先の第１のイオンドーピング処理時において第２の不純物導入層１８、２０のイオン導入濃度Ｑ⁺を１０¹⁷≦Ｑ⁺≦５×１０¹⁸ ions／ｃｍ³の範囲とした場合、第３の不純物導入層１９、２１のイオン濃度Ｑ⁰を１０¹⁵≦Ｑ⁰≦１０¹⁷ ions／ｃｍ³の関係が満足されるようにイオンドーピングする。即ち、第１の不純物導入層８、９に対して１／１０程度のイオン導入濃度となるように第２の不純物導入層１８、２０にイオンをドーピングし、更に第２の不純物導入層１９、２１に対して１／１０程度のイオン導入濃度となるように第３の不純物導入層１９、２１に対してイオンをドーピングすることが好ましい。
【００３４】
なお、第１のイオン導入層８、９のイオン導入濃度Ｑ⁺⁺を１０¹⁷≦Ｑ⁺⁺≦５×１０¹⁸ions／ｃｍ³とした場合に、第２のイオン導入層１８、２０のイオン導入層濃度Ｑ⁺を１０¹⁵≦Ｑ⁺≦１０¹⁷ ions／ｃｍ³の範囲、第３のイオン導入層１９、２１のイオン導入層濃度Ｑ⁰を１０¹⁴≦Ｑ⁰≦５×１０¹⁵ions／ｃｍ³の範囲とすることが好ましいが、各導入層のイオン導入濃度は１０倍程度の濃度差とすることが好ましい。。
【００３５】
図８に示す積層構造を得たならば、この積層構造の上に図１に示すように絶縁層１０を形成し、ソース領域８の上の絶縁層１０とドレイン領域９の上の絶縁層１０にコンタクトホール１１、１２を形成し、ソース領域８上にコンタクトホール１１を介してソース領域８に接続されたソース電極１３を形成し、ドレイン領域９上にコンタクトホール１２を介してドレイン領域９に接続されたドレイン電極１５を形成することで図１に示す構造の薄膜トランジスタ１を得ることができる。
【００３６】
以上の工程を実施して薄膜トランジスタ１を製造するならば、２段階のイオン導入領域を有する従来のこの種の薄膜トランジスタの製造工程に対して特別なマスクやフォトリソ工程を追加することなく、第２のイオンドーピング処理を追加することで３段階のイオン導入領域を有する薄膜トランジスタ１を製造できるので、製造コストが向上することを極力抑えながら高性能の薄膜トランジスタ１を製造することができる。また、第３のイオン導入層１９、２１を形成するためのイオンドーピング処理時においてゲート電極５をマスクとしてイオンの打込ができるので第３のイオン導入層１９、２１を半導体層３に正確に作り込むことができる。
従って、特別に製造コストを上昇させることなく、オンオフ比の高い、信頼性の高い薄膜トランジスタ１を製造することができる。
また、上層側の第２の電極膜７は良好な導電性が得られるように充分に厚く形成し、下層側の第１の電極膜６は容易に打込イオンが透過するように充分に薄く形成することが可能となる。下層側の第１の電極膜６を薄く形成することにより、イオンドーピングを短時間で行うことが可能となり、製造が容易となるとともに、低加速電圧でイオンドーピングを行うことが可能となり、基板等へ不要なダメージを与えることがなくなる。
【００３７】
ところで、先の実施形態にあっては、ゲート電極５を第１の電極膜６と第２の電極膜７とからなる２層構造としたが、ゲート電極５を１層構造としても差し支えない。ゲート電極５を１層構造とした場合、図４に示す工程において積層する電極膜２５、２６を例えば電極膜２５の１層のみとしてから次の工程を実施すれば良い。電極膜２５のみを用いる場合において、図６に示す状態で第２の電極膜２６Ａを略して電極膜２５上に直接レジスト２７を設けた構造として第１のイオンドーピングを行い、図７に示す状態において第２の電極膜７を略した状態から図８に示すように第２のイオンドーピングを行うことで３段階構造のイオン導入層を有する本発明に係る薄膜トランジスタを得ることができる。
【００３８】
図９と図１０は本発明に係る薄膜トランジスタアレイ基板が適用された薄膜トランジスタ型の液晶表示装置の一例の構造を示す。
この例の液晶表示装置Ａは、上下一対の透明の基板３０、３１の間に液晶層３２が挟持されてなる基本構造とされている。なお、図面では省略されているが、基板３０、３１の周縁部対向面側にはシール材が形成されていて、実際には基板３０、３１とシール材とに囲まれて液晶層３２が封止された構造とされている。
更に、図９の上方の基板３０の上には偏光板３３が設けられ、基板３０の液晶層３２側の面には共通電極膜３５と配向膜３６が形成されるとともに、下方の基板３１の下面側には偏光板３７が配置され、基板３１の液晶層３２側に先に説明した薄膜トランジスタ１が縦横に多数形成されている。また、図９に示す液晶表示装置Ａにおいてカラーフィルタを基板３０と共通電極膜３５との間に設けることでカラー表示が可能な液晶表示装置とすることもできる。
【００３９】
基板３１側の詳細構造は、基板３１の液晶層側に複数のソース配線３８と複数のゲート配線３９とが所定の間隔をあけてマトリクス状に配線され、ソース配線３８とゲート配線３９とに囲まれた領域に個々に画素電極４０が形成され、各ソース配線３８と各ゲート配線３９とが交差した各部分と各画素電極４０との間の部分に画素電極４０のスイッチング素子としての薄膜トランジスタ１が形成されている。
この例で用いられている薄膜トランジスタ１は先の図１に示した構造の薄膜トランジスタ１であり、ゲート配線３９の一部がゲート電極５に共用されるとともに、ソース配線３８の一部から引き出してソース電極１３が形成され、ドレイン電極１５に画素電極４０が接続されて構成されている。
【００４０】
この例の液晶表示装置Ａは、基板３１の裏面側に設けられたバックライト等の光源からの透過光を利用し、薄膜トランジスタ１がスイッチングを行って通電する画素電極４０…と、対向側の基板３０の共通電極３５とによってそれらの間に存在する液晶層３２の液晶分子の配向状態を制御することで透過光の透過率を調整することができ、これによって透過光の階調表示ができるように構成されている。
この際、画素電極４０に通電するためのスイッチングを薄膜トランジスタ１が行う。ここでオンオフ比の良好な優れたトランジスタ特性の薄膜トランジスタ１を介し、電荷の移動が迅速に行われ、液晶分子を駆動できるので、高コントラストの表示を実現できるとともに、画面内での不要な濃淡の発生を防止することが可能となる。
なお、オフ電流の大きな薄膜トランジスタによって液晶の駆動を行った場合、画素電極４０に蓄積した信号電荷が充分に保持できないという問題が生じるおそれがある。
【００４１】
【実施例】
ガラス基板上に厚さ５００Åの多結晶シリコン膜をスパッタ法により形成し、この多結晶シリコン膜の上にレジストを塗布し、露光、現像し、これをエッチングして図１に平面形状を示すアイランド状の長さ２９×１０^-6ｍ、幅１０×１０^-6ｍの半導体膜を形成した。
次に、この半導体膜の中央部の長さ１１×１０^-6ｍの部分を覆う厚さ１５００ÅのＳｉＯ_x膜からなる幅１６×１０^-6ｍ、長さ１１×１０^-6ｍのゲート絶縁膜を図１と図３に示すように形成し、続いてこれらを覆う厚さ５００Åのチタンからなる第１の電極膜と厚さ１５００Åの銅からなる第２の電極膜をスパッタ法で図４に示すように形成した。
次に、これら積層体の上にレジストを塗布形成し、これを幅５×１０^-6ｍにフォトリソ、エッチングにより加工し、図５に示すマスク層を形成し、このマスク層を用いてその下の第２の電極膜をエッチングにより加工して図５に示す第２の電極膜加工部を形成した。ここでは、エッチング液として、ペルオキソ-硫酸-水素カリウム水溶液を用いた。このエッチングの際に加工時間の制御により、第２の電極膜のマスク層に対する銅の線幅を縦、横共に０.１〜０.２×１０^-6ｍ程度狭くなるようにサイドエッチング加工した。
【００４２】
続いてイオンドーピング装置によりジボラン（Ｂ₂Ｈ₆）を注入する第１のイオンドーピング処理を行い、図６に示すようにゲート絶縁膜に覆われていない部分の半導体膜両端部側に５×１０¹⁹ ion／ｃｍ³となるようにＢ⁺イオン注入を行って第１の不純物導入層を形成した。このイオンドーピング処理の際、マスク層でイオン照射が遮られていない領域でゲート絶縁膜で覆われた部分に位置する半導体膜には、５×１０¹⁷ ion／ｃｍ³となるようにイオンが注入され、第２の不純物導入層が形成された。
【００４３】
続いてマスク層をＯ₂ガスを用いたプラズマアッシングにより図７に示すように除去後、銅からなる第２の電極膜をマスク層と見立てて第１の電極膜にＳＦ₆による異方性ドライエッチング加工を施し、第２の電極膜から第２の電極膜加工部を図７に示すように形成し、２層構造のゲート電極を形成した。
次にイオンドーピング装置を用いてジボラン（Ｂ₂Ｈ₆）を注入する第２のイオンドーピング処理を施し、半導体膜の残りの部分を不純物濃度が１０¹⁵ions となるようにイオン注入して図８に示すように第３の不純物導入層を形成した。
次いで厚さ３０００ÅのＳｉＯ₂の絶縁膜を形成し、コンタクトホールを加工した後に、クロム膜を形成しフォトリソ加工とエッチング加工を行ってクロム膜からなるソース電極とゲート電極を形成し、図１に示す断面構造の薄膜トランジスタアレイ基板を得た。
【００４４】
本実施例で得られた薄膜トランジスタのオン電流（Ｉ_on）とオフ電流（Ｉ_OFF）を測定した結果を図１１に示す。また、先の製造工程において、第２のイオンドーピング処理を省略し、第１のイオン導入層と第２のイオン導入層のみを形成した薄膜トランジスタを製造し、その薄膜トランジスタについてもオン電流（Ｉ_on）とオフ電流（Ｉ_OFF）を測定し、それらの結果を図１１に併せて示す。
【００４５】
図１１に示す測定結果から明らかなように、本発明に係る構造の薄膜トランジスタはオン電流（Ｉ_on）において比較例構造の薄膜トランジスタよりも若干高い値を示し、オフ電流（Ｉ_OFF）において比較例構造の薄膜トランジスタよりも大幅に低減された値を示すので、オンオフ比の高い優れたトランジスタ特性を有すことが判明した。
【００４６】
【発明の効果】
以上説明したように、本発明の薄膜トランジスタは、不純物導入層をイオン導入層の濃度毎に３段階構造にしたので、第１の不純物導入層のイオン濃度をできるだけ高くすることができ、各々ソース電極とドレイン電極との接続部分とするので、イオン導入濃度が高ければ接続部分のコンタクト抵抗を低くできる。更に本発明の薄膜トランジスタは、多結晶シリコンＴＦＴがアモルファスシリコンに比べて本来有するキャリアの移動度が大きく駆動能力が高いとともに高速動作が可能な特徴を有する。
更に、チャネル部に接する側の第３のイオン導入層は、不純物導入層をイオン導入層の濃度毎に３段階にしたので、イオン導入濃度をできるだけ低くすることができ、よってオフ電流を小さくすることができ、結果的にオンオフ比の良好なトランジスタ特性の優れた薄膜トランジスタを得ることができる。
【００４７】
前記３段階構造の不純物導入層として、５×１０¹⁸〜１０¹⁹ions／ｃｍ³、１０¹⁷〜５×１０¹⁸ ions／ｃｍ³、１０¹⁵〜１０¹⁷ ions／ｃｍ³の３段階の関係が満足されるか、１０¹⁷〜５×１０¹⁸ ions／ｃｍ³、１０¹⁵〜１０¹⁷ ions／ｃｍ³、１０¹⁴〜５×１０¹⁵ ions／ｃｍ³の３段階の関係が満足されることで、オンオフ比を従来構造よりも確実に高めた薄膜トランジスタを得ることができる。
【００４８】
先に記載の薄膜トランジスタを有する液晶表示装置であるならば、多結晶シリコン薄膜トランジスタがアモルファスシリコンに比べて本来有するキャリアの移動度が大きく駆動能力が高いとともに高速動作が可能な特徴を有した上、オン電流とオフ電流の比、オンオフ比の高い良好なトランジスタ特性の薄膜トランジスタを駆動用に備えるので、液晶駆動時の高速スイッチングが可能で、画素電極に蓄積した電荷を充分に保持できる良好な表示状態を有する液晶表示装置を提供することができる。
【００４９】
次に、本発明の製造方法は、第１のイオンドーピングによりマスク層とゲート絶縁層を利用して半導体層に最高濃度のイオン導入層と２番目の濃度の第２のイオン導入層を形成し、第２のイオンドーピングによりゲート電極を利用して第３のイオン導入層を形成するので、マスク層とゲート絶縁層を利用して目的の位置に正確にイオンドーピングすることができるとともに、ゲート電極を利用して目的の位置に正確にイオンドーピングすることができる。
また、ゲート電極を第１のゲート電極膜と第２のゲート電極膜とからなる２層構造としておき、マスク層を除去する際に第２の電極膜で半導体層を覆っておくことでマスク層の酸化除去工程で半導体層を酸化させることなくマスク層の除去ができる。よって、トランジスタ特性の優れた信頼性の高い薄膜トランジスタを得ることができる。
【図面の簡単な説明】
【図１】図１は本発明に係る薄膜トランジスタの第１実施形態の要部を示す断面図。
【図２】図２は同第１実施形態の平面図。
【図３】図３は薄膜トランジスタの製造方法を説明するためのもので、基板上に半導体層とゲート絶縁膜とを形成した状態を示す断面図。
【図４】図４は薄膜トランジスタの製造方法を説明するためのもので、基板上の半導体層とゲート絶縁膜とを覆うように第１と第２の電極膜を形成した状態を示す断面図。
【図５】図５は薄膜トランジスタの製造方法を説明するためのもので、第２の電極膜上に形成したレジストを基に、第２の電極膜をエッチングした状態を示す断面図。
【図６】図６はレジストの上方から不純物のイオン注入を高濃度になるように行ってソース領域とドレイン領域とを形成した状態を示す断面図。
【図７】図７は前記のイオン注入後にレジストを除去した後第１の電極膜をエッチングした状態を示す断面図。
【図８】図８は再度低濃度のイオン注入作業を行って３段階構造のイオン注入部を形成した状態を示す断面図。
【図９】図９は図１に示す薄膜トランジスタを備えた液晶表示装置の一例を示す構成図。
【図１０】図１０は図９に示す液晶表示装置の画素電極と薄膜トランジスタ部分を示す平面図。
【図１１】図１１は本発明に係る薄膜トランジスタ試料と比較例の薄膜トランジスタ試料の特性測定結果を示す図。
【図１２】図１２は従来のトップゲート型の薄膜トランジスタの一構造例を示す図である。
【符号の説明】
１…薄膜トランジスタ、２…基板、
３…半導体層、４…ゲート絶縁膜、
５…ゲート電極、６…第１の電極膜、
７…第２の電極膜、８、９…第１の不純物導入層、
１３…ソース電極、１５…ドレイン電極、
１６…チャネル部、
１８、２０…第２の不純物導入層、１９、２１…第３の不純物導入層、
２５Ａ…第１の電極膜加工部、２６Ａ…第２の電極膜加工部、
２７…マスク層、
Ａ…液晶表示装置、３８…ソース配線、
３９…ゲート配線、３０、３１…基板、
４０…画素電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a thin film transistor having a polycrystalline silicon semiconductor layer and an impurity introduction layer having a structure having three levels of concentration, a manufacturing method thereof, and a liquid crystal display device including the thin film transistor.
[0002]
[Prior art]
FIG. 12 shows an example of the structure of a conventional top gate thin film transistor (Thin Film Transistor, hereinafter abbreviated as TFT if necessary). In the conventional TFT shown in this figure, a semiconductor layer 101 made of polycrystalline silicon is formed on a substrate 100 such as glass, a gate insulating film 102 is formed on the center thereof, and a gate is formed on the gate insulating film 102. An electrode 103 is formed. Further, a source region 105 or a drain region 106 made of a semiconductor layer into which high-concentration impurities (ions) are introduced is formed on both ends of the semiconductor layer 101, and the semiconductor layer sandwiched between the source region 105 and the drain region 106. A central region is a channel portion 107. Further, the semiconductor layer forming the source region 105 and the drain region 106 is formed so as to penetrate below the gate insulating film 102. Both the source region 105a and the source region 106a penetrated below the gate insulating film 102 are formed. It is a low concentration impurity (ion) introduction layer.
[0003]
An insulating film 108 is formed so as to cover the gate insulating film 102, the semiconductor layer 101 and the source region 105 and the drain region 106, and a contact hole 110 is formed in the insulating film 108 on the source region 105. The contact hole 111 is formed in the insulating film 108, the source electrode 112 connected to the source region 105 is formed in the contact hole 110, and the drain electrode 113 connected to the drain region 106 in the contact hole 111. Is formed.
[0004]
[Problems to be solved by the invention]
By the way, in recent years, in a TFT used for a substrate of a liquid crystal display device, polycrystalline silicon has been frequently used as the semiconductor layer. This is because polycrystalline silicon has higher carrier mobility than amorphous silicon, and amorphous silicon has a mobility of 0.3 to 1 cm. ² The mobility of polycrystalline silicon is 10 to 100 cm while it is about / V · sec. ² / V · sec. Therefore, the so-called polycrystalline silicon TFT has the advantage that the carrier mobility is higher than that of the amorphous silicon TFT, so that the driving capability is large and high speed operation is possible.
[0005]
However, the conventional polycrystalline silicon TFT as shown in FIG. 12 has an advantage that the electron mobility is large, but the off-current (I _OFF ) Becomes large. When this polycrystalline silicon TFT is used in a liquid crystal display device, if the off-current is large, there is a possibility that the signal charge accumulated in the pixel cannot be sufficiently retained. . Thus, various measures are taken to reduce the off-current in this type of polycrystalline silicon TFT.
[0006]
For example, in the polycrystalline silicon TFT having the structure shown in FIG. 12, the connection resistance is reduced as much as possible in the portion where the source electrode 112 is connected to the source region 105 and the portion where the drain electrode 113 is connected to the drain region 106. In order to perform the movement smoothly, it may be desirable to increase the impurity implantation concentration of the source region 105 and the drain region 106 as much as possible, but the impurity implantation concentration of the source region 105a and the drain region 106a. Is too high, the aforementioned off-state current (I _OFF ) Becomes even larger.
[0007]
The present invention has been made in view of the above circumstances, and suppresses an increase in off-current as a TFT while maintaining the characteristics of a polycrystalline silicon TFT having a high electron mobility, and also increases the on-off ratio between on-current and off-current. An object of the present invention is to provide a thin film transistor that can be manufactured, a method of manufacturing the same, and a liquid crystal display device including the thin film transistor. Another object of the liquid crystal display device including the thin film transistor of the present invention is to provide a structure with high display quality that can sufficiently hold signal charges accumulated in a pixel by reducing off current.
[0008]
[Means for Solving the Problems]
The present invention has been made in view of the above-described circumstances. A source region and a drain formed by introducing a semiconductor layer made of polycrystalline silicon over a substrate whose surface is an insulator and introducing impurities into the semiconductor layer. A region is provided on both sides of the semiconductor layer and a channel portion is formed therebetween, and a gate insulating film is provided on the channel portion so as to straddle the source region and the drain region. A gate electrode is provided on the insulating film, a source electrode is connected to the source region, a drain electrode is connected to the drain region, and the source region and the drain region are respectively the source electrode or the drain. A first impurity introduction layer having the highest concentration connected to the electrode, and the first impurity introduction layer located closer to the channel portion than the first impurity introduction layer. A second impurity introduction layer having a lower concentration than the second impurity introduction layer, and a third impurity introduction layer having a lower concentration than the second impurity introduction layer located further on the channel portion side than the second impurity introduction layer. It is characterized by becoming.
[0009]
Since the impurity introduction layer has a three-stage structure for each ion introduction concentration, the ion concentration of the first impurity introduction layer can be made as high as possible, and the first impurity introduction layer is formed individually in the source region and the drain region. Since the source electrode and the drain electrode are connected to each other, the contact resistance can be lowered if the ion introduction concentration is high.
In addition, since the third ion introduction layer on the side in contact with the channel portion has a three-stage structure of the impurity introduction layer for each ion introduction concentration, the ion introduction concentration can be made as low as possible, and thus the off current can be reduced. As a result, a thin film transistor having a good on / off ratio and excellent transistor characteristics can be obtained.
[0010]
The present invention has been made in view of the above circumstances, and the gate electrode includes a first electrode film on the side close to the gate insulating film and a second electrode film on the side away from the gate insulating film. It has a two-layer structure.
[0011]
The present invention has been made in view of the above circumstances, and the ion introduction concentration of the first impurity introduction layer is set to Q. ⁺⁺ , The ion introduction concentration of the second impurity introduction layer is Q ⁺ , The ion introduction concentration of the third impurity introduction layer is Q ⁰ Then, 5 × 10 ¹⁸ ≦ Q ⁺⁺ ≦ 10 ¹⁹ ions / cm ^Three 10 ¹⁷ ≦ Q ⁺ ≦ 5 × 10 ¹⁸ ions / cm ^Three 10 ¹⁵ ≦ Q ⁰ ≦ 10 ¹⁷ ions / cm ^Three The relationship is satisfied.
If the first impurity introduction layer, the second impurity introduction layer, and the third impurity introduction layer having these concentrations are used, the contact resistance between the first impurity introduction layer and the source electrode or the drain electrode is surely reduced. In addition, since ions of the third impurity introduction layer connected to the channel portion side can be surely reduced in concentration, a thin film transistor having a high on-state current, a low off-state current, a high on-off ratio and excellent transistor characteristics can be surely obtained. can get.
[0012]
In the present invention, the ion introduction concentration of the first impurity introduction layer is Q ⁺⁺ , The ion introduction concentration of the second impurity introduction layer is Q ⁺ , The ion introduction concentration of the third impurity introduction layer is Q ⁰ 10 ¹⁷ ≦ Q ⁺⁺ ≦ 5 × 10 ¹⁸ ions / cm ^Three 10 ¹⁵ ≦ Q ⁺ ≦ 10 ¹⁷ ions / cm ^Three 10 ¹⁴ ≦ Q ⁰ ≦ 5 × 10 ¹⁵ ions / cm ^Three The relationship is satisfied.
With these ion concentrations, in particular, the ion introduction concentration of the third ion introduction layer connected to the channel portion side can be lowered, so that a thin film transistor with low off-current can be obtained.
[0013]
In the liquid crystal display device of the present invention, a liquid crystal layer is sandwiched between a pair of substrates, a pixel electrode is provided on one of the pair of substrates, and the substrate is further used for driving a pixel electrode. The thin film transistor described above is provided.
If the thin film transistor described above is used, the polycrystalline silicon TFT has the characteristics that the intrinsic carrier mobility and the driving capability are high and the high-speed operation is possible as compared with the amorphous silicon. Since a thin film transistor with good transistor characteristics with a high ratio and on / off ratio is provided for driving, high-speed switching during driving of the liquid crystal is possible, and a good display state capable of sufficiently holding charges accumulated in the pixel electrode can be obtained.
[0014]
In the method for manufacturing a thin film transistor of the present invention, an island-like semiconductor layer made of polycrystalline silicon is formed on a substrate having at least an insulating surface, and both ends of the semiconductor layer are left on the semiconductor layer. Forming a gate insulating film covering the center of the gate insulating film; forming an electrode film for forming a gate electrode covering the gate insulating film and both ends of the semiconductor layer; and forming the gate insulating film on the electrode film. A semiconductor layer that is not covered with the gate insulating film by forming a mask layer that covers the central portion of the gate insulating film except for both ends of the film, and performing a first ion doping on the mask layer and the electrode film A first impurity introduction layer having the highest concentration is formed on both ends, and at the same time, a second impurity introduction layer is formed on both ends of the semiconductor layer that is not covered with the mask layer and inside the first impurity introduction layer. Formed, this Thereafter, patterning of the electrode film is performed based on the mask layer to form a gate electrode corresponding to the central portion of the semiconductor layer inside the second impurity introduction layer on both ends of the semiconductor layer, and The mask layer is removed, and after that, second ion doping at a lower concentration than the first ion doping is performed so that the concentration is lower than that of the second impurity introduction layer, and the gate electrode is covered. A third impurity introduction layer is formed in a region of the semiconductor layer that is not present and inside the second impurity introduction layer.
[0015]
By performing the first ion doping treatment on the stacked body including the semiconductor layer, the gate insulating film, the electrode film, and the mask layer, the first concentration with the highest concentration is formed on the end portion side of the semiconductor layer not covered with the gate insulating film. The second impurity introduction layer having the second concentration can be formed at the same time by one ion doping treatment on the end portion side of the semiconductor layer covered with the gate insulating film. Next, after patterning the metal film with the resist layer and removing the resist, a second ion doping treatment with a low concentration is performed, so that the ion concentration is lower than that of the previously formed second impurity introduction layer. 3 impurity introduction layers can be formed. And since the formation position precision of this 3rd impurity introduction | transduction layer can be controlled by the etching precision at the time of etching a metal film with a resist layer, a 3rd impurity introduction | transduction layer can be formed correctly.
Compared with the case of manufacturing a structure having a two-stage impurity introduction concentration, when the method of the present invention is carried out, a newly added step is the formation of a third impurity introduction layer performed by the second ion doping process. Thus, a structure with a three-stage impurity concentration can be realized by adding only one process. In addition, the second ion doping process can be easily realized because there is no need for a new photolithography process or an additional mask.
[0016]
In the method of manufacturing a thin film transistor of the present invention, the gate electrode has a two-layer structure including a first electrode film on the side close to the gate insulating film and a second electrode film on the side away from the gate insulating film. The second electrode film processed portion corresponding to the center portion of the mask layer inside the both end portions of the mask layer is formed by patterning only the electrode film of the first mask layer based on the mask layer. 1 ion doping is performed to form the first impurity implantation layer and the second impurity implantation layer, and thereafter, only the first electrode film is patterned into the same shape as the second electrode film processing portion. Then, a gate electrode composed of the second electrode film processing portion and the first electrode film processing portion is formed as the first electrode film processing portion.
[0017]
When the gate electrode has a two-layer structure, the semiconductor layer can be protected by the lower electrode film during the first ion doping, and the semiconductor layer can be used as one electrode when the mask layer is removed after the first ion doping. Can be protected with a membrane.
Further, the second electrode film on the upper layer side is formed to be sufficiently thick so that good conductivity can be obtained, and the first electrode film on the lower layer side is formed to be sufficiently thin so that implanted ions can easily pass therethrough. It becomes possible. By thinly forming the first electrode film on the lower layer side, it becomes possible to perform ion doping in a short time, facilitating manufacture, and performing ion doping at a low acceleration voltage, to a substrate or the like. No more unnecessary damage.
[0018]
In the method for manufacturing a thin film transistor of the present invention, the first electrode film can be formed from titanium or a titanium alloy, and the second electrode film can be formed from copper or a copper alloy.
In the method for manufacturing a thin film transistor of the present invention, the first electrode film can be formed from aluminum or an aluminum alloy, and the second electrode film can be formed from titanium or a titanium alloy.
In the method for manufacturing a thin film transistor of the present invention, the first electrode film can be formed from chromium or a chromium alloy, and the second electrode film can be formed from aluminum or an aluminum alloy.
[0019]
Depending on the combination of these metal materials, different etching solutions can be used for the first electrode film and the second electrode film. If these metal materials are used, the first etching solution is used in the two-layer structure. It is possible to easily select an etching solution that selectively etches only one electrode film, and then selectively etches only the second electrode film without etching the first electrode film with another etching solution. it can.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments according to the present invention will be described in detail below.
FIG. 1 and FIG. 2 show a main part of a thin film transistor array substrate having a top gate type polycrystalline silicon thin film transistor of this embodiment. The thin film transistor array substrate of this embodiment is based on, for example, FIG. 9 and FIG. It is used by being incorporated in a liquid crystal display device to be described later.
In the thin film transistor 1 of the present embodiment, as shown in FIG. 1, a semiconductor layer 3 made of polycrystalline silicon is formed in an island shape on a transparent substrate 2 whose surface is insulative, such as glass, and the central portion thereof. SiO on _x A gate insulating film 4 made of, for example, is formed, and a gate electrode 5 having a two-layer structure made of a metal such as titanium (Ti), copper (Cu), aluminum (Al), or chromium (Cr) is formed on the gate insulating film 4. The gate electrode 5 is integrated with a part of the gate wiring not shown.
[0021]
In the present embodiment, the gate electrode 5 includes a first electrode film 6 made of Ti on the side close to the gate insulating film 4 and a second electrode film 7 made of Cu on the side far from the gate insulating film 4. Has been. The conductive metal material for forming the first electrode film 6 and the second electrode film 7 is not limited to this combination, and when the first electrode film 6 is made of Al, the second electrode film 7 is formed. Various combinations such as a combination formed from Ti, and a combination in which the second electrode film 7 is formed from Al when the first electrode film 6 is formed from Cr can be adopted. Instead, a combination of other conductive metal materials may be employed.
[0022]
A source region (first impurity introduction layer on the source region side) 8 and a drain region (first impurity introduction layer on the drain region side) 9 formed by introducing ions are formed on both ends of the semiconductor layer 3. And an insulating film 10 is formed so as to cover the source region 8, the drain region 9, and the previous gate insulating film 4, and a contact hole 11 is formed in the insulating film 10 on the source region 8. A contact hole 12 is formed in the insulating film 10 on the substrate 9, a source electrode 13 connected to the source region 8 is formed in the contact hole 11, and a drain electrode 15 connected to the drain region 9 in the contact hole 12 portion. Is formed.
[0023]
Next, a channel portion 16 is formed in a portion corresponding to the gate electrode 5 on the central side of the semiconductor layer 3, and a channel is formed from the source region 8 side on the side where the source region 8 is formed in the semiconductor layer 3. The second impurity introduction layer 18 and the third impurity introduction layer 19 are formed in this order so as to be located under the gate insulating film 4 toward the portion 16 side, and the drain region 9 is formed in the semiconductor layer 3. A second impurity introduction layer 20 and a third impurity introduction layer 21 are formed in this order from the drain region 9 side to the channel portion 16 side so as to be positioned below the gate insulating film 4 in this order. Yes.
[0024]
The source region (first impurity introduction layer) 8, the second impurity introduction layer 18, and the third impurity introduction layer 19 formed on the source side of the semiconductor layer 3 have an ion implantation concentration (ion ion) in this order. A drain region (first impurity introduction layer) 9, a second impurity introduction layer 20, and a third impurity introduction formed on the drain side of the semiconductor layer 3. The layer 21 is a layer formed so that the ion implantation concentration (ion introduction concentration) decreases in this order.
Here, the type of ions introduced into each layer differs depending on whether the thin film transistor is n-type or p-type. When the n-type thin film transistor is used, P ⁺ , As ⁺ Etc. is preferable, and in order to make a p-type thin film transistor, B ⁺ It is preferable to drive in.
[0025]
More specifically, as a first example, the ion introduction concentration of the source region (first impurity introduction layer) 8 and the drain region (first impurity introduction layer) 9 is defined as Q. ⁺⁺ , The ion introduction concentration of the second impurity introduction layers 18 and 20 is Q ⁺ , The ion introduction concentration of the third impurity introduction layers 19 and 21 is Q ⁰ Then,
5 × 10 ¹⁸ ≦ Q ⁺⁺ ≦ 10 ¹⁹ ions / cm ^Three 10 ¹⁷ ≦ Q ⁺ ≦ 5 × 10 ¹⁸ ions / cm ^Three 10 ¹⁵ ≦ Q ⁰ ≦ 10 ¹⁷ ions / cm ^Three It is preferable that ions are introduced into each layer so that the above relationship is satisfied. However, even within these ranges, it is preferable that the ion concentration between the first impurity introduction layers 8 and 9 and the second impurity introduction layers 18 and 20 is different by about 10 times. The ion concentration between 20 and the third impurity introduction layers 19 and 21 is preferably different by about 10 times.
[0026]
Next, as a second example of the ion implantation concentration, the ion introduction concentration of the source region (first impurity introduction layer) 8 and the drain region (first impurity introduction layer) 9 is defined as Q. ⁺⁺ , The ion introduction concentration of the second impurity introduction layers 18 and 20 is Q ⁺ , The ion introduction concentration of the third impurity introduction layers 19 and 21 is Q ⁰ Then,
10 ¹⁷ ≦ Q ⁺⁺ ≦ 5 × 10 ¹⁸ ions / cm ^Three 10 ¹⁵ ≦ Q ⁺ ≦ 10 ¹⁷ ions / cm ^Three 10 ¹⁴ ≦ Q ⁰ ≦ 5 × 10 ¹⁵ ions / cm ^Three It is preferable that ions are introduced into each layer so that the above relationship is satisfied. However, even within these ranges, it is preferable that the ion concentration between the first impurity introduction layers 8 and 9 and the second impurity introduction layers 18 and 20 is different by about 10 times. The ion concentration between 20 and the third impurity introduction layers 19 and 21 is preferably different by about 10 times.
[0027]
In the thin film transistor 1 having the structure shown in FIG. 1, the impurity introduction concentration is decreased in three stages in order of the first impurity introduction layers 8 and 9, the second impurity introduction layers 18 and 20, and the third impurity introduction layers 19 and 21. Therefore, the impurity introduction concentration of the first impurity introduction layers 8 and 9 can be made as high as possible, and the first impurity introduction layers 8 and 9 are individually formed in the source region and the drain region, Since the source electrode 13 and the drain electrode 15 are connected to each other, the contact resistance can be lowered if the ion introduction concentration is high.
In addition, since the impurity introduction layer has a three-stage structure for each ion introduction concentration, the ion introduction concentration of the third ion introduction layers 19 and 21 on the side in contact with the channel portion 16 can be made as low as possible. That is, the leakage current when the thin film transistor is turned off can be reduced, and as a result, a thin film transistor having a good on / off ratio and excellent transistor characteristics can be obtained.
[0028]
Next, a method for manufacturing the thin film transistor 1 shown in FIGS. 1 and 2 will be described with reference to FIGS.
First, a polycrystalline silicon film is formed on a transparent substrate 2 such as glass by using a film forming method such as a CVD method, and this polycrystalline silicon film is patterned by photolithography and etching to form an island-shaped FIG. A semiconductor layer 3 as shown in FIG.
Next, SiO for gate insulating film _x Film or SiN _x A film is formed on the substrate 2 and the semiconductor layer 3, and this SiO 2 _x The film is patterned by photolithography and etching to form an island-like gate insulating film 4 that covers the portions of the semiconductor layer 3 excluding both end portions 3a and 3b as shown in FIG. For example, as shown in FIG. 2, the planar shape of the semiconductor layer 3 and the gate insulating film 4 is a rectangular gate insulating film having a lateral width which is larger than the semiconductor layer 3 and is smaller than the semiconductor layer 3. 4, both end portions 3a and 3b of the semiconductor layer 3 are not covered with the gate insulating film 4.
[0029]
When the gate insulating film 4 is formed, the first electrode film 25 and the second electrode film 26 are formed so as to cover the semiconductor layer 3 and the surrounding substrate 2 and the gate insulating film 4 as shown in FIG. Laminate sequentially. Next, a resist film is formed on the second electrode film 26 and patterned by photolithography and etching to form a mask layer 27 slightly smaller than the lateral width of the gate insulating film 4 shown in FIG. .
Next, using the mask layer 27 as a mask, the second electrode film 26 is removed by wet etching to form a second electrode film processed portion 26A below the mask layer 27 that is slightly smaller in width and width than the mask layer 27. To do. Here, if the second electrode film processed portion 26A is formed by an etching solution using the mask layer 27 as a mask, the width is 0.1 to 0.5 × 10 10 wider than the peripheral edge of the mask layer 27 by side etching. ^-6 Since the second electrode film processing portion 26A can be accurately removed up to the inner portion of about m (adjustable by accurately performing etching time, etching solution concentration management, etching solution temperature management, etc.), the periphery of the mask layer 27 Thus, the second electrode film processing portion 26A having a slightly smaller peripheral width can be obtained.
Note that the etching solution for etching the second electrode film 26 hardly etches the first electrode film 25, but rather than the one that etches the second electrode film 26 or the first electrode film 25. Therefore, it is necessary to select and use a kind of etching solution having higher etching ability for the second electrode film 26. This etchant will be described in detail later.
[0030]
Next, as shown in FIG. 6, first ion doping (implantation of ions) is performed from above, and ions of these regions are introduced into both end portions 3 a and 3 b of the semiconductor layer 3 not covered with the gate insulating film 4. Concentration is Q ⁺⁺ 5 × 10 ¹⁸ ≦ Q ⁺⁺ ≦ 10 ¹⁹ ions / cm ^Three In this range, the first ion introduction layers 8 and 9 are formed.
In addition, the gate insulating film 4 is covered by this ion implantation process, but in a portion close to both ends of the semiconductor layer 3 that is not covered by the mask layer 27, the second concentration lower than the previous ion implantation concentration. Two ion-implanted layers 18 and 20 can be formed.
The ion implantation concentration of the second ion introduction layers 18 and 20 is the same as the ion introduction concentration of the second impurity introduction layers 18 and 20 as Q. ⁺ 10 ¹⁷ ≦ Q ⁺ ≦ 5 × 10 ¹⁸ ions / cm ^Three It is preferable to be in the range. It should be noted that, when the ion irradiation from above is performed, a region that is a shadow of the mask layer 27 is formed, and almost no ions are implanted into the central portion of the semiconductor layer 3 covered with the mask layer 27.
[0031]
Next, the mask layer 27 is changed to O. ₂ The gas is removed by a plasma asher (ashing apparatus) using gas (ashing treatment). Since the semiconductor layer 3 is covered with the first electrode film 25 during the ashing process, the semiconductor layer 3 is not oxidized by the ashing process.
Next, the first electrode film 25 is processed by etching with the second electrode film processing unit 26A as a mask, and the first electrode film processing unit 25A having the same planar shape as the second electrode film processing unit 26A is processed. Form. In addition, the gate electrode 5 having a two-layer structure including the first electrode film 6 including the first electrode film processing section 25A and the second electrode film 7 including the second electrode film processing section 26A is obtained. .
[0032]
Here, when the first electrode film 25 is formed from titanium and the second electrode film 26 is formed from copper, the etching solution for the first electrode film 25 uses hydrofluoric acid (1 wt%), As the etching solution for the second electrode film 26, a peroxo-sulfuric acid-potassium hydrogen hydrogen solution can be used. When the first electrode film 25 is formed from aluminum and the second electrode film 26 is formed from titanium, the etching solution for the first electrode film 25 is a mixture of (phosphoric acid + nitric acid + acetic acid + water). A solution is used, and hydrofluoric acid (1 wt%) can be used as an etchant for the second electrode film 26. Further, when the first electrode film 25 is formed from chromium and the second electrode film 26 is formed from aluminum, the etching solution for the first electrode film 25 is a mixture of (cerium ammonium nitrate + ammonium nitrate + water). A mixed solution of (phosphoric acid + nitric acid + acetic acid + water) can be used as the etching solution for the second electrode film 26 using a solution.
[0033]
Next, a second ion doping process is performed from above as shown in FIG. The second ion doping treatment performed here is a low concentration implantation that is lower than the ion introduction concentration into the second ion introduction layers 18 and 20 generated by the first ion doping treatment. By this second ion doping treatment, low concentration ion doping is performed on the semiconductor film 3 located in the region not covered with the first and second electrode film processing portions 25A and 26A, and the previous second ion introduction layer is formed. The third ion introduction layers 19 and 21 having a lower concentration than the second impurity introduction layers 18 and 20 can be formed in the region of the semiconductor film 3 further inside than the semiconductor films 18 and 20.
Here, for example, the ion introduction concentration Q of the second impurity introduction layers 18 and 20 at the time of the first ion doping process. ⁺ 10 ¹⁷ ≦ Q ⁺ ≦ 5 × 10 ¹⁸ ions / cm ^Three In the range, the ion concentration Q of the third impurity introduction layers 19 and 21 ⁰ 10 ¹⁵ ≦ Q ⁰ ≦ 10 ¹⁷ ions / cm ^Three Ion doping is performed so that the above relationship is satisfied. That is, the second impurity introduction layers 18 and 20 are doped with ions so that the ion introduction concentration is about 1/10 with respect to the first impurity introduction layers 8 and 9, and the second impurity introduction layers 19 and 20 are further doped. The third impurity introduction layers 19 and 21 are preferably doped with ions so that the ion introduction concentration is about 1/10 of that of 21.
[0034]
The ion introduction concentration Q of the first ion introduction layers 8 and 9 is as follows. ⁺⁺ 10 ¹⁷ ≦ Q ⁺⁺ ≦ 5 × 10 ¹⁸ ions / cm ^Three In this case, the ion introduction layer concentration Q of the second ion introduction layers 18 and 20 is ⁺ 10 ¹⁵ ≦ Q ⁺ ≦ 10 ¹⁷ ions / cm ^Three The ion introduction layer concentration Q of the third ion introduction layers 19 and 21 ⁰ 10 ¹⁴ ≦ Q ⁰ ≦ 5 × 10 ¹⁵ ions / cm ^Three The ion introduction concentration of each introduction layer is preferably about 10 times the concentration difference. .
[0035]
When the laminated structure shown in FIG. 8 is obtained, an insulating layer 10 is formed on the laminated structure as shown in FIG. 1, and the insulating layer 10 on the source region 8 and the insulating layer 10 on the drain region 9 are formed. Contact holes 11 and 12 are formed on the source region 8, a source electrode 13 connected to the source region 8 through the contact hole 11 is formed on the source region 8, and the drain region 9 is formed on the drain region 9 through the contact hole 12. By forming the connected drain electrode 15, the thin film transistor 1 having the structure shown in FIG. 1 can be obtained.
[0036]
When the thin film transistor 1 is manufactured by performing the above steps, the second step can be performed without adding a special mask or photolithography process to the conventional manufacturing process of this type of thin film transistor having a two-stage ion introduction region. Since the thin film transistor 1 having the three-stage ion introduction region can be manufactured by adding the ion doping treatment, the high performance thin film transistor 1 can be manufactured while suppressing an increase in manufacturing cost as much as possible. In addition, since ions can be implanted using the gate electrode 5 as a mask during the ion doping process for forming the third ion introduction layers 19 and 21, the third ion introduction layers 19 and 21 are accurately applied to the semiconductor layer 3. Can be built.
Therefore, the thin film transistor 1 having a high on / off ratio and high reliability can be manufactured without specially increasing the manufacturing cost.
Further, the second electrode film 7 on the upper layer side is formed sufficiently thick so as to obtain good conductivity, and the first electrode film 6 on the lower layer side is sufficiently thin so that the implanted ions can easily pass therethrough. It becomes possible to form. By thinly forming the first electrode film 6 on the lower layer side, it becomes possible to perform ion doping in a short time, facilitating manufacture, and performing ion doping with a low acceleration voltage, and the like. Will no longer cause unnecessary damage.
[0037]
In the previous embodiment, the gate electrode 5 has a two-layer structure including the first electrode film 6 and the second electrode film 7, but the gate electrode 5 may have a single-layer structure. When the gate electrode 5 has a single-layer structure, the next step may be performed after the electrode films 25 and 26 to be stacked in the step shown in FIG. When only the electrode film 25 is used, the second electrode film 26A is omitted in the state shown in FIG. 6, and the first ion doping is performed as a structure in which the resist 27 is provided directly on the electrode film 25, and the state shown in FIG. In FIG. 8, the second electrode film 7 is omitted and the second ion doping is performed as shown in FIG. 8 to obtain the thin film transistor according to the present invention having the three-stage ion introduction layer.
[0038]
9 and 10 show a structure of an example of a thin film transistor type liquid crystal display device to which the thin film transistor array substrate according to the present invention is applied.
The liquid crystal display device A of this example has a basic structure in which a liquid crystal layer 32 is sandwiched between a pair of upper and lower transparent substrates 30 and 31. Although not shown in the drawings, a sealing material is formed on the peripheral surface facing surface of the substrates 30 and 31, and the liquid crystal layer 32 is actually sealed by being surrounded by the substrates 30 and 31 and the sealing material. It has a stopped structure.
Further, a polarizing plate 33 is provided on the upper substrate 30 in FIG. 9, and a common electrode film 35 and an alignment film 36 are formed on the surface of the substrate 30 on the liquid crystal layer 32 side. A polarizing plate 37 is disposed on the lower surface side, and a large number of thin film transistors 1 described above are formed vertically and horizontally on the liquid crystal layer 32 side of the substrate 31. Further, in the liquid crystal display device A shown in FIG. 9, a color filter can be provided between the substrate 30 and the common electrode film 35 to provide a liquid crystal display device capable of color display.
[0039]
The detailed structure on the substrate 31 side is such that a plurality of source wirings 38 and a plurality of gate wirings 39 are wired in a matrix at predetermined intervals on the liquid crystal layer side of the substrate 31, and are surrounded by the source wirings 38 and the gate wirings 39. The pixel electrodes 40 are individually formed in the region, and the thin film transistor 1 as a switching element of the pixel electrode 40 is formed between each pixel electrode 40 and each portion where each source wiring 38 and each gate wiring 39 intersect each other. Is formed.
The thin film transistor 1 used in this example is the thin film transistor 1 having the structure shown in FIG. 1. A part of the gate wiring 39 is shared by the gate electrode 5 and a source is drawn from a part of the source wiring 38. The electrode 13 is formed, and the pixel electrode 40 is connected to the drain electrode 15.
[0040]
In this example, the liquid crystal display device A uses transmitted light from a light source such as a backlight provided on the back side of the substrate 31, and the pixel electrode 40... The transmittance of the transmitted light can be adjusted by controlling the alignment state of the liquid crystal molecules of the liquid crystal layer 32 existing between them by the 30 common electrodes 35, so that the gradation of the transmitted light can be displayed. It is configured.
At this time, the thin film transistor 1 performs switching for energizing the pixel electrode 40. Here, through the thin film transistor 1 having an excellent transistor characteristic with a good on / off ratio, the movement of charges is performed quickly, and the liquid crystal molecules can be driven, so that a high contrast display can be realized and an unnecessary shading in the screen can be realized. Occurrence can be prevented.
Note that when the liquid crystal is driven by a thin film transistor having a large off-current, there is a possibility that a signal charge accumulated in the pixel electrode 40 cannot be sufficiently retained.
[0041]
【Example】
A polycrystalline silicon film having a thickness of 500 mm is formed on a glass substrate by sputtering, a resist is coated on the polycrystalline silicon film, exposed, developed, and etched to form an island whose planar shape is shown in FIG. Length 29 × 10 ^-6 m, width 10 × 10 ^-6 m semiconductor films were formed.
Next, the length of the central portion of this semiconductor film is 11 × 10 ^-6 1500cm thick SiO covering the part of m _x Width 16 × 10 consisting of membrane ^-6 m, length 11 × 10 ^-6 A gate insulating film of m is formed as shown in FIG. 1 and FIG. 3, and then a first electrode film made of titanium having a thickness of 500 mm and a second electrode film made of copper having a thickness of 1500 mm are sputtered to cover them. This was formed by the method as shown in FIG.
Next, a resist is applied and formed on these laminates, and this is formed into a width of 5 × 10. ^-6 5 is processed by photolithography and etching to form the mask layer shown in FIG. 5, and the second electrode film underneath is processed by etching using this mask layer, and the second electrode film processing portion shown in FIG. Formed. Here, a peroxo-sulfuric acid-potassium hydrogen hydrogen solution was used as an etching solution. By controlling the processing time during this etching, the copper line width with respect to the mask layer of the second electrode film is set to 0.1 to 0.2 × 10 × both in the vertical and horizontal directions. ^-6 Side etching processing was performed so as to be narrower by about m.
[0042]
Subsequently, diborane (B ₂ H ₆ ) Implantation is performed, and as shown in FIG. 6, 5 × 10 5 is formed on both ends of the semiconductor film that are not covered with the gate insulating film. ¹⁹ ion / cm ^Three B to be ⁺ Ion implantation was performed to form a first impurity introduction layer. In this ion doping process, the semiconductor film located in the portion covered with the gate insulating film in the region where the ion irradiation is not blocked by the mask layer is 5 × 10 5. ¹⁷ ion / cm ^Three Ions were implanted so that a second impurity introduction layer was formed.
[0043]
Then mask layer is O ₂ After removal by plasma ashing using a gas as shown in FIG. 7, the second electrode film made of copper is regarded as a mask layer and SF is applied to the first electrode film. ₆ An anisotropic dry etching process was applied to form a second electrode film processed part from the second electrode film as shown in FIG. 7 to form a two-layer gate electrode.
Next, diborane (B ₂ H ₆ ) Is implanted, and the remaining portion of the semiconductor film is doped with an impurity concentration of 10 ¹⁵ Ions were implanted to form ions, and a third impurity introduction layer was formed as shown in FIG.
Next, a 3000 ＳｉＯ thick SiO ₂ After forming the insulating film and processing the contact hole, the chromium film is formed, the photolithography process and the etching process are performed to form the source electrode and the gate electrode made of the chromium film, and the thin film transistor array substrate having the cross-sectional structure shown in FIG. Got.
[0044]
On-state current (I) of the thin film transistor obtained in this example _on ) And off-current (I _OFF FIG. 11 shows the result of measurement of). In addition, in the previous manufacturing process, the second ion doping process is omitted, and a thin film transistor in which only the first ion introduction layer and the second ion introduction layer are formed is manufactured. _on ) And off-current (I _OFF ) And the results are also shown in FIG.
[0045]
As is apparent from the measurement results shown in FIG. 11, the thin film transistor having the structure according to the present invention has an on-current (I _on ) Shows a slightly higher value than the thin film transistor of the comparative example structure, and the off current (I _OFF ) Shows a significantly reduced value as compared with the thin film transistor of the comparative example structure, and it was found that the transistor had excellent transistor characteristics with a high on / off ratio.
[0046]
【The invention's effect】
As described above, in the thin film transistor of the present invention, since the impurity introduction layer has a three-stage structure for each concentration of the ion introduction layer, the ion concentration of the first impurity introduction layer can be made as high as possible. Therefore, if the ion introduction concentration is high, the contact resistance of the connection portion can be lowered. Furthermore, the thin film transistor of the present invention is characterized in that the polycrystalline silicon TFT has higher carrier mobility and higher driving capability than the amorphous silicon, and can operate at high speed.
Furthermore, since the third ion introduction layer on the side in contact with the channel portion has three impurity introduction layers for each concentration of the ion introduction layer, the ion introduction concentration can be made as low as possible, thereby reducing the off-current. As a result, a thin film transistor having a favorable on / off ratio and excellent transistor characteristics can be obtained.
[0047]
As the impurity introduction layer having the three-stage structure, 5 × 10 ¹⁸ -10 ¹⁹ ions / cm ^Three 10 ¹⁷ ~ 5x10 ¹⁸ ions / cm ^Three 10 ¹⁵ -10 ¹⁷ ions / cm ^Three Whether the three-stage relationship is satisfied or 10 ¹⁷ ~ 5x10 ¹⁸ ions / cm ^Three 10 ¹⁵ -10 ¹⁷ ions / cm ^Three 10 ¹⁴ ~ 5x10 ¹⁵ ions / cm ^Three By satisfying the three-stage relationship, it is possible to obtain a thin film transistor in which the on / off ratio is reliably increased as compared with the conventional structure.
[0048]
In the case of the liquid crystal display device having the above-described thin film transistor, the polycrystalline silicon thin film transistor has the characteristics that the intrinsic carrier mobility and the driving capability are high and the high speed operation is possible as compared with the amorphous silicon. A thin film transistor with good transistor characteristics with a high current / off current ratio and high on / off ratio is provided for driving, enabling high-speed switching during liquid crystal driving and a good display state that can sufficiently hold the charge accumulated in the pixel electrode. A liquid crystal display device can be provided.
[0049]
Next, according to the manufacturing method of the present invention, the highest concentration ion introduction layer and the second concentration second ion introduction layer are formed in the semiconductor layer by using the mask layer and the gate insulating layer by the first ion doping. Since the third ion introduction layer is formed by using the gate electrode by the second ion doping, the gate electrode can be accurately ion-doped at the target position by using the mask layer and the gate insulating layer. Using this, it is possible to perform ion doping accurately at a target position.
In addition, the gate electrode has a two-layer structure including a first gate electrode film and a second gate electrode film, and the mask layer is formed by covering the semiconductor layer with the second electrode film when removing the mask layer. In this oxidation removal step, the mask layer can be removed without oxidizing the semiconductor layer. Therefore, a highly reliable thin film transistor with excellent transistor characteristics can be obtained.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a main part of a first embodiment of a thin film transistor according to the present invention.
FIG. 2 is a plan view of the first embodiment.
FIG. 3 is a cross-sectional view showing a state in which a semiconductor layer and a gate insulating film are formed over a substrate for explaining a method of manufacturing a thin film transistor.
FIG. 4 is a cross-sectional view showing a state in which first and second electrode films are formed so as to cover a semiconductor layer and a gate insulating film on a substrate for explaining a method of manufacturing a thin film transistor.
FIG. 5 is a cross-sectional view illustrating a state in which the second electrode film is etched based on a resist formed on the second electrode film, for explaining a method of manufacturing a thin film transistor.
FIG. 6 is a cross-sectional view showing a state where a source region and a drain region are formed by performing ion implantation of impurities at a high concentration from above the resist.
FIG. 7 is a cross-sectional view showing a state where the first electrode film is etched after removing the resist after the ion implantation.
FIG. 8 is a cross-sectional view showing a state where an ion implantation portion having a three-stage structure is formed by performing low concentration ion implantation again.
FIG. 9 is a configuration diagram showing an example of a liquid crystal display device including the thin film transistor shown in FIG.
10 is a plan view showing a pixel electrode and a thin film transistor portion of the liquid crystal display device shown in FIG. 9;
FIG. 11 is a graph showing the characteristic measurement results of a thin film transistor sample according to the present invention and a thin film transistor sample of a comparative example.
FIG. 12 is a diagram illustrating a structural example of a conventional top-gate thin film transistor.
[Explanation of symbols]
1 ... Thin film transistor, 2 ... Substrate,
3 ... semiconductor layer, 4 ... gate insulating film,
5 ... Gate electrode, 6 ... First electrode film,
7 ... second electrode film, 8, 9 ... first impurity introduction layer,
13 ... Source electrode, 15 ... Drain electrode,
16 ... channel part,
18, 20 ... second impurity introduction layer, 19, 21 ... third impurity introduction layer,
25A ... 1st electrode film processing part, 26A ... 2nd electrode film processing part,
27 ... mask layer,
A ... Liquid crystal display device, 38 ... Source wiring,
39 ... Gate wiring, 30, 31 ... Substrate,
40: Pixel electrode.

Claims

Forming an island-shaped semiconductor layer made of polycrystalline silicon on a substrate having an insulating surface at least, and forming a gate insulating film covering the central portion of the semiconductor layer while leaving both ends of the semiconductor layer on the semiconductor layer; Forming an electrode film for forming a gate electrode covering the gate insulating film and both ends of the semiconductor layer on the gate insulating film, and excluding both ends of the gate insulating film on the electrode film; A mask layer covering the central portion of the insulating film is formed, and first ion doping is performed from above the mask layer and the electrode film, and the first concentration with the highest concentration is formed on both ends of the semiconductor layer not covered with the gate insulating film. A second impurity introduction layer is formed on both sides of the semiconductor layer not covered with the mask layer and inside the first impurity introduction layer, and then the mask layer is formed. Based on the Forming a gate electrode corresponding to a central portion of the semiconductor layer inside the second impurity introduction layer on both ends of the semiconductor layer, and then removing the mask layer; The second ion doping at a lower concentration than the first ion doping is performed so that the concentration is lower than that of the impurity introduction layer, and the region of the semiconductor layer not covered with the gate electrode is the second ion doping. A method for producing a thin film transistor, wherein a third impurity introduction layer is formed in a region inside the impurity introduction layer.

The gate electrode has a two-layer structure including a first electrode film on the side close to the gate insulating film and a second electrode film on the side away from the gate insulating film, and only the second electrode film is used as the mask layer. The second electrode film processing portion corresponding to the central portion of the mask layer inside the both end portions of the mask layer is formed by patterning, and then the first ion doping with the highest concentration is performed, Forming a first impurity implantation layer and a second impurity implantation layer, and thereafter patterning only the first electrode film into the same shape as the second electrode film processing portion to form a first electrode film processing portion; the process according to claim 1, wherein the thin film transistor and forming the second electrode film processing section and the gate electrode made of the first electrode film processing unit as.

3. The method of manufacturing a thin film transistor according to claim 2, wherein the first electrode film is formed from titanium or a titanium alloy, and the second electrode layer is formed from copper or a copper alloy.

3. The method of manufacturing a thin film transistor according to claim 2, wherein the first electrode film is formed from aluminum or an aluminum alloy, and the second electrode film is formed from titanium or a titanium alloy.

3. The method of manufacturing a thin film transistor according to claim 2, wherein the first electrode film is formed from chromium or a chromium alloy, and the second electrode film is formed from aluminum or an aluminum alloy.