JP4102334B2

JP4102334B2 - 半導体装置及びその製造方法

Info

Publication number: JP4102334B2
Application number: JP2004178473A
Authority: JP
Inventors: 久和松森
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-06-16
Filing date: 2004-06-16
Publication date: 2008-06-18
Anticipated expiration: 2024-06-16
Also published as: JP2006005087A; US7301205B2; US20060014340A1

Description

本発明は、半導体基板上にＣＭＯＳ−ＦＥＴ等の能動素子を搭載する半導体装置及びその製造方法に関する。

この種の半導体装置において、従来の技術を用いてＭＯＳ−ＦＥＴの駆動力を向上させるためには、チャネル長方向（Ｌ方向）のゲート配線幅を細くしてチャネル間を狭めることが考えられる。しかし、ゲート配線幅を１０ｎｍ以下にする微細加工は、非常に困難なものである。また、Ｐ型またはＮ型のソース・ドレイン領域に注入する不純物濃度を高くすることでも、ＭＯＳ−ＦＥＴの駆動力の向上が見込めるが、不純物濃度と結晶欠陥の発生頻度はトレードオフの関係にあり、技術的に困難である。

また、特許文献１には、ｎチャンネルＭＯＳＦＥＴを覆う引張の真性応力を有する窒化膜と、ｐチャンネルＭＯＳＦＥＴを覆う圧縮の真性応力を有する窒化膜とを有する半導体装置が開示されている。

特許文献２には、第１の物質で埋め込まれた第１の溝を有する半導体基板と、この半導体基板上に形成され、第２の物質で埋め込まれた第２の溝を有する半導体層と、この半導体層に形成された半導体素子とを具備し、前記第１の物質は、前記半導体基板と異なる熱膨脹係数を有し、前記第１の物質と前記半導体基板との熱膨脹係数の差よりも、前記第２の物質と前記半導体層との熱膨脹係数の差の方が小さい半導体装置が開示されている。
特開２００３−６００７６号公報特許第３４４１２５９号公報

本発明の目的は、ＭＯＳ−ＦＥＴの駆動力を向上させる高性能な半導体装置及びその製造方法を提供することにある。

本発明の一形態の半導体装置は、ＣＭＯＳ−ＦＥＴ回路を備える半導体装置において、ＮＭＯＳ形成領域周辺に設けられた第１の素子分離膜と、ＰＭＯＳ形成領域周辺に設けられた第２の素子分離膜と、前記第１及び第２の素子分離膜上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられるとともに、前記第１及び第２の絶縁膜を貫通し、前記第１の素子分離膜に形成された第１のトレンチに埋め込まれた引張応力膜と、前記第２の絶縁膜上に設けられるとともに、前記第１及び第２の絶縁膜を貫通し、前記第２の素子分離膜に形成された第２のトレンチに埋め込まれた圧縮応力膜と、を備え、前記ＮＭＯＳ形成領域と前記ＰＭＯＳ形成領域との間の領域の上方で、前記引張応力膜と前記圧縮応力膜とが接触している。
本発明の他の形態の半導体装置は、ＣＭＯＳ−ＦＥＴ回路を備える半導体装置において、ＮＭＯＳ形成領域周辺に設けられた第１の素子分離膜と、ＰＭＯＳ形成領域周辺に設けられた第２の素子分離膜と、前記第１及び第２の素子分離膜上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜と、前記第２の絶縁膜内に設けられるとともに、前記第１及び第２の絶縁膜を貫通し、前記第１の素子分離膜に形成された第１のトレンチに埋め込まれた引張応力膜と、前記第２の絶縁膜上に設けられるとともに、前記第１及び第２の絶縁膜を貫通し、前記第２の素子分離膜に形成された第２のトレンチに埋め込まれた圧縮応力膜と、を備え、前記第１の素子分離膜の上方で、前記引張応力膜と前記圧縮応力膜とが接触している。

本発明の他の形態の半導体装置の製造方法は、ＣＭＯＳ−ＦＥＴ回路を備える半導体装置の製造方法において、半導体基板に素子分離膜を形成する工程と、ＮＭＯＳ形成領域周辺の前記素子分離膜の一部に第１のトレンチを形成する工程と、前記第１のトレンチに引張応力膜を埋め込む工程と、ＰＭＯＳ形成領域周辺の前記素子分離膜の一部に第２のトレンチを形成する工程と、前記第２のトレンチに圧縮応力膜を埋め込む工程と、を有する。

本発明によれば、ＭＯＳ−ＦＥＴの駆動力を向上させる高性能な半導体装置及びその製造方法を提供できる。

以下、実施の形態を図面を参照して説明する。

（第１の実施の形態）
図１〜図８は、本発明の第１の実施の形態に係るＣＭＯＳ−ＦＥＴ回路を備える半導体装置の製造手順を示す断面図である。以下、図１〜図８を基に、第１の実施の形態による半導体装置の製造手順を説明する。

まず図１に示すように、Ｓｉ（シリコン）基板（バルクＳｉ基板）１０１上に膜厚１５０ｎｍの第一のＳｉＮ膜（シリコン窒化膜：不図示）をＬＰＣＶＤ法により形成し、前記第一のＳｉＮ膜上に第一のレジスト（不図示）を塗布し、リソグラフィ法により前記第一のレジストをパターンニング形成する。次に、前記第一のレジストをマスクにして前記第一のＳｉＮ膜をＲＩＥ法により加工分離する。また、Ｓｉ基板１０１を３００ｎｍエッチングし、前記第一のレジストを剥離することで、Ｎ型とＰ型それぞれの素子領域のためのＳＴＩトレンチＴ１，Ｔ２を形成する。

そして、構造全面に第一の絶縁膜１０２を堆積させ、ＳＴＩトレンチＴ１，Ｔ２を埋める。前記第一のＳｉＮ膜をストッパーとして、第一の絶縁膜１０２をＣＭＰ法より平坦化する。次に、Ｓｉ基板１０１上面と第一の絶縁膜１０２上面を揃えるために、第一の絶縁膜１０２を１００ｎｍ程度エッチングし、前記第一のＳｉＮ膜をエッチングにより全剥離することで、素子分離領域を形成する。

次に図２に示すように、Ｎ型とＰ型それぞれの素子領域を形成するために、Ｓｉ基板１０１中に不純物注入を行い、１０００℃以上の熱処理工程を施すことによって、Ｓｉ基板１０１上面にＮ型とＰ型のウェル・チャネル領域１０３を形成する。次に、Ｓｉ基板１０１上にゲート絶縁膜１０４を膜厚約１ｎｍ形成し、ゲート絶縁膜１０４上に膜厚１５０ｎｍの多結晶シリコン１０５をＬＰＣＶＤ法により形成する。

そして、多結晶シリコン１０５上に第二のレジスト（不図示）を塗布し、リソグラフィ法により前記第二のレジストをパターンニング形成する。前記第二のレジストをマスクにして多結晶シリコン１０５をＲＩＥ法により加工分離し、前記第二のレジストを剥離してＧＣ（ＧａｔｅＣｏｎｄｕｃｔｏｒ）パターンＧを形成する。また、Ｓｉ基板１０１上のＧＣパターンＧ部以外のゲート絶縁膜１０４は、ウエットエッチングにより全剥離する。

次に図３に示すように、Ｎ型とＰ型それぞれのウェル・チャネル領域１０３に対して不純物注入を行い、８００℃程度の熱工程を施すことによって、ＬＤＤ１０７（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）を形成する。その後、この構造全面に膜厚約２０ｎｍの第二の絶縁膜１０６をＬＰＣＶＤ法により形成し、第二の絶縁膜１０６上に膜厚約７０ｎｍの第二のＳｉＮ膜１０８をＬＰＣＶＤ法により形成し、ＲＩＥ法により第二のＳｉＮ膜１０８及び第二の絶縁膜１０６をエッチバックし、ＧＣパターンＧの側面に第二の絶縁膜１０６と第二のＳｉＮ膜１０８による側壁（ＳｉｄｅＷａｌｌ）を形成する。

その後、Ｎ型とＰ型それぞれに対して、ＧＣパターンＧとＬＤＤ１０７領域及びウェル・チャネル領域１０３中に不純物注入を行い、１０００℃以上のアニールを施すことによって、ソース・ドレイン領域１０９を形成する。そして、ソース・ドレイン領域１０９上面とＧＣパターンＧ上面にのみ選択的に、例えばＮｉを用いたサリサイド法を用いてＮｉサリサイド１１０を形成し、ＧＣパターンＧ上部及びアクティブエリア（ＡＡ）パターン上部に金属配線を形成する。

次に、図４の（ａ）に示すように、構造全面に膜厚３０ｎｍの第三の絶縁膜１１１をＬＰＣＶＤ法により形成する。第三の絶縁膜１１１上に膜厚４００ｎｍの第二のＳｉＯ２膜１１２をＬＰＣＶＤ法により形成し、ＣＭＰ法により第二のＳｉＯ２膜１１２を平坦化する。第二のＳｉＯ２膜１１２上に第一のレジスト１２１を塗布する。リソグラフィ法により第一のレジスト１２１をパターニングする際は、図４の（ｂ）に示すように、Ｎ型の単一あるいは複数のアクティブエリアＡＡ周辺にレジスト抜きパターンＲを形成する。なお、図４の（ｂ）は、図４の（ａ）の平面図を示している。

次に、図５に示すように、第一のレジスト１２１をマスクにして、第二のＳｉＯ２膜１１２と第三の絶縁膜１１１を加工分離し、さらにＮ型の第一の絶縁膜１０２，１０２をＲＩＥ法によりエッチングし、トレンチＡ，Ａを形成する。このトレンチＡ，Ａを形成する際には、素子領域及びＳＴＩトレンチ底に到達しないようにする。そして、ＬＰＣＶＤ法、具体的にはジクロールシランとアンモニアからなる減圧ＣＶＤ法により第三のＳｉＮ膜１１９をトレンチＡの短辺幅と同等程度の膜厚で形成し、トレンチＡ，Ａを埋めて、第三のＳｉＮ膜１１９をＣＭＰ法により平坦化する。この時、第二のＳｉＯ２膜１１２上の第三のＳｉＮ膜１１９は削り落とさずに残すようにする。第三のＳｉＮ膜１１９上に第二のレジスト（不図示）を塗布する。リソグラフィ法により第二のレジストをパターンニングする際は、Ｐ型の単一あるいは複数のアクティブエリア周辺にレジスト抜きパターンを形成する。

次に、図６に示すように、前記第二のレジストをマスクにして、第二のＳｉＯ２膜１１２と第三の絶縁膜１１１を加工分離し、さらにＰ型の第一の絶縁膜１０２，１０２をＲＩＥ法によりエッチングし、トレンチＡ，Ａ形成時の注意点と同様にトレンチＢ，Ｂを形成する。そして、プラズマＣＶＤ法、具体的にはモノシランとアンモニアからなるプラズマＣＶＤ法により第四のＳｉＮ膜１２０をトレンチＢの短辺幅と同等程度の膜厚で形成し、トレンチＢ，Ｂを埋めて、第四のＳｉＮ膜１２０をＣＭＰ法により平坦化する。この時、第二のＳｉＯ２膜１１２上の第四のＳｉＮ膜１２０と第三のＳｉＮ膜１１９は削り落とさずに残すようにする。

次に、図７に示すように、膜厚２００ｎｍの第四の絶縁膜１１３をプラズマＣＶＤ法により形成する。そして、第四の絶縁膜１１３上に第三のレジスト（不図示）を塗布し、リソグラフィ法により前記第三のレジストをパターンニングする。前記第三のレジストをマスクにして、第四の絶縁膜１１３と第四のＳｉＮ膜１２０と第三のＳｉＮ膜１１９、及び第二のＳｉＯ２膜１１２と第三の絶縁膜１１１をＲＩＥ法によりエッチングし、前記第三のレジストを剥離することで、Ｎ型とＰ型の各ＧＣパターン及び各アクティブエリアへの複数のコンタクトホールＣを形成する。

次に、図８に示すように、構造全面に膜厚３０ｎｍの第一のバリアメタル１１４をスパッタ法により形成し、第一のバリアメタル１１４上に膜厚２５０ｎｍのタングステン１１５を熱ＣＶＤ法により形成し、各コンタクトホールＣを埋める。そして、第四の絶縁膜１１３上のタングステン１１５と第一のバリアメタル１１４をＣＭＰ法により削り落とすことによって、各コンタクトＤを形成する。

この後、多層配線及びパッドが形成されるが、その工法は従来技術と同じであるため、説明を省略する。

以上のように製造された半導体装置では、周辺を素子分離されたＮＭＯＳ型のアクティブエリアに対して、素子分離膜である第一の絶縁膜１０２の一部にアクティブエリアを囲むように第三のＳｉＮ膜１１９を備えている。第三のＳｉＮ膜１１９は引張応力膜であり、ＬＰＣＶＤ法により形成される。ＮＭＯＳ型のアクティブエリアに内在する圧縮応力は、第三のＳｉＮ膜１１９による引張応力により緩和されるため、ＮＭＯＳ駆動力（Ｉ_ｏｎ：ＯＮ電流）が増す。また、周辺を素子分離されたＰＭＯＳ型のアクティブエリアに対して、素子分離膜である第一の絶縁膜１０２の一部にアクティブエリアを囲むように第四のＳｉＮ膜１２０を備えている。第四のＳｉＮ膜１２０は圧縮応力膜であり、プラズマＣＶＤ法により形成される。ＰＭＯＳ型のアクティブエリアに内在する圧縮応力は、第四のＳｉＮ膜１２０による圧縮応力により加速されるため、ＰＭＯＳ駆動力（Ｉ_ｏｎ）が増す。

引張応力膜及び圧縮応力膜は、それぞれゲート電極を含むＮＭＯＳ型及びＰＭＯＳ型のアクティブエリアを囲むように形成されている。すなわち、引張応力膜と圧縮応力膜の上面が、素子分離膜の上面よりも高くなるように形成されている。なお、素子分離膜の一部に引張応力膜及び圧縮応力膜を形成することによって駆動力を増加させることが可能となるが、このようにＮＭＯＳ型及びＰＭＯＳ型のゲートの一部を含むアクティブエリアを囲むようにそれぞれ引張応力膜及び圧縮応力膜を形成すれば、引張応力と圧縮応力がその体積に比例して大きくなるのでより良好になる。また、アクティブエリアの側面と上面を囲むように引張応力膜及び圧縮応力膜を延在させて形成することによって、駆動力をより増加させることがきる。

また、ＭＯＳ−ＦＥＴ形成後に低温プロセスで処理することが可能であるため、結晶欠陥への懸念も少ない。

なお、Ｓｉ基板１０１には、バルクＳｉ基板以外にＳＯＩ（Semiconductor On Insulator）基板を用いることもでき、その場合にも同様の効果が得られる。また、ＮＭＯＳ形成領域周辺の素子分離膜の一部に設けられる引張応力膜と、ＰＭＯＳ形成領域周辺の素子分離膜の一部に設けられる圧縮応力膜との一方のみを設けた場合でも、駆動力を増加させる効果が得られる。

（第２の実施の形態）
図９〜図１２は、本発明の第２の実施の形態に係るＣＭＯＳ−ＦＥＴ回路を備える半導体装置の製造手順を示す断面図である。以下、図９〜図１２を基に、第２の実施の形態による半導体装置の製造手順を説明する。

本第２の実施の形態の製造手順では、まず第１の実施の形態に示した図１から図４（ａ）までの手順が行われる。

次に、図９に示すように、第一のレジスト１２１をマスクにして、第二のＳｉＯ１膜１１２と第三の絶縁膜１１１を加工分離し、さらにＮ型の第一の絶縁膜１０２，１０２をＲＩＥ法によりエッチングし、トレンチＡ，Ａを形成する。このトレンチＡ，Ａを形成する際には、素子領域及びＳＴＩトレンチ底に到達しないようにする。そして、スパッタ法あるいは熱ＣＶＤ法により金属膜２１９を成膜する。この時、スパッタ法ではチタン膜またはチタンナイトライド膜を形成し、熱ＣＶＤ法では、チタン膜、タングステン膜、あるいはチタンとタングステンを含む合金膜を形成する。また、どの膜を用いることにしても、トレンチＡの短辺幅と同等程度の膜厚で形成し、トレンチＡ，Ａを埋めて、金属膜２１９をＣＭＰ法により平坦化する。この時、第二のＳｉＯ２膜１１２上の金属膜２１９は削り落とすようにする。前記構造全面に第二のレジスト（不図示）を塗布する。リソグラフィ法により第二のレジストをパターンニングする際には、Ｐ型の単一あるいは複数のアクティブエリア周辺にレジスト抜きパターンを形成する。

次に、図１０に示すように、前記第二のレジストをマスクにして、第二のＳｉＯ２膜１１２と第三の絶縁膜１１１を加工分離し、さらにＰ型の第一の絶縁膜１０２，１０２をＲＩＥ法によりエッチングし、トレンチＡ，Ａ形成時の注意点と同様にトレンチＢ，Ｂを形成する。そして、プラズマＣＶＤ法、具体的にはモノシランとアンモニアからなるプラズマＣＶＤ法により第三のＳｉＮ膜２２０をトレンチＢの短辺幅と同等程度の膜厚で形成し、トレンチＢ，Ｂを埋めて、第三のＳｉＮ膜２２０をＣＭＰ法により平坦化する。この時、第二のＳｉＯ２膜１１２上の第三のＳｉＮ膜２２０は削り落とさずに残すようにする。

次に、図１１に示すように、膜厚２００ｎｍの第四の絶縁膜１１３をプラズマＣＶＤ法により形成する。そして、第四の絶縁膜１１３上に第三のレジスト（不図示）を塗布し、リソグラフィ法により前記第三のレジストをパターンニングする。前記第三のレジストをマスクにして、第四の絶縁膜１１３と第三のＳｉＮ膜２２０、及び第二のＳｉＯ２膜１１２と第三の絶縁膜１１１をＲＩＥ法によりエッチングし、前記第三のレジストを剥離することで、Ｎ型とＰ型の各ＧＣパターン及び各アクティブエリアへの複数のコンタクトホールＣを形成する。

次に、図１２に示すように、構造全面に膜厚３０ｎｍの第一のバリアメタル１１４をスパッタ法により形成し、第一のバリアメタル１１４上に膜厚２５０ｎｍのタングステン１１５を熱ＣＶＤ法により形成し、各コンタクトホールＣを埋める。そして、第四の絶縁膜１１３上のタングステン１１５と第一のバリアメタル１１４をＣＭＰ法により削り落とすことによって、各コンタクトＤを形成する。

以上のように製造された半導体装置では、周辺を素子分離されたＮＭＯＳ型のアクティブエリアに対して、素子分離膜である第一の絶縁膜１０２の一部にアクティブエリアを囲むように金属膜２１９を備えている。金属膜２１９は引張応力膜であり、スパッタ法あるいは熱ＣＶＤ法により形成される。ＮＭＯＳ型のアクティブエリアに内在する圧縮応力は、金属膜２１９による引張応力により緩和されるため、ＮＭＯＳ駆動力（Ｉ_ｏｎ）が増す。また、周辺を素子分離されたＰＭＯＳ型のアクティブエリアに対して、素子分離膜である第一の絶縁膜１０２の一部にアクティブエリアを囲むように第三のＳｉＮ膜２２０を備えている。第三のＳｉＮ膜２２０は圧縮応力膜であり、プラズマＣＶＤ法により形成される。ＰＭＯＳ型のアクティブエリアに内在する圧縮応力は、プラズマＣＶＤ法による第三のＳｉＮ膜２２０の圧縮応力により加速されるため、ＰＭＯＳ駆動力（Ｉ_ｏｎ）が増す。

また第１の実施の形態と同様に、引張応力膜及び圧縮応力膜は素子分離膜の一部に形成されていればよいが、アクティブエリアの側面にあれば体積が大きくなるのでより良好になる。また、アクティブエリアの側面と上面を囲むように引張応力膜及び圧縮応力膜を延在させて形成することによって、さらに駆動力が伝わり易くなる。

なお、本発明は上記各実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。

第１の実施の形態に係る半導体装置の製造手順を示す断面図第１の実施の形態に係る半導体装置の製造手順を示す断面図第１の実施の形態に係る半導体装置の製造手順を示す断面図第１の実施の形態に係る半導体装置の製造手順を示す断面図第１の実施の形態に係る半導体装置の製造手順を示す断面図第１の実施の形態に係る半導体装置の製造手順を示す断面図第１の実施の形態に係る半導体装置の製造手順を示す断面図第１の実施の形態に係る半導体装置の製造手順を示す断面図第２の実施の形態に係る半導体装置の製造手順を示す断面図。第２の実施の形態に係る半導体装置の製造手順を示す断面図。第２の実施の形態に係る半導体装置の製造手順を示す断面図。第２の実施の形態に係る半導体装置の製造手順を示す断面図。

符号の説明

１０１…Ｓｉ基板１０２…第一の絶縁膜１０３…ウェル・チャネル領域１０４…ゲート絶縁膜１０５…多結晶シリコン１０６…ＬＤＤ１０７…第二の絶縁膜１０８…第二のＳｉＮ膜１０９…ソース・ドレイン領域１１０…Ｎｉサリサイド１１１…第三の絶縁膜１１２…第二のＳｉＯ２膜１１３…第四の絶縁膜１１４…第一のバリアメタル１１５…タングステン１１９…第三のＳｉＮ膜１２０…第四のＳｉＮ膜１２１…第一のレジスト２１９…金属膜２２０…第三のＳｉＮ膜Ｔ１，Ｔ２…ＳＴＩトレンチＧ…ＧＣパターンＡ，Ｂ…トレンチＣ…コンタクトホールＤ…コンタクト

Claims

ＣＭＯＳ−ＦＥＴ回路を備える半導体装置において、
ＮＭＯＳ形成領域周辺に設けられた第１の素子分離膜と、
ＰＭＯＳ形成領域周辺に設けられた第２の素子分離膜と、
前記第１及び第２の素子分離膜上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられるとともに、前記第１及び第２の絶縁膜を貫通し、前記第１の素子分離膜に形成された第１のトレンチに埋め込まれた引張応力膜と、
前記第２の絶縁膜上に設けられるとともに、前記第１及び第２の絶縁膜を貫通し、前記第２の素子分離膜に形成された第２のトレンチに埋め込まれた圧縮応力膜と、を備え、
前記ＮＭＯＳ形成領域と前記ＰＭＯＳ形成領域との間の領域の上方で、前記引張応力膜と前記圧縮応力膜とが接触していることを特徴とする半導体装置。
ＣＭＯＳ−ＦＥＴ回路を備える半導体装置において、
ＮＭＯＳ形成領域周辺に設けられた第１の素子分離膜と、
ＰＭＯＳ形成領域周辺に設けられた第２の素子分離膜と、
前記第１及び第２の素子分離膜上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた第２の絶縁膜と、
前記第２の絶縁膜内に設けられるとともに、前記第１及び第２の絶縁膜を貫通し、前記第１の素子分離膜に形成された第１のトレンチに埋め込まれた引張応力膜と、
前記第２の絶縁膜上に設けられるとともに、前記第１及び第２の絶縁膜を貫通し、前記第２の素子分離膜に形成された第２のトレンチに埋め込まれた圧縮応力膜と、を備え、
前記第１の素子分離膜の上方で、前記引張応力膜と前記圧縮応力膜とが接触していることを特徴とする半導体装置。
前記引張応力膜は、ジクロールシランとアンモニアからなる減圧ＣＶＤ法により形成されたシリコン窒化膜であることを特徴とする請求項１または２に記載の半導体装置。
前記引張応力膜は、チタン及びタングステンの少なくとも一方を含む合金膜であることを特徴とする請求項１または２に記載の半導体装置。
前記圧縮応力を有する膜は、モノシラン、アンモニアからなるプラズマＣＶＤ法により形成されたシリコン窒化膜であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
ＣＭＯＳ−ＦＥＴ回路を備える半導体装置の製造方法において、
半導体基板に素子分離膜を形成する工程と、
ＮＭＯＳ形成領域周辺の前記素子分離膜の一部に第１のトレンチを形成する工程と、
前記第１のトレンチに引張応力膜を埋め込む工程と、
ＰＭＯＳ形成領域周辺の前記素子分離膜の一部に第２のトレンチを形成する工程と、
前記第２のトレンチに圧縮応力膜を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。