JP4120857B2

JP4120857B2 - Test equipment

Info

Publication number: JP4120857B2
Application number: JP2001281551A
Authority: JP
Inventors: 健一成川; 泉古賀
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2001-09-17
Filing date: 2001-09-17
Publication date: 2008-07-16
Anticipated expiration: 2021-09-17
Also published as: JP2003084046A

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタルデータ及び同期ワード検出信号を出力する被試験対象を試験する試験装置に関し、被試験対象ごとの遅れ時間の調整が不要な試験装置に関するものである。
【０００２】
【従来の技術】
デジタル変調波を復調する機器、例えば、無線伝送方式の一方式であるブルートゥース（Bluetooth(TM)）に用いられるＩＣ，ＬＳＩ等をＩＣテスタ（試験装置）を図６に示し、以下に説明する。
【０００３】
図６において、任意波形発生器１は、任意波形メモリ１ａ，１ｂを有し、トリガ信号ａを出力すると共に、ベースバンド信号であるＩ信号ｂ、Ｑ信号ｃを出力する。メモリ１ａはＩ信号ｂを格納し、メモリ１ｂはＱ信号ｃを格納する。ここで、Ｉ信号ｂ、Ｑ信号ｃは、バーストデータをＧＦＳＫ(Gaussian Frequency Shift Keying)、ＧＭＳＫ(Gaussian filtered Minimum Shift Keying)、ＢＰＳＫ(Binary Phase Shift Keying)変調等を行ったものである。直交変調器２は、直交変調部２ａ、発振器２ｂ、ミキサ２ｃを有し、任意波形発生器１のＩ信号ｂ、Ｑ信号ｃを入力し、ＲＦ(Radio Frequency)信号ｄを出力する。直交変調部２ａは、Ｉ信号ｂ、Ｑ信号ｃで中間周波数を直交変調する。発振器２ｂは、高周波信号を出力する。ミキサ２ｃは、直交変調部２ａからの信号を高周波信号によりアップコンバートする。
【０００４】
被試験対象（以下ＤＵＴ）３は例えば通信受信器で、復調部３ａ、同期検出部３ｂを有し、直交変調器２からのＲＦ信号ｄを入力し復調を行い、デジタルデータｅ、同期ワード検出信号ｆを出力する。復調部３ａは、ＲＦ信号ｄを復調しデジタルデータｅを出力する。同期検出部３ｂは、復調部３ａが出力するデジタルデータｅから同期ワードを検出し、同期ワード検出信号ｆを出力する。
【０００５】
デジタルファンクション４は、任意波形発生器１からのトリガ信号ａに基づいて、任意波形発生器１と同期して、期待値データｇ、ストローブ信号ｈを出力する。期待値データｇは、ＤＵＴ３が出力することを期待されるデータで、ストローブ信号ｈは、期待値データを比較すべき位置にパルスを発生する。また、デジタルファンクション４は、ＩＣテスタにおいて、通常設けられるドライバ、コンパレータ等を含み、デジタル部の試験を行うものである。遅延回路Ｄ１，Ｄ２は、それぞれ、デジタルファンクション４が出力する期待値データｇ、ストローブ信号ｈをＴ１，Ｔ２時間遅らせる。
【０００６】
比較部５は、ＥＸ−ＯＲゲート５ａ、ＡＮＤゲート５ｂからなり、ＤＵＴ３からのデジタルデータｅと遅延回路Ｄ１からの期待値データｉとを、遅延回路Ｄ２からのストローブ信号ｊのタイミングで比較し、パス／フェイル（フェイルパルスｌ）を出力する。ＥＸ−ＯＲゲート５ａは、ＤＵＴ３からのデジタルデータｅと遅延回路Ｄ１からの期待値データｉとを入力する。ＡＮＤゲート５ｂは、ＥＸ−ＯＲゲート５ａの出力ｋと遅延回路Ｄ２からのストローブ信号ｊとを入力する。パルスカウンタ６は、比較部５（ＡＮＤゲート５ｂ）からのフェイルパルスｌをカウントする。
【０００７】
このような装置の動作を以下に説明する。図７は図６に示す装置の動作を示したタイミングチャートである。
【０００８】
任意波形発生器１が、トリガ信号ａを出力すると共に、メモリ１ａ，１ｂからＩ信号ｂ、Ｑ信号ｃを出力する。このＩ信号ｂ、Ｑ信号ｃを入力し、直交変調器２は、直交変調部２ａ、発振器２ｂ、ミキサ２ｃにより、ＲＦ信号ｄが出力される。このＲＦ信号ｄは、プリアンブル、同期ワード、データ（情報データ）で構成されるバースト波形となっている。プリアンブルは、受信時にビット同期を図るために先頭に設けられる。同期ワードはデータ位置を示す。
【０００９】
そして、復調部３ａが、ＲＦ信号ｄを復調し、復調したデジタルデータｅを出力する。このデジタルデータｅを入力して、同期検出部３ｂは、同期ワードを検出した時点で、同期ワード検出信号ｆをハイレベルとし、バースト期間中（データ位置の間）、ハイレベルを継続し、バースト終了時にロウレベルに復帰する。
【００１０】
同時に、デジタルファンクション４が、トリガ信号ａにより、任意波形発生器１に同期して、期待値データｇ、ストローブ信号ｈを出力する。そして、この期待値データｇ、ストローブ信号ｈをそれぞれ入力し、遅延回路Ｄ１，Ｄ２は、ＤＵＴ３等での遅延のため、ｔｄ時間遅らせて、期待値データｉ、ストローブ信号ｊを出力し、比較のタイミングを合わせる。
【００１１】
ＥＸ−ＯＲゲート５が、デジタルデータｅと期待値データｉとを入力し、排他的論理和を出力ｋとして出力する。この出力ｋとストローブ信号ｊとの論理和を、ＡＮＤゲート５ｂはフェイルパルスｌとして出力する。例えば、図７のデジタルデータｅのエラービットで、フェイルパルスｌが出力される。そして、パルスカウンタ６がフェイルパルスｌをカウントする。このカウント値により、ビットエラー数を測定し、ＤＵＴ３の良否の判定を行う。
【００１２】
【発明が解決しようとする課題】
デジタル変調波を入力してから、復調しデジタルデータを出力するまでの遅延時間に、ＩＣ，ＬＳＩ等の個体ごとに大きくばらつきがある。このため、個体ごとに遅延回路Ｄ１，Ｄ２を調整しなくてはならず、試験時間がかかってしまった。
【００１３】
そこで、本発明の目的は、被試験対象ごとの遅れ時間の調整が不要な試験装置を実現することにある。
【００１４】
【課題を解決するための手段】
請求項１記載の発明は、
デジタルデータ及び同期ワード検出信号を出力する被試験対象を試験する試験装置において、
期待値データ、ストローブ信号、基準同期信号を出力する期待値発生部と、
前記被試験対象の出力データレートより速いクロック周期のクロックにより動作し、前記期待値発生部の基準同期信号によりカウントを開始し、前記同期ワード検出信号により停止するカウンタと、
前記クロックにより動作し、前記カウンタのカウント値のシフト段数で、前記期待値発生部が出力する期待値データを遅延させる第１の可変長シフトレジスタと、
前記クロックにより動作し、前記カウンタのカウント値のシフト段数で、前記期待値発生部が出力するストローブ信号を遅延させる第２の可変長シフトレジスタと、
前記第１、第２の可変長シフトレジスタからの期待値データ、ストローブ信号を入力し、前記被試験対象のデジタルデータと期待値データとを、ストローブ信号のタイミングで比較する比較部と
を有することを特徴とするものである。
【００１５】
請求項２記載の発明は、請求項１記載の発明において、
被試験対象からの同期ワード検出信号をカウントするパルスカウンタを設け、被試験対象からの同期ワード検出信号を入力したとき、比較部は比較を行うことを特徴とするものである。
【００１６】
請求項３記載の発明は、
デジタルデータ及び同期ワード検出信号を出力する被試験対象を試験する試験装置において、
期待値データ、ストローブ信号、基準同期信号を出力する期待値発生部と、
前記被試験対象の出力データレートより速いクロック周期のクロックにより動作し、前記同期ワード検出信号によりカウントを開始し、前記期待値発生部の基準同期信号により停止するカウンタと、
前記クロックにより動作し、前記カウンタのカウント値のシフト段数で、前記デジタルデータを遅延させる可変長シフトレジスタと、
この可変長シフトレジスタからのデジタルデータを入力し、このデジタルデータと前記期待値発生部の期待値データとを、期待値発生部のストローブ信号のタイミングで比較する比較部と
を有することを特徴とするものである。
【００１７】
請求項４記載の発明は、請求項３記載の発明において、
被試験対象からの同期ワード検出信号をカウントするパルスカウンタを設け、可変長シフトレジスタは、被試験対象からの同期ワード検出信号も遅延させ、この遅延させた同期ワード検出信号を入力したとき、比較部は比較を行うことを特徴とするものである。
【００１８】
請求項５記載の発明は、請求項３記載の発明において、
被試験対象からの同期ワード検出信号をカウントするパルスカウンタと、
被試験対象からの同期ワード検出信号に基づいて、パルス信号を発生するパルス発生部と
を設け、パルス信号を入力したとき、比較部が比較を行うことを特徴とするものである。
【００１９】
請求項６の発明は、請求項１〜５のいずれかに記載の発明において、
可変長シフトレジスタは、
直列に接続された複数のレジスタと、
これらのレジスタの出力をカウンタのカウント値に基づいて選択し出力するデータセレクタと
を備えたことを特徴とするものである。
【００２０】
請求項７記載の発明は、請求項１〜６のいずれかの記載の発明において、
被試験対象は、デジタル変調波を復調し、デジタルデータ、同期ワード検出信号を出力することを特徴とするものである。
【００２１】
【発明の実施の形態】
以下図面を用いて本発明の実施の形態を説明する。図１は本発明の一実施例を示した構成図である。ここで、図６と同一のものは同一符号を付し説明を省略する。
【００２２】
図１において、デジタルファンクション７は期待値発生部で、任意波形発生器からのトリガ信号ａに基づいて、任意波形発生器と同期して、期待値データｇ、ストローブ信号ｈ、基準同期信号ｍを出力する。ここで、基準同期信号ｍは、期待値データｇ、ストローブ信号ｈに同期した信号である。クロック信号発生器８は、ＤＵＴ３の出力データレートより速いクロック周期のクロックｎを発生する。カウンタ９は、クロック信号発生器８のクロックｎにより動作し、デジタルファンクション７の基準同期信号ｍによりカウントを開始し、ＤＵＴ３の同期ワード検出信号ｆにより停止し、カウント値を出力する。
【００２３】
可変長シフトレジスタ１０は、クロック信号発生部８からのクロックｎにより動作し、カウンタ９のカウント値のシフト段数で、期待値データｇを遅延させる。この可変長シフトレジスタ１０は図２に示すように構成される。可変長シフトレジスタ１０は、直列に接続された複数のレジスタ１０ａ、データセレクタ１０ｂからなる。初段のレジスタ１０ａは、期待値データｇをＤ端子に入力し、クロックｎをクロック端子に入力する。次段以降のレジスタ１０ａは、前段のレジスタ１０ａのＱ端子がＤ端子に接続され、クロックｎがクロック端子に入力される。データセレクタ１０ｂは、複数のレジスタ１０ａのＱ端子を、カウンタ９のカウント値に基づいて選択し、期待値データｐとして出力する。
【００２４】
可変長シフトレジスタ１１は、クロック信号発生部８からのクロックｎにより動作し、カウンタ９のカウント値のシフト段数で、ストローブ信号ｈを遅延させる。この可変長シフトレジスタ１１の構成は、可変長シフトレジスタ１０と同様の構成であるので、図示を省略する。パルスカウンタ１２は、ＤＵＴ３からの同期ワード検出信号ｆのパルス発生回数をカウントする。
【００２５】
また、比較部５は、ＥＸ−ＯＲゲート５ａ、ＡＮＤゲート５ｂの代わりに、ＥＸ−ＯＲゲート５ｃ、ＡＮＤゲート５ｄが設けられる。そして、比較部５は、ＤＵＴ３からのデジタルデータｅと可変波長シフトレジスタ１０からの期待値データｐとを、可変長シフトレジスタ１１からのストローブ信号ｑのタイミングで比較し、ＤＵＴ３の同期ワード検出信号ｆがハイレベルのとき、パス／フェイル（フェイルパルスｓ）をパルスカウンタ６に出力する。ＥＸ−ＯＲゲート５ｃは、ＤＵＴ３からのデジタルデータｅと可変長シフトレジスタ１０からの期待値データｐとを入力する。ＡＮＤゲート５ｄは、ＥＸ−ＯＲゲート５の出力ｒとＤＵＴ３からの同期ワード検出信号ｆと可変長シフトレジスタｑのストローブ信号ｑとを入力し、パルスカウンタ６にフェイルパルスｓを出力する。
【００２６】
このような装置の動作を以下で説明する。図３は図１に示す装置の動作を示したタイミングチャートである。
【００２７】
復調部３ａが、ＲＦ信号ｄを復調し、復調したデジタルデータｅを出力する。このデジタルデータｅを入力して、同期検出部３ｂは、同期ワードを検出した時点で、同期ワード検出信号をハイレベルとし、バースト期間中（データ位置の間）、ハイレベルを継続し、バースト終了時にロウレベルに復帰する。
【００２８】
同時に、デジタルファンクション７が、トリガ信号ａにより、任意波形発生器に同期して、期待値データｇ、ストローブ信号ｈをそれぞれ可変長シフトレジスタ１０，１１に出力する。また、デジタルファンクション７は基準同期信号ｍをカウンタ９に出力する。カウンタ９は、カウントを開始し、クロック信号発生器８のクロックｎごとにカウントアップしていく。また、デジタルファンクション７からの期待値データｇ、ストローブ信号ｈを入力し、それぞれ可変長シフトレジスタ１０，１１は、クロック信号発生器８のクロックｎごとにシフトを行う。つまり、可変長シフトレジスタ１０の場合、レジスタ１０ａが次段のレジスタ１０ａに期待値データｇを伝達していく。
【００２９】
カウンタ９は、ＤＵＴ３からの同期ワード検出信号ｆにより、カウントアップを終了し、カウント値を可変長シフトレジスタ１０，１１に与える。また、パルスカウンタ１２が同期ワード検出信号ｆの数をカウントする。可変長シフトレジスタ１０，１１は、それぞれ、カウンタ値に対応するシフト段数分の遅らせた期待値データｐ、ストローブ信号ｑを出力する。つまり、可変長シフトレジスタ１０の場合、データセレクタ１０ｂが、カウンタ９のカウント値により、期待値データｇが入力されてからカウント値分後のレジスタ１０ａの出力を選択し、期待値データｐを出力する。この結果、およそＴｄ時間だけ遅らせることができ、比較部５での比較タイミングを合わせることができる。ただし、この遅延時間の分解能は、クロックｎの周波数で制限を受けることはいうまでもない。
【００３０】
ＥＸ−ＯＲゲート５ｃが、デジタルデータｅと期待値データｐとを入力し、排他的論理和を出力ｒとして出力する。この出力ｒと同期ワード検出信号ｆとストローブ信号ｑとの論理和を、ＡＮＤゲート５ｄはフェイルパルスｓとして出力する。例えば、図３のデジタルデータｅのエラービットで、フェイルパルスｓが出力される。
【００３１】
そして、パルスカウンタ６がフェイルパルスｓをカウントする。このカウント値により、ビットエラー数を測定し、ＤＵＴ３の良否の判定を行う。ここで、ＤＵＴ３の良否の判定は、繰返しＤＵＴ３にバースト波形（ＲＦ信号ｄ）を与えて、測定ビット数を増やし、測定精度を高めている。そして、同期ワード検出信号ｆが検出されない場合、そのバースト内のデータについて、ビットエラー（フェイルパルスｓ）として、パルスカウンタ６はカウントしない。従って、同期ワードを検出しなかった場合のデータは、ビットエラーレートの計算に含めないような測定ができる。すなわち、ブルートゥースの規格に従った測定を行うことができる。
【００３２】
なお、ビットエラーレートは、（ビットエラーレート）＝（パルスカウンタ６のパルスカウント数）／（パルスカウンタ１２のパルスカウント数×ｎ）で求められ、ｎは１バースト波形当たりの比較データビット数である。
【００３３】
このように、カウンタ９で、デジタルファンクション７が出力する基準同期信号ｍとＤＵＴ３が出力する同期ワード検出信号ｆとの差をカウントし、このカウント結果により、可変長シフトレジスタ１０，１１で、期待値データｇ、ストローブ信号ｈを遅延させたので、比較タイミング合わせの遅延時間設定が不要になった。従って、ＤＵＴ３が遅延時間に大きなばらつきがあっても試験を行うことができる。すなわち、試験時間を短くすることができる。
【００３４】
次に第２の実施例を図４に示し説明する。ここで、図１と同一のものは同一符号を付し説明を省略する。
【００３５】
図４において、カウンタ１３は、クロック信号発生器８のクロックｎにより動作し、ＤＵＴ３の同期ワード検出信号ｆによりカウントを開始し、デジタルファンクション７の基準同期信号ｍにより停止し、カウント値を出力する。可変長シフトレジスタ１４，１５は、それぞれ、ＤＵＴ３からのデジタルデータｅ、同期ワード検出信号ｆとを入力し、クロック信号発生部８からのクロックｎにより動作し、カウンタ１３のカウント値のシフト段数で、デジタルデータｅ、同期ワード検出信号ｆを遅延させる。また、可変長シフトレジスタ１４，１５の具体的構成は、図２に示される可変長シフトレジスタ１０と同じである。
【００３６】
また、比較部５は、ＥＸ−ＯＲゲート５ｃ、ＡＮＤゲート５ｄの代わりに、ＥＸ−ＯＲゲート５ｅ、ＡＮＤゲート５ｆが設けられる。そして、比較部５は、可変長シフトレジスタ１４からのデジタルデータｅとデジタルファンクション７からの期待値データｇとを、デジタルファンクション７からのストローブ信号ｈのタイミングで比較し、可変長シフトレジスタ１５の同期ワード検出信号ｆがハイレベルのとき、パス／フェイル（フェイルパルス）をパルスカウンタ６に出力する。
【００３７】
ＥＸ−ＯＲゲート５ｅは、可変長シフトレジスタ１４からのデジアルデータｅとデジタルファンクション７からの期待値データｇとを入力する。ＡＮＤゲート５ｆは、ＥＸ−ＯＲゲート５ｅの出力と可変長シフトレジスタ１５からの同期ワード検出信号ｆとデジタルファンクション７のストローブ信号ｈとを入力し、パルスカウンタ６に出力する。
【００３８】
このような装置の動作を以下に説明する。ＤＵＴ３は、デジタルデータｅ、同期ワード検出信号ｆを出力する。同期ワード検出信号ｆにより、カウンタ１３はカウントを開始し、クロック信号発生器８のクロックｎごとにカウントアップしていく。また、ＤＵＴ３からのデジタルデータｅ、同期ワード検出信号ｆをそれぞれ入力し、可変長シフトレジスタ１４，１５は、クロック信号発生器８のクロックｎごとにシフトを行う。
【００３９】
そして、デジタルファンクション７が、トリガ信号ａにより同期して、ＤＵＴ３がデジタルデータｅ、同期ワード検出信号ｆを出力する時間より遅らせて、期待値データｇ、ストローブ信号ｈ、基準同期信号ｍを出力する。基準同期信号ｍにより、カウンタ１３は、カウントアップを終了し、カウント値を可変長シフトレジスタ１４，１５に与える。
【００４０】
可変長シフトレジスタ１４，１５は、それぞれ、カウント値に対応するシフト段数分の遅らせたデジタルデータｅ、同期ワード検出信号ｆを出力する。ＥＸ−ＯＲゲート５ｅが、可変長シフトレジスタ１４からのデジタルデータｅとデジタルファンクション７からの期待値データｇとを入力し、排他的論理和を出力する。この出力と可変長シフトレジスタ１５からの同期ワード検出信号ｆとデジタルファンクション７からのストローブ信号ｈとの論理和を、ＡＮＤゲート５ｆはフェイルパルスとしてパルスカウンタ６に出力する。そして、パルスカウンタ６がフェイルパルスをカウントし、このカウント値により、ビットエラー数を測定し、ＤＵＴ３の良否の判定を行う。
【００４１】
なお、本発明はこれに限定されるものではなく、以下のようなものでもよい。（１）図５に示されるように、ＲＦ信号ｄが同期ワードと情報データとの間にチェンネル種別等のデータを設けている場合、ＤＵＴ３が出力する同期ワード検出信号ｆは、同期ワード検出直後に出力されるので、パルス幅が長くなる。従って、同期ワード検出信号ｆのパルス幅が、比較部５の比較データ期間を包含する十分なタイミングマージンが存在する場合は、可変長シフトレジスタ１５でなく、可変されない固定のシフトレジスタでもよい。
【００４２】
（２）図４に示す装置では、可変長シフトレジスタ１５の代わりに、ＤＵＴ３からの同期ワード検出信号ｆをトリガとし、比較データ期間を包含するパルス幅のパルスを発生するパルス発生器でもよい。
【００４３】
（３）比較部５、パルスカウンタ６の代わりに、デジタルファンクション７の内部、つまり、通常のＩＣテスタに用いられるコンパレータにしてもよい。この場合、フェイル数を後程演算して求める。
【００４４】
（４）可変長シフトレジスタ１０，１１は、別々の構成を示したが一体でもよい。同様に、可変長シフトレジスタ１４，１５も一体でもよい。
【００４５】
（５）図１において、比較部５は、ＥＸ−ＯＲゲート５ｃ、ＡＮＤゲート５ｄの構成を示したが、図６に示すＥＸ−ＯＲゲート５ａの前段にＡＮＤゲートを設け、デジタルデータｅ、同期ワード検出信号ｆを入力し、デジタルデータｅの代わりに、ＡＮＤゲートの出力をＥＸ−ＯＲゲート５ａに入力する構成でもよい。
【００４６】
（６）任意波形発生器１からのトリガ信号ａにより、任意波形発生器１とデジタルファンクション４，７とが同期を図る構成を示したが、デジタルファンクション４からトリガ信号を出力し、任意波形発生器１とデジタルファンクション４，７とが同期を図る構成でもよい。
【００４７】
（７）カウンタ９は、同期ワード検出信号ｆを入力した時、カウント値を出力する構成を示したが、常にカウント値を出力する構成でもよい。この場合、可変長シフトレジスタ１０にも同期ワード検出信号ｆを入力し、データセレクタ１０ｂが同期ワード検出信号ｆを入力したときのカウント値で出力を行う構成にすればよい。
【００４８】
【発明の効果】
本発明によれば、以下ような効果がある。請求項１，２，６，７によれば、カウンタで、期待値発生部が出力する基準同期信号と被試験対象が出力する同期ワード検出信号との差をカウントし、このカウント結果により、可変長シフトレジスタで、期待値データ、ストローブ信号を遅延させたので、比較タイミング合わせの遅延時間設定が不要にすることができる。従って、被試験対象が遅延時間に大きなばらつきがあっても試験を行うことができる。すなわち、試験時間を短くすることができる。
【００４９】
請求項３〜７によれば、カウンタで、期待値発生部が出力する基準同期信号と被試験対象が出力する同期ワード検出信号との差をカウントし、このカウント結果により、可変長シフトレジスタで、被試験対象が出力するデジタルデータを遅延させたので、比較タイミング合わせの遅延時間設定が不要にすることができる。従って、被試験対象が遅延時間に大きなばらつきがあっても試験を行うことができる。すなわち、試験時間を短くすることができる。
【００５０】
請求項２，４〜７によれば、同期ワード検出信号を入力したとき、比較部が比較を行い、パルスカウンタにより同期ワード検出信号の数をカウントするので、同期ワードを検出した場合のみの試験を行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示した構成図である。
【図２】可変長シフトレジスタ１０の構成を示した図である。
【図３】図１に示す装置の動作を示したタイミングチャートである。
【図４】本発明の他の実施例を示した構成図である。
【図５】同期ワード検出信号ｆを説明する図である。
【図６】従来の試験装置の構成を示した図である。
【図７】図６に示す装置の動作を示したタイミングチャートである。
【符号の説明】
３ＤＵＴ
５比較部
７デジタルファンクション
９，１３カウンタ
１０，１１，１４，１５可変長シフトレジスタ
１２パルスカウンタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a test apparatus for testing an object to be tested that outputs digital data and a synchronization word detection signal, and relates to a test apparatus that does not require adjustment of a delay time for each object to be tested.
[0002]
[Prior art]
An IC tester (test apparatus) for an IC, LSI, etc., used for a device that demodulates a digital modulated wave, for example, Bluetooth (TM), which is one of the wireless transmission systems, will be described below.
[0003]
In FIG. 6, an arbitrary waveform generator 1 has arbitrary waveform memories 1a and 1b, outputs a trigger signal a, and outputs an I signal b and a Q signal c, which are baseband signals. The memory 1a stores the I signal b, and the memory 1b stores the Q signal c. Here, the I signal b and the Q signal c are obtained by subjecting burst data to GFSK (Gaussian Frequency Shift Keying), GMSK (Gaussian filtered Minimum Shift Keying), BPSK (Binary Phase Shift Keying) modulation, and the like. The quadrature modulator 2 includes a quadrature modulation unit 2a, an oscillator 2b, and a mixer 2c. The quadrature modulator 2 inputs the I signal b and Q signal c of the arbitrary waveform generator 1 and outputs an RF (Radio Frequency) signal d. The quadrature modulation unit 2a performs quadrature modulation of the intermediate frequency with the I signal b and the Q signal c. The oscillator 2b outputs a high frequency signal. The mixer 2c up-converts the signal from the quadrature modulation unit 2a with a high frequency signal.
[0004]
The object under test (hereinafter referred to as DUT) 3 is a communication receiver, for example, having a demodulator 3a and a sync detector 3b, receiving the RF signal d from the quadrature modulator 2 and performing demodulation, and detecting digital data e and sync word The signal f is output. The demodulator 3a demodulates the RF signal d and outputs digital data e. The synchronization detector 3b detects a synchronization word from the digital data e output from the demodulator 3a, and outputs a synchronization word detection signal f.
[0005]
The digital function 4 outputs the expected value data g and the strobe signal h in synchronization with the arbitrary waveform generator 1 based on the trigger signal a from the arbitrary waveform generator 1. The expected value data g is data that the DUT 3 is expected to output, and the strobe signal h generates a pulse at a position where the expected value data should be compared. The digital function 4 includes a driver, a comparator, and the like that are normally provided in the IC tester, and tests the digital unit. The delay circuits D1 and D2 respectively delay the expected value data g and the strobe signal h output from the digital function 4 for T1 and T2.
[0006]
The comparison unit 5 includes an EX-OR gate 5a and an AND gate 5b. The comparison unit 5 compares the digital data e from the DUT 3 with the expected value data i from the delay circuit D1 at the timing of the strobe signal j from the delay circuit D2. Pass / fail (fail pulse 1) is output. The EX-OR gate 5a receives the digital data e from the DUT 3 and the expected value data i from the delay circuit D1. The AND gate 5b receives the output k of the EX-OR gate 5a and the strobe signal j from the delay circuit D2. The pulse counter 6 counts the fail pulse 1 from the comparison unit 5 (AND gate 5b).
[0007]
The operation of such an apparatus will be described below. FIG. 7 is a timing chart showing the operation of the apparatus shown in FIG.
[0008]
Arbitrary waveform generator 1 outputs trigger signal a and outputs I signal b and Q signal c from memories 1a and 1b. The I signal b and Q signal c are input, and the quadrature modulator 2 outputs the RF signal d by the quadrature modulation unit 2a, the oscillator 2b, and the mixer 2c. The RF signal d has a burst waveform composed of a preamble, a synchronization word, and data (information data). The preamble is provided at the head for bit synchronization at the time of reception. The sync word indicates the data position.
[0009]
Then, the demodulator 3a demodulates the RF signal d and outputs the demodulated digital data e. When this digital data e is input, the synchronization detector 3b sets the synchronization word detection signal f to the high level when detecting the synchronization word, and continues the high level during the burst period (during the data position). Return to low level when finished.
[0010]
At the same time, the digital function 4 outputs the expected value data g and the strobe signal h in synchronization with the arbitrary waveform generator 1 by the trigger signal a. Then, the expected value data g and the strobe signal h are input, respectively, and the delay circuits D1 and D2 output the expected value data i and the strobe signal j with a delay of td due to the delay in the DUT 3 or the like. Match the timing.
[0011]
The EX-OR gate 5 inputs the digital data e and the expected value data i, and outputs an exclusive OR as an output k. The AND gate 5b outputs a logical sum of the output k and the strobe signal j as a fail pulse l. For example, the fail pulse l is output at the error bit of the digital data e in FIG. Then, the pulse counter 6 counts the fail pulse l. Based on this count value, the number of bit errors is measured, and the quality of the DUT 3 is judged.
[0012]
[Problems to be solved by the invention]
The delay time from input of a digital modulated wave to demodulation and output of digital data varies greatly for each IC, LSI, or the like. For this reason, the delay circuits D1 and D2 have to be adjusted for each individual, which takes a test time.
[0013]
Therefore, an object of the present invention is to realize a test apparatus that does not require adjustment of the delay time for each object to be tested.
[0014]
[Means for Solving the Problems]
The invention according to claim 1
In a test apparatus for testing an object to be tested that outputs digital data and a synchronization word detection signal,
An expected value generator for outputting expected value data, a strobe signal, and a reference synchronization signal;
A counter that operates with a clock having a clock cycle faster than the output data rate of the device under test , starts counting with a reference synchronization signal of the expected value generation unit, and stops with the synchronization word detection signal;
A first variable-length shift register that operates according to the clock and delays expected value data output from the expected value generation unit by the number of shift stages of the count value of the counter;
A second variable-length shift register that operates according to the clock and delays the strobe signal output from the expected value generation unit by the number of shift stages of the count value of the counter;
A comparator for inputting expected value data and a strobe signal from the first and second variable length shift registers and comparing the digital data to be tested and the expected value data at the timing of the strobe signal; It is characterized by.
[0015]
The invention according to claim 2 is the invention according to claim 1,
A pulse counter that counts the synchronization word detection signal from the test object is provided, and the comparison unit performs comparison when the synchronization word detection signal from the test object is input.
[0016]
The invention described in claim 3
In a test apparatus for testing an object to be tested that outputs digital data and a synchronization word detection signal,
An expected value generator for outputting expected value data, a strobe signal, and a reference synchronization signal;
A counter that operates with a clock having a clock cycle faster than the output data rate of the device under test , starts counting with the synchronization word detection signal, and stops with a reference synchronization signal of the expected value generator;
A variable-length shift register that operates according to the clock and delays the digital data by the number of shift stages of the count value of the counter;
A comparator that inputs digital data from the variable-length shift register and compares the digital data with the expected value data of the expected value generator at the timing of the strobe signal of the expected value generator; To do.
[0017]
The invention according to claim 4 is the invention according to claim 3,
A pulse counter that counts the synchronization word detection signal from the test object is provided, and the variable-length shift register also delays the synchronization word detection signal from the test object, and compares this delay when the delayed synchronization word detection signal is input. The section is characterized by comparison.
[0018]
The invention according to claim 5 is the invention according to claim 3,
A pulse counter that counts synchronous word detection signals from the test object;
A pulse generation unit that generates a pulse signal based on a synchronous word detection signal from a test object is provided, and when the pulse signal is input, the comparison unit performs comparison.
[0019]
The invention of claim 6 is the invention according to any one of claims 1 to 5,
Variable length shift register
A plurality of registers connected in series;
A data selector for selecting and outputting the output of these registers based on the count value of the counter is provided.
[0020]
The invention according to claim 7 is the invention according to any one of claims 1 to 6,
The object to be tested is characterized by demodulating a digital modulated wave and outputting digital data and a synchronization word detection signal.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention. Here, the same components as those in FIG.
[0022]
In FIG. 1, the digital function 7 is an expected value generation unit, which generates expected value data g, a strobe signal h, and a reference synchronization signal m in synchronization with the arbitrary waveform generator based on the trigger signal a from the arbitrary waveform generator. Output. Here, the reference synchronization signal m is a signal synchronized with the expected value data g and the strobe signal h. The clock signal generator 8 generates a clock n having a clock cycle faster than the output data rate of the DUT 3. The counter 9 operates in response to the clock n of the clock signal generator 8, starts counting by the reference synchronization signal m of the digital function 7, stops by the synchronization word detection signal f of the DUT 3, and outputs a count value.
[0023]
The variable-length shift register 10 operates in accordance with the clock n from the clock signal generation unit 8 and delays the expected value data g by the number of shift stages of the count value of the counter 9. The variable length shift register 10 is configured as shown in FIG. The variable length shift register 10 includes a plurality of registers 10a and a data selector 10b connected in series. The first-stage register 10a inputs the expected value data g to the D terminal and inputs the clock n to the clock terminal. In the subsequent register 10a, the Q terminal of the previous register 10a is connected to the D terminal, and the clock n is input to the clock terminal. The data selector 10b selects the Q terminals of the plurality of registers 10a based on the count value of the counter 9, and outputs it as expected value data p.
[0024]
The variable length shift register 11 operates in response to the clock n from the clock signal generator 8 and delays the strobe signal h by the number of shift stages of the count value of the counter 9. Since the configuration of the variable length shift register 11 is the same as that of the variable length shift register 10, the illustration thereof is omitted. The pulse counter 12 counts the number of pulse generations of the synchronization word detection signal f from the DUT 3.
[0025]
The comparison unit 5 is provided with an EX-OR gate 5c and an AND gate 5d instead of the EX-OR gate 5a and the AND gate 5b. Then, the comparison unit 5 compares the digital data e from the DUT 3 with the expected value data p from the variable wavelength shift register 10 at the timing of the strobe signal q from the variable length shift register 11, and the synchronization word detection signal of the DUT 3 When f is at a high level, pass / fail (fail pulse s) is output to the pulse counter 6. The EX-OR gate 5 c receives the digital data e from the DUT 3 and the expected value data p from the variable length shift register 10. The AND gate 5 d receives the output r of the EX-OR gate 5, the synchronization word detection signal f from the DUT 3, and the strobe signal q of the variable length shift register q, and outputs a fail pulse s to the pulse counter 6.
[0026]
The operation of such a device will be described below. FIG. 3 is a timing chart showing the operation of the apparatus shown in FIG.
[0027]
The demodulator 3a demodulates the RF signal d and outputs the demodulated digital data e. When this digital data e is input, the synchronization detector 3b sets the synchronization word detection signal to the high level when detecting the synchronization word, continues the high level during the burst period (during the data position), and ends the burst. Sometimes returns to low level.
[0028]
At the same time, the digital function 7 outputs the expected value data g and the strobe signal h to the variable length shift registers 10 and 11 in synchronization with the arbitrary waveform generator by the trigger signal a. Further, the digital function 7 outputs a reference synchronization signal m to the counter 9. The counter 9 starts counting and counts up every clock n of the clock signal generator 8. Further, the expected value data g and the strobe signal h from the digital function 7 are input, and the variable length shift registers 10 and 11 shift each clock n of the clock signal generator 8. That is, in the case of the variable-length shift register 10, the register 10a transmits the expected value data g to the next-stage register 10a.
[0029]
The counter 9 finishes counting up by the synchronization word detection signal f from the DUT 3 and supplies the count value to the variable length shift registers 10 and 11. The pulse counter 12 counts the number of synchronization word detection signals f. The variable length shift registers 10 and 11 output expected value data p and strobe signal q delayed by the number of shift stages corresponding to the counter value, respectively. That is, in the case of the variable-length shift register 10, the data selector 10b selects the output of the register 10a after the count value is input from the count value of the counter 9 and outputs the expected value data p. To do. As a result, it can be delayed by about Td time, and the comparison timing in the comparison unit 5 can be matched. However, it goes without saying that the resolution of the delay time is limited by the frequency of the clock n.
[0030]
The EX-OR gate 5c inputs the digital data e and the expected value data p, and outputs an exclusive OR as an output r. The AND gate 5d outputs the logical sum of the output r, the synchronization word detection signal f, and the strobe signal q as a fail pulse s. For example, a fail pulse s is output at the error bit of the digital data e in FIG.
[0031]
Then, the pulse counter 6 counts the fail pulse s. Based on this count value, the number of bit errors is measured, and the quality of the DUT 3 is judged. Here, the quality of the DUT 3 is determined by repeatedly giving a burst waveform (RF signal d) to the DUT 3 to increase the number of measurement bits and to improve the measurement accuracy. When the synchronization word detection signal f is not detected, the pulse counter 6 does not count the data in the burst as a bit error (fail pulse s). Therefore, it is possible to perform measurement so that the data when the synchronization word is not detected is not included in the calculation of the bit error rate. That is, measurement according to the Bluetooth standard can be performed.
[0032]
The bit error rate is calculated by (bit error rate) = (pulse count number of pulse counter 6) / (pulse count number of pulse counter 12 × n), where n is the number of comparison data bits per burst waveform. is there.
[0033]
As described above, the counter 9 counts the difference between the reference synchronization signal m output from the digital function 7 and the synchronization word detection signal f output from the DUT 3, and the variable length shift registers 10 and 11 calculate the expected result based on the count result. Since the value data g and the strobe signal h are delayed, it is not necessary to set a delay time for matching the comparison timing. Therefore, the test can be performed even when the DUT 3 has a large variation in the delay time. That is, the test time can be shortened.
[0034]
Next, a second embodiment will be described with reference to FIG. Here, the same components as those shown in FIG.
[0035]
In FIG. 4, the counter 13 is operated by the clock n of the clock signal generator 8, starts counting by the synchronization word detection signal f of the DUT 3, stops by the reference synchronization signal m of the digital function 7, and outputs the count value. . Each of the variable length shift registers 14 and 15 receives the digital data e and the synchronization word detection signal f from the DUT 3, operates in accordance with the clock n from the clock signal generator 8, and is based on the number of shift stages of the count value of the counter 13. The digital data e and the synchronization word detection signal f are delayed. The specific configuration of the variable length shift registers 14 and 15 is the same as that of the variable length shift register 10 shown in FIG.
[0036]
The comparison unit 5 includes an EX-OR gate 5e and an AND gate 5f instead of the EX-OR gate 5c and the AND gate 5d. The comparison unit 5 compares the digital data e from the variable length shift register 14 with the expected value data g from the digital function 7 at the timing of the strobe signal h from the digital function 7, and the variable length shift register 15 When the synchronization word detection signal f is at a high level, a pass / fail (fail pulse) is output to the pulse counter 6.
[0037]
The EX-OR gate 5e receives the digital data e from the variable length shift register 14 and the expected value data g from the digital function 7. The AND gate 5 f receives the output of the EX-OR gate 5 e, the synchronization word detection signal f from the variable length shift register 15, and the strobe signal h of the digital function 7, and outputs them to the pulse counter 6.
[0038]
The operation of such an apparatus will be described below. The DUT 3 outputs digital data e and a synchronization word detection signal f. The counter 13 starts counting by the synchronization word detection signal f and counts up every clock n of the clock signal generator 8. In addition, the digital data e and the synchronization word detection signal f from the DUT 3 are input, and the variable length shift registers 14 and 15 shift each clock n of the clock signal generator 8.
[0039]
Then, the digital function 7 synchronizes with the trigger signal a and delays the time when the DUT 3 outputs the digital data e and the synchronization word detection signal f, and outputs the expected value data g, the strobe signal h, and the reference synchronization signal m. . In response to the reference synchronization signal m, the counter 13 finishes counting up and supplies the count value to the variable length shift registers 14 and 15.
[0040]
The variable length shift registers 14 and 15 respectively output digital data e and a synchronization word detection signal f delayed by the number of shift stages corresponding to the count value. The EX-OR gate 5e inputs the digital data e from the variable length shift register 14 and the expected value data g from the digital function 7, and outputs an exclusive OR. The AND gate 5f outputs the logical sum of this output and the synchronization word detection signal f from the variable length shift register 15 and the strobe signal h from the digital function 7 to the pulse counter 6 as a fail pulse. Then, the pulse counter 6 counts the fail pulses, the number of bit errors is measured based on this count value, and the quality of the DUT 3 is judged.
[0041]
In addition, this invention is not limited to this, The following may be sufficient. (1) As shown in FIG. 5, when the RF signal d is provided with data such as the channel type between the synchronization word and the information data, the synchronization word detection signal f output from the DUT 3 is immediately after detection of the synchronization word. The pulse width becomes longer. Accordingly, when the pulse width of the synchronization word detection signal f has a sufficient timing margin including the comparison data period of the comparison unit 5, a fixed shift register that is not variable may be used instead of the variable length shift register 15.
[0042]
(2) In the apparatus shown in FIG. 4, instead of the variable length shift register 15, a pulse generator that generates a pulse having a pulse width including a comparison data period by using the synchronization word detection signal f from the DUT 3 as a trigger may be used.
[0043]
(3) Instead of the comparison unit 5 and the pulse counter 6, a comparator may be used inside the digital function 7, that is, a normal IC tester. In this case, the number of failures is calculated later.
[0044]
(4) The variable length shift registers 10 and 11 have different configurations, but may be integrated. Similarly, the variable length shift registers 14 and 15 may be integrated.
[0045]
(5) In FIG. 1, the comparison unit 5 shows the configuration of the EX-OR gate 5c and the AND gate 5d, but an AND gate is provided in front of the EX-OR gate 5a shown in FIG. The word detection signal f may be input and the output of the AND gate may be input to the EX-OR gate 5a instead of the digital data e.
[0046]
(6) Although the configuration in which the arbitrary waveform generator 1 and the digital functions 4 and 7 are synchronized by the trigger signal a from the arbitrary waveform generator 1 is shown, the trigger signal is output from the digital function 4 to generate an arbitrary waveform. The device 1 and the digital functions 4 and 7 may be configured to synchronize.
[0047]
(7) Although the counter 9 is configured to output the count value when the synchronization word detection signal f is input, the counter 9 may be configured to always output the count value. In this case, a configuration may be adopted in which the synchronization word detection signal f is also input to the variable length shift register 10 and output is performed with the count value when the data selector 10b inputs the synchronization word detection signal f.
[0048]
【The invention's effect】
The present invention has the following effects. According to the first, second, sixth, and seventh aspects, the counter counts the difference between the reference synchronization signal output from the expected value generation unit and the synchronization word detection signal output from the test target, and is variable according to the count result. Since the expected value data and the strobe signal are delayed by the long shift register, it is not necessary to set a delay time for matching the comparison timing. Therefore, the test can be performed even if the test object has a large variation in the delay time. That is, the test time can be shortened.
[0049]
According to the third to seventh aspects, the counter counts the difference between the reference synchronization signal output from the expected value generator and the synchronization word detection signal output from the test target, and the variable length shift register uses the count result. Since the digital data output by the test object is delayed, it is possible to eliminate the need to set a delay time for comparison timing adjustment. Therefore, the test can be performed even if the test object has a large variation in the delay time. That is, the test time can be shortened.
[0050]
According to Claims 2, 4 to 7, when the synchronization word detection signal is inputted, the comparison unit compares and counts the number of synchronization word detection signals by the pulse counter, so that the test is performed only when the synchronization word is detected. It can be performed.
[Brief description of the drawings]
FIG. 1 is a configuration diagram showing an embodiment of the present invention.
2 is a diagram showing a configuration of a variable-length shift register 10. FIG.
FIG. 3 is a timing chart showing the operation of the apparatus shown in FIG.
FIG. 4 is a configuration diagram showing another embodiment of the present invention.
FIG. 5 is a diagram illustrating a synchronization word detection signal f.
FIG. 6 is a diagram showing a configuration of a conventional test apparatus.
7 is a timing chart showing the operation of the apparatus shown in FIG.
[Explanation of symbols]
3 DUT
5 Comparator 7 Digital Function 9, 13 Counter 10, 11, 14, 15 Variable Length Shift Register 12 Pulse Counter

Claims

In a test apparatus for testing an object to be tested that outputs digital data and a synchronization word detection signal,
An expected value generator for outputting expected value data, a strobe signal, and a reference synchronization signal;
A counter that operates with a clock having a clock cycle faster than the output data rate of the device under test , starts counting with a reference synchronization signal of the expected value generation unit, and stops with the synchronization word detection signal;
A first variable-length shift register that operates according to the clock and delays expected value data output from the expected value generation unit by the number of shift stages of the count value of the counter;
A second variable-length shift register that operates according to the clock and delays the strobe signal output from the expected value generation unit by the number of shift stages of the count value of the counter;
A comparator for inputting expected value data and a strobe signal from the first and second variable length shift registers and comparing the digital data to be tested and the expected value data at the timing of the strobe signal; Test equipment characterized by

2. The test apparatus according to claim 1, wherein a pulse counter that counts a synchronization word detection signal from a test object is provided, and the comparison unit performs comparison when a synchronization word detection signal from the test object is input.

In a test apparatus for testing an object to be tested that outputs digital data and a synchronization word detection signal,
An expected value generator for outputting expected value data, a strobe signal, and a reference synchronization signal;
A counter that operates with a clock having a clock cycle faster than the output data rate of the device under test , starts counting with the synchronization word detection signal, and stops with a reference synchronization signal of the expected value generator;
A variable-length shift register that operates according to the clock and delays the digital data by the number of shift stages of the count value of the counter;
A comparator that inputs digital data from the variable-length shift register and compares the digital data with the expected value data of the expected value generator at the timing of the strobe signal of the expected value generator; To test equipment.

A pulse counter that counts the synchronization word detection signal from the test object is provided, and the variable-length shift register also delays the synchronization word detection signal from the test object, and compares this delay when the delayed synchronization word detection signal is input. 4. The test apparatus according to claim 3, wherein the unit performs comparison.

A pulse counter that counts synchronous word detection signals from the test object;
4. A test apparatus according to claim 3, wherein a pulse generator for generating a pulse signal is provided on the basis of a synchronous word detection signal from an object to be tested, and the comparator compares when a pulse signal is input. .

Variable length shift register
A plurality of registers connected in series;
6. The test apparatus according to claim 1, further comprising a data selector that selects and outputs the output of these registers based on the count value of the counter.

The test apparatus according to claim 1, wherein the object to be tested demodulates a digital modulated wave and outputs digital data and a synchronization word detection signal.