JP4125239B2 - 半導体集積回路装置の製造方法 - Google Patents

Description

技術分野
本発明は、半導体集積回路装置の製造技術に関し、特に、不純物イオンを導入したシリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する工程に適用した有効な技術に関するものである。
背景技術
ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲート電極材料として、たとえば不純物が添加された多結晶シリコン膜が用いられる。この時、添加される不純物としては、ｎチャネル型ＭＩＳＦＥＴの場合にはＡｓＨ_３またはＰＨ_３などを用いることができ、ｐチャネル型ＭＩＳＦＥＴの場合にはＢ_２Ｈ_６などを用いることができる。
このような多結晶シリコン膜は、たとえば低圧ＣＶＤ装置を用いて成膜することができる。ここで、低圧ＣＶＤ装置については、１９９７年１１月２０日、（社）日本半導体製造装置協会編集、日刊工業新聞社発行、「半導体製造装置用語辞典 第４版」、ｐ１８７に記載がある。
ところが、上記したような低圧ＣＶＤ装置においては以下のような課題があることを本発明者らは見出した。
すなわち、ＭＩＳＦＥＴのゲート電極材料として低圧ＣＶＤ装置により上記したような不純物が添加された多結晶シリコン膜を成膜する際には、半導体ウェハを処理室に挿入した後、処理室内を真空または大気圧以下にした状況下で、処理室内の温度が上昇するまで一定時間待機し、その後に処理室内に生成ガスを導入して成膜を行う。この時、上記多結晶シリコン膜は、半導体ウェハの表面のみならず処理室の内壁にも成膜してしまう。続いて、新たな半導体ウェハに対して同様の多結晶シリコン膜を成膜する場合には、同様の工程で処理室内を真空または大気圧以下にした状況下で、処理室内の温度が上昇するまで一定時間待機するが、この際に処理室の内壁に成膜した多結晶シリコン膜から不純物が拡散してしまう。この拡散した不純物は、多結晶シリコン膜が成膜される前の半導体ウェハに飛散し、先に半導体ウェハの表面に形成されていたゲート酸化膜に導入されてしまい、そのゲート酸化膜の絶縁特性を劣化させてしまう問題がある。
本発明の目的は、低圧ＣＶＤ装置により不純物が添加された多結晶シリコン膜を成膜する際に、処理室内壁に成膜している同様の多結晶シリコン膜からの不純物の拡散を抑制する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、半導体基板を第１成膜装置の処理室内に挿入する工程と、前記処理室内に加熱する工程と、前記加熱工程後、化学的成膜手段にて前記半導体基板上に導電性を有する不純物が添加されたシリコン膜を成膜する工程とを含み、前記加熱工程は、
（ａ）前記処理室内を大気圧に保ち、前記処理室内に加熱する工程と、
（ｂ）前記（ａ）工程後、前記処理室内を真空または大気圧以下とした状態で前記処理室内に加熱する工程とを含み、前記（ａ）工程に要する時間は前記（ｂ）工程に要する時間よりも長いものである。
また、本発明は、半導体基板上に絶縁膜を形成した後、前記半導体基板を第１成膜装置の処理室内に挿入する工程と、前記処理室内を大気圧に保って前記半導体基板を加熱する工程と、前記半導体基板を加熱した工程の後、前記半導体基板を加熱しつつ前記処理室内の圧力を真空または大気圧以下に減圧する工程と、前記処理室内の前記圧力を真空または大気圧以下に保ち、化学的成膜手段にて前記絶縁膜上に導電性を有する不純物が添加された半導体膜を成膜する工程とを含み、前記処理室内を大気圧に保って前記半導体基板を加熱した工程は、前記半導体基板の温度を前記半導体膜の成膜時における前記半導体基板の第１の温度にする加熱、または前記半導体基板の温度を前記第１の温度に近づける加熱を行うものである。
また、本発明は、半導体基板上に絶縁膜を形成する工程と、前記半導体基板を第１成膜装置の処理室内に挿入する工程と、前記処理室内を第１気圧に保ち、前記半導体基板を第１の温度に加熱する工程と、その後、前記半導体基板を加熱しつつ前記処理室内の圧力を第２気圧以下に減圧する工程と、前記処理室内の前記圧力を真空または大気圧以下の第３気圧に保ち、化学的成膜手段にて、前記第１の温度の半導体基板の前記絶縁膜上に、導電性を有する不純物が添加されたシリコン膜を成膜する工程とを含み、前記第２気圧が前記第３気圧よりも低くなるように減圧し、前記第１気圧は前記第３気圧よりも高い。
また、本発明は、半導体基板上に絶縁膜を形成する工程と、前記半導体基板を第１成膜装置の処理室内に挿入する工程と、前記処理室内を第１気圧に保ち、前記半導体基板を加熱する工程と、その後、前記半導体基板を加熱しつつ前記処理室内の圧力を第２気圧以下に減圧する工程、前記処理室内の前記圧力を真空または大気圧以下の第３気圧に保ち、化学的成膜手段にて前記絶縁膜上に導電性を有する不純物が添加されたシリコン膜を成膜する工程とを含み、前記第２気圧が前記第３気圧よりも低くなるように減圧し、前記シリコン膜成膜工程は、前記第１気圧を、前記第３気圧よりも高い状態に保ちつつ、かつ、前記半導体基板の温度を前記第１の温度に近づける加熱を行う。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する（なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する）。
（実施の形態１）
以下、本実施の形態１の半導体集積回路装置の製造方法について、図１〜図９に従って説明する。
まず、図１に示すように、単結晶シリコンからなる半導体基板１を熱処理して、その主面に膜厚１０ｎｍ程度の薄い酸化シリコン膜（パッド酸化膜）を形成する。次いでこの酸化シリコン膜の上に膜厚１２０ｎｍ程度の窒化シリコン膜をＣＶＤ法で堆積した後、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜と酸化シリコン膜とを除去する。
続いて、上記窒化シリコン膜をマスクにしたドライエッチングで素子分離領域の半導体基板１に深さ３５０ｎｍ程度の溝を形成した後、エッチングで溝の内壁に生じたダメージ層を除去するために、半導体基板１を熱処理してその溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜を形成する。
続いて、ＣＶＤ法にて半導体基板１上に酸化シリコン膜２を堆積した後、この酸化シリコン膜２の膜質を改善するために、半導体基板１を熱処理して酸化シリコン膜２をデンシファイ（焼き締め）する。その後、上記窒化シリコン膜をストッパに用いた化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法でその酸化シリコン膜２を研磨して溝の内部に残すことにより、表面が平坦化された素子分離溝３を形成する。
次に、熱リン酸を用いたウェットエッチングで半導体基板１の活性領域上に残った窒化シリコン膜を除去した後、その活性領域にｐ型の導電型を有する不純物イオン（たとえばＢ（ホウ素））をイオン注入してｐ型ウェル４を形成する。続いて、半導体基板１を熱処理することによって、ｐ型ウェル４の表面に清浄なゲート酸化膜（絶縁膜）５を形成する。
次に、図２に示すように、半導体基板１上に、ｎ型の導電型を有する不純物、たとえばＰＨ_３が添加された多結晶シリコン膜６をＣＶＤ法（化学的成膜手段）で堆積する。この多結晶シリコン膜６の堆積は、たとえば図３に示すようなバッチ式の低圧ＣＶＤ装置（第１成膜装置）を用いて行うことができる。この低圧ＣＶＤ装置は、半導体基板１を保持するウェハホルダＷＨを処理室ＤＣ内に有している。処理室ＤＣ内へは、チューブＴＵ１を通してＳｉＨ_４ガスが供給され、このＳｉＨ_４ガスの熱分解により多結晶シリコン膜６を形成することができる。また、チューブＴＵ２、ＴＵ３よりＰＨ_３ガスを処理室ＤＣ内へ供給することにより、多結晶シリコン膜６にＰＨ_３を添加することができる。処理室ＤＣ内へ共給されたＳｉＨ_４ガスおよびＰＨ_３ガスは排気口ＥＸより排気することができる。また、図中の記号ＵＵ、Ｕ、ＣＵ、ＣＬ、ＬおよびＬＬは、処理室ＤＣ内において半導体基板１が保持されている高さを示す指標である。
本実施の形態１においては、図４に示すタイムチャートに沿って多結晶シリコン膜６の成膜を行うものである。図中のＴは、成膜開始前における処理室ＤＣ内の加熱に要する時間であり、処理室ＤＣ内の容量によって規定することができる。また、Ａは半導体基板１を処理室ＤＣ内に挿入後、大気圧下での処理室ＤＣ内の加熱に要する時間であり、Ｂは処理室ＤＣ内を真空または大気圧以下とした状況下での加熱工程に要する時間であり、前記ＴはＡとＢとの和で規定される。
上記多結晶シリコン膜６は、半導体基板１上のみならず、図３に示した処理室ＤＣの内壁および処理室ＤＣ内におけるチューブＴＵ１、ＴＵ２、ＴＵ３上にも成膜してしまう。また、このＣＶＤ装置は、多結晶シリコン膜６の成膜に繰り返し用いるものであり、新たな半導体基板１を処理室ＤＣ内に挿入した時には、処理室ＤＣ内の各所に多結晶シリコン膜６が成膜された状態となっている。この状況下で、長時間処理室ＤＣ内を真空または大気圧以下として加熱すると、処理室ＤＣ内の各所に成膜されている多結晶シリコン膜６が含むＰＨ_３がその多結晶シリコン膜６から拡散する。そのＰＨ_３は、半導体基板１上に形成されているゲート酸化膜５に導入され、ゲート酸化膜５の絶縁特性を劣化させてしまう恐れがある。
ここで、本発明者らの行った実験によれば、上記ＡおよびＢの関係が０．１×Ｂ≦Ａ≦１３×Ｂとなる条件下で上記加熱工程を行うことにより、処理室ＤＣ内の各所に成膜されている多結晶シリコン膜６が含むＰＨ_３の拡散を抑制できることがわかった。また、本発明者らは、容量が約５６ｌである処理室ＤＣを有するＣＶＤ装置を用い、ＡおよびＢを、それぞれ約４５分および約１５分と上記条件を満たすように規定し、半導体基板１の主面を２９６の領域に分割して各領域におけるゲート絶縁膜５の絶縁特性の劣化を調べる実験を行った。すなわち、分割した各々の領域のゲート絶縁膜５に対して電圧Ｖｇを印加し、流れた電流Ｉｇを測定するものである。なお、容量が約５６ｌである処理室ＤＣの場合、上記Ｔは約６０分で規定される。その結果、図５（ａ）に示すように、半導体基板１が保持されている高さがＵＵ（図３参照）の場合には、２９６の領域のうち３の領域のみで絶縁特性の劣化が検出されるにとどまった。また、半導体基板１が保持されている高さがＣＬ（図３参照）の場合には、図５（ｂ）に示すように、２９６の領域のうち８の領域のみで絶縁特性の劣化が検出されるにとどまった。なお、図５中で“Ａ”または“Ｄ”で示されている箇所は絶縁特性の劣化が検出された領域であり、“／”で示されている箇所は絶縁特性の劣化が検出されなかった領域である。すなわち、上記の条件のように、大気圧下での処理室ＤＣ内の加熱に要する時間Ａに対して、処理室ＤＣ内を真空または大気圧以下とした状況下での加熱に要する時間Ｂを極力短くして処理室ＤＣ内へ加熱した後に多結晶シリコン膜６を成膜することにより、処理室ＤＣ内における半導体基板１が保持されている高さによらず、ゲート酸化膜５の絶縁特性の劣化を効果的に防ぐことができる。
一方、図６に示すタイムチャートのように、Ｔ＝Ｂとし、前記Ａで規定した大気圧下での処理室ＤＣ内の加熱工程を行わない場合には、Ｂで規定される加熱工程の開始当初より処理室ＤＣ内の各所に成膜されている多結晶シリコン膜６よりＰＨ_３が拡散する。そのため、そのＰＨ_３が半導体基板１上に形成されているゲート酸化膜５に導入され、ゲート酸化膜５の絶縁特性を劣化させてしまう。本発明者らは、この条件下において、図５を用いて前述した実験と同様の実験を行った。その結果、図７（ａ）に示すように、半導体基板１が保持されている高さがＵＵ（図３参照）の場合には、２９６の領域のうち１６２の領域で絶縁特性の劣化が検出された。半導体基板１が保持されている高さがＣＬ（図３参照）の場合には、図７（ｂ）に示すように、２９６の領域のうち１４０の領域で絶縁特性の劣化が検出された。なお、図７中で“Ａ”、“Ｃ”または“Ｄ”で示されている箇所は絶縁特性の劣化が検出された領域であり、“／”で示されている箇所は絶縁特性の劣化が検出されなかった領域である。すなわち、図５に示した実験結果と合わせて、半導体基板１を処理室ＤＣ内に挿入後、大気圧下で処理室ＤＣ内を加熱することにより、処理室ＤＣ内の各所に成膜されている多結晶シリコン膜６からのＰＨ_３の拡散を効果的に防ぐことができることを確認でき、これにより、ゲート酸化膜５の絶縁特性の劣化を効果的に防ぐことが可能となる。
次に、図８に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクにして、多結晶シリコン膜６をドライエッチングすることにより、ゲート電極６Ｎを形成する。
続いて、上記フォトレジスト膜を除去した後、ＣＶＤ法により半導体基板１上に酸化シリコン膜を堆積した後、反応性イオンエッチング（ＲＩＥ）法でこの酸化シリコン膜を異方性エッチングすることにより、ゲート電極６Ｎの側壁にサイドウォールスペーサ７を形成する。次いで、ｎ型の導電型を有する不純物（たとえばＰ）をイオン注入することにより、ゲート電極６Ｎの両側のｐ型ウェル４にｎチャネルＭＩＳＦＥＴのソース、ドレイン領域を構成するｎ型半導体領域８を形成する。なお、サイドウォールスペーサ７の形成前に低濃度のｎ型半導体領域を形成し、サイドウォールスペーサ７の形成後に高濃度のｎ型半導体領域を形成してもよい。ここまでの工程により、ｎチャネル型ＭＩＳＦＥＴＱｎを形成することができる。
次に、半導体基板１の表面を洗浄した後、たとえばスパッタリング法により、半導体基板１上にＣｏ（コバルト）膜（図示は省略）を堆積する。続いて、半導体基板１に約６００℃の熱処理を施すことにより、ｎ型半導体領域８およびゲート電極６ＮとＣｏ膜との界面にシリサイド化反応を生じさせてＣｏＳｉ_２層１０を形成する。このＣｏＳｉ_２層１０を形成することにより、後の工程においてｎ型半導体領域８上に形成される配線と半導体基板１との間でアロイスパイクが発生することを防ぐことができる。
次いで、未反応のＣｏ膜をエッチングにより除去した後、約７００℃〜８００℃の熱処理によりＣｏＳｉ_２層１０を低抵抗化する。これにより、上記配線とｎ型半導体領域８との間の接触抵抗を低減することができる。
次に、図９に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎの上部に層間絶縁膜１１を形成し、続いてフォトレジスト膜をマスクにして層間絶縁膜１１をドライエッチングすることにより、ｎ型半導体領域８の上部にスルーホール１２を形成した後、層間絶縁膜１１の上部に配線１４を形成し、本実施の形態１の半導体集積回路装置を製造する。層間絶縁膜１１は、たとえば酸化シリコン膜をＣＶＤ法にて堆積することによって形成する。また、配線１４は、たとえば層間絶縁膜１１の上部にスパッタリング法にてＷあるいはＡｌ合金などのメタル膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこのメタル膜をパターニングすることによって形成する。なお、上記層間絶縁膜１１、スルーホール１２および配線１４を形成する工程を複数回繰り返すことによって、多層に配線を形成してもよい。
（実施の形態２）
本実施の形態２の半導体集積回路装置の製造方法は、前記実施の形態１において図４を用いて説明したタイムチャートとは異なるタイムチャートに沿って、多結晶シリコン膜６（図２参照）の成膜を行うものである。
本実施の形態２の半導体集積回路装置の製造方法は、前記実施の形態１において図１を用いて説明した工程までは同様である。その後、図３に示したＣＶＤ装置の処理室ＤＣ内に半導体基板１を挿入する。続いて、図１０に示すタイムチャートに沿って多結晶シリコン膜６の成膜を行う。本実施の形態２においては、半導体基板１を処理室ＤＣ内に挿入直後より処理室ＤＣ内を真空または大気圧以下とし、処理室ＤＣ内への加熱を行う。多結晶シリコン膜６の成膜開始前における処理室ＤＣ内の加熱に要する時間Ｔは、前記実施の形態１の場合と同様であるが、このＴで規定される加熱工程中に薄いノンドープの多結晶シリコン膜６の堆積を行う。これにより、ノンドープの多結晶シリコン膜６によりゲート酸化膜５を覆うことになり、処理室ＤＣ内を真空または大気圧以下として処理室ＤＣ内へ加熱し、処理室ＤＣ内の各所に成膜されている多結晶シリコン膜６が含むＰＨ_３がその多結晶シリコン膜６から拡散しても、ノンドープの多結晶シリコン膜６がゲート酸化膜５を保護し、そのＰＨ_３がゲート酸化膜５に導入されてしまうことを防ぐことができる。すなわち、ゲート酸化膜５の絶縁特性を劣化させてしまうことを防ぐことができる。本実施の形態２においては、このようなノンドープの多結晶シリコン膜６を形成した後、上記Ｔで規定される過熱工程を経てＰＨ_３が添加された多結晶シリコン膜６を堆積する。
その後、前記実施の形態１において、図８および図９を用いて説明した工程と同様の工程を経ることにより、本実施の形態２の半導体集積回路装置を製造する。
（実施の形態３）
以下、図１１および図１２を用いて本実施の形態３の半導体集積回路装置の製造方法について説明する。
本実施の形態３の半導体集積回路装置の製造方法は、前記実施の形態１において図１を用いて説明した工程までは同様である。その後、図１１に示すように、前記実施の形態１において図３を用いて説明したＣＶＤ装置とは別の成膜装置（第２成膜装置）を用いて、半導体基板１上に薄いイントリンシックな多結晶シリコン膜６Ａを堆積する。これにより、イントリンシックな多結晶シリコン膜６Ａによりゲート酸化膜５を覆うことになる。すなわち、この後に前記実施の形態１において図３を用いて説明したようなＣＶＤ装置によりＰＨ_３が添加された多結晶シリコン膜６を堆積する際に、処理室ＤＣ内の各所に成膜されている多結晶シリコン膜６が含むＰＨ_３がその多結晶シリコン膜６から拡散しても、イントリンシックな多結晶シリコン膜６Ａがゲート酸化膜５を保護し、そのＰＨ_３がゲート酸化膜５に導入されてしまうことを防ぐことができる。その結果、ゲート酸化膜５の絶縁特性を劣化させてしまうことを防ぐことができる。
次に、図１２に示すように、ＣＶＤ法により上記イントリンシックな多結晶シリコン膜６Ａ上に多結晶シリコン膜６を堆積した後、前記実施の形態１において図８および図９を用いて説明した工程と同様の工程を経ることにより、本実施の形態３の半導体集積回路装置を製造する。
（実施の形態４）
本実施の形態４は、前記実施の形態１をさらに詳細に補足説明するものである。
図１３は、前記実施の形態１において図３を用いて説明した低圧ＣＶＤ装置の構成をさらに詳細に示したものである。
図１３に示すように、ウェハホルダＷＨは、処理室ＤＣと処理室ＤＣの下部に配置された搬送室ＴＡとの間で昇降動作が可能な構造となっており、搬送室ＴＡ内にてウェハホルダＷＨに所定枚数の半導体基板１が配置された後、ウェハホルダＷＨは処理室ＤＣへ上昇していく。半導体基板１上への多結晶シリコン膜６（半導体膜（図２参照））の成膜処理が終わると、ウェハホルダＷＨは再び搬送室ＴＡへ下降していく。このように、本実施の形態の低圧ＣＶＤ装置は、縦型構造の処理室ＤＣを有している。
搬送室ＴＡ内には、ウェハカセットＣＡを配置するためのカセット棚ＣＴが形成されている。ウェハカセットＣＡは、複数枚の半導体基板１を収納できるようになっている。また、本実施の形態において、搬送室ＴＡ内は、室温（約２０℃）であるとする。
搬送室ＴＡ内では、搬送ロボットＣＲによってウェハホルダＷＨへの半導体基板１の配置、および多結晶シリコン膜６の成膜処理が終了した半導体基板１のウェハホルダＷＨからの取り出しが行われる。この搬送ロボットは、半導体基板１を裏面から吸着して搬送する搬送アームＡＲＭを複数本（たとえば５本）有し、昇降動作、水平動作および回転動作を行うことにより、ウェハカセットＣＡから一度に複数枚の半導体基板１を取り出し、その半導体基板１をウェハホルダＷＨへ配置する。所定枚数（たとえば、半導体基板１の径が約１５０ｍｍ（約６インチ）である場合には１５０枚程度）の半導体基板１がウェハホルダＷＨに配置されると、ウェハホルダＷＨは処理室ＤＣへと上昇し、半導体基板１に対して多結晶シリコン膜６の成膜処理が施される。その多結晶シリコン膜６の成膜処理が終わり、ウェハホルダＷＨが搬送室ＴＡへ下降すると、搬送ロボットＣＲはウェハホルダＷＨから半導体基板１を取り出し、ウェハカセットＣＡへ収納する。
処理室ＤＣの外部には、処理室ＤＣを加熱するためのヒーターＨ１、Ｈ２、Ｈ３、Ｈ４が設けられている。このヒーターＨ１、Ｈ２、Ｈ３、Ｈ４からの加熱により、処理室ＤＣ内は、常時５００℃〜６００℃程度に保たれている。
ヒーターＨ１、Ｈ２、Ｈ３、Ｈ４は、個別に加熱温度を設定することが可能であり、処理室ＤＣへの加熱に温度勾配を形成することができる。たとえば、成膜ガスであるＳｉＨ_４ガスおよびＰＨ_３ガスが処理室ＤＣの下部から導入される場合には、相対的に処理室ＤＣの下部に取り付けられたヒーターＨ４から相対的に処理室ＤＣの上部に取り付けられたヒーター１に向かって、加熱温度が高くなるように各ヒーターの加熱温度を設定する。処理室ＤＣの下部から導入された成膜ガスは、熱分解しながら上昇していく。そのため、成膜ガスは、処理室ＤＣの上部に行くに従って熱分解し難くなる。つまり、半導体基板１上に上記多結晶シリコン膜６を堆積し難くなる。そこで、前述したように、ヒーター４からヒーター１に向かって加熱温度が高くなるように温度勾配を形成することによって、処理室ＤＣの上部においても成膜ガスの熱分解を促進するものである。また、ヒーターＨ１、Ｈ２、Ｈ３、Ｈ４は、個別に加熱温度を設定することができるので、すべて同程度の温度で加熱することも可能である。
本実施の形態４では、処理室ＤＣの外部に４個のヒーターＨ１、Ｈ２、Ｈ３、Ｈ４を取り付ける場合について例示したが、この４個のヒーターＨ１、Ｈ２、Ｈ３、Ｈ４にて加熱する場合と同様の加熱処理が可能な１個のヒーターまたは４個以外の複数個のヒーターを取り付ける構成としても良い。複数個のヒーターを取り付ける場合には、そのすべてが同じ大きさでなくても良い。
図１４は、上記ウェハホルダＷＨへの半導体基板１の配置方法を示す説明図である。なお、図１４においては、本実施の形態の半導体集積回路装置が実際に形成される（製品となる）半導体基板１については図示を省略している。
本実施の形態において、ウェハホルダＷＨには、径が約１５０ｍｍ（約６インチ）の半導体基板１が約１５０枚配置される。そのうち、たとえば最も下部に配置された２０枚および最も上部に配置された５枚は、成膜処理中における、処理室ＤＣ内の成膜ガスを整流するために配置されたダミーウェハＤＷである。また、それら上部および下部のダミーウェハＤＷの間には、モニタ用ウェハＭＷが適当な間隔で複数枚（たとえば５枚程度）配置されている。このモニタ用ウェハＭＷは、上記多結晶シリコン膜６にドープされているＰＨ_３の濃度を測定する目的と、堆積された多結晶シリコン膜６の膜厚を測定するために配置されたものである。これらダミーウェハＤＷおよびモニタ用ウェハＭＷは、本実施の形態の半導体集積回路装置が実際に形成される半導体基板１とは別に用意されたものである。
図１５は、前記実施の形態１において図４および図６に示したタイムチャートのうち、多結晶シリコン膜６の成膜が開始するまでの処理室ＤＣ内の圧力変化を示したものであり、図１６は、多結晶シリコン膜６の成膜が開始するまでの経過時間に対応した半導体基板１の温度変化を示したものである。図１５に示した圧力変化および図１６に示した温度変化は、ともにウェハホルダＷＨが処理室ＤＣ内に入りきった時点からのものを示している。なお、前記実施の形態１にて、図６に示したタイムチャートでは、ウェハホルダＷＨが処理室ＤＣ内に完全に入りきると同時に処理室ＤＣ内の減圧処理を開始する例を示しているが、実際には、ウェハホルダＷＨが処理室ＤＣ内に完全に入りきると同時に減圧処理を開始するつもりでも、多少の時間（たとえば数秒程度）が経過した後に減圧処理が始まることがほとんどなので、図１５においては、その点も考慮した圧力変化を図示している。また、本実施の形態において、前述したヒーターＨ１、Ｈ２、Ｈ３、Ｈ４は、すべて同程度の温度で処理室ＤＣを加熱し、処理室ＤＣへの加熱に温度勾配は形成しないものとする。
図１５には、処理室ＤＣ内の減圧処理を開始するまでに処理室ＤＣに対して施した加熱処理時間について示している。Ａは、本実施の形態の成膜手段におけるタイムチャート（前記実施の形態１にて示した図４に対応）のものであり、Ａ１は、本実施の形態の成膜手段と比較した成膜手段におけるタイムチャート（前記実施の形態１にて示した図６に対応）のものである。
また、図１６において示している半導体基板１の温度は、ウェハホルダＷＨに配置された半導体基板１のうち、最下部に配置された半導体基板（第１半導体基板）１の温度である。これは、ウェハホルダＷＨが処理室ＤＣ内に挿入される時に、ウェハホルダＷＨは上部から挿入されていくことと、上記したように処理室ＤＣ内は常時５００℃〜６００℃程度に加熱されていることから、相対的に上部に配置された半導体基板１は、ウェハホルダＷＨが処理室ＤＣへ挿入されている途中でも加熱されていることに起因する。ウェハホルダＷＨの処理室ＤＣへの挿入が完了した時点では、たとえば最上部の半導体基板１が約３００℃で最下部の半導体基板１が約２００℃というように温度差が生じており、ヒーターＨ１、Ｈ２、Ｈ３、Ｈ４からの加熱によって最上部の半導体基板１が成膜処理を開始できる温度に達した時点においても、最も温度の低い最下部の半導体基板１が成膜処理を開始できる温度に達していない場合が考えられる。すなわち、その最下部の半導体基板１が成膜処理を開始できる温度に達したことを確認することによって、ウェハホルダＷＨに配置されたすべての半導体基板１が成膜処理できる温度に達したと判断できるのである。なお、ヒーターＨ１、Ｈ２、Ｈ３、Ｈ４からの加熱に温度勾配を形成することによって、最下部の半導体基板１以外の半導体基板１が最も遅く成膜処理を開始できる温度に達するようになるならば、その最下部の半導体基板１以外の半導体基板１の温度変化を観察すればよい。
図１５に示すように、本実施の形態の成膜手段においては、ウェハホルダＷＨを処理室ＤＣ内に挿入した後、半導体基板１が成膜処理を開始できる温度（第１の温度（たとえば約５００℃））の約９０％以上にまで加熱されてから処理室ＤＣ内の減圧処理を開始している。本実施の形態において、この約９０％以上というのは、摂氏温度での値をもとにする。また、前述したように処理室ＤＣ内は常時５００℃〜６００℃程度に加熱されており、この加熱温度は半導体基板１の温度を成膜処理を行える温度に保持できるように設定されていることから、半導体基板１の温度変化は、成膜処理を開始できる温度に達すると安定する。なお、減圧処理を開始するまでは、処理室ＤＣ内の圧力は大気圧（第１気圧）に保たれている。すなわち、処理室ＤＣ内は成膜処理を行なう圧力（第３気圧）以上の圧力（第１気圧）に保たれている。
ここで、ウェハホルダＷＨが処理室ＤＣ内に挿入された後、処理室ＤＣ内の減圧処理を開始するまでの時間がＡである。また、処理室ＤＣ内の減圧処理は、処理室ＤＣ内が成膜処理を行える圧力になった時点で停止し、処理室ＤＣ内をその圧力で保持するものである。すなわち、処理室ＤＣ内を成膜処理を行なう圧力（第３気圧）以下の圧力（第２気圧）まで減圧した後、処理室ＤＣ内に成膜のための成膜ガスを供給し成膜を行なう圧力で成膜処理を行なう。
一方、本実施の形態の成膜手段と比較した成膜手段の場合には、ウェハホルダＷＨが処理室ＤＣ内に挿入された後、処理室ＤＣ内の減圧処理を開始するまでに多少のインターバル時間Ａ１があるものの、ほぼウェハホルダＷＨが処理室ＤＣ内に挿入された直後から処理室ＤＣ内の減圧処理を開始している。つまり、半導体基板１の温度が成膜処理を開始できる温度に達する前に処理室ＤＣ内の減圧処理を行っている。そのため、本実施の形態の成膜手段に比べて、真空に近い状態処理室ＤＣ内で半導体基板１は加熱されることになるので、本実施の形態１の成膜手段に比べて半導体基板１の温度は上昇し難くなる（図１６参照）。なお、本実施の形態の成膜手段と同様に、処理室ＤＣ内の減圧処理は、処理室ＤＣ内が成膜処理を行える圧力になった時点で停止し、処理室ＤＣ内をその圧力で保持するものである。
ところで、本実施の形態の成膜手段および本実施の形態の成膜手段と比較した成膜手段共に、処理室ＤＣ内の減圧処理は、処理室ＤＣ内に異物が発生しない程度に可能な限り短時間で行っている。これは、減圧処理中に他の処理を行った場合には、処理室ＤＣ内に異物等を巻き込んでしまう恐れがあるからであり、処理室ＤＣ内に異物等を巻き込んでしまった場合には、成膜される多結晶シリコン膜６の膜質を低下させてしまうことが懸念されるからである。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
たとえば、前記実施の形態においては、多結晶シリコン膜にＰＨ_３を添加する場合について示したが、ＡｓＨ_３を添加してもよい。
また、前記実施の形態においてはｎチャネル型ＭＩＳＦＥＴを形成する場合について示したが、ｐチャネル型ＭＩＳＦＥＴを形成する場合にも本発明の半導体集積回路装置の製造方法は適用可能であり、この場合には、ゲート電極となる多結晶シリコン膜にはＢ_２Ｈ_６などを添加する。
また、前記実施の形態の多結晶シリコン膜の成膜方法は、ゲート電極材料となる多結晶シリコン膜の成膜ばかりでなく、ＭＯＳキャパシタの容量電極あるいはＤＲＡＭのキャパシタの下部電極となる多結晶シリコン膜の成膜にも適用することが可能である。
産業上の利用可能性
本発明は、ＭＩＳＦＥＴ、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を始めとする半導体集積回路装置の製造工程およびマイクロマシンの製造工程などに適用することができる。
【図面の簡単な説明】
図１は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
図２は、図１に続く半導体集積回路装置の製造工程中の要部断面図である。
図３は、本発明の一実施の形態である半導体集積回路装置の製造に用いるＣＶＤ装置の構成を説明する説明図である。
図４は、本発明の一実施の形態である半導体集積回路装置の製造工程中における多結晶シリコン膜の堆積時のタイムチャートである。
図５は、本発明の一実施の形態である半導体集積回路装置の製造方法により多結晶シリコン膜を形成した場合におけるゲート酸化膜の絶縁特性を示す説明図である。
図６は、本発明の一実施の形態である半導体集積回路装置の製造工程と比較した製造工程による多結晶シリコン膜の堆積時のタイムチャートである。
図７は、本発明の一実施の形態である半導体集積回路装置の製造工程と比較した製造工程により多結晶シリコン膜を形成した場合におけるゲート酸化膜の絶縁特性を示す説明図である。
図８は、図２に続く半導体集積回路装置の製造工程中の要部断面図である。
図９は、図８に続く半導体集積回路装置の製造工程中の要部断面図である。
図１０は、本発明の他の実施の形態である半導体集積回路装置の製造工程中における多結晶シリコン膜の堆積時のタイムチャートである。
図１１は、本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
図１２は、図１１に続く半導体集積回路装置の製造工程中の要部断面図である。
図１３は、本発明の他の実施の形態である半導体集積回路装置の製造に用いるＣＶＤ装置の構成を説明する説明図である。
図１４は、図１３に示したＣＶＤ装置が有するウェハホルダおよびウェハホルダに配置された半導体基板の構成を示す説明図である。
図１５は、本発明の他の実施の形態である半導体集積回路装置の製造工程中における多結晶シリコン膜の堆積時の処理室内の圧力変化を示すタイムチャートである。
図１６は、本発明の他の実施の形態である半導体集積回路装置の製造工程中における多結晶シリコン膜の堆積時の処理室内の温度変化を示すタイムチャートである。

Claims (13)

1. （ａ）半導体基板上に絶縁膜を形成する工程と、
   （ｂ）前記（ａ）工程後、前記半導体基板を第１成膜装置の処理室内に挿入する工程と、
   （ｃ）前記処理室内に加熱する工程と、
   （ｄ）前記（ｃ）工程後、化学的成膜手段にて前記絶縁膜上に導電性を有する不純物が添加されたシリコン膜を成膜する工程とを含み、
   前記（ｃ）工程は、
   （ｃ１）前記処理室内を大気圧に保ち、前記処理室内に加熱する工程と、
   （ｃ２）前記（ｃ１）工程後、前記処理室内を真空または大気圧以下とした状態で前記処理室内に加熱する工程とを含み、
   前記（ｃ１）工程に要する時間は前記（ｃ２）工程に要する時間よりも長いことを特徴とする半導体集積回路装置の製造方法。
2. （ａ）半導体基板上に絶縁膜を形成する工程と、
   （ｂ）前記（ａ）工程後、前記半導体基板を第１成膜装置の処理室内に挿入する工程と、
   （ｃ）前記処理室内に加熱する工程と、
   （ｄ）前記（ｃ）工程後、化学的成膜手段にて前記絶縁膜上に導電性を有する不純物が添加されたシリコン膜を成膜する工程とを含み、
   前記（ｃ）工程は、
   （ｃ１）前記処理室内を大気圧に保ち、前記処理室内に加熱する工程と、
   （ｃ２）前記（ｃ１）工程後、前記処理室内を真空または大気圧以下とした状態で前記処理室内に加熱する工程を含み、
   前記（ｃ１）工程に要する時間は前記（ｃ２）工程に要する時間の０．１倍以上かつ１３倍以下であることを特徴とする半導体集積回路装置の製造方法。
3. （ａ）半導体基板上に絶縁膜を形成する工程と、
   （ｂ）前記（ａ）工程後、前記半導体基板を第１成膜装置の処理室内に挿入する工程と、
   （ｃ）前記処理室内を真空または大気圧以下とする工程と、
   （ｄ）前記（ｃ）工程後、化学的成膜手段にて前記絶縁膜上に導電性を有する不純物を含まないシリコン膜を成膜する工程と、
   （ｅ）前記（ｄ）工程後、前記処理室内を真空または大気圧以下とした状態で前記処理室内に加熱する工程と、
   （ｆ）前記（ｅ）工程後、化学的成膜手段にて前記シリコン膜上に導電性を有する不純物が添加されたシリコン膜を成膜する工程とを含み、
   前記（ｃ）工程に要する時間は前記（ｅ）工程に要する時間よりも短いことを特徴とする半導体集積回路装置の製造方法。
4. （ａ）半導体基板上に絶縁膜を形成する工程と、
   （ｂ）前記（ａ）工程後、第２成膜装置を用い化学的成膜手段にて前記絶縁膜上に導電性を有する不純物を含まないシリコン膜を成膜する工程と、
   （ｃ）前記（ｂ）工程後、第１成膜装置を用い化学的成膜手段にて前記シリコン膜上に導電性を有する不純物が添加されたシリコン膜を成膜する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
5. （ａ）半導体基板上に絶縁膜を形成する工程と、
   （ｂ）前記（ａ）工程後、前記半導体基板を第１成膜装置の処理室内に挿入する工程と、
   （ｃ）前記処理室内を大気圧に保ち、前記半導体基板を加熱する工程と、
   （ｄ）前記（ｃ）工程後、前記半導体基板を加熱しつつ前記処理室内の圧力を真空または大気圧以下に減圧する工程、
   （ｅ）前記処理室内の前記圧力を真空または大気圧以下に保ち、化学的成膜手段にて前記絶縁膜上に導電性を有する不純物が添加された半導体膜を成膜する工程とを含み、
   前記（ｃ）工程では、前記半導体基板の温度を前記半導体膜の成膜時における前記半導体基板の第１の温度にする加熱、または前記半導体基板の温度を前記第１の温度に近づける加熱を行うことを特徴とする半導体集積回路装置の製造方法。
6. （ａ）半導体基板上に絶縁膜を形成する工程と、
   （ｂ）前記（ａ）工程後、前記半導体基板を第１成膜装置の処理室内に挿入する工程と、
   （ｃ）前記処理室内を大気圧に保ち、前記半導体基板を加熱する工程と、
   （ｄ）前記（ｃ）工程後、前記半導体基板を加熱しつつ前記処理室内の圧力を真空または大気圧以下に減圧する工程、
   （ｅ）前記処理室内の前記圧力を真空または大気圧以下に保ち、化学的成膜手段にて前記絶縁膜上に導電性を有する不純物が添加された半導体膜を成膜する工程とを含み、
   前記処理室内には複数枚の前記半導体基板が配置され、前記処理室は複数枚の前記半導体基板が上下方向に並べて配置される縦型の処理室であり、前記（ｃ）工程では、前記半導体基板の温度を前記半導体膜の成膜時における前記半導体基板の第１の温度にする加熱、または前記半導体基板の温度を前記第１の温度に近づける加熱を行うことを特徴とする半導体集積回路装置の製造方法。
7. 請求項６記載の半導体集積回路装置の製造方法において、前記（ｃ）工程は、前記処理室内に配置された前記複数枚の前記半導体基板のうち最も温度の低い第１半導体基板の温度を前記半導体膜の成膜時における前記半導体基板の第１の温度にする加熱、または前記第１半導体基板の温度を前記第１の温度に近づける加熱を行うことを特徴とする半導体集積回路装置の製造方法。
8. （ａ）半導体基板上に絶縁膜を形成する工程と、
   （ｂ）前記（ａ）工程後、前記半導体基板を第１成膜装置の処理室内に挿入する工程と、
   （ｃ）前記処理室内を第１気圧に保ち、前記半導体基板を第１の温度に加熱する工程と、
   （ｄ）前記（ｃ）工程後、前記半導体基板を加熱しつつ前記処理室内の圧力を第２気圧以下に減圧する工程、
   （ｅ）前記処理室内の前記圧力を真空または大気圧以下の第３気圧に保ち、化学的成膜手段にて、前記第１の温度の半導体基板の前記絶縁膜上に、導電性を有する不純物が添加されたシリコン膜を成膜する工程とを含み、
   前記（ｄ）工程は、前記第２気圧が前記第３気圧よりも低くなるように減圧し、
   前記（ｃ）工程は、前記第１気圧が前記第３気圧よりも高いことを特徴とする半導体集積回路装置の製造方法。
9. （ａ）半導体基板上に絶縁膜を形成する工程と、
   （ｂ）前記（ａ）工程後、前記半導体基板を第１成膜装置の処理室内に挿入する工程と、
   （ｃ）前記処理室内を第１気圧に保ち、前記半導体基板を加熱する工程と、
   （ｄ）前記（ｃ）工程後、前記半導体基板を加熱しつつ前記処理室内の圧力を第２気圧以下に減圧する工程、
   （ｅ）前記処理室内の前記圧力を真空または大気圧以下の第３気圧に保ち、化学的成膜手段にて前記絶縁膜上に導電性を有する不純物が添加されたシリコン膜を成膜する工程とを含み、
   前記（ｄ）工程は、前記第２気圧が前記第３気圧よりも低くなるように減圧し、
   前記（ｃ）工程は、前記第１気圧を、前記第３気圧よりも高い状態に保ちつつ、かつ、前記半導体基板の温度を前記第１の温度に近づける加熱を行うことを特徴とする半導体集積回路装置の製造方法。
10. 請求項５〜９のうちの何れか一項に記載の半導体集積回路装置の製造方法において、前記（ｃ）工程に要する時間は前記（ｄ）工程に要する時間よりも長いことを特徴とする半導体集積回路装置の製造方法。
11. 請求項５〜９のうちの何れか一項に記載の半導体集積回路装置の製造方法において、前記（ｃ）工程に要する時間は前記（ｄ）工程に要する時間の０．１倍以上かつ１３倍以下であることを特徴とする半導体集積回路装置の製造方法。
12. 請求項８または９記載の半導体集積回路装置の製造方法において、前記処理室内には複数枚の前記半導体基板が配置され、前記処理室は複数枚の前記半導体基板が上下方向に並べて配置される縦型の処理室であり、前記（ｃ）工程は、前記処理室内に配置された前記複数枚の前記半導体基板のうち最も温度の低い第１半導体基板の温度を前記半導体膜の成膜時における前記半導体基板の第１の温度にする加熱、または前記第１半導体基板の温度を前記第１の温度に近づける加熱を行うことを特徴とする半導体集積回路装置の製造方法。
13. 請求項８または９記載の半導体集積回路装置の製造方法において、前記第１気圧は大気圧であることを特徴とする半導体集積回路装置の製造方法。

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