JP4126951B2 - Data recovery circuit and disk device using the same - Google Patents

Description

ここに、Ｉcpはチャージポンプ電流、Ｋvco はＶＣＯ１１４の入力電圧−発振周波数変換ゲイン、Ｃp はループフィルタ１１３の容量、Ｒはループフィルタ１１３の抵抗である。
【００１２】
目的である周波数トラッキングをこの式に当てはめると、これはすなわち、ＰＬＬ帯域の目安となる自然角周波数ωn をＶＣＯ１１４の発振周波数ｆvco に比例させ、同時に、ＰＬＬのセトリング特性を決めるダンピングファクタζは、発振周波数ｆvco に依らず一定の値に保持することに他ならない。
【００１３】
先ず、ＶＣＯ１１４の発振周波数ｆvco にトラックさせる自然角周波数ωn に関しては、式（１）から、３つのパラメータが原理的に可変である。しかしこのうちループフィルタ１１３の容量Ｃp は、これを２倍程度に可変とすることは特に集積回路上では一般的に困難である。これにより、容量Ｃp の固定化を前提にすると、式（２）より、ループフィルタ１１３の抵抗ＲをＶＣＯ１１４の発振周波数ｆvco に対して反比例させる必要があることが分かる。以上の要求に対し、従来、以下のような手法が提案されている。
【００１４】
（第１の従来例）
第１の従来例として、文献「“Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques”Solid-State Circuits,IEEE Journal of,Volume:31 Issue:11,Nov.1996 p1723-p1732」に掲載された技術が知られている。この従来例では、式（1）におけるチャージポンプ電流Ｉcpを発振周波数ｆvco の自乗（ｆvco²）に比例させ、入力電圧−発振周波数変換ゲインＫvco は一定とし、式（２）における抵抗Ｒを発振周波数ｆvco に逆比例させることでＰＬＬの帯域幅トラッキングを実現させている。
【００１５】
図７に元となるチャージポンプＰＬＬ回路で示した第１の従来例におけるループ定数とＶＣＯ１１４の発振周波数ｆvco との関係を示し、図８にその具体的な実現構成を示す。また、図９にはこの方式に適したＶＣＯ１１４の制御電圧−発振周波数特性（以下、「ＶＣＯ特性」と記す）を示す。図８において、Ｉcpc は元になる（図７における）チャージポンプ電流Ｉcpのうち、ループフィルタ１１３の容量Ｃpに寄与する成分、同様に、Ｉcpr はループフィルタ１１３の抵抗Ｒに寄与する成分である。また、Ｉb はＶＣＯ１１４の発振周波数を決めるバイアス電流である。このバイアス電流Ｉ b については以下の通りである。例えば先述した文献には図１０に示す回路構成のものがＶＣＯ１１４の発振周波数を決める制御電圧Ｖｃを得る方法として記載されているが、制御電圧ＶｃはＭＯＳトランジスタＭ１０４を流れるバイアス電流で決まるので、ＭＯＳトランジスタＭ１０４はＶＣＯ１１４を発振周波数ｆ vco で発振させるバイアス電流Ｉ b でバイアスされている（正確にはＩ b に比例したバイアス電流になっている）ことになる。バイアス電流Ｉ b とは、このように結果として対象となるＶＣＯの発振周波数を決める電流を示しており、本明細書を通してこの定義は変らない。このバイアス電流Ｉb と発振周波数ｆvco との関係については後述する。
【００１６】
この方式では、ループフィルタ１１３の端子に発生する電位を容量Ｃp による成分と抵抗Ｒによる成分とに分け、それぞれ独立にチャージポンプ電流Ｉcpc ，Ｉcpr で駆動し、その後加算することによってＶＣＯ１１４の制御電圧Ｖｃを得る構成となっている。ここで、図７と図８とは等価であるが、先の議論にしたがって、ループフィルタ１１３の抵抗Ｒはその値がＶＣＯ１１４の発振周波数ｆvco に逆比例する必要がある。
【００１７】
この構成は、図９に示されたＶＣＯ特性を持つ限り、ＣＭＯＳ回路で実現するのに非常に適した構成となっている。すなわち、使用するＶＣＯ１１４が次の特性、即ちそのゲインＫvco はその発振周波数に依らず一定であるが、ＶＣＯ１１４のバイアス電流Ｉb との関係を見ると、発振周波数ｆvco がバイアス電流の平方根に比例する、言い換えれば√Ｉb に比例するという特性を持っていることを前提にすると、以下のことが言える。
【００１８】
先ず、チャージポンプ電流Ｉcpc ，Ｉcpr に関しては、上記バイアス電流Ｉb に比例するようにカレントミラー等の簡便な手法で生成すれば、チャージポンプ電流Ｉcpc ，Ｉcpr が発振周波数ｆvco の自乗に比例するという所望の特性が自ずと得られる。また、ループフィルタ１１３の抵抗Ｒに関しては、ＭＯＳトランジスタのトランスコンダクタンスＧｍがそのバイアス電流の平方根に比例するという良く知られた素子特性を利用して、例えばダイオード接続したＭＯＳトランジスタをバイアス電流Ｉb に比例した電流でバイアスし、これにチャージポンプ電流を流すことで、電流−電圧変換、即ちＲ＝１／Ｇｍ∝１／√Ｉb のループフィルタ抵抗を実現できる。ここで、使用されるＶＣＯ１１４の特性は、図９に示されるように、ｆvco ∝√Ｉb であるから、結局、Ｒ∝１／ｆvco の所望の特性が得られる。
【００１９】
このように、ＶＣＯ１１４のバイアス電流Ｉb に比例してチャージポンプ電流Ｉcpおよびループフィルタ１１３の抵抗Ｒを実現するＭＯＳトランスコンダクタンスのバイアス電流を決めるだけで自動的に、ダンピングファクタ一定のまま、ＰＬＬ回路の帯域幅を発振周波数ｆvco 、即ち再生信号レートにトラッキングすることができる。
【００２０】
以上の説明から明らかなように、上記第１の従来例に係る方式は、一切の外部設定、例えばルックアップテーブル式のループ定数設定が不要で、自己完結的なデータリカバリＰＬＬ回路が達成でき、しかもＣＭＯＳ素子特性に好都合であるという優れた利点を持っている。しかしながら、実回路での実現において、特に動作周波数が高い場合、即ち受信データレートが高い磁気ディスク、ＤＶＤ等の光ディスクへの適用では不都合な点がある。
【００２１】
その理由について以下に説明する。図８から明らかなように、この第１の従来例においては、ＭＯＳトランジスタのトランスコンダクタンスＧｍによる電流−電圧変換と、その後のループフィルタ１１３の容量端子電圧との電圧加算が不可欠である。これを実現する回路として、先述した文献には図１０に示す回路構成のものが記載されている。
【００２２】
図１０において、グランドと電源Ｖｄｄとの間にはＭＯＳトランジスタＭ１０１，Ｍ１０２が直列に接続されている。これらＭＯＳトランジスタＭ１０１，Ｍ１０２の各ゲートにはオペアンプＯＰの出力端および反転（−）入力端がそれぞれ接続されている。このオペアンプＯＰの非反転（＋）入力端は、ＭＯＳトランジスタＭ１０１，Ｍ１０２のドレイン共通接続点に接続されている。ＭＯＳトランジスタＭ１０２のゲートおよびオペアンプＯＰの反転入力端にはチャージポンプ電流Ｉcpc が流入する。
【００２３】
グランドと電源Ｖｄｄとの間にはさらに、ＭＯＳトランジスタＭ１０３，Ｍ１０４が直列に接続されている。ＭＯＳトランジスタＭ１０３はＭＯＳトランジスタＭ１０１とゲートが共通に接続されている。ＭＯＳトランジスタＭ１０４は、ゲートとドレインが共通に接続（ダイオード接続）されている。ＭＯＳトランジスタＭ１０３，Ｍ１０４のドレイン共通接続点からチャージポンプ電流Ｉcpr が流出する。そして、ＭＯＳトランジスタＭ１０４のゲート・ドレインからＶＣＯ１１４の制御電圧Ｖｃが導出されるようになっている。
【００２４】
上述した構成において、ＭＯＳトランジスタＭ１０１とＭＯＳトランジスタＭ３、および、ＭＯＳトランジスタＭ１０２とＭＯＳトランジスタＭ１０４とがそれぞれ同一比となっており、ＭＯＳトランジスタＭ１０１，Ｍ１０２はＭＯＳトランジスタＭ１０３，Ｍ１０４のレプリカになっている。チャージポンプ電流Ｉcpc によってループフィルタ容量Ｃp に発生する電圧は、オペアンプＯＰの仮想短絡と上記レプリカ作用によって制御電圧Ｖｃとして得られる。
【００２５】
このとき、ＭＯＳトランジスタＭ１０４はＶＣＯ１１４を発振周波数ｆvco で発振させるバイアス電流Ｉb でバイアスされている（正確にはＩbに比例したバイアス電流になっている）ことになる。そして、ＭＯＳトランジスタＭ１０４のトランスコンダクタンスにチャージポンプ電流Ｉcpr を流すことにより、所望のＲ＝１／Ｇｍ∝ｆvco によって電流−電圧変換すると同時に、先のループフィルタ容量端子電圧に、このループフィルタ抵抗端子電圧を加算してＶＣＯ１１４の制御電圧Ｖｃを得ることになる。
【００２６】
ここで問題点は、ループフィルタ容量端子電圧がＶＣＯ１１４の制御電圧Ｖｃとして導出されるまでの時間はオペアンプＯＰの応答速度によって制限され、一方のループフィルタ抵抗端子電圧成分とは応答特性に時間差が発生してしまうことである。このことがＰＬＬ応答ループの安定性を下げ、セトリング特性を劣化させる要因となってしまっている。
【００２７】
さらに、この第１の従来例においては、そのＶＣＯ特性が図９に示されるように、ＶＣＯ１１４の発振周波数ｆvco がバイアス電流Ｉb の平方根に比例する場合に限って、上述のようなバイアス電流Ｉb による自動トラッキングが可能となるのであって、例えばｆvco ∝Ｉb の特性を持つＶＣＯを使う場合はこの関係は成り立たなくなってしまう。
【００２８】
（第２の従来例）
第２の従来例として、特開平１０−８４２９７号公報に記載された技術が知られている。この第２の従来例では、式（１）におけるチャージポンプ電流ＩcpおよびＶＣＯの変換ゲインＫvco を発振周波数ｆvco に比例させ、式（２）における抵抗Ｒを発振周波数ｆvco に逆比例させることで、ＰＬＬ回路の帯域幅トラッキングを実現させている。
【００２９】
図１１に元となるチャージポンプＰＬＬ回路で示した第２の従来例のループ定数とＶＣＯ２１４の発振周波数ｆvco との関係を示し、図１２にその具体的な実現構成を示す。また、図１３には、この方式に適したＶＣＯ２１４の制御電圧−発振周波数特性（ＶＣＯ特性）を示す。図１２において、Ｉcpc は元になる（図１１における）チャージポンプ電流Ｉcpのうち、ループフィルタ２１３の容量Ｃp に寄与する成分、同様に、Ｉcpr はループフィルタ２１３の抵抗Ｒに寄与する成分である。また、Ｉb はＶＣＯ２１４の発振周波数ｆvco を決めるバイアス電流である。
【００３０】
この方式では、ループフィルタ２１３の端子に発生する電位を容量Ｃp による成分と抵抗Ｒによる成分とに分け、それぞれ独立にチャージポンプ電流Ｉcpc ，Ｉcpr で駆動し、ループフィルタ２１３の容量Ｃp に由来する成分は、再度トランスコンダクタンスで電流に変換し、その後電流加算することによってＶＣＯ２１４の制御電圧Ｖｃを得る構成となっている。
【００３１】
ここで、ＶＣＯ２１４直前の抵抗Ｒｏは、電圧制御を前提に加算電流をＶＣＯ制御電圧Ｖｃに変換するために設けられたもので、電流制御で考えれば不要である。ここで、図１１と図１２とは等価であるが、ここでも、ループフィルタ２１３の抵抗Ｒはその値が発振周波数ｆvco に逆比例する必要がある。これを実現するには、Ｒ＝（Ｉcpr ／Ｉcp）・（１／Ｇｍ）であるから、Ｇｍ∝ｆvco であれば良い。
【００３２】
この構成を外部設定の要らない自己完結的な自動帯域幅トラッキングに適用するには、図１３に示すＶＣＯ特性が望ましい。すなわち、使用するＶＣＯ２１４が、その変換ゲインＫvco はその発振周波数に依らず一定であり、ＶＣＯ２１４のバイアス電流Ｉb との関係を見ても、発振周波数ｆvco がバイアス電流Ｉb に比例するという特性を持っていることが好都合である。
【００３３】
これを前提にすると、先ず、チャージポンプ電流Ｉcpc ，Ｉcpr に関しては、上記バイアス電流Ｉb に比例するようカレントミラー等の簡便な手法で生成すれば、チャージポンプ電流Ｉcpc ，Ｉcpr が発振周波数ｆvco に比例するという所望の特性が自ずと得られる。
【００３４】
一方、ループフィルタ２１３の抵抗Ｒに関しては、Ｒ∝１／Ｇｍ∝１／ｆvco が必要であるから、図１３のＶＣＯ特性と合わせると、ここでのトランスコンダクタンスはＧｍ∝Ｉbの関係にある必要がある。この点も、例えば図１２におけるトランスコンダクタンスＧｍをバイポーラ素子で実現する場合は、これも良く知られたバイポーラトランジスタのトランスコンダクタンスＧｍがそのバイアス電流に比例するという特徴を利用して簡便に実現できる。
【００３５】
このように第２の従来例によれば、具体回路をバイポーラトランジスタ回路で実現する場合に非常に簡便な方法でデータリカバリＰＬＬ回路のダンピングファクタを一定のまま、ＰＬＬ回路の帯域幅を発振周波数ｆvco 、即ち再生信号レートにトラッキングすることができる。
【００３６】
【発明が解決しようとする課題】
しかしながら、第１の従来例の説明で言及したように、ＭＯＳトランジスタ素子は本質的にトランスコンダクタンスがバイアス電流の平方根に比例する特性を有している。この結果、ＣＭＯＳ構成のトランスコンダクタンス回路も一般的にその特性を継承しており、本方式はそのままＣＭＯＳ回路には適用しにくいという課題がある。また、ここでトランスコンダクタンス回路の複雑化を許容し、バイアス電流に対してリニアな構成を採った場合でも、チャージポンプからのＰＬＬループに付加的な遅延が発生し、上記第１の従来例で指摘したような安定性の問題が発生してしまう。
【００３７】
以上の説明から明らかなように、第１の従来例の場合は、ＭＯＳ回路構成に適しているものの、発振器が制御電圧に対して発振周波数がリニアに変化するＶＣＯに限られ、また第２の従来例の場合、発振器として、発振周波数ｆvco とバイアス電流Ｉbがリニアな関係にある電流制御発振器（ＣＣＯ；Current Controlled Oscillator）ＣＣＯを使えるが、トランスコンダクタンス回路はＣＭＯＳ回路で実現するのに適していない。したがって、発振器としてＣＣＯを使用できるとともに、チャージポンプ電流からの応答速度が早く、しかも、ＣＭＯＳ回路構成に適した自動帯域幅トラッキング特性を持つデータリカバリＰＬＬ回路の開発が望まれていた。
【００３８】
【課題を解決するための手段】
上記課題を解決するために、本発明によるデータリカバリ回路は、発振周波数がバイアス電流に対し線形に制御される特性を有し、再生クロックを発生する第１の電流制御発振器と、受信信号列と前記再生クロックの位相関係から得られる位相誤差信号を生成する位相比較回路と、前記位相比較回路からの位相誤差信号に比例した電流を出力するとともに、前記第１の電流制御発振器が所望の発振周波数となるときのバイアス電流に比例した制御電流によって出力電流が制御される第１，第２のチャージポンプ回路と、前記第１のチャージポンプ回路の出力端に接続されたループフィルタ容量と、ＭＯＳトランジスタによって構成され、前記ループフィルタ容量の端子電圧を電流に変換するトランスコンダクタ回路と、ＭＯＳトランジスタによって構成され、前記バイアス電流を自乗して前記トランスコンダクタ回路にその制御電流として供給する自乗回路と、前記バイアス電流に対して前記トランスコンダクタ回路の出力電流および前記第２のチャージポンプ回路の出力電流を加算して前記第１の電流制御発振器にその制御電流として供給する加算器とを備える構成となっている。このデータリカバリ回路は、たとえばディスク装置において、ディスクからの再生信号に同期したクロックを生成するクロックリカバリ回路として用いられる。
【００３９】
上記構成のデータリカバリ回路またはこれをクロックリカバリ回路として用いたディスク装置において、位相比較回路からの位相誤差信号を２系統に分け、電流制御発振器が所望の発振周波数となるときのバイアス電流に比例した制御電流によって出力電流が制御される第１，第２のチャージポンプ回路にそれぞれ入力する。さらに、バイアス電流を自乗回路で自乗してトランスコンダクタ回路にその制御電流として供給する。そして、バイアス電流に対してトランスコンダクタ回路および第２のチャージポンプ回路の各出力電流を加算して電流制御発振器にその制御電流として供給する。
【００４０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００４１】
図１は、本発明の一実施形態に係るデータリカバリ回路の構成例を示すブロック図である。ここで想定している発振器は、その発振周波数特性がバイアス電流Ｉb に対してリニアに変化するものである。したがって、ここでは直接的に電流制御のＣＣＯで表わしている。
【００４２】
本実施形態に係るデータリカバリ回路は、データリカバリＰＬＬ回路１０および周波数シンセサイザＰＬＬ回路２０を有する構成となっている。これらＰＬＬ回路１０，２０の電流制御発振器（ＣＣＯ）としては、例えばＣＭＯＳ差動リングオシレータ等を用い得る。
【００４３】
データリカバリＰＬＬ回路１０の構成は以下の通りである。先ず、ＣＣＯ２１が所望の発振周波数となるバイアス電流をＩb とする。このバイアス電流Ｉb はそのままデータリカバリＰＬＬ回路１０側ＣＣＯ１１のバイアス電流の一部となる。データリカバリＰＬＬ回路１０の位相比較ループは、第２の従来例の構成と同様に、位相比較器（ＰＤ）１２からの位相誤差信号が２系統に分けられ、それぞれチャージポンプ回路１３Ａ，１３Ｂに入力される。
【００４４】
ここで、チャージポンプ回路１３Ａ，１３Ｂでのゲイン、即ち単位位相誤差当たりの出力チャージポンプ電流は、図１に示されるように、バイアス電流Ｉb に比例するように構成される。これは具体的には、チャージポンプ電流をバイアス電流Ｉb のカレントミラーとして得るようにすることで実現できる。バイアス電流Ｉb は、ＣＣＯ１１の発振周波数ｆcco と比例関係にあるので、チャージポンプ電流は発振周波数ｆcco に比例することになる。
【００４５】
次に、一方のチャージポンプ回路１３Ａ側のチャージポンプ電流Ｉcpc はループフィルタ容量Ｃp を駆動し、ループフィルタ容量Ｃpの端子電圧はトランスコンダクタンス（Ｇｍ）回路１４によって再度電流に変換される。ここで、本実施形態に係るデータリカバリ回路においては、当該トランスコンダクタ回路１４を構成するＣＭＯＳ回路のバイアス電流としては、先のバイアス電流Ｉb を自乗回路１５に通した電流が使われる。
【００４６】
トランスコンダクタ回路１４については後でその一例を示すが、一般的にＣＭＯＳ構成のトランスコンダクタンス回路は、ＭＯＳトランジスタ素子自体のトランスコンダクタンス値がドレイン電流の平方根に比例するという特性を継承し、そのバイアス電流の平方根に比例する。したがって、バイアス電流Ｉbを自乗回路１５で自乗してトランスコンダクタンス回路１４のバイアス電流とすることにより、トランスコンダクタンス値はバイアス電流Ｉb に対して比例することになる。つまり、トランスコンダクタンスＧｍは発振周波数ｆcco に比例することになる。
【００４７】
他方のチャージポンプ回路１３Ｂ側のチャージポンプ電流Ｉcpr は、トランスコンダクタンス回路１４の出力電流および先のバイアス電流Ｉb と加算器１６で加算されてＣＣＯ１１にそのバイアス電流として供給される。
【００４８】
上述したように、発振器としてＣＣＯ１１を用いてなるデータリカバリ回路において、位相比較器１２からの位相誤差信号を２系統に分け、ＣＣＯ１１が所望の発振周波数ｆcco となるときのバイアス電流Ｉb に比例した制御電流（バイアス電流）によって出力電流が制御されるチャージポンプ回路１３Ａ，１３Ｂにそれぞれ入力するとともに、バイアス電流Ｉb を自乗回路１５で自乗してトランスコンダクタ回路１４にその制御電流（バイアス電流）として供給し、バイアス電流Ｉb に対してトランスコンダクタ回路１４およびチャージポンプ回路１３Ｂの各出力電流を加算してＣＣＯ１１にその制御電流として供給することで、次のように作用効果を得ることができる。すなわち、チャージポンプ電流からの応答速度が速く、しかも、一般的なＣＭＯＳ構成のトランスコンダクタンス回路を利用でき、一切の外部設定、即ちルックアップテーブル式の多ビットデジタル信号によるループパラメータ設定等が不要で、ダンピングファクタ一定で、ＰＬＬ帯域幅の受信データレートに対する自動的トラッキングが実現できる。
【００４９】
一方、周波数シンセサイザＰＬＬ回路２０は、受信データレートに等しい周波数を得るためのものであり、データリカバリＰＬＬ回路１０に与えるバイアス電流Ｉbを生成する。この周波数シンセサイザＰＬＬ回路２０の構成は次の通りである。
【００５０】
図１から明らかなように、周波数シンセサイザＰＬＬ回路２０は、ＣＣＯ２１と、このＣＣＯ２１の発振周波数ｆcco を１／Ｎ分周する分周器２２と、この分周期２２の分周クロックと基準クロックとの位相および周波数を比較する位相周波数比較器（ＰＦＤ）２３と、この位相周波数比較器２３の比較結果に応じて動作するチャージポンプ回路２４と、このチャージポンプ回路２４の出力を平滑化してＣＣＯ２１に対してその制御電流として供給するループフィルタ（ＬＦ）２５とを有する構成となっている。
【００５１】
ここで、本実施形態に係るデータリカバリＰＬＬ回路１０を例えば図６に示したリードチャネルのクロック再生系に用いる場合を例に挙げると、書き込み、読み出しのディスク上のシリンダ位置に応じてＣＣＯ１１からの分周比（Ｎ）を設定することによって所望の周波数のクロックを得る。これはそのまま書き込みクロックとして用いられ、一方、再生側データリカバリＰＬＬ回路の初期周波数となるのが一般的である。すなわち、周波数シンセサイザＰＬＬ回路２０側のＣＣＯ２１とデータリカバリＰＬＬ回路１０側のＣＣＯ１１とを同一特性とし、ＣＣＯ２１を所望の受信レートｆcco で発振させることで、当該発振周波数ｆcco でのバイアス電流Ｉbが得られる。
【００５２】
次に、本実施形態に係るデータリカバリＰＬＬ回路１０の構成をＣＭＯＳ回路で実現するための具体的な回路例について説明する。
【００５３】
先ず、自乗回路１５の具体的な回路例を図２に示す。図２において、バイアス電流２Ｉdでバイアスされている定電流源３１と、共に同じバイアス電流Ｉdでバイアスされている定電流源３２，３３とが設けられている。これら定電流源３１，３２，３３は各一端が電源Ｖｄｄに接続されている。定電流源３１の他端には、ＭＯＳトランジスタＭ１１，Ｍ１２の各ドレインが接続されている。定電流源３２，３３の各他端には、ダイオード接続されたＭＯＳトランジスタＭ１３，Ｍ１４の各ゲート・ドレインがそれぞれ接続されている。
【００５４】
ＭＯＳトランジスタＭ１１とＭＯＳトランジスタＭ１３、ＭＯＳトランジスタＭ１２とＭＯＳトランジスタＭ１４とはそれぞれ、各ゲートが共通に接続されている。これらＭＯＳトランジスタＭ１１〜Ｍ１４としては同一サイズのものが用いられている。ＭＯＳトランジスタＭ１１とＭＯＳトランジスタＭ１４、ＭＯＳトランジスタ１２とＭＯＳトランジスタＭ１３とはそれぞれ各ソースが共通に接続されている。
【００５５】
ＭＯＳトランジスタＭ１１，Ｍ１４のソース共通接続点と基準電位、例えばグランドとの間にはダイオード接続されたＭＯＳトランジスタＭ１５が接続され、ＭＯＳトランジスタＭ１２，Ｍ１３のソース共通接続点とグランドとの間にはＭＯＳトランジスタＭ１６が接続されている。これらＭＯＳトランジスタＭ１５，Ｍ１６はゲートが共通に接続されてカレントミラーを構成している。
【００５６】
上記構成の自乗回路１５において、ＭＯＳトランジスタＭ１５のゲート・ドレイン共通接続点が回路入力端子３４に接続され、ＭＯＳトランジスタＭ１１，Ｍ１２の各ドレインが回路出力端子３５に接続されている。ここで、ＭＯＳトランジスタＭ１１〜Ｍ１４の静特性をＩd ＝Ｋ・Ｖeff²と表わし、入力電流をＩb としたときのＭＯＳトランジスタＭ１１，Ｍ１２に流れる電流をそれぞれＩ1 、Ｉ2 、さらに、ＭＯＳトランジスタＭ１１，Ｍ１４のソースとＭＯＳトランジスタＭ１２，Ｍ１３のソースの電位差をΔＶとする。
【００５７】
すると、入力電流Ｉb は、

となる。
【００５８】
また、出力電流Ｉo は、

となる。
【００５９】
したがって、式（３），（４）から
【数２】

となる。これにより元々のバイアス電流Ｉb の自乗が得られる。
【００６０】
次に、トランスコンダクタ回路１４の具体的な回路例を図３に示す。図３において、ＭＯＳトランジスタＭ２１，Ｍ２２の各ソース間には、ＭＯＳトランジスタＭ２３，Ｍ２４が並列に接続されている。ＭＯＳトランジスタＭ２１．Ｍ２３の各ゲートは共通に接続され、さらに回路入力端子４１に接続されている。ＭＯＳトランジスタＭ２２，Ｍ２４の各ゲートは共通に接続され、さらに容量Ｃp を介して回路入力端子４１に接続されている。
【００６１】
ＭＯＳトランジスタＭ２１，Ｍ２２の各ソースとグランドとの間には、共にバイアス電流Ｉs を流す定電流源４２，４３がそれぞれ接続されている。また、ＭＯＳトランジスタＭ２１，Ｍ２２の各ドレインと電源Ｖｄｄとの間には、ＭＯＳトランジスタＭ２５，Ｍ２６がそれぞれ接続されている。ＭＯＳトランジスタＭ２５はダイオード接続されている。ＭＯＳトランジスタＭ２５とＭＯＳトランジスタＭ２６とはゲートが共通に接続されてカレントミラーを構成している。ＭＯＳトランジスタＭ２２，Ｍ２６の各ドレインは回路出力端子４４に接続されている。
【００６２】
上記構成のトランスコンダクタ回路１４において、トランジスタＭ２３，Ｍ２４は三極管領域で動作し、トランスコンダクタンスのリニアライズに貢献している。良く知られた回路例なので、動作は割愛するが、そのＧｍ値は、
【数３】

となり、先述した通り、バイアス電流（本回路例ではＩs ）の平方根に比例することがわかる。
【００６３】
以上より、図１のデータリカバリ回路において、例えば図２に示した自乗回路１５により元々のバイアス電流Ｉb の自乗に比例する電流を得て、この自乗電流でトランスコンダクタンス回路１４をバイアスすることで、結局トランスコンダクタンスＧｍは元々のバイアス電流Ｉb に比例し、ひいてはＣＣＯ１１の発振周波数ｆcco に比例させることが可能となる。
【００６４】
最後に、ＣＣＯ１１の制御電流−発振周波数特性の一例を図４に示す。これは３段ＣＭＯＳ差動リングオシレータの発振周波数特性の一例である。ゲインセルの出力抵抗を１／ＧmL、負荷容量をＣとすると、リングオシレータの発振周波数はＧmL／Ｃに比例する。ここで、ゲインセルの負荷抵抗を構成するＭＯＳトランジスタが強反転領域にバイアスされている場合は、これまでの議論と同様にＭＯＳトランジスタの二乗則に従ってＧmLはバイアス電流の平方根に比例する。しかし、大振幅での発振動作時は弱反転領域との境界で動作することにより、図４に示すように、むしろ制御電流に対して線形な特性を示す。また、積極的に弱反転領域にバイアスすることで、線形化することも可能である。
【００６５】
したがって、本実施形態に係るデータリカバリ回路においては、一般的なリングオシレータ形式の電流制御発振器が適用でき、完全無調整で自己完結的なデータリカバリＰＬＬの帯域幅トラッキングが可能となる。
【００６６】
以上説明した本実施形態に係るデータリカバリ回路は、例えば、ＰＲＭＬ方式を採用した高密度ディスク装置において、そのリードチャネルにおける再生信号処理に不可欠なクロックリカバリ回路として用いられる。ＰＲＭＬ方式を採用した高密度ディスク装置の構成の一例を図５に示す。
【００６７】
図５において、ディスク５１は、その記録情報がヘッド部５２によって読み取られる。このヘッド部５２から出力される再生信号は、再生アンプ５３およびＡＧＣアンプ５４を経て等化フィルタ回路５５に供給される。等化フィルタ回路５５では、高域周波数信号の選択的ゲイン強調（ブースト）処理が行われる。この等化フィルタ回路５５を経た再生信号は、Ａ／Ｄコンバータ５６に供給される。クロックリカバリ回路５７では、Ａ／Ｄコンバータ５６の出力信号に基づいて当該出力信号に同期したクロックの生成が行われる。
【００６８】
クロックリカバリ回路５７で生成されたクロックは、Ａ／Ｄコンバータ５６に対しそのサンプリングクロックとして与えられる。Ａ／Ｄコンバータ５６は、クロックリカバリ回路５７から与えられるサンプリングクロックに同期して再生信号をサンプリングすることによってデジタルデータに変換する。このＡ／Ｄコンバータ５６でＡ／Ｄ変換されたデジタルデータは、ビタビ復号器５８でビタビ復号が行われ、さらに復調回路５９で復調が行われて出力される。
【００６９】
一方、記録系（書き込み系）においては、データ（デジタル入力系列）は変調回路６０で変調が行われ、さらに書き込み補償回路６１で書き込み補償が行われた後、記録ドライバ６２を通してヘッド部５２に供給される。そして、このヘッド部５２によってディスク５１に対して情報の書き込み（記録）が行われる。
【００７０】
上記構成の高密度ディスク装置において、クロックリカバリ回路５７として、先述した実施形態に係るデータリカバリ回路が用いられる。このデータリカバリ回路は、発振周波数とバイアス電流がリニアな関係にある電流制御発振器を使用でき、チャージポンプ電流からの応答速度が早く、しかも、一般的なＣＭＯＳ構成のトランスコンダクタンスを利用でき、一切の外部設定が不要で、ダンピングファクタ一定で、ＰＬＬ帯域幅の受信データレートに対する自動的トラッキングが実現できるため、当該データリカバリ回路を用いることで、データレート変化幅全体に亘って常にジッタ性能、安定性、アクイジション時間を最適化できることになる。
【００７１】
なお、本適用例では、ディスク装置に適用した場合を例に挙げて説明したが、本発明はディスク装置への適用に限られるものではなく、例えば、ツイストペアメタルケーブルやファイバーケーブルを媒体とするシリアル通信やチップ間伝送での入出力インターフェースなど、受信信号列のタイミングを再生する技術全般に適用可能である。
【００７２】
【発明の効果】
以上説明したように、本発明によれば、位相比較回路からの位相誤差信号を２系統に分け、電流制御発振器が所望の発振周波数となるときのバイアス電流に比例した制御電流によって出力電流が制御される第１，第２のチャージポンプ回路にそれぞれ入力するとともに、バイアス電流を自乗回路で自乗してトランスコンダクタ回路にその制御電流として供給し、そして、バイアス電流に対してトランスコンダクタ回路および第２のチャージポンプ回路の各出力電流を加算して電流制御発振器にその制御電流として供給することにより、チャージポンプ電流からの応答速度が早く、しかも、一般的なＣＭＯＳ構成のトランスコンダクタンス回路を利用でき、一切の外部設定が不要で、ダンピングファクタ一定で、ＰＬＬ帯域幅の受信データレートに対する自動的トラッキングが実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るデータリカバリ回路の構成例を示すブロック図である。
【図２】自乗回路の具体的な回路例を示す回路図である。
【図３】トランスコンダクタンス回路の具体的な回路例を示す回路図である。
【図４】ＣＣＯの制御電流−発振周波数特性の一例を示す特性図である。
【図５】ＰＲＭＬ方式を採用した本発明に係るディスク装置の構成の一例を示すブロック図である。
【図６】リードチャネルのクロック再生系の構成を示すブロック図である。
【図７】第１の従来例における各ループ定数と発振周波数との関係を示す図である。
【図８】第１の従来例の具体的な実現構成例を示すブロック図である。
【図９】第１の従来例に適用するのに適したＶＣＯ特性図である。
【図１０】第１の従来例においてＶＣＯ制御電圧を得る回路例を示す回路図である。
【図１１】第２の従来例における各ループ定数と発振周波数との関係を示す図である。
【図１２】第２の従来例の具体的な実現構成例を示すブロック図である。
【図１３】第２の従来例に適用するのに適したＶＣＯ特性図である。
【符号の説明】
１０…データリカバリＰＬＬ回路、１１，２１…ＣＣＯ（電流制御発振器）、１３Ａ，１３Ｂ，２４…チャージポンプ回路、１４…トランスコンダクタンス回路、１５…自乗回路、２０…周波数シンセサイザＰＬＬ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data recovery circuit and a disk device, and more particularly to a data recovery circuit for recovering the timing of a received signal train and a clock recovery PLL (Phase-Locked Loop) circuit such as a magnetic or optical disk playback system having a wide data rate variable width. The present invention relates to a disk device used as
[0002]
[Prior art]
A technique for reproducing the timing of the received signal train is required in many applications. For example, serial communication using twisted pair metal cable or fiber cable as a medium, input / output interface for chip-to-chip transmission, or digital recording data playback system (read channel) from magnetic disk or optical disk medium is an example. In general, a frequency and phase-locked clock is generated in the received data by a PLL circuit, and the received data string is reproduced by latching or A / D (Analog-to-Digital) conversion of the received data with this clock. .
[0003]
The requirement for the PLL circuit here is, first, low jitter performance. Furthermore, since the period until locking to received data, that is, the acquisition time is nothing but the dead time on the system, it is also required to reduce the acquisition time.
[0004]
Usually, as is well known, both of these are realized by making the bandwidth of the PLL circuit wide. Further, it is the reception data rate that determines the upper limit of the broadband. That is, because the phase comparison in the PLL circuit is performed at the reception data rate, the response band of the PLL circuit is not stable when the bandwidth is wide enough to be equal to the reception data rate cycle. Normally, it is necessary to suppress the PLL band to, for example, 1/10 or less of the reception data rate that is the phase comparison frequency.
[0005]
As can be seen from the above discussion, in general, the bandwidth of the PLL circuit is widened to a certain ratio of the reception data rate period, so that characteristics such as jitter and acquisition time are maximized. Therefore, in applications where the variation range of the reception data rate is wide, making the PLL bandwidth variable in proportion to the reception data rate always optimizes the jitter performance, stability, and acquisition time over the entire data rate variation range. It becomes important in the above.
[0006]
Next, a digital recording data reproduction system (read channel) from a magnetic disk or an optical disk medium will be specifically described as an example. FIG. 6 is a block diagram showing a reproduction system for reproducing digital recording data from a general magnetic / optical disk medium.
[0007]
In FIG. 6, a signal sequence read from a magnetic / optical disk medium 101 by a head unit 102 such as a magnetic head or an optical pickup passes through a read amplifier (read amplifier) 103, and then a variable gain amplifier (VGA) for signal amplitude adjustment. : Variable Gain Amplifier) 104, and waveform equalization processing specific to the recording method is performed by an equalization filter (analog filter) 105. Thereafter, it is digitized by the A / D converter 106.
[0008]
Sampling by the A / D converter 106 is performed by a clock generated by the data recovery PLL circuit 107. That is, after the phase error information is obtained from the data string after A / D conversion by the phase detection circuit 111, the VCO (Voltage) is passed through the loop filter 113 by the PLL method using the well-known charge pump circuit 112. -Controlled Oscillator) 114 is oscillated to obtain a sampling clock phase-locked to the received data.
[0009]
Here, the disk medium 101 to be used is generally at a constant rotation speed (CAV: Constant Angular Velocity), and in the end, in addition to suppressing the difference between the inner and outer circumferences of the linear recording density and increasing the medium utilization efficiency. The recording / reproducing signal rate becomes higher as the outer circumference of the disk increases. The change rate of the signal rate is usually about twice from the inner periphery to the outer periphery. Therefore, from the viewpoint of the clock recovery system, the reception signal rate (cycle) changes approximately twice, and it is desirable that the band of the data recovery PLL circuit 107 follows in proportion to the above discussion.
[0010]
Next, let's take a closer look at this bandwidth tracking. For analysis of the charge pump PLL, a linearized closed loop transfer function is generally used, and its natural angular frequency ωn and damping factor ζ can be expressed as follows.
[0011]
[Expression 1]

Here, Icp is the charge pump current, Kvco is the input voltage-oscillation frequency conversion gain of the VCO 114, Cp is the capacitance of the loop filter 113, and R is the resistance of the loop filter 113.
[0012]
When the target frequency tracking is applied to this equation, this means that the natural angular frequency ωn that is a measure of the PLL band is proportional to the oscillation frequency fvco of the VCO 114, and at the same time, the damping factor ζ that determines the settling characteristics of the PLL is This is nothing but the constant value regardless of the frequency fvco.
[0013]
First, regarding the natural angular frequency ωn to be tracked to the oscillation frequency fvco of the VCO 114, three parameters are variable in principle from the equation (1). However, among these, it is generally difficult to make the capacitance Cp of the loop filter 113 variable about twice, especially on an integrated circuit. Thus, assuming that the capacitance Cp is fixed, it can be seen from the equation (2) that the resistance R of the loop filter 113 needs to be inversely proportional to the oscillation frequency fvco of the VCO 114. Conventionally, the following methods have been proposed for the above requirements.
[0014]
(First conventional example)
As a first conventional example, the document “Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques” Solid-State Circuits, IEEE Journal of, Volume: 31 Issue: 11, Nov. 1996 p1723-p1732 The published technology is known. In this conventional example, the charge pump current Icp in the equation (1) is changed to the square of the oscillation frequency fvco (fvco²), The input voltage-oscillation frequency conversion gain Kvco is constant, and the bandwidth tracking of the PLL is realized by making the resistance R in the equation (2) inversely proportional to the oscillation frequency fvco.
[0015]
  FIG. 7 shows the relationship between the loop constant and the oscillation frequency fvco of the VCO 114 in the first conventional example shown by the original charge pump PLL circuit, and FIG. 8 shows a specific implementation configuration thereof. FIG. 9 shows a control voltage-oscillation frequency characteristic (hereinafter referred to as “VCO characteristic”) of the VCO 114 suitable for this method. In FIG. 8, Icpc is a component contributing to the capacitance Cp of the loop filter 113 in the original charge pump current Icp (in FIG. 7), and similarly, Icpr is a component contributing to the resistance R of the loop filter 113. Ib is a bias current that determines the oscillation frequency of the VCO 114.This bias current I b Is as follows. For example, in the above-mentioned document, the circuit configuration shown in FIG. 10 is described as a method for obtaining the control voltage Vc for determining the oscillation frequency of the VCO 114. However, since the control voltage Vc is determined by the bias current flowing through the MOS transistor M104, the MOS Transistor M104 converts VCO 114 to oscillation frequency f. vco Bias current I to oscillate at b Biased (exactly I b The bias current is proportional to Bias current I b As such, this indicates a current that determines the oscillation frequency of the target VCO as a result, and this definition does not change throughout this specification.The relationship between the bias current Ib and the oscillation frequency fvco will be described later.
[0016]
In this method, the potential generated at the terminal of the loop filter 113 is divided into a component due to the capacitance Cp and a component due to the resistor R, each is independently driven by the charge pump currents Icpc and Icpr, and then added, whereby the control voltage Vc of the VCO 114 is obtained. It is the composition which obtains. Here, FIG. 7 and FIG. 8 are equivalent, but the resistance R of the loop filter 113 needs to be inversely proportional to the oscillation frequency fvco of the VCO 114 in accordance with the previous discussion.
[0017]
As long as this configuration has the VCO characteristic shown in FIG. 9, this configuration is very suitable for realization with a CMOS circuit. That is, the VCO 114 to be used has the following characteristics, that is, its gain Kvco is constant regardless of its oscillation frequency, but when looking at the relationship with the bias current Ib of the VCO 114, the oscillation frequency fvco is proportional to the square root of the bias current. In other words, assuming that it has a characteristic proportional to √Ib, the following can be said.
[0018]
First, if the charge pump currents Icpc and Icpr are generated by a simple method such as a current mirror so as to be proportional to the bias current Ib, the charge pump currents Icpc and Icpr are proportional to the square of the oscillation frequency fvco. Characteristics are naturally obtained. Further, regarding the resistance R of the loop filter 113, for example, a diode-connected MOS transistor is proportional to the bias current Ib by utilizing a well-known element characteristic that the transconductance Gm of the MOS transistor is proportional to the square root of the bias current. By biasing with the current and supplying a charge pump current thereto, current-voltage conversion, that is, a loop filter resistance of R = 1 / Gm∝1 / √Ib can be realized. Here, since the characteristic of the VCO 114 used is fvco ∝√Ib as shown in FIG. 9, the desired characteristic of R∝1 / fvco can be obtained after all.
[0019]
As described above, the charge pump current Icp and the bias current of the MOS transconductance that realizes the resistance R of the loop filter 113 are determined in proportion to the bias current Ib of the VCO 114, and the damping factor of the PLL circuit is automatically kept constant. The bandwidth can be tracked to the oscillation frequency fvco, i.e. the playback signal rate.
[0020]
As is clear from the above description, the method according to the first conventional example does not require any external setting, for example, a lookup table type loop constant setting, and can achieve a self-contained data recovery PLL circuit. Moreover, it has an excellent advantage that it is convenient for the characteristics of the CMOS device. However, realization with an actual circuit is disadvantageous when applied to an optical disk such as a magnetic disk or DVD having a high operating frequency, that is, a high reception data rate.
[0021]
The reason will be described below. As is apparent from FIG. 8, in this first conventional example, current-voltage conversion by the transconductance Gm of the MOS transistor and the subsequent voltage addition of the capacitance terminal voltage of the loop filter 113 are indispensable. As a circuit for realizing this, the above-described document describes a circuit configuration shown in FIG.
[0022]
In FIG. 10, MOS transistors M101 and M102 are connected in series between the ground and the power supply Vdd. The gates of these MOS transistors M101 and M102 are connected to the output terminal of the operational amplifier OP and the inverting (−) input terminal, respectively. The non-inverting (+) input terminal of the operational amplifier OP is connected to the drain common connection point of the MOS transistors M101 and M102. The charge pump current Icpc flows into the gate of the MOS transistor M102 and the inverting input terminal of the operational amplifier OP.
[0023]
Further, MOS transistors M103 and M104 are connected in series between the ground and the power supply Vdd. The MOS transistor M103 has a gate connected to the MOS transistor M101 in common. The MOS transistor M104 has a gate and a drain connected in common (diode connection). The charge pump current Icpr flows out from the common drain connection point of the MOS transistors M103 and M104. The control voltage Vc of the VCO 114 is derived from the gate / drain of the MOS transistor M104.
[0024]
In the configuration described above, the MOS transistor M101 and the MOS transistor M3, and the MOS transistor M102 and the MOS transistor M104 have the same ratio, and the MOS transistors M101 and M102 are replicas of the MOS transistors M103 and M104. The voltage generated in the loop filter capacitor Cp by the charge pump current Icpc is obtained as the control voltage Vc by the virtual short circuit of the operational amplifier OP and the above replica action.
[0025]
At this time, the MOS transistor M104 is biased with a bias current Ib that causes the VCO 114 to oscillate at the oscillation frequency fvco (more precisely, the bias current is proportional to Ib). Then, by flowing the charge pump current Icpr through the transconductance of the MOS transistor M104, current-voltage conversion is performed according to desired R = 1 / Gm∝fvco, and at the same time, the loop filter resistance terminal voltage is converted into the previous loop filter capacitance terminal voltage. Is added to obtain the control voltage Vc of the VCO 114.
[0026]
Here, the problem is that the time until the loop filter capacitance terminal voltage is derived as the control voltage Vc of the VCO 114 is limited by the response speed of the operational amplifier OP, and there is a time difference in response characteristics from the one loop filter resistance terminal voltage component. It is to do. This is a factor that lowers the stability of the PLL response loop and degrades the settling characteristics.
[0027]
Furthermore, in this first conventional example, as shown in FIG. 9, the bias current Ib is as described above only when the oscillation frequency fvco of the VCO 114 is proportional to the square root of the bias current Ib. Automatic tracking is possible, and this relationship is no longer valid when using a VCO having the characteristic of fvco∝Ib, for example.
[0028]
(Second conventional example)
As a second conventional example, a technique described in JP-A-10-84297 is known. In the second conventional example, the conversion gain Kvco of the charge pump current Icp and VCO in the equation (1) is proportional to the oscillation frequency fvco, and the resistance R in the equation (2) is inversely proportional to the oscillation frequency fvco. The circuit bandwidth tracking is realized.
[0029]
FIG. 11 shows the relationship between the loop constant of the second conventional example shown by the original charge pump PLL circuit and the oscillation frequency fvco of the VCO 214, and FIG. FIG. 13 shows a control voltage-oscillation frequency characteristic (VCO characteristic) of the VCO 214 suitable for this method. In FIG. 12, Icpc is a component contributing to the capacitance Cp of the loop filter 213 in the original charge pump current Icp (in FIG. 11), and similarly, Icpr is a component contributing to the resistance R of the loop filter 213. Ib is a bias current that determines the oscillation frequency fvco of the VCO 214.
[0030]
In this method, the potential generated at the terminal of the loop filter 213 is divided into a component due to the capacitor Cp and a component due to the resistor R, and each is independently driven by the charge pump currents Icpc and Icpr, and the component derived from the capacitor Cp of the loop filter 213. Is configured to obtain the control voltage Vc of the VCO 214 by converting the current again into transconductance and then adding the current.
[0031]
Here, the resistor Ro immediately before the VCO 214 is provided to convert the addition current into the VCO control voltage Vc on the premise of voltage control, and is unnecessary in view of current control. Here, FIG. 11 and FIG. 12 are equivalent, but here again, the value of the resistance R of the loop filter 213 needs to be inversely proportional to the oscillation frequency fvco. In order to realize this, since R = (Icpr / Icp) · (1 / Gm), Gm∝fvco is sufficient.
[0032]
To apply this configuration to self-contained automatic bandwidth tracking that does not require external settings, the VCO characteristics shown in FIG. 13 are desirable. That is, the conversion gain Kvco of the VCO 214 to be used is constant regardless of its oscillation frequency, and the relationship between the VCO 214 and the bias current Ib of the VCO 214 has a characteristic that the oscillation frequency fvco is proportional to the bias current Ib. It is convenient to be.
[0033]
Assuming this, first, if the charge pump currents Icpc and Icpr are generated by a simple method such as a current mirror so as to be proportional to the bias current Ib, the charge pump currents Icpc and Icpr are proportional to the oscillation frequency fvco. The desired characteristics are naturally obtained.
[0034]
On the other hand, with respect to the resistance R of the loop filter 213, RＧ1 / Gm∝1 / fvco is necessary. Therefore, when combined with the VCO characteristic of FIG. 13, the transconductance here needs to be in the relationship of Gm∝Ib. is there. In this respect, for example, when the transconductance Gm in FIG. 12 is realized by a bipolar element, it can be easily realized by utilizing the characteristic that the transconductance Gm of a well-known bipolar transistor is proportional to the bias current.
[0035]
As described above, according to the second conventional example, the bandwidth of the PLL circuit is set to the oscillation frequency fvco while the damping factor of the data recovery PLL circuit is kept constant by a very simple method when the specific circuit is realized by a bipolar transistor circuit. That is, it is possible to track the reproduction signal rate.
[0036]
[Problems to be solved by the invention]
However, as mentioned in the description of the first conventional example, the MOS transistor element has a characteristic that the transconductance is essentially proportional to the square root of the bias current. As a result, the transconductance circuit having the CMOS structure generally inherits the characteristics, and there is a problem that this method is difficult to apply to the CMOS circuit as it is. Further, even when the transconductance circuit is allowed to be complicated and a linear configuration is adopted with respect to the bias current, an additional delay occurs in the PLL loop from the charge pump. The stability problem as pointed out will occur.
[0037]
As apparent from the above description, the first conventional example is suitable for the MOS circuit configuration, but the oscillator is limited to the VCO whose oscillation frequency changes linearly with respect to the control voltage, and the second In the case of the conventional example, a current controlled oscillator (CCO) CCO having a linear relationship between the oscillation frequency fvco and the bias current Ib can be used as the oscillator, but the transconductance circuit is not suitable for being realized by a CMOS circuit. . Therefore, it has been desired to develop a data recovery PLL circuit that can use a CCO as an oscillator, has a high response speed from a charge pump current, and has an automatic bandwidth tracking characteristic suitable for a CMOS circuit configuration.
[0038]
[Means for Solving the Problems]
  In order to solve the above-described problem, a data recovery circuit according to the present invention has a characteristic that an oscillation frequency is controlled linearly with respect to a bias current, a first current-controlled oscillator that generates a reproduction clock, a received signal sequence, A phase comparison circuit that generates a phase error signal obtained from the phase relationship of the recovered clock, and outputs a current proportional to the phase error signal from the phase comparison circuit, and the first current controlled oscillator has a desired oscillation frequency The first and second charge pump circuits whose output currents are controlled by a control current proportional to the bias current when a loop current is connected to the output terminal of the first charge pump circuit,Composed of MOS transistors,A transconductor circuit that converts a terminal voltage of the loop filter capacitor into a current;Composed of MOS transistors,A square circuit that squares the bias current and supplies it as a control current to the transconductor circuit, and adds the output current of the transconductor circuit and the output current of the second charge pump circuit to the bias current. An adder that supplies the first current-controlled oscillator as its control current is provided. This data recovery circuit is used as a clock recovery circuit that generates a clock synchronized with a reproduction signal from a disk, for example, in a disk device.
[0039]
In the data recovery circuit having the above configuration or the disk device using this as a clock recovery circuit, the phase error signal from the phase comparison circuit is divided into two systems, and is proportional to the bias current when the current controlled oscillator has a desired oscillation frequency. The output current is input to the first and second charge pump circuits controlled by the control current. Further, the bias current is squared by the square circuit and supplied to the transconductor circuit as its control current. Then, the output currents of the transconductor circuit and the second charge pump circuit are added to the bias current and supplied to the current controlled oscillator as the control current.
[0040]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0041]
FIG. 1 is a block diagram showing a configuration example of a data recovery circuit according to an embodiment of the present invention. The oscillator assumed here has an oscillation frequency characteristic that changes linearly with respect to the bias current Ib. Therefore, it is directly represented by a current-controlled CCO here.
[0042]
The data recovery circuit according to the present embodiment has a configuration including a data recovery PLL circuit 10 and a frequency synthesizer PLL circuit 20. As the current control oscillator (CCO) of the PLL circuits 10 and 20, for example, a CMOS differential ring oscillator or the like can be used.
[0043]
The configuration of the data recovery PLL circuit 10 is as follows. First, let Ib be a bias current at which the CCO 21 has a desired oscillation frequency. This bias current Ib becomes a part of the bias current of the data recovery PLL circuit 10 side CCO 11 as it is. In the phase comparison loop of the data recovery PLL circuit 10, the phase error signal from the phase comparator (PD) 12 is divided into two systems as in the second conventional example, and is input to the charge pump circuits 13A and 13B, respectively. Is done.
[0044]
Here, the gain in the charge pump circuits 13A and 13B, that is, the output charge pump current per unit phase error is configured to be proportional to the bias current Ib as shown in FIG. Specifically, this can be realized by obtaining the charge pump current as a current mirror of the bias current Ib. Since the bias current Ib is proportional to the oscillation frequency fcco of the CCO 11, the charge pump current is proportional to the oscillation frequency fcco.
[0045]
Next, the charge pump current Icpc on the one charge pump circuit 13A side drives the loop filter capacitor Cp, and the terminal voltage of the loop filter capacitor Cp is converted again into a current by the transconductance (Gm) circuit 14. Here, in the data recovery circuit according to this embodiment, a current obtained by passing the previous bias current Ib through the square circuit 15 is used as the bias current of the CMOS circuit constituting the transconductor circuit 14.
[0046]
An example of the transconductor circuit 14 will be described later. Generally, a transconductance circuit having a CMOS configuration inherits the characteristic that the transconductance value of the MOS transistor element itself is proportional to the square root of the drain current, and its bias current. Is proportional to the square root of. Therefore, when the bias current Ib is squared by the square circuit 15 to obtain the bias current of the transconductance circuit 14, the transconductance value is proportional to the bias current Ib. That is, the transconductance Gm is proportional to the oscillation frequency fcco.
[0047]
The charge pump current Icpr on the other charge pump circuit 13B side is added to the output current of the transconductance circuit 14 and the previous bias current Ib by the adder 16 and supplied to the CCO 11 as its bias current.
[0048]
As described above, in the data recovery circuit using the CCO 11 as the oscillator, the phase error signal from the phase comparator 12 is divided into two systems, and the control is proportional to the bias current Ib when the CCO 11 has the desired oscillation frequency fcco. The current is input to the charge pump circuits 13A and 13B whose output current is controlled by current (bias current), and the bias current Ib is squared by the square circuit 15 and supplied to the transconductor circuit 14 as its control current (bias current). By adding the output currents of the transconductor circuit 14 and the charge pump circuit 13B to the bias current Ib and supplying them to the CCO 11 as its control current, the following effects can be obtained. In other words, the response speed from the charge pump current is fast, and a general CMOS-type transconductance circuit can be used, and no external setting, that is, loop parameter setting by a look-up table type multi-bit digital signal is unnecessary. In addition, automatic tracking for the received data rate of the PLL bandwidth can be realized with a constant damping factor.
[0049]
On the other hand, the frequency synthesizer PLL circuit 20 is for obtaining a frequency equal to the reception data rate, and generates a bias current Ib to be supplied to the data recovery PLL circuit 10. The configuration of the frequency synthesizer PLL circuit 20 is as follows.
[0050]
As is apparent from FIG. 1, the frequency synthesizer PLL circuit 20 includes a CCO 21, a frequency divider 22 that divides the oscillation frequency fcco of the CCO 21 by 1 / N, and a divided clock of the divided period 22 and a reference clock. A phase frequency comparator (PFD) 23 that compares the phase and frequency, a charge pump circuit 24 that operates according to the comparison result of the phase frequency comparator 23, and the output of the charge pump circuit 24 is smoothed to the CCO 21. And a loop filter (LF) 25 that supplies the control current.
[0051]
Here, for example, when the data recovery PLL circuit 10 according to the present embodiment is used in the clock reproduction system of the read channel shown in FIG. 6, the CCO 11 outputs the data according to the cylinder position on the disk for writing and reading. A clock having a desired frequency is obtained by setting the frequency division ratio (N). This is used as it is as a write clock, and on the other hand, it is generally the initial frequency of the reproduction side data recovery PLL circuit. That is, the CCO 21 on the frequency synthesizer PLL circuit 20 side and the CCO 11 on the data recovery PLL circuit 10 side have the same characteristics, and the CCO 21 is oscillated at a desired reception rate fcco, whereby the bias current Ib at the oscillation frequency fcco is obtained. .
[0052]
Next, a specific circuit example for realizing the configuration of the data recovery PLL circuit 10 according to the present embodiment with a CMOS circuit will be described.
[0053]
First, a specific circuit example of the square circuit 15 is shown in FIG. In FIG. 2, a constant current source 31 biased with a bias current 2Id and constant current sources 32 and 33 both biased with the same bias current Id are provided. One end of each of these constant current sources 31, 32, 33 is connected to the power supply Vdd. The other ends of the constant current source 31 are connected to the drains of the MOS transistors M11 and M12. The other ends of the constant current sources 32 and 33 are connected to gates and drains of diode-connected MOS transistors M13 and M14, respectively.
[0054]
Each of the gates of the MOS transistor M11 and the MOS transistor M13, and the MOS transistor M12 and the MOS transistor M14 are connected in common. These MOS transistors M11 to M14 are of the same size. The sources of the MOS transistor M11 and the MOS transistor M14, and the MOS transistor 12 and the MOS transistor M13 are connected in common.
[0055]
A diode-connected MOS transistor M15 is connected between a common source connection point of the MOS transistors M11 and M14 and a reference potential, for example, ground, and a MOS transistor is connected between the common source connection point of the MOS transistors M12 and M13 and the ground. Transistor M16 is connected. These MOS transistors M15 and M16 are connected in common to form a current mirror.
[0056]
In the squaring circuit 15 configured as described above, the gate / drain common connection point of the MOS transistor M15 is connected to the circuit input terminal 34, and the drains of the MOS transistors M11 and M12 are connected to the circuit output terminal 35. Here, the static characteristics of the MOS transistors M11 to M14 are expressed as Id = K · Veff.²When the input current is Ib, the currents flowing through the MOS transistors M11 and M12 are I1 and I2, respectively, and the potential difference between the sources of the MOS transistors M11 and M14 and the sources of the MOS transistors M12 and M13 is ΔV.
[0057]
Then, the input current Ib is

It becomes.
[0058]
The output current Io is

It becomes.
[0059]
Therefore, from equations (3) and (4)
[Expression 2]

It becomes. As a result, the square of the original bias current Ib is obtained.
[0060]
Next, a specific circuit example of the transconductor circuit 14 is shown in FIG. In FIG. 3, MOS transistors M23 and M24 are connected in parallel between the sources of the MOS transistors M21 and M22. MOS transistor M21. The gates of M23 are connected in common and further connected to the circuit input terminal 41. The gates of the MOS transistors M22 and M24 are connected in common, and are further connected to the circuit input terminal 41 via a capacitor Cp.
[0061]
Constant current sources 42 and 43 for supplying a bias current Is are connected between the sources of the MOS transistors M21 and M22 and the ground, respectively. MOS transistors M25 and M26 are connected between the drains of the MOS transistors M21 and M22 and the power supply Vdd, respectively. The MOS transistor M25 is diode-connected. The gates of the MOS transistor M25 and the MOS transistor M26 are connected in common to form a current mirror. The drains of the MOS transistors M22 and M26 are connected to the circuit output terminal 44.
[0062]
In the transconductor circuit 14 configured as described above, the transistors M23 and M24 operate in the triode region and contribute to linearization of transconductance. Since it is a well-known circuit example, its operation is omitted, but its Gm value is
[Equation 3]

Thus, as described above, it can be seen that it is proportional to the square root of the bias current (Is in this circuit example).
[0063]
From the above, in the data recovery circuit of FIG. 1, for example, a current proportional to the square of the original bias current Ib is obtained by the square circuit 15 shown in FIG. 2, and the transconductance circuit 14 is biased by this square current, Eventually, the transconductance Gm can be proportional to the original bias current Ib, and hence proportional to the oscillation frequency fcco of the CCO 11.
[0064]
Finally, an example of the control current-oscillation frequency characteristic of the CCO 11 is shown in FIG. This is an example of the oscillation frequency characteristics of a three-stage CMOS differential ring oscillator. If the output resistance of the gain cell is 1 / GmL and the load capacity is C, the oscillation frequency of the ring oscillator is proportional to GmL / C. Here, when the MOS transistor constituting the load resistance of the gain cell is biased in the strong inversion region, GmL is proportional to the square root of the bias current according to the square law of the MOS transistor as in the previous discussion. However, at the time of oscillation operation with a large amplitude, by operating at the boundary with the weak inversion region, as shown in FIG. It is also possible to linearize by positively biasing the weak inversion region.
[0065]
Therefore, in the data recovery circuit according to the present embodiment, a general ring oscillator type current control oscillator can be applied, and self-contained bandwidth tracking of the self-contained data recovery PLL is possible.
[0066]
The data recovery circuit according to the present embodiment described above is used as a clock recovery circuit indispensable for reproduction signal processing in the read channel in, for example, a high-density disk apparatus employing the PRML method. An example of the configuration of a high-density disk device that employs the PRML method is shown in FIG.
[0067]
In FIG. 5, the recorded information on the disk 51 is read by the head unit 52. The reproduction signal output from the head unit 52 is supplied to the equalization filter circuit 55 through the reproduction amplifier 53 and the AGC amplifier 54. The equalization filter circuit 55 performs selective gain emphasis (boost) processing of the high frequency signal. The reproduced signal that has passed through the equalizing filter circuit 55 is supplied to the A / D converter 56. The clock recovery circuit 57 generates a clock synchronized with the output signal based on the output signal of the A / D converter 56.
[0068]
The clock generated by the clock recovery circuit 57 is given to the A / D converter 56 as its sampling clock. The A / D converter 56 converts the reproduction signal into digital data by sampling the reproduction signal in synchronization with the sampling clock supplied from the clock recovery circuit 57. The digital data A / D converted by the A / D converter 56 is subjected to Viterbi decoding by the Viterbi decoder 58 and further demodulated by the demodulation circuit 59 and output.
[0069]
On the other hand, in the recording system (writing system), the data (digital input series) is modulated by the modulation circuit 60, further compensated for writing by the write compensation circuit 61, and then supplied to the head unit 52 through the recording driver 62. Is done. Information is written (recorded) on the disk 51 by the head unit 52.
[0070]
In the high-density disk device having the above configuration, the data recovery circuit according to the above-described embodiment is used as the clock recovery circuit 57. This data recovery circuit can use a current-controlled oscillator in which the oscillation frequency and the bias current are in a linear relationship, has a fast response speed from the charge pump current, and can use the transconductance of a general CMOS configuration. Since no external setting is required, the dumping factor is constant, and automatic tracking for the received data rate of the PLL bandwidth can be realized. By using the data recovery circuit, jitter performance and stability are always maintained over the entire data rate change range. The acquisition time can be optimized.
[0071]
In this application example, the case where the present invention is applied to a disk device has been described as an example. However, the present invention is not limited to application to a disk device. For example, a serial using a twisted pair metal cable or a fiber cable as a medium. The present invention can be applied to all techniques for reproducing the timing of a received signal sequence, such as an input / output interface for communication and interchip transmission.
[0072]
【The invention's effect】
As described above, according to the present invention, the phase error signal from the phase comparison circuit is divided into two systems, and the output current is controlled by the control current proportional to the bias current when the current control oscillator has the desired oscillation frequency. The bias current is squared by the squaring circuit and supplied as the control current to the transconductor circuit, and the transconductor circuit and the second charge pump circuit are supplied to the transconductor circuit. By adding each output current of the charge pump circuit and supplying it as a control current to the current controlled oscillator, the response speed from the charge pump current is fast, and a general CMOS-conductance transconductance circuit can be used. No external settings are required, the damping factor is constant, and the received data rate of the PLL bandwidth is Automatically tracking for can be realized.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration example of a data recovery circuit according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing a specific circuit example of a square circuit.
FIG. 3 is a circuit diagram showing a specific circuit example of a transconductance circuit.
FIG. 4 is a characteristic diagram illustrating an example of a control current-oscillation frequency characteristic of a CCO.
FIG. 5 is a block diagram showing an example of the configuration of a disk device according to the present invention adopting a PRML method.
FIG. 6 is a block diagram showing the configuration of a read channel clock recovery system;
FIG. 7 is a diagram showing the relationship between each loop constant and oscillation frequency in the first conventional example.
FIG. 8 is a block diagram showing a specific implementation configuration example of the first conventional example.
FIG. 9 is a VCO characteristic diagram suitable for application to the first conventional example.
FIG. 10 is a circuit diagram showing a circuit example for obtaining a VCO control voltage in the first conventional example.
FIG. 11 is a diagram showing the relationship between each loop constant and oscillation frequency in the second conventional example.
FIG. 12 is a block diagram showing a specific implementation configuration example of a second conventional example.
FIG. 13 is a VCO characteristic diagram suitable for application to the second conventional example.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 ... Data recovery PLL circuit, 11, 21 ... CCO (current control oscillator), 13A, 13B, 24 ... Charge pump circuit, 14 ... Transconductance circuit, 15 ... Square circuit, 20 ... Frequency synthesizer PLL circuit

Claims (4)

A first current-controlled oscillator having a characteristic in which an oscillation frequency is linearly controlled with respect to a bias current and generating a reproduction clock;
A phase comparison circuit that generates a phase error signal obtained from the phase relationship between the received signal sequence and the recovered clock;
A current that is proportional to a phase error signal from the phase comparison circuit is output, and an output current is controlled by a control current that is proportional to a bias current when the first current controlled oscillator has a desired oscillation frequency. A second charge pump circuit;
A loop filter capacitor connected to the output terminal of the first charge pump circuit;
A transconductor circuit configured by a MOS transistor and converting a terminal voltage of the loop filter capacitor into a current;
A square circuit configured by a MOS transistor, which squares the bias current and supplies it as a control current to the transconductor circuit;
An adder for adding the output current of the transconductor circuit and the output current of the second charge pump circuit to the bias current and supplying the output current to the first current controlled oscillator as the control current. A data recovery circuit. Means for generating the bias current by having a second current controlled oscillator having the same control characteristics as the first current controlled oscillator and frequency-locking the oscillation clock of the second current controlled oscillator to a reference clock The data recovery circuit according to claim 1, further comprising: The current square circuit is
A first constant current source;
Second and third current sources that are both biased at half the current of the first constant current source;
A first MOS transistor drain connected to the first constant current source;
A second MOS transistor having a drain connected in common to the first MOS transistor and serving as a circuit output terminal;
A third MOS transistor having a gate and a drain connected in common and connected to the second constant current source, and a gate connected to the first MOS transistor in common;
A fourth MOS transistor having a gate and a drain connected in common and connected to the third constant current source, and a gate connected to the second MOS transistor in common;
A fifth MOS transistor having a gate and a drain connected to each source of the first and fourth MOS transistors to form a circuit input terminal and a source connected to a reference potential;
A drain connected to each source of the second and third MOS transistors, a source connected to a reference potential, and a gate connected together with the fifth MOS transistor to form a current mirror; Have
It said first, second, third and fourth MOS transistors are data recovery circuit of claim 1, wherein the their size are configured identically. A head unit that reads recorded information from a disk, and a clock recovery circuit that generates a clock synchronized with a reproduction signal output from the head unit,
The clock recovery circuit is
A first current-controlled oscillator having a characteristic in which an oscillation frequency is linearly controlled with respect to a bias current and generating a reproduction clock;
A phase comparison circuit that generates a phase error signal obtained from the phase relationship between the received signal sequence and the recovered clock;
A current that is proportional to a phase error signal from the phase comparison circuit is output, and an output current is controlled by a control current that is proportional to a bias current when the first current controlled oscillator has a desired oscillation frequency. A second charge pump circuit;
A loop filter capacitor connected to the output terminal of the first charge pump circuit;
A transconductor circuit configured by a MOS transistor and converting a terminal voltage of the loop filter capacitor into a current;
A square circuit configured by a MOS transistor, which squares the bias current and supplies it as a control current to the transconductor circuit;
An adder for adding the output current of the transconductor circuit and the output current of the second charge pump circuit to the bias current and supplying the output current to the first current controlled oscillator as the control current. A disk unit.

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