JP4127095B2

JP4127095B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4127095B2
Application number: JP2003088824A
Authority: JP
Inventors: 員拓増田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-27
Filing date: 2003-03-27
Publication date: 2008-07-30
Anticipated expiration: 2023-03-27
Also published as: JP2004296893A

Abstract

<P>PROBLEM TO BE SOLVED: To provide a process for fabricating a highly reliable semiconductor device in which a good electrical connection state is ensured. <P>SOLUTION: The process for fabricating a semiconductor device comprises a step for forming an electrode 16 on a substrate 10, a step for forming an electrode hole opening to the substrate surface in the electrode 16, a step for forming a substrate hole communicating substantially coaxially with the electrode hole in the substrate 10, and a step for filling the electrode hole and the substrate hole with a conductive member 24. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に三次元実装技術に好適な半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
現在、主として携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）等の携帯性を有する電子機器は、小型・軽量化のため、内部に設けられる半導体チップ等の各種の電子部品の小型化が図られており、更にその電子部品を実装するスペースも極めて制限されている。このため、例えば半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（Chip Scale Package）といわれる超小型のパッケージングが案出されている。このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度で良いため、高密度実装を図ることができる。
【０００３】
しかしながら、上記の電子機器は、今後益々小型化及び多機能化が求められることが予想されており、半導体チップの実装密度を更に高める必要が出てきた。かかる背景の下、例えば特許文献１に開示されているような三次元実装技術が案出されてきた。この三次元実装技術は、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップ同士を積層し、各半導体チップ間を配線接続することで、半導体チップの高密度実装を図る技術である。
【０００４】
【特許文献１】
特開２００２−５０７３８号公報
【０００５】
【発明が解決しようとする課題】
ところで、上述の三次元実装技術においては、各半導体チップ間を配線接続する技術が極めて重要になる。なぜならば、複数の半導体チップからなる半導体装置が所期の機能を発揮するには設計通り配線がなされていることが必要条件であることはもちろんのこと、半導体チップ間の接続を強固にして半導体装置の信頼性を確保する必要があるからである。
【０００６】
三次元実装技術に用いられる半導体チップは、例えば半導体基板の表面と裏面とに形成された電極と、半導体基板の表面から裏面へ貫通する貫通孔とを有し、この貫通孔を介して上下の電極同士が電気的に接続された電極構造を有する。そして、このような電極構造を有する半導体チップを積層すると、ある半導体チップの裏面に形成された電極が、他の半導体チップの表面に形成された電極と接続され、これにより各半導体チップ間で配線接続される。
【０００７】
このような半導体装置において、電極の接続状態、すなわち電気的接続状態は当該半導体装置の信頼性を確保する上で重要な要素となり、例えば電気的接続不良が生じた場合には当該半導体装置において誤作動が生じてしまう惧れがある。一方、上記の電極構造を形成するには多くの工程を必要とするため、製造効率が悪いという問題がある。また、上記の電極構造では貫通孔を形成することが必須となるが、この貫通孔の形成位置によっては、半導体チップの設計の自由度が制限されることがあり、設計の自由度も考慮した電極構造にする必要もある。さらに、この貫通孔の形成に際しては、設計通りの大きさに孔設することが良好な電気的接続を実現する重要な要素となる。
【０００８】
本発明は、上記事情に鑑みてなされたものであり、良好な電気的接続状態を確保した信頼性の高い半導体装置を製造する方法であって、特に電極を形成する際の工程数を低減することによって製造効率を向上させるとともに、製造コストを低減し、更には設計の自由度も高めることができる半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置の製造方法は、基板上に電極を形成する工程と、前記電極に対し前記基板面まで開口する電極孔を形成する電極孔形成工程と、前記基板に対し、前記電極孔と略同軸にて連通する基板孔を形成する基板孔形成工程と、前記電極孔及び基板孔内部に導電部材を充填する導電部材充填工程と、を含むことを特徴とする。
【００１０】
このような半導体装置の製造方法によると、電極孔及び基板孔を含んでなる貫通孔内部に挿通された導電部材により、半導体装置の表裏間で導通をとることができ、この表面及び／又は裏面に別の半導体装置を積層することができるため、三次元実装された半導体装置を提供することが可能となる。また、貫通孔を電極に対して設けたため、基板上の電極が形成されていない領域に貫通孔を形成する場合に比して、省スペース化が可能となり、当該半導体装置の高機能化ないし小型化を実現することが可能となり得る。つまり、下側に電子素子が形成されない電極の形成位置に孔（貫通孔）を穿孔して、半導体装置の外部の接続端子となる導電部材を形成しているため、電極とは異なる位置に導電部材を形成した場合（すなわち電極に貫通孔を形成しない場合）に比べて、半導体装置の面積を有効に利用することができ、その結果として半導体装置の設計の自由度が向上する。また、貫通孔を電極とは異なる位置に形成した場合には、基板上の実装面積の制限上、導電部材の大きさが制限されることがあったが、本発明では電極と同程度の大きさの貫通孔を形成することができ、これにより別の半導体装置との接続面積が大となり、最終的には半導体装置の信頼性を向上させることができるのである。さらに、基板に対する穿孔と、電極に対する穿孔とを異なるマスクを用いて行うものとしたために、電極及び基板に対して同一マスクを用いて穿孔を行う場合に比して、より設計値に近い値の孔径を得ることが可能となる。すなわち、電極及び基板に対して同一マスクで一工程にて穿孔を行う場合は、マスクサイズに対して横方向にエッチングが大きく進行する惧れがあるが、本発明のように異なるマスクを用いて２段階にて穿孔することで、横方向へのエッチングが進行した場合に、簡単に問題を解決することができる。具体的には、基板穿孔工程において電極孔よりも開口の小さいマスクを用いて基板を穿孔するのが好ましい。
【００１１】
本発明の半導体装置の製造方法において、前記基板孔形成工程は、前記電極孔内面から該電極の上層を覆う形にて絶縁層を形成する工程と、該絶縁層に対し、前記電極孔内面側であって基板穿孔予定部に対応する位置に開口部を形成する工程と、該絶縁層をマスクとして前記基板に対して前記基板孔を形成する工程と、
を含むものとすることができる。
【００１２】
また、基板穿孔に際して、通常用いられるフォトレジストマスクでは、ドライエッチングの耐性が乏しいため７０μｍの深さの孔を設けるために１０μｍ程度のレジストマスクが必要で、厚膜によりコストアップに繋がる上、プロセス的にもアスペクト比が大きくなり非効率的である。しかしながら、上述のような絶縁膜によると、膜厚を数μｍ程度（例えば２μｍ程度）と薄くでき、コスト削減とともに効率的な製造プロセスを実現できる。
【００１３】
前記基板孔形成工程の後に、前記絶縁層をフォトリソグラフィーを用いて部分的に除去する工程を含み、該工程に用いるフォトマスクとして、前記基板孔の孔径よりも大きく、前記電極孔の孔径よりも小さい開口部を具備したものを用いることができる。上述したように、基板孔形成工程において若干横方向へのエッチングが進行する場合があり、そのため、マスクとしての絶縁層が基板よりも孔内面側に突出する場合がある。そこで、上記のようなフォトマスクを用いて絶縁層の突出部分を除去する工程を含ませるものとすることが好ましい。
【００１４】
ここで、前記電極の孔径、及び前記基板の孔径を、それぞれ略同一とすることができる。この場合、孔の内面を面一に形成することができ、当該孔内面に対する後加工、後処理（例えばメッキ処理等）等を均一に施すことが可能となる。一方、前記基板孔の孔径をＤ１、及び前記電極孔の孔径をＤ２が、Ｄ１＜Ｄ２を満たすものとすることができる。この場合、孔内面に段差が生じ、該段差により内部に形成される導電部材の孔への密着性が向上する。
【００１５】
さらに、本発明の半導体装置の製造方法において、前記導電部材充填工程は、前記基板面内において、前記電極孔とは異なる領域に前記絶縁層を開口して前記電極の上層面を露出させる接続孔形成工程と、前記電極孔及び基板孔の内部から前記露出した電極に連なる形にて、該電極孔及び基板孔内、並びに前記絶縁層の接続孔内に対して導電部材を充填する導電部材充填工程と、を含むものとすることができる。
【００１６】
さらに、本発明の半導体装置の製造方法は、上記各工程により得られた半導体装置を複数用い、各半導体装置をその導電部材を介して積層する半導体装置積層工程を具備するものとすることができる。このような工程により、高い信頼性を備えた半導体装置の三次元実装を実現することが可能となり、ひいては極めて小型で信頼の高い半導体装置を提供することが可能となる。
【００１７】
なお、本発明において半導体装置に形成する貫通孔の孔形状としては、円形の他、四角形等の多角形も採用することができる。また、一つの電極に対して複数の貫通孔を形成して各貫通孔内に導電部材を挿通し、三次元実装を実現することも可能で、この場合、上下接続における機械的安定性及び電気的信頼性の向上を図ることができるようになる。
【００１８】
ここで、電極はアルミニウムを主体として構成されるのが一般的であるが、銅などを用いて形成しても良く、その形状は設計に応じて種々異なるが、例えば一辺が約１００μｍ程度の角形をなしていても良い。なお、貫通孔内に充填する導電部材についてもアルミニウムや銅を用いることができ、銅を充填させる場合にはＣｕダマシン法を採用することができる。すなわち、貫通孔に銅をＣＶＤ法、電界メッキ法等により充填させ、ＣＭＰにより表面の不要な部分を研磨除去する方法により、導電部材を形成することができる。このように銅を接続端子用の導電部材として用いた場合には、高速デバイスに適した低抵抗化が実現されることとなり非常に有利な半導体装置となり得る。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明する。なお、本実施の形態においては、各図において各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００２０】
（第１の実施の形態）
図１は本発明の方法により製造される半導体装置の第１の実施の形態について、その要部を示す部分断面模式図であって、半導体装置１００は、シリコン基板１０上に熱酸化膜からなる絶縁膜１２及びＳｉＯ_２からなる層間絶縁膜１４を介して電極パッド１６が積層された構成の半導体装置本体部１を三次元実装してなるものである。
【００２１】
各半導体装置本体部１は、シリコン基板１０上に厚さ約４０００Åの絶縁膜１２と、厚さ約１００００Åの層間絶縁膜１４と、厚さ約８０００Åの電極パッド１６とが積層されてなるとともに、これらシリコン基板１０、絶縁膜１２、層間絶縁膜１４、電極パッド１６を積層方向に貫通する貫通孔１１を具備してなり、その貫通孔１１内部には導電部材からなる接続端子２４が挿通されている。また、電極パッド１６上には、該電極パッド１６の貫通孔１１よりも拡径のパッシベーション膜１８が形成されている。さらに、電極パッド１６及びパッシベーション膜１８上には絶縁層２０が積層され、該絶縁層２０は、電極パッド１６上のパッシベーション膜１８が形成されていない領域に接続孔２８を具備するとともに、貫通孔１１に面する絶縁壁部１３を具備してなる。また、絶縁層２０は電極パッド１６上から貫通孔１１内面にまで延びて形成され、電極パッド１６と接続端子２４との間に位置して、これらを絶縁している。
【００２２】
さらに具体的には、絶縁層２０は、電極パッド１６の上層面及び貫通孔１１の内面を覆う形にて形成され、少なくとも電極パッド１６と接続端子２４を接続するための接続孔２８を、貫通孔１１と基板１０の面内において異なる位置に具備してなるものであり、これら接続孔２８と貫通孔１１との間に絶縁壁部１３が配設されているのである。このように絶縁壁部１３は貫通孔１１の内面に沿って、該電極パッド１６の表面から突出する環状凸部を少なくとも有してなり、自身も貫通孔１１に沿う孔部を具備してなるものである。
【００２３】
このような絶縁壁部１３を備える絶縁層２０の孔内側には下地膜２２を介して上記接続端子２４が挿通されている。貫通孔１１内部に形成された接続端子２４は、該貫通孔１１から絶縁層２０の絶縁壁部１３を跨ぐ形にて接続孔２８において電極パッド１６と接続されている。なお、本実施の形態においては、貫通孔１１内面の基板１０と絶縁膜１２との境界付近において段差が形成されており、これにならって接続端子２４の孔との接触面には段差が形成されている。また、貫通孔１１の開口形状（孔軸断面形状）は丸形であるが、その他にも四角形等の多角形状のものを採用することも可能である。
【００２４】
電極パッド１６は、厚さ１００ÅであってＴｉからなる第１層１６ａ、厚さ約１０００ÅであってＴｉＮからなる第２層１６ｂ、厚さ約５０００ÅであってＡｌＣｕからなる第３層１６ｃ、及び厚さ約４００ÅであってＴｉＮからなる第４層（キャップ層）１６ｄを順に積層して形成されている。前述したように電極パッド１６の孔内面には絶縁壁部１３を具備した絶縁層２０が形成されており、一方、接続端子２４は、貫通孔１１から該絶縁壁部１３を跨いで接続孔２８を介して電極パッド１６と平面的に接続されている。すなわち、貫通孔１１内部に充填された接続端子２４は、電極パッド１６上の貫通孔１１に面する位置に選択的に形成された絶縁層２０の絶縁壁部１３上を覆うとともに、貫通孔１１の孔面とは異なる位置において、絶縁膜２０に形成された接続孔２８にも充填されて電極パッド１６と接続されている。なお、接続孔２８は電極パッド１６の第４層（キャップ層）１６ｄをも貫通する形にて第３層１６ｃにまで開口されている。
【００２５】
以上のような電極パッド１６と接続端子２４との接続に供する接続孔２８は、一つの電極パッド１６に対して多数形成することも可能で、この場合、電極パッド１６と接続端子２４との機械的接続強度が強固なものとなり、その接続安定性が向上することとなる。
【００２６】
また、接続端子２４上層には錫−銀からなるメッキ薄膜１９が形成され、該メッキ薄膜１９を介して異なる半導体装置本体部が積層接続される。なお、半導体装置本体部１においては、シリコン基板１０の貫通孔１１から接続端子２４が若干突出して形成され、その突出した部分が異なる半導体装置本体部の接続端子とメッキ薄膜を介して接続されることとなり、積層された各半導体装置本体部の層間にはアンダフィル２５が充填されている。
【００２７】
このような本実施の形態の半導体装置１００によると、貫通孔１１内部に挿通された接続端子２４により半導体装置本体部１の表裏間で導通をとることができ、この表面及び／又は裏面に別の半導体装置本体部を積層することが可能なため、半導体装置本体部１を三次元実装させることが可能となる。そして、貫通孔１１を電極パッド１６内部に設けたため、シリコン基板１０上の電極パッド１６が形成されていない領域に貫通孔を形成する場合に比して、省スペース化が可能となり、当該半導体装置の高機能化そして小型化を実現することが可能となり得る。
【００２８】
以下、図１に示した半導体装置１００の製造方法について、その一例を説明する。図２〜図６は、半導体装置１００を製造する一連の工程の、本発明に関連した工程を断面図にて示す工程図である。なお、本実施形態においては、シリコンウェハ等の半導体基板に対して各種処理を行う場合を例に挙げて説明するが、多数の半導体チップが形成されている状態の半導体基板そのものに対して処理を行うのではなく、個々の半導体チップに対して以下に示す処理を行っても良い。なお、半導体チップの場合には、一般的には直方体（立方体を含む）であるが、その形状は限定されず、円柱状（球状を含む）であってもよい。
【００２９】
まず、処理対象の半導体基板の構成について説明する。図２（ａ）において、図示しないトランジスタ、メモリ素子、その他の電子素子からなる集積回路が形成されたシリコン等からなる基板（シリコン基板）１０の表面には、絶縁膜１２が形成されている。この絶縁膜１２は、例えば基板１０の基本的な材料であるＳｉ（シリコン）の酸化膜（ＳｉＯ_２）で形成されている。
【００３０】
絶縁膜１２上には、例えば硼燐珪酸ガラス（以下、ＢＰＳＧという）からなる層間絶縁膜１４が形成されている。多層配線構造を有する半導体装置においては、例えば３層配線構造を有する場合、層間絶縁膜１４上に、次の層間絶縁膜１４ａ、更にその次の層間絶縁膜１４ｂが積層されることになる。つまりｎ層多層配線構造を有する場合には、ｎ層分の層間絶縁膜が積層されることとなる（図示せず）。それぞれの層間絶縁膜には、膜厚が５０００Å〜１００００Åのシリコン酸化膜や低誘電率膜が適用される。層間絶縁膜１４上には、図示しない箇所で基板１０に形成された集積回路と電気的に接続された電極としての電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄを順に積層して形成されている。
【００３１】
電極パッド１６は、例えばスパッタリングにより第１層１６ａ〜第４層１６ｄからなる積層構造を層間絶縁膜１４上の全面に形成し、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングすることにより形成される。なお、本実施形態では、電極パッド１６が上記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド１６がＡｌのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド１６は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
【００３２】
また、電極パッド１６は、基板１０に複数形成された半導体チップの面の少なくとも１辺（多くの場合、２辺又は４辺）に沿って並んで形成される。また、この電極パッド１６は、各半導体チップの面の辺に沿って形成される場合と、中央部に並んで形成される場合がある。なお、電極パッド１６の下方には電子回路が形成されていない。
【００３３】
また、層間絶縁膜１４上には、電極パッド１６を覆うように保護層としてのパッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ_２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成することができる。
【００３４】
次に、以上の構成の半導体基板に対して行う各工程を順次説明する。まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）を図２（ａ）に示したパッシベーション膜１８上の全面に塗布する。なお、このレジストは、電極パッド１６上を覆っているパッシベーション膜１８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００３５】
パッシベーション膜１８上にレジストを塗布した後、プリベークを行い、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行うことでレジストを所定形状にパターニングする。なお、レジストの形状は、電極パッド１６の開口形状に応じて設定され、具体的には径６０μｍの円形開口部を有するものである。このようなレジストのパターニング後、ポストベークを行い、図２（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１８の一部をエッチングして開口部Ｈ１を形成する。図２（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ１を形成した状態を示す断面図である。
【００３６】
なお、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。パッシベーション膜１８に形成される開口部Ｈ１の断面形状は、後述する工程で形成される電極パッド１６の開口形状に応じて設定され、その径は電極パッド１６に形成される開口の径より大きい径に設定される。
【００３７】
以上の工程が終了すると、開口部Ｈ１を形成したパッシベーション膜１８上のレジスト７１をマスクとして、ドライエッチングにより電極パッド１６、層間絶縁膜１４、及び絶縁膜１２を開口する。図２（ｃ）は、電極パッド１６、層間絶縁膜１４、及び絶縁膜１２を開口して開口部Ｈ２を形成した状態を示す断面図である。なお、ドライエッチングとしてはＲＩＥを用いることができる。
【００３８】
ここでは、電極パッド１６と層間絶縁膜１４及び絶縁膜１２を同一工程にて開口するものとしているが、例えば電極パッド１６を開口した後に、別工程で層間絶縁膜１４及び絶縁膜１２を開口するものとしても良い。つまり、上記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直すものとすることができる。さらに、電極パッド１６に形成された開口部Ｈ２を開口した後にレジストを剥離し、電極パッド１６の最表面のＴｉＮをマスクにして、層間絶縁膜１４及び絶縁膜１２をエッチングし、図２（ｃ）に示すように基板１０を露出せしめることも可能である。
【００３９】
以上のような工程により、図２（ｃ）に示すように基板１０の表面が露出される。この後、開口マスクとして使用してきたパッシベーション膜１８上に形成したレジストを、剥離液或いはアッシング等により剥離する。
【００４０】
なお、このように電極パッド１６を開口した後に、別工程で層間絶縁膜１４及び絶縁膜１２を開口するものとすれば、例えば図８に示したような半導体装置本体部３００を含む半導体装置３００を提供することができる。つまり、電極パッド１６に形成された貫通孔の孔径と、層間絶縁膜１４及び絶縁膜１２に形成された貫通孔の孔径が異なり、その結果、該電極パッド１６と層間絶縁膜１４との境界付近において、貫通孔１１の内面に段差が形成されることとなる。この場合、接続端子２４が貫通孔１１から抜ける等の不具合が生じ難くなり、接続状態の安定性を向上させることが可能となる。
【００４１】
次に、図３（ａ）に示すように、基板１０を穿孔するためのエッチング用ハードマスク２９を形成する。ハードマスク２９は、パッシベーション膜１８及び電極パッド１６の上層面、及び開口部Ｈ２の内面を覆う態様にて形成するものとし、例えばＳｉＯ_２等の絶縁材料を用いてＣＶＤ法等により形成することができる。このようにハードマスク２９を全面形成したのち、図３（ａ）に示すように、開口部Ｈ２の底においてハードマスク２９の開口部Ｈ５を形成し、基板１０の表面を開口部Ｈ２に露出させる。ここでは開口部Ｈ５に対応した開口を有するレジストを用いたエッチングにより、ハードマスク２９の穿孔を行った。なお、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。
【００４２】
そして、この開口部Ｈ５を備えるハードマスク２９を用いて、ドライエッチングにより、図３（ｂ）に示すように基板１０を穿孔する。なお、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることができる。図３（ｂ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。なお、ハードマスク２９の開口部Ｈ５は、基板穿孔時のオーバーエッチ（サイドエッチ）を考慮して、開口径３０μｍ〜５０μｍ（例えば３０μｍ）としている。
【００４３】
ここでは、パッシベーション膜１８及び電極パッド１６上、ならびに開口部Ｈ１，Ｈ２内面に形成されたハードマスク２９をレジストマスクとして基板１０を穿孔しているため、図３（ｂ）に示すように、基板１０に形成される孔部Ｈ３の径は、電極パッド１６に形成された開口部Ｈ２の径よりも小さいものとなる。その結果、開口部Ｈ１，Ｈ２、及び孔部Ｈ３を連通してなる貫通孔に、基板１０の一部が突出してなる段差部が形成されることとなる。
【００４４】
なお、ハードマスク２９の膜厚については、基板１０に対して７０μｍ程度の深さの孔を形成する場合には、例えば正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ_２Ｈ_６）_４：以下、ＴＥＯＳという）を原料として、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成したシリコン酸化膜、即ちＰＥ−ＴＥＯＳ法にて形成したシリコン酸化膜を２μｍ程度形成する必要がある。ハードマスク２９の形成方法としては、ＰＥ−ＴＥＯＳ法の他にも、オゾンとＴＥＯＳを用いて熱CVD法によりシリコン酸化膜ＳｉＯ_３を形成する、即ちＯ_３−ＴＥＯＳ法により、或いはＳｉＨ_４−Ｎ_２Ｏ系、ＳｉＨ_４−Ｏ_２系のプラズマ励起CVD法により形成することも可能である。また、基板穿孔工程により、ハードマスク２９も薄膜化され、該穿孔工程後には膜厚が１０００Å〜９０００Å程度に減少することとなる。つまり、本実施の形態では、ハードマスク２９の膜厚をオーバーエッチング量よりも大きな値となるように設定した。
【００４５】
ここで、通常用いられるフォトレジストマスクでは、ドライエッチングの耐性が乏しいため７０μｍ孔設に対して１０μｍ程度のレジストマスクが必要で、厚膜によりコストアップに繋がる上、プロセス的にもアスペクト比が大きくなり、非効率的である。しかしながら、上述のようなハードマスク２９によると、膜厚を薄くでき、コスト削減とともに効率的な製造プロセスを実現できる。
【００４６】
また、ハードマスク２９の開口部Ｈ５の開口形状としては、本実施の形態では円形を採用しているが、四角形等の多角形を採用でき、開口プロセスにはＰＦＣ系ドライエッチング、又はＢＨＦ系ウェットエッチングのいずれかが好適である。
【００４７】
以上の工程が終了すると、孔部Ｈ３よりも孔内側に突出して残されたハードマスク２９の突出部２９ａをエッチングにより除去する。すなわち電極パッド１６、層間絶縁膜１４、絶縁膜１２の開口部内壁に残されたハードマスク２９について、孔部Ｈ３よりも突出した突出部２９ａを選択的に除去し、図４（ａ）に示すように電極パッド１６、層間絶縁膜１４、絶縁膜１２の開口部内壁に薄膜の絶縁膜２９が残存するようにエッチングする。図４（ａ）は、電極パッド１６の上方並びに開口部Ｈ２の内壁に絶縁膜２０を残存させた状態を示す断面図である。このようなエッチングを行うことで、孔部Ｈ３の開口径よりも大きい開口径を有する形にて、電極パッド１６、層間絶縁膜１４、絶縁膜１２の開口部内壁に薄層絶縁膜２９を形成する（残存させる）ことが可能である。形成した基板貫通孔の開口径及び形成した電極孔の開口径に対応させる。例えば、薄層絶縁膜２９の電極パッド１６内に相当する部分の開口径は、基板貫通孔の開口径を３０μｍ、電極孔の開口径を６０μｍとしたとき、その間の値の４０μｍ〜５８μｍ（例えば５０μｍ）程度となる。
【００４８】
次に、突出部２９ａ除去用のレジストを除去した後、絶縁膜２９上及び孔部Ｈ３内に絶縁膜の被覆処理を行う。ここでは、ＰＥ−ＴＥＯＳ法にて、シリコン酸化膜を１μｍ程度形成するものとしており、その結果、図４（ｂ）に示すように、基板１０、絶縁膜１２，１４、電極パッド１６に連通した貫通孔１１内部に絶縁膜２０を形成することができる。
【００４９】
続いて、絶縁膜２０上にレジスト（図示省略）を塗布する。このレジストは、電極パッド１６の一部の上方を開口するために用いるものであり、このレジストを塗布した後、プリベークを行い、さらに所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１６の上方以外の部分並びに孔部Ｈ３及びその周辺部のみにレジストが残された形状、例えば孔部Ｈ３（周辺部を含む）を中心とした円環形状にレジストをパターニングする。
【００５０】
レジストのパターニングが終了すると、ポストベークを行った後、エッチングにより電極パッド１６の一部を覆う絶縁膜２０を除去することで、図５（ａ）に示すように電極パッド１６の開口周辺に絶縁壁部１３を残存させた状態で、該電極パッド１６の一部に接続孔を開口する。図５（ａ）は、電極パッド１６を覆う絶縁膜２０の一部を除去した状態を示す断面図である。図５（ａ）に示すように、電極パッド１６の開口周辺部を除いた領域には接続孔２８が形成され、電極パッド１６の一部が露出した状態となる。なお、この接続孔２８によって、後の工程で形成される接続端子（電極部）と電極パッド１６とを接続することができる。
【００５１】
以上の工程が終了すると、絶縁膜２０の表面、電極パッド１６の露出部、並びに貫通孔１１の内面及び底部に、バリア層及びシード層を含む下地膜２２を形成する工程が行われる。図５（ｂ）は、下地膜２２を形成した状態を示す断面図である。図５（ｂ）に示すように、下地膜２２は、絶縁壁部１３と接続孔２８内部を十分にカバーして、電極パッド１６上と絶縁膜２０上に連続的に形成される。
【００５２】
下地膜２２の形成が終了すると、接続端子を形成するためのレジストを塗布し、次に、電気化学プレーティング（ＥＣＰ）法を用いて、貫通孔１１の内部及び接続孔２８の内部を含む形にて下地膜２２上にメッキ処理を施して、貫通孔１１内部を銅で埋め込むとともに、絶縁壁部１３を跨いで接続孔２８内部にも銅を埋め込み、接続端子２４を形成する工程を行う。このようにして、貫通孔１１とは異なる領域の接続孔２８において、接続端子２４と電極パッド１６とが電気的に接続され、基板１０の表面側の外部電極となる接続端子２４が形成される。
【００５３】
この後、レジストを剥離し、バリア層及びシード層の不要部（図示省略）をエッチングにより除去することにより、図６（ｂ）に示すような状態が形成される。
【００５４】
以上の工程を経て製造された半導体装置本体部は、例えば接続端子２４が基板１０の裏面に露出するまで基板１０の裏面が研磨され、露出した接続端子２４と電気的に接続された電極が形成される。そして、基板１０の表面及び裏面に共に電極が形成された半導体装置本体部を積層し、又は、基板１０の表面及び裏面に共に電極が形成された半導体装置本体部を少なくとも１つ含んで積層して半導体装置本体部間を配線することにより高密度実装が可能な三次元実装型（スタックド型）の半導体装置が製造される。
【００５５】
なお、各半導体装置本体部を積層するには、上下に配置された半導体装置本体部の電極を、ハンダ等のロウ材によって電気的な導通を取りつつ、接合するようにしても良い。また、半導体装置本体部を接合するためだけの接着材を用いても良い。この接着剤は、液状又はゲル状の接着剤であってもよいし、シート状の接着シートであってもよい。接着剤は、エポキシ樹脂を主な材料とするものであってもよく、絶縁性のものであってもよい。
【００５６】
また、接着剤により半導体装置本体部同士を接合するだけではなく、電気的な導通を取る場合には、導電性物質を含んだ接着剤を用いても良い。この導電性物質は、例えば、ロウ材、ハンダ等の粒子で構成され、それらが接着材料中に分散している。こうすることで、被接続体同士の接合時に、その粒子が接合のロウとして働き、接合性をさらに著しく向上することができる。
【００５７】
接着剤は、導電粒子が分散された異方性導電接着剤（ＡＣＡ）、例えば異方性導電膜（ＡＣＦ）や異方性導電ペースト（ＡＣＰ）であってもよい。異方性導電接着剤は、バインダに導電粒子（フィラー）が分散されたもので、分散剤が添加される場合もある。異方性導電接着剤のバインダとして、熱硬化性の接着剤が使用されることが多い。その場合には、配線パターンと電極との間に、導電粒子が介在して両者間の電気的な接続が図られる。
【００５８】
また、電極間の電気的な接続には、Ａｕ−Ａｕ、Ａｕ−Ｓｎ、ハンダ等による金属接合を適用してもよい。例えば、電極にこれらの材料を設け、熱のみ、超音波振動のみ、又は超音波振動及び熱等を印加して両者を接合する。両者が接合されると、振動や熱によって電極に設けられた材料が拡散して金属接合が形成される。
【００５９】
以上のように積層されて形成される三次元実装型の半導体装置の最も下（又は最も上）に位置する半導体装置本体部の接続端子２４には、外部端子が接続される。この外部端子はハンダ又は金属等で形成することができるが、必ずしもこれらに制限される訳ではなく、導電性の部材で形成すればよい。また、ハンダボールは必ずしも必要ではなく、半導体装置本体部を基板上に実装して、半導体モジュールを構成してもよい。さらに、ハンダボールを形成せず、マザーボード実装時にマザーボード側に塗布されるハンダクリームを利用し、その溶融時の表面張力で電気的な接続をとってもよい。
【００６０】
以上説明したように、本実施形態による半導体装置の製造方法によれば、パッシベーション膜１８を開口し、引き続き電極パッド１６を開口して電極パッド１６に開口部Ｈ２を形成した後、パッシベーション膜１８の上面及び開口部内壁、さらには電極パッド１６、層間絶縁膜１４、絶縁膜１２の開口部内壁に形成され、その開口底部に自身の開口部Ｈ５を有してなるハードマスク２９をマスクとして基板１０を穿孔している。このため、基板１０から電極パッド１６に至る積層方向において貫通孔内面に段差部を形成することが可能となり、その貫通孔内部に形成する接続端子２４の抜け防止に寄与することが可能となる。
【００６１】
また、本実施形態によれば、半導体素子が形成されていない領域に配設された電極パッド１６に開口部Ｈ２（貫通孔１１）を穿孔して接続端子２４を形成しているため、電極パッド１６の形成位置とは異なる位置に接続端子２４を形成した場合に比べて、半導体装置の面積を有効に利用することができ、その結果として半導体装置の設計の自由度が向上する。ここで、接続端子２４を電極パッド１６の形成位置とは異なる位置に形成した場合には、接続端子２４の大きさが制限されることがあったが、本実施形態では接続端子２４の大きさを電極パッド１６と同程度の大きさにすることができるため、これにより他の半導体装置と接続される面積が大になり、その結果として半導体装置の信頼性・信頼性を向上させることができる。
【００６２】
さらに、電極パッド１６に対する穿孔と、基板１０に対する穿孔とを異なる工程で行うものとしたために、電極パッド１６及び基板１０に対して一工程で穿孔を行う場合に比して、より設計値に近い値の孔径を得ることが可能となる。すなわち、電極パッド１６及び基板１０に対して一工程で穿孔を行う場合は、マスクサイズに対して横方向にエッチングが大きく進行する惧れがあるが、上記のように２段階にて穿孔することで、横方向へのエッチングを抑制することができる。
【００６３】
なお、本実施形態では接続端子２４を構成する導電部材として銅を用いており、銅を充填させる際にＣｕダマシン法を採用することができる。すなわち、孔部Ｈ３に銅をＣＶＤ法や、電界メッキ法等により充填させ、ＣＭＰにより表面の不要な部分を研磨除去する方法により、接続端子２４を形成することができる。勿論、接続端子２４は銅以外のアルミニウム等を主体として構成することも可能である。
【００６４】
（第２の実施の形態）
次に、本発明の方法により製造される半導体装置の第２の実施の形態について説明する。図７は第２の実施の形態の半導体装置について、その要部を示す部分断面模式図であって、第１の実施の形態の図１に相当する図である。第２の実施の形態の半導体装置２００は、シリコン基板１０上に絶縁膜１２及び層間絶縁膜１４を介して電極パッド１６が積層された構成の半導体装置本体部１を複数積層してなるものであって、第１の実施の形態と大きく異なる点は、シリコン基板１０、絶縁膜１２、層間絶縁膜１４及び電極パッド１６を貫通する貫通孔１１が面一に形成されている点である。したがって、図１と同じ構成のものについては、該図１と同じ符号を付し説明を省略する。
【００６５】
各半導体装置本体部２は、シリコン基板１０と電極パッド１６の積層方向に面一で貫通する貫通孔１１を具備してなり、該貫通孔１１内部には導電部材からなる接続端子２４が挿通されている。このような本実施の形態の半導体装置２００によると、貫通孔１１の内面が面一で段差の生じない状態で形成されているため、当該貫通孔１１内面へのメッキ処理等が容易となり、段差がある場合に比して均一な薄膜を形成することが可能となる。
【００６６】
また、本実施の形態においても、貫通孔１１内部に挿通された接続端子２４により半導体装置本体部２の表裏間で導通をとることができ、この表面及び／又は裏面に別の半導体装置本体部を積層することが可能なため、半導体装置本体部２を三次元実装させることが可能となる。そして、貫通孔１１を電極パッド１６内部に設けたため、シリコン基板１０上の電極パッド１６が形成されていない領域に貫通孔を形成する場合に比して、省スペース化が可能となり、当該半導体装置の高機能化ないし小型化を実現することが可能となり得る。
【００６７】
なお、図７に示した半導体装置２００の製造方法については、図３に示したハードマスク２９の膜厚をオーバーエッチングの量と略一致させれば良い。これにより、各層の開口径が略同一となり、段差のない、若しくは段差の少ない貫通孔１１を形成することができる。なお、このような方法によっても若干の段差が生じた場合には、その段差の部分をエッチングにより除去するものとしても良い。
【００６８】
上記のような基板１０に対する穿孔工程を行った後は、図４（ｂ）に示すような絶縁膜２０、図５に示すような接続孔２８及び下地膜２２を形成し、接続端子２４を充填することで、貫通孔１１に段差のない半導体装置本体部２を得ることができる。
【００６９】
（第３の実施の形態）
図９は、本発明の製造方法により得られた半導体装置を具備する半導体デバイスの一実施形態たる回路基板の概略構成を示す斜視図である。図９に示すように、本実施の形態の半導体デバイス１０２は、上記半導体装置１００（２００，３００）が回路基板１０１上に搭載された構成を具備している。回路基板１０１には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０１には例えば銅等からなる配線パターンが所望の回路となるように形成されており、それらの配線パターンと半導体装置１００の配線パターンとが機械的に接続され、又は、上述した異方性導電膜を用いて電気的な導通がとられている。
【００７０】
また、上記実施形態の半導体装置１００（２００，３００）を具備した半導体デバイスを有する電子機器として、図１０にはノート型パーソナルコンピュータ２０１が示されている。図９に示した半導体デバイスは各電子機器の筐体内部に配置される。
【００７１】
また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【図面の簡単な説明】
【図１】本発明の製造方法を用いて得られる半導体装置について第１の実施の形態の概略構成を示す断面模式図。
【図２】図１の半導体装置の一製造工程を示す断面模式図。
【図３】図２に続く、半導体装置の一製造工程を示す断面模式図。
【図４】図３に続く、半導体装置の一製造工程を示す断面模式図。
【図５】図４に続く、半導体装置の一製造工程を示す断面模式図。
【図６】図５に続く、半導体装置の一製造工程を示す断面模式図。
【図７】本発明の製造方法を用いて得られる半導体装置について第２の実施の形態の概略構成を示す断面模式図。
【図８】半導体装置の一変形例について概略構成を示す断面模式図。
【図９】第３の実施の形態の半導体デバイスについて概略構成を示す斜視図。
【図１０】電子機器の一実施の形態について概略構成を示す斜視図。
【符号の説明】
１，２…半導体装置本体部、１０…シリコン基板（基板）、１１…貫通孔、１３…絶縁壁部（絶縁部材）、１６…電極パッド（電極）、１８…パッシベーション膜（絶縁膜）、２０…絶縁膜、２４…接続端子（導電部材）、１００，２００、３００…半導体装置、１０２…半導体デバイス、２０１…電子機器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device suitable for a three-dimensional mounting technique.
[0002]
[Prior art]
Currently, portable electronic devices such as mobile phones, notebook personal computers, and personal data assistance (PDA) have been downsized to reduce the size and weight of various electronic components such as semiconductor chips. In addition, the space for mounting the electronic components is extremely limited. For this reason, for example, in a semiconductor chip, the packaging method has been devised, and now ultra-small packaging called CSP (Chip Scale Package) has been devised. A semiconductor chip manufactured using this CSP technology can be mounted at a high density because the mounting area may be approximately the same as the area of the semiconductor chip.
[0003]
However, it is expected that the above electronic devices will be required to be further reduced in size and multifunction in the future, and it is necessary to further increase the mounting density of semiconductor chips. Under such a background, for example, a three-dimensional mounting technique disclosed in Patent Document 1 has been devised. This three-dimensional mounting technology is a technology for achieving high-density mounting of semiconductor chips by stacking semiconductor chips having similar functions or semiconductor chips having different functions and interconnecting the semiconductor chips.
[0004]
[Patent Document 1]
JP 2002-50738 A
[0005]
[Problems to be solved by the invention]
By the way, in the above-described three-dimensional mounting technology, a technology for wiring connection between semiconductor chips is extremely important. This is because, in order for a semiconductor device composed of a plurality of semiconductor chips to perform its intended function, it is a necessary condition that the wiring is made as designed, and the semiconductor device is made by strengthening the connection between the semiconductor chips. This is because it is necessary to ensure the reliability of the device.
[0006]
The semiconductor chip used in the three-dimensional mounting technology has, for example, electrodes formed on the front and back surfaces of the semiconductor substrate, and through holes that penetrate from the front surface to the back surface of the semiconductor substrate. It has an electrode structure in which electrodes are electrically connected. Then, when semiconductor chips having such an electrode structure are stacked, the electrodes formed on the back surface of one semiconductor chip are connected to the electrodes formed on the surface of another semiconductor chip, thereby wiring between the semiconductor chips. Connected.
[0007]
In such a semiconductor device, the connection state of the electrodes, that is, the electrical connection state, is an important factor for ensuring the reliability of the semiconductor device. For example, if an electrical connection failure occurs, an error occurs in the semiconductor device. Operation may occur. On the other hand, since many processes are required to form the above electrode structure, there is a problem that the manufacturing efficiency is poor. In addition, in the above electrode structure, it is essential to form a through hole. However, the degree of freedom in designing a semiconductor chip may be limited depending on the position where the through hole is formed. It is also necessary to have an electrode structure. Further, when forming the through hole, it is an important factor to realize a good electrical connection to provide a hole having a size as designed.
[0008]
The present invention has been made in view of the above circumstances, and is a method of manufacturing a highly reliable semiconductor device that ensures a good electrical connection state, and particularly reduces the number of steps when forming an electrode. Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device that can improve manufacturing efficiency, reduce manufacturing cost, and increase design flexibility.
[0009]
[Means for Solving the Problems]
In order to solve the above problems, a method of manufacturing a semiconductor device of the present invention includes a step of forming an electrode on a substrate, an electrode hole forming step of forming an electrode hole that opens to the substrate surface with respect to the electrode, A substrate hole forming step of forming a substrate hole communicating with the electrode hole substantially coaxially with the substrate; and a conductive member filling step of filling a conductive member into the electrode hole and the substrate hole. To do.
[0010]
According to such a method for manufacturing a semiconductor device, electrical conduction can be established between the front and back surfaces of the semiconductor device by the conductive member inserted through the through hole including the electrode hole and the substrate hole. Since another semiconductor device can be stacked on the semiconductor device, a three-dimensionally mounted semiconductor device can be provided. Further, since the through-hole is provided for the electrode, space can be saved as compared with the case where the through-hole is formed in a region where the electrode on the substrate is not formed, and the semiconductor device has a higher function or a smaller size. May be possible. In other words, a hole (through hole) is drilled at the electrode formation position where an electronic element is not formed on the lower side to form a conductive member that serves as a connection terminal outside the semiconductor device. Compared with the case where the member is formed (that is, when the through hole is not formed in the electrode), the area of the semiconductor device can be used more effectively, and as a result, the degree of freedom in designing the semiconductor device is improved. Further, when the through hole is formed at a position different from the electrode, the size of the conductive member may be limited due to the limitation of the mounting area on the substrate. Through holes can be formed, thereby increasing the connection area with another semiconductor device, and finally improving the reliability of the semiconductor device. Furthermore, since the perforation for the substrate and the perforation for the electrode are performed using different masks, the value closer to the design value is obtained compared to the case where the perforation is performed for the electrode and the substrate using the same mask. It becomes possible to obtain a hole diameter. That is, when perforating the electrode and the substrate in one step with the same mask, there is a possibility that the etching proceeds greatly in the lateral direction with respect to the mask size, but using a different mask as in the present invention. By drilling in two stages, the problem can be easily solved when etching in the lateral direction proceeds. Specifically, it is preferable to drill the substrate using a mask having a smaller opening than the electrode holes in the substrate drilling step.
[0011]
In the method for manufacturing a semiconductor device of the present invention, the substrate hole forming step includes a step of forming an insulating layer so as to cover the upper layer of the electrode from the inner surface of the electrode hole, and the inner side of the electrode hole with respect to the insulating layer. A step of forming an opening at a position corresponding to the substrate drilling scheduled portion, a step of forming the substrate hole in the substrate using the insulating layer as a mask,
Can be included.
[0012]
In addition, when a substrate is drilled, a commonly used photoresist mask has poor dry etching resistance, and therefore a resist mask of about 10 μm is required to provide a hole having a depth of 70 μm. In particular, the aspect ratio becomes large, which is inefficient. However, according to the insulating film as described above, the film thickness can be reduced to about several μm (for example, about 2 μm), and an efficient manufacturing process can be realized while reducing costs.
[0013]
After the substrate hole forming step, the method includes a step of partially removing the insulating layer using photolithography, and the photomask used in the step is larger than the hole diameter of the substrate hole and larger than the hole diameter of the electrode hole. What provided the small opening part can be used. As described above, in the substrate hole forming step, etching in the lateral direction may proceed slightly, and therefore the insulating layer as a mask may protrude toward the hole inner surface side from the substrate. Therefore, it is preferable to include a step of removing the protruding portion of the insulating layer using the photomask as described above.
[0014]
Here, the hole diameter of the electrode and the hole diameter of the substrate can be made substantially the same. In this case, the inner surface of the hole can be formed flush with each other, and post-processing, post-processing (for example, plating treatment, etc.), etc., on the inner surface of the hole can be performed uniformly. On the other hand, the hole diameter of the substrate hole D1 and the hole diameter of the electrode hole D2 may satisfy D1 <D2. In this case, a step is generated on the inner surface of the hole, and the adhesion to the hole of the conductive member formed inside is improved by the step.
[0015]
Furthermore, in the method for manufacturing a semiconductor device of the present invention, the conductive member filling step includes a connection hole that opens the insulating layer in a region different from the electrode hole in the substrate surface to expose the upper layer surface of the electrode. Conductive member filling in which a conductive member is filled in the electrode hole and the substrate hole and in the connection hole of the insulating layer in a form connected to the exposed electrode from the inside of the electrode hole and the substrate hole And a process.
[0016]
Furthermore, the method for manufacturing a semiconductor device according to the present invention may include a semiconductor device stacking step in which a plurality of semiconductor devices obtained by the above steps are used and each semiconductor device is stacked through the conductive member. . Such a process makes it possible to realize three-dimensional mounting of a highly reliable semiconductor device, and thus to provide an extremely small and highly reliable semiconductor device.
[0017]
In addition, as a hole shape of the through hole formed in the semiconductor device in the present invention, a polygon such as a quadrangle can be adopted in addition to a circle. It is also possible to realize a three-dimensional mounting by forming a plurality of through-holes for one electrode and inserting a conductive member into each through-hole. It is possible to improve the reliability of the machine.
[0018]
Here, the electrode is generally composed mainly of aluminum, but may be formed using copper or the like, and its shape varies depending on the design. For example, a square having a side of about 100 μm. You may have done. In addition, aluminum or copper can also be used for the conductive member filled in the through hole, and when the copper is filled, the Cu damascene method can be adopted. That is, the conductive member can be formed by a method in which copper is filled in the through hole by a CVD method, an electroplating method, or the like, and an unnecessary portion of the surface is removed by CMP. Thus, when copper is used as the conductive member for the connection terminal, a low resistance suitable for a high-speed device is realized, and a very advantageous semiconductor device can be obtained.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the present embodiment, in order to make each layer and each member recognizable on the drawings in each drawing, the scale is different for each layer and each member.
[0020]
(First embodiment)
FIG. 1 is a partial cross-sectional schematic view showing the main part of a first embodiment of a semiconductor device manufactured by the method of the present invention. The semiconductor device 100 comprises a thermal oxide film on a silicon substrate 10. Insulating film 12 and SiO ₂ The semiconductor device main body 1 having a configuration in which electrode pads 16 are laminated via an interlayer insulating film 14 made of is three-dimensionally mounted.
[0021]
Each semiconductor device main body 1 is formed by laminating an insulating film 12 having a thickness of about 4000 mm, an interlayer insulating film 14 having a thickness of about 10,000 mm, and an electrode pad 16 having a thickness of about 8000 mm on the silicon substrate 10. The silicon substrate 10, the insulating film 12, the interlayer insulating film 14, and the electrode pad 16 are provided with a through hole 11 that penetrates in the stacking direction, and a connection terminal 24 made of a conductive member is inserted into the through hole 11. Yes. Further, a passivation film 18 having a diameter larger than that of the through hole 11 of the electrode pad 16 is formed on the electrode pad 16. Furthermore, an insulating layer 20 is laminated on the electrode pad 16 and the passivation film 18, and the insulating layer 20 includes a connection hole 28 in a region where the passivation film 18 is not formed on the electrode pad 16, and a through hole. 11 is provided with an insulating wall 13 facing 11. The insulating layer 20 is formed extending from the electrode pad 16 to the inner surface of the through hole 11 and is located between the electrode pad 16 and the connection terminal 24 to insulate them.
[0022]
More specifically, the insulating layer 20 is formed so as to cover the upper layer surface of the electrode pad 16 and the inner surface of the through hole 11, and penetrates at least the connection hole 28 for connecting the electrode pad 16 and the connection terminal 24. The holes 11 and the substrate 10 are provided at different positions in the plane, and the insulating wall portion 13 is disposed between the connection holes 28 and the through holes 11. As described above, the insulating wall portion 13 has at least an annular convex portion protruding from the surface of the electrode pad 16 along the inner surface of the through hole 11, and the insulating wall portion 13 itself has a hole portion along the through hole 11. Is.
[0023]
The connection terminal 24 is inserted through the base film 22 inside the hole of the insulating layer 20 including the insulating wall 13. The connection terminal 24 formed inside the through hole 11 is connected to the electrode pad 16 at the connection hole 28 so as to straddle the insulating wall 13 of the insulating layer 20 from the through hole 11. In the present embodiment, a step is formed in the vicinity of the boundary between the substrate 10 and the insulating film 12 on the inner surface of the through hole 11, and accordingly, a step is formed on the contact surface with the hole of the connection terminal 24. Has been. Moreover, although the opening shape (hole axial cross-sectional shape) of the through-hole 11 is a round shape, it is also possible to employ | adopt polygonal shapes, such as a rectangle, in addition to this.
[0024]
The electrode pad 16 includes a first layer 16a having a thickness of 100 mm and made of Ti, a second layer 16b having a thickness of about 1000 mm and made of TiN, a third layer 16c having a thickness of about 5000 mm and made of AlCu, and A fourth layer (cap layer) 16d having a thickness of about 400 mm and made of TiN is sequentially laminated. As described above, the insulating layer 20 having the insulating wall portion 13 is formed on the inner surface of the hole of the electrode pad 16. On the other hand, the connection terminal 24 extends from the through hole 11 across the insulating wall portion 13. Is connected to the electrode pad 16 in a planar manner. That is, the connection terminal 24 filled in the through hole 11 covers the insulating wall portion 13 of the insulating layer 20 selectively formed at a position facing the through hole 11 on the electrode pad 16, and the through hole 11. The connection hole 28 formed in the insulating film 20 is also filled and connected to the electrode pad 16 at a position different from the hole surface. The connection hole 28 is opened to the third layer 16c so as to penetrate the fourth layer (cap layer) 16d of the electrode pad 16 as well.
[0025]
A large number of connection holes 28 for connection between the electrode pad 16 and the connection terminal 24 as described above can be formed with respect to one electrode pad 16. In this case, the machine between the electrode pad 16 and the connection terminal 24 can be formed. The connection strength becomes strong, and the connection stability is improved.
[0026]
A plating thin film 19 made of tin-silver is formed on the upper layer of the connection terminal 24, and different semiconductor device main body portions are laminated and connected through the plating thin film 19. In the semiconductor device main body 1, the connection terminals 24 are formed so as to slightly protrude from the through holes 11 of the silicon substrate 10, and the protruding portions are connected to the connection terminals of different semiconductor device main bodies via plated thin films. In other words, an underfill 25 is filled between the layers of the stacked semiconductor device main body portions.
[0027]
According to the semiconductor device 100 of the present embodiment as described above, electrical connection can be established between the front and back of the semiconductor device main body 1 by the connection terminal 24 inserted into the through hole 11, and the surface and / or the back surface can be separately provided. Since the semiconductor device main body portions can be stacked, the semiconductor device main body portion 1 can be three-dimensionally mounted. Since the through hole 11 is provided in the electrode pad 16, space can be saved as compared with the case where the through hole is formed in the region where the electrode pad 16 is not formed on the silicon substrate 10, and the semiconductor device It may be possible to achieve higher functionality and smaller size.
[0028]
Hereinafter, an example of the manufacturing method of the semiconductor device 100 shown in FIG. 1 will be described. 2 to 6 are process diagrams showing, in a cross-sectional view, processes related to the present invention in a series of processes for manufacturing the semiconductor device 100. In this embodiment, a case where various types of processing are performed on a semiconductor substrate such as a silicon wafer will be described as an example. However, processing is performed on the semiconductor substrate itself in a state where a large number of semiconductor chips are formed. Instead of performing it, the following processing may be performed on each semiconductor chip. In the case of a semiconductor chip, it is generally a rectangular parallelepiped (including a cube), but the shape is not limited, and may be a columnar shape (including a sphere).
[0029]
First, the configuration of the semiconductor substrate to be processed will be described. In FIG. 2A, an insulating film 12 is formed on the surface of a substrate (silicon substrate) 10 made of silicon or the like on which an integrated circuit including transistors, memory elements, and other electronic elements (not shown) is formed. For example, the insulating film 12 is an oxide film (SiO) of Si (silicon) which is a basic material of the substrate 10. ₂ ).
[0030]
On the insulating film 12, an interlayer insulating film 14 made of, for example, borophosphosilicate glass (hereinafter referred to as BPSG) is formed. In a semiconductor device having a multilayer wiring structure, for example, when it has a three-layer wiring structure, the next interlayer insulating film 14 a and the next interlayer insulating film 14 b are stacked on the interlayer insulating film 14. That is, in the case of an n-layer multilayer wiring structure, n layers of interlayer insulating films are stacked (not shown). For each interlayer insulating film, a silicon oxide film or a low dielectric constant film having a thickness of 5000 to 10,000 mm is applied. On the interlayer insulating film 14, an electrode pad 16 is formed as an electrode electrically connected to the integrated circuit formed on the substrate 10 at a location not shown. The electrode pad 16 includes a first layer 16a made of Ti (titanium), a second layer 16b made of TiN (titanium nitride), a third layer 16c made of AlCu (aluminum / copper), and a fourth layer made of TiN ( (Cap layer) 16d are sequentially laminated.
[0031]
The electrode pad 16 is formed, for example, by sputtering to form a laminated structure including the first layer 16a to the fourth layer 16d on the entire surface of the interlayer insulating film 14, and is patterned into a predetermined shape (for example, a circular shape) using a resist or the like. Is formed. In the present embodiment, the case where the electrode pad 16 is formed by the above-described laminated structure will be described as an example. However, the electrode pad 16 may be formed of only Al, but copper having a low electrical resistance. It is preferable to form using. Further, the electrode pad 16 is not limited to the above configuration, and may be appropriately changed according to required electrical characteristics, physical characteristics, and chemical characteristics.
[0032]
The electrode pads 16 are formed side by side along at least one side (in many cases, two sides or four sides) of the surface of the semiconductor chip formed on the substrate 10. In addition, the electrode pad 16 may be formed along the side of the surface of each semiconductor chip or may be formed side by side at the center. Note that no electronic circuit is formed below the electrode pad 16.
[0033]
Further, a passivation film 18 as a protective layer is formed on the interlayer insulating film 14 so as to cover the electrode pads 16. This passivation film 18 is made of SiO. ₂ (Silicon oxide), SiN (silicon nitride), polyimide resin, or the like.
[0034]
Next, each process performed on the semiconductor substrate having the above-described configuration will be sequentially described. First, a resist (not shown) is applied on the entire surface of the passivation film 18 shown in FIG. 2A by a method such as spin coating, dipping, or spray coating. This resist is used for opening the passivation film 18 covering the electrode pad 16, and may be any of a photoresist, an electron beam resist, and an X-ray resist, and is a positive type or a negative type. Any of these may be used.
[0035]
After a resist is applied on the passivation film 18, pre-baking is performed, and the resist is patterned into a predetermined shape by performing exposure processing and development processing using a mask on which a predetermined pattern is formed. The shape of the resist is set according to the opening shape of the electrode pad 16, and specifically has a circular opening having a diameter of 60 μm. After such resist patterning, post-baking is performed, and as shown in FIG. 2B, a part of the passivation film 18 covering the electrode pad 16 is etched to form an opening H1. FIG. 2B is a cross-sectional view showing a state in which the passivation film 18 is opened to form the opening H1.
[0036]
Note that dry etching is preferably applied to the etching. The dry etching may be reactive ion etching (RIE). Further, wet etching may be applied as etching. The cross-sectional shape of the opening H1 formed in the passivation film 18 is set according to the opening shape of the electrode pad 16 formed in a process described later, and the diameter thereof is larger than the diameter of the opening formed in the electrode pad 16. Set to
[0037]
When the above steps are completed, the electrode pad 16, the interlayer insulating film 14, and the insulating film 12 are opened by dry etching using the resist 71 on the passivation film 18 in which the opening H1 is formed as a mask. FIG. 2C is a cross-sectional view showing a state where the electrode pad 16, the interlayer insulating film 14, and the insulating film 12 are opened to form the opening H2. Note that RIE can be used as the dry etching.
[0038]
Here, the electrode pad 16 and the interlayer insulating film 14 and the insulating film 12 are opened in the same process. For example, after the electrode pad 16 is opened, the interlayer insulating film 14 and the insulating film 12 are opened in another process. It is good as a thing. That is, in the above process, the etching is repeated using the same resist mask. However, the resist can be re-patterned after each etching step. Further, after opening the opening H2 formed in the electrode pad 16, the resist is peeled off, and the interlayer insulating film 14 and the insulating film 12 are etched using TiN on the outermost surface of the electrode pad 16 as a mask. It is also possible to expose the substrate 10 as shown in FIG.
[0039]
Through the steps as described above, the surface of the substrate 10 is exposed as shown in FIG. Thereafter, the resist formed on the passivation film 18 that has been used as the opening mask is peeled off by a peeling solution or ashing.
[0040]
If the interlayer insulating film 14 and the insulating film 12 are opened in a separate process after the electrode pad 16 is opened in this way, the semiconductor device 300 including the semiconductor device main body 300 as shown in FIG. Can be provided. That is, the hole diameter of the through hole formed in the electrode pad 16 is different from the hole diameter of the through hole formed in the interlayer insulating film 14 and the insulating film 12, and as a result, near the boundary between the electrode pad 16 and the interlayer insulating film 14 Therefore, a step is formed on the inner surface of the through hole 11. In this case, problems such as the connection terminal 24 coming out of the through hole 11 are less likely to occur, and the stability of the connection state can be improved.
[0041]
Next, as shown in FIG. 3A, an etching hard mask 29 for punching the substrate 10 is formed. The hard mask 29 is formed so as to cover the upper surface of the passivation film 18 and the electrode pad 16 and the inner surface of the opening H2, for example, SiO 2 ₂ It can be formed by a CVD method or the like using an insulating material such as. After the hard mask 29 is formed on the entire surface in this way, as shown in FIG. 3A, the opening H5 of the hard mask 29 is formed at the bottom of the opening H2, and the surface of the substrate 10 is exposed to the opening H2. . Here, the hard mask 29 was perforated by etching using a resist having an opening corresponding to the opening H5. Note that dry etching is preferably applied to the etching. The dry etching may be reactive ion etching (RIE).
[0042]
Then, using the hard mask 29 having the opening H5, the substrate 10 is punched by dry etching as shown in FIG. Here, in addition to RIE, ICP (Inductively Coupled Plasma) can be used as dry etching. FIG. 3B is a cross-sectional view showing a state in which the hole 10 is formed by drilling the substrate 10. Note that the opening H5 of the hard mask 29 has an opening diameter of 30 μm to 50 μm (for example, 30 μm) in consideration of overetching (side etching) during substrate drilling.
[0043]
Here, since the substrate 10 is perforated by using the hard mask 29 formed on the passivation film 18 and the electrode pad 16 and on the inner surfaces of the openings H1 and H2 as a resist mask, as shown in FIG. The diameter of the hole H3 formed in the electrode 10 is smaller than the diameter of the opening H2 formed in the electrode pad 16. As a result, a stepped portion in which a part of the substrate 10 protrudes is formed in a through hole formed by communicating the openings H1 and H2 and the hole H3.
[0044]
Regarding the film thickness of the hard mask 29, when a hole having a depth of about 70 μm is formed in the substrate 10, for example, tetraethyl silicate (SitraOC). ₂ H ₆ ) ₄ : Hereinafter referred to as TEOS), a silicon oxide film formed by PECVD (Plasma Enhanced Chemical Vapor Deposition), that is, a silicon oxide film formed by PE-TEOS method, needs to be formed to a thickness of about 2 μm. As a method for forming the hard mask 29, in addition to the PE-TEOS method, the silicon oxide film SiO can be formed by thermal CVD using ozone and TEOS. ₃ That is, O ₃ -By TEOS method or SiH ₄ -N ₂ O-based, SiH ₄ -O ₂ It can also be formed by a plasma-enhanced CVD method. In addition, the hard mask 29 is also thinned by the substrate drilling process, and the film thickness is reduced to about 1000 to 9000 mm after the drilling process. That is, in the present embodiment, the film thickness of the hard mask 29 is set to a value larger than the overetching amount.
[0045]
Here, with a commonly used photoresist mask, resistance to dry etching is poor, so a resist mask of about 10 μm is required for a 70 μm hole, and a thick film leads to an increase in cost and a large aspect ratio in terms of process. Become inefficient. However, according to the hard mask 29 as described above, the film thickness can be reduced, and cost can be reduced and an efficient manufacturing process can be realized.
[0046]
In addition, as the opening shape of the opening H5 of the hard mask 29, a circular shape is adopted in this embodiment, but a polygon such as a quadrangle can be adopted, and PFC-based dry etching or BHF-based wet is used for the opening process. Either etching is preferred.
[0047]
When the above steps are completed, the protruding portion 29a of the hard mask 29 left protruding from the hole H3 to the inside of the hole is removed by etching. That is, for the hard mask 29 left on the inner wall of the opening of the electrode pad 16, the interlayer insulating film 14, and the insulating film 12, the protruding portion 29a protruding from the hole H3 is selectively removed, as shown in FIG. In this way, etching is performed so that the thin insulating film 29 remains on the inner walls of the openings of the electrode pad 16, the interlayer insulating film 14, and the insulating film 12. FIG. 4A is a cross-sectional view showing a state in which the insulating film 20 is left above the electrode pad 16 and on the inner wall of the opening H2. By performing such etching, the thin insulating film 29 is formed on the inner wall of the opening of the electrode pad 16, the interlayer insulating film 14, and the insulating film 12 so as to have an opening diameter larger than the opening diameter of the hole H3. It is possible to (remain). It corresponds to the opening diameter of the formed substrate through hole and the opening diameter of the formed electrode hole. For example, the opening diameter of the portion corresponding to the electrode pad 16 of the thin insulating film 29 is 40 μm to 58 μm (for example, a value between them when the opening diameter of the substrate through hole is 30 μm and the opening diameter of the electrode hole is 60 μm). 50 μm).
[0048]
Next, after removing the resist for removing the protruding portions 29a, the insulating film is coated on the insulating film 29 and in the hole H3. Here, a silicon oxide film is formed to a thickness of about 1 μm by PE-TEOS. As a result, as shown in FIG. 4B, the silicon oxide film communicated with the substrate 10, the insulating films 12 and 14, and the electrode pad 16. An insulating film 20 can be formed inside the through hole 11.
[0049]
Subsequently, a resist (not shown) is applied on the insulating film 20. This resist is used to open a part above the electrode pad 16, and after this resist is applied, pre-baking is performed, and exposure processing and development processing are performed using a mask on which a predetermined pattern is formed. The resist is patterned into a shape in which the resist is left only in the portion other than the upper portion of the electrode pad 16 and the hole H3 and its peripheral portion, for example, an annular shape centering on the hole H3 (including the peripheral portion). .
[0050]
When the resist patterning is completed, post-baking is performed, and then the insulating film 20 covering a part of the electrode pad 16 is removed by etching, so that insulation is provided around the opening of the electrode pad 16 as shown in FIG. A connection hole is opened in a part of the electrode pad 16 with the wall 13 remaining. FIG. 5A is a cross-sectional view showing a state where a part of the insulating film 20 covering the electrode pad 16 is removed. As shown in FIG. 5A, a connection hole 28 is formed in a region excluding the peripheral portion of the opening of the electrode pad 16, and a part of the electrode pad 16 is exposed. In addition, the connection hole (electrode part) and electrode pad 16 which are formed in a later process can be connected by the connection hole 28.
[0051]
When the above steps are completed, a step of forming a base film 22 including a barrier layer and a seed layer on the surface of the insulating film 20, the exposed portion of the electrode pad 16, and the inner surface and the bottom of the through hole 11 is performed. FIG. 5B is a cross-sectional view showing a state in which the base film 22 is formed. As shown in FIG. 5B, the base film 22 is formed continuously on the electrode pad 16 and the insulating film 20 so as to sufficiently cover the inside of the insulating wall portion 13 and the connection hole 28.
[0052]
When the formation of the base film 22 is completed, a resist for forming a connection terminal is applied, and then the shape including the inside of the through hole 11 and the inside of the connection hole 28 is formed using an electrochemical plating (ECP) method. Then, the base film 22 is plated to fill the inside of the through-hole 11 with copper, and also fills the inside of the connection hole 28 across the insulating wall 13 to form the connection terminal 24. In this manner, the connection terminal 24 and the electrode pad 16 are electrically connected to each other in the connection hole 28 in a region different from the through hole 11, and the connection terminal 24 serving as the external electrode on the surface side of the substrate 10 is formed. .
[0053]
Thereafter, the resist is peeled off, and unnecessary portions (not shown) of the barrier layer and the seed layer are removed by etching, whereby a state as shown in FIG. 6B is formed.
[0054]
In the semiconductor device main body manufactured through the above steps, for example, the back surface of the substrate 10 is polished until the connection terminals 24 are exposed on the back surface of the substrate 10, thereby forming electrodes electrically connected to the exposed connection terminals 24. Is done. Then, a semiconductor device main body portion in which electrodes are formed on both the front surface and the back surface of the substrate 10 is laminated, or a semiconductor device main body portion in which electrodes are formed on both the front surface and the back surface of the substrate 10 is laminated. Thus, a three-dimensional mounting type (stacked type) semiconductor device capable of high-density mounting is manufactured by wiring between the semiconductor device main body portions.
[0055]
In order to stack the semiconductor device main body portions, the electrodes of the semiconductor device main body portions arranged above and below may be joined while being electrically connected by a brazing material such as solder. Moreover, you may use the adhesive material only for joining a semiconductor device main-body part. The adhesive may be a liquid or gel adhesive, or a sheet-like adhesive sheet. The adhesive may be mainly composed of an epoxy resin or may be insulating.
[0056]
Further, in addition to bonding the semiconductor device main body portions with an adhesive, an adhesive containing a conductive substance may be used in order to obtain electrical continuity. The conductive substance is composed of particles such as brazing material and solder, for example, and these are dispersed in the adhesive material. By doing so, the particles can act as a bonding wax when bonding the objects to be connected, so that the bonding property can be remarkably improved.
[0057]
The adhesive may be an anisotropic conductive adhesive (ACA) in which conductive particles are dispersed, for example, an anisotropic conductive film (ACF) or an anisotropic conductive paste (ACP). An anisotropic conductive adhesive is a binder in which conductive particles (fillers) are dispersed, and a dispersant may be added. As the binder for the anisotropic conductive adhesive, a thermosetting adhesive is often used. In that case, conductive particles are interposed between the wiring pattern and the electrode, and electrical connection between them is achieved.
[0058]
For electrical connection between the electrodes, metal bonding using Au—Au, Au—Sn, solder, or the like may be applied. For example, these materials are provided on the electrode, and only heat, only ultrasonic vibration, or ultrasonic vibration and heat are applied to join the two. When both are bonded, the material provided on the electrode is diffused by vibration or heat to form a metal bond.
[0059]
An external terminal is connected to the connection terminal 24 of the semiconductor device main body located at the bottom (or the top) of the three-dimensionally mounted semiconductor device formed by stacking as described above. The external terminals can be formed of solder or metal, but are not necessarily limited to these, and may be formed of a conductive member. Further, the solder ball is not necessarily required, and the semiconductor module may be configured by mounting the semiconductor device body on the substrate. Furthermore, without forming a solder ball, a solder cream applied to the mother board side when the mother board is mounted may be used to make an electrical connection with the surface tension at the time of melting.
[0060]
As described above, according to the method of manufacturing the semiconductor device according to the present embodiment, the passivation film 18 is opened, the electrode pad 16 is subsequently opened, and the opening H 2 is formed in the electrode pad 16. The substrate 10 is formed using a hard mask 29 formed on the upper surface and the inner wall of the opening, as well as the inner walls of the electrode pad 16, the interlayer insulating film 14, and the insulating film 12 and having its own opening H5 at the bottom of the opening. Perforated. For this reason, it is possible to form a stepped portion on the inner surface of the through hole in the stacking direction from the substrate 10 to the electrode pad 16, thereby contributing to prevention of the connection terminal 24 formed inside the through hole from coming off.
[0061]
In addition, according to the present embodiment, the connection terminal 24 is formed by drilling the opening H2 (through hole 11) in the electrode pad 16 disposed in the region where the semiconductor element is not formed. Compared with the case where the connection terminal 24 is formed at a position different from the position where the 16 is formed, the area of the semiconductor device can be used more effectively. As a result, the degree of freedom in designing the semiconductor device is improved. Here, when the connection terminal 24 is formed at a position different from the position where the electrode pad 16 is formed, the size of the connection terminal 24 may be limited. However, in this embodiment, the size of the connection terminal 24 is limited. Can be made as large as the electrode pad 16, thereby increasing the area connected to another semiconductor device, and as a result, the reliability and reliability of the semiconductor device can be improved. .
[0062]
Furthermore, since the perforation for the electrode pad 16 and the perforation for the substrate 10 are performed in different steps, the design value is closer to the design value than when the perforation is performed for the electrode pad 16 and the substrate 10 in one step. It becomes possible to obtain a pore diameter of a value. That is, in the case where the drilling is performed on the electrode pad 16 and the substrate 10 in one step, the etching may progress greatly in the lateral direction with respect to the mask size, but the drilling is performed in two stages as described above. Thus, etching in the lateral direction can be suppressed.
[0063]
In this embodiment, copper is used as the conductive member constituting the connection terminal 24, and a Cu damascene method can be employed when filling copper. That is, the connection terminal 24 can be formed by a method in which copper is filled in the hole H3 by a CVD method, an electroplating method, or the like, and an unnecessary portion of the surface is removed by CMP. Of course, the connection terminal 24 can be mainly composed of aluminum other than copper.
[0064]
(Second Embodiment)
Next, a second embodiment of a semiconductor device manufactured by the method of the present invention will be described. FIG. 7 is a partial cross-sectional schematic view showing the main part of the semiconductor device of the second embodiment, which corresponds to FIG. 1 of the first embodiment. A semiconductor device 200 according to the second embodiment is formed by laminating a plurality of semiconductor device main bodies 1 having a configuration in which electrode pads 16 are laminated on a silicon substrate 10 with an insulating film 12 and an interlayer insulating film 14 interposed therebetween. Thus, the main difference from the first embodiment is that the through-hole 11 that penetrates the silicon substrate 10, the insulating film 12, the interlayer insulating film 14, and the electrode pad 16 is formed flush. Therefore, the same components as those in FIG. 1 are denoted by the same reference numerals as those in FIG.
[0065]
Each semiconductor device body 2 includes a through hole 11 that penetrates the silicon substrate 10 and the electrode pad 16 in the same direction, and a connection terminal 24 made of a conductive member is inserted into the through hole 11. ing. According to the semiconductor device 200 of the present embodiment, since the inner surface of the through hole 11 is flush and does not generate a step, the plating process on the inner surface of the through hole 11 is facilitated, and the step It is possible to form a uniform thin film as compared with the case where there is.
[0066]
Also in the present embodiment, conduction can be established between the front and back of the semiconductor device main body 2 by the connection terminals 24 inserted into the through holes 11, and another semiconductor device main body on the front surface and / or back surface. Therefore, the semiconductor device body 2 can be three-dimensionally mounted. Since the through hole 11 is provided in the electrode pad 16, space can be saved as compared with the case where the through hole is formed in the region where the electrode pad 16 is not formed on the silicon substrate 10, and the semiconductor device It may be possible to achieve higher functionality or smaller size.
[0067]
For the method of manufacturing the semiconductor device 200 shown in FIG. 7, the film thickness of the hard mask 29 shown in FIG. Thereby, the opening diameter of each layer becomes substantially the same, and the through hole 11 having no step or few steps can be formed. In addition, when a slight level difference is generated even by such a method, the level difference part may be removed by etching.
[0068]
After performing the drilling process on the substrate 10 as described above, the insulating film 20 as shown in FIG. 4B, the connection hole 28 and the base film 22 as shown in FIG. By doing so, the semiconductor device main body 2 having no step in the through hole 11 can be obtained.
[0069]
(Third embodiment)
FIG. 9 is a perspective view showing a schematic configuration of a circuit board as an embodiment of a semiconductor device including a semiconductor device obtained by the manufacturing method of the present invention. As shown in FIG. 9, the semiconductor device 102 of the present embodiment has a configuration in which the semiconductor device 100 (200, 300) is mounted on a circuit board 101. As the circuit board 101, an organic substrate such as a glass epoxy substrate is generally used. For example, a wiring pattern made of copper or the like is formed on the circuit board 101 so as to form a desired circuit, and the wiring pattern and the wiring pattern of the semiconductor device 100 are mechanically connected or the above-described anisotropic Electrical conductivity is obtained using a conductive conductive film.
[0070]
Further, FIG. 10 shows a notebook personal computer 201 as an electronic apparatus having a semiconductor device including the semiconductor device 100 (200, 300) of the above embodiment. The semiconductor device shown in FIG. 9 is disposed inside the casing of each electronic device.
[0071]
Further, the electronic device is not limited to the above notebook computer and mobile phone, and can be applied to various electronic devices. For example, LCD projectors, multimedia-compatible personal computers (PCs) and engineering workstations (EWS), pagers, word processors, TVs, viewfinder type or monitor direct view type video tape recorders, electronic notebooks, electronic desk calculators, car navigation systems The present invention can be applied to electronic devices such as a device, a POS terminal, and a device provided with a touch panel.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view showing a schematic configuration of a first embodiment of a semiconductor device obtained by using the manufacturing method of the present invention.
2 is a schematic cross-sectional view showing one manufacturing process of the semiconductor device of FIG. 1;
3 is a schematic cross-sectional view showing one manufacturing process of the semiconductor device, following FIG. 2;
FIG. 4 is a schematic cross-sectional view showing one manufacturing process of the semiconductor device, following FIG. 3;
FIG. 5 is a schematic cross-sectional view showing one manufacturing process of the semiconductor device, following FIG. 4;
6 is a schematic cross-sectional view showing one manufacturing process of the semiconductor device, following FIG. 5;
FIG. 7 is a schematic cross-sectional view showing a schematic configuration of a second embodiment of a semiconductor device obtained by using the manufacturing method of the present invention.
FIG. 8 is a schematic cross-sectional view illustrating a schematic configuration of a modified example of a semiconductor device.
FIG. 9 is a perspective view showing a schematic configuration of a semiconductor device according to a third embodiment.
FIG. 10 is a perspective view showing a schematic configuration of an embodiment of an electronic device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1, 2 ... Semiconductor device main-body part, 10 ... Silicon substrate (board | substrate), 11 ... Through-hole, 13 ... Insulating wall part (insulating member), 16 ... Electrode pad (electrode), 18 ... Passivation film (insulating film), 20 ... Insulating film, 24 ... Connection terminal (conductive member), 100, 200, 300 ... Semiconductor device, 102 ... Semiconductor device, 201 ... Electronic equipment

Claims

Forming an electrode on the substrate;
An electrode hole forming step for forming an electrode hole that opens to the substrate surface using an electrode hole forming mask for the electrode;
A substrate hole forming step for forming a substrate hole communicating with the electrode hole substantially coaxially with the substrate using a substrate hole forming mask;
A conductive member filling step of filling the electrode hole and the substrate hole with a conductive member ,
The substrate hole forming step includes a step of forming an insulating layer so as to cover the upper layer of the electrode from the inner surface of the electrode hole, and corresponds to a substrate drilling scheduled portion on the inner surface side of the electrode hole with respect to the insulating layer. A method of manufacturing a semiconductor device, comprising: forming an opening at a position; and forming the substrate hole in the substrate using the insulating layer as a mask .

2. The method of manufacturing a semiconductor device according to claim 1, wherein the electrode hole forming mask and the substrate hole forming mask have different opening diameters.

After the substrate hole forming step, the method includes a step of removing the insulating layer using photolithography, and as a photomask used in the step, an opening larger than the hole diameter of the substrate hole and smaller than the hole diameter of the electrode hole The method for manufacturing a semiconductor device according to claim 1 , wherein the semiconductor device is used.

Manufacturing method of the pore size D1, and pore diameter D2 of the electrode holes of the substrate hole is, the semiconductor device according to any one of claims 1 to 3 and satisfies the D1 <D2.

The conductive member filling step includes
In the substrate surface, a connection hole forming step of exposing the upper layer surface of the electrode by opening the insulating layer in a region different from the electrode hole;
A conductive member filling step of filling a conductive member into the electrode hole and the substrate hole, and in the connection hole of the insulating layer in a form connected to the exposed electrode from the inside of the electrode hole and the substrate hole;
The method of manufacturing a semiconductor device according to claim 3 , comprising:

Using a plurality of semiconductor devices obtained by the production method according to any one of claims 1 to 5, the semiconductor devices semiconductor, characterized in that it comprises a semiconductor device stacking step of stacking via the conductive member Device manufacturing method.