JP4129643B2 - 半導体装置の製造方法 - Google Patents

Description

［技術分野］
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
［背景技術］
３次元的実装形態の半導体装置が開発されている。また、３次元的実装を可能にするため、半導体チップに貫通電極を形成することが知られている。貫通電極の先端部を、酸化し難い材料で形成すれば電気的な接続性が向上するが、先端部のみを他の部分とは別の材料で形成することは難しかった。また、酸化し難い材料は高価なので、貫通電極の全体をそのような材料で形成することは現実的でない。
［発明の開示］
本発明は、従来の問題点を解決するものであり、その目的は、貫通電極の材料選択の余地を拡げることにある。
（１）本発明に係る半導体装置の製造方法は、（ａ）集積回路が形成された半導体基板に第１の面から凹部を形成し、
（ｂ）前記凹部の内面に絶縁層を設け、
（ｃ）前記絶縁層の内側に第１の導電部を設け、
（ｄ）前記絶縁層の内側であって前記第１の導電部上に、前記第１の導電部とは異なる材料で第２の導電部を形成し、
（ｅ）前記半導体基板の前記第１の面とは反対側の第２の面から前記第１の導電部を露出させることを含む。本発明によれば、露出する第１の導電部を、第２の導電部とは異なる材料で形成する。したがって、露出することによる影響やコスト等に鑑みて、第１及び第２の導電部の材料を選択することができる。
（２）この半導体装置の製造方法において、
前記（ｅ）工程は、前記半導体基板の前記第２の面を研磨することを含んでもよい。
（３）この半導体装置の製造方法において、
前記（ｅ）工程で、前記第１の導電部が突出するように、前記第２の面をエッチングしてもよい。
（４）この半導体装置の製造方法において、
前記第１の導電部は、前記第２の導電部よりも酸化し難くてもよい。
（５）この半導体装置の製造方法において、
前記第１の導電部をＡｕで形成し、前記第２の導電部の少なくとも中心部をＣｕで形成してもよい。
（６）この半導体装置の製造方法において、
前記（ｃ）工程で、前記第１の導電部を形成するための材料を、インクジェット方式で前記凹部に充填してもよい。
（７）この半導体装置の製造方法において、
前記半導体基板は、半導体ウエハであり、複数の前記集積回路が形成され、それぞれの前記集積回路に対応して前記凹部を形成し、
前記半導体基板を切断することをさらに含んでもよい。
（８）この半導体装置の製造方法において、
前記半導体基板を切断する工程は、
前記第１の面に、前記半導体基板の切断ラインに沿った溝を形成すること、及び、
前記溝がスリットとなるように、前記第２の面から前記溝の底部を除去すること、
を含んでもよい。
（９）この半導体装置の製造方法において、
前記溝を切削によって形成してもよい。
（１０）この半導体装置の製造方法において、
前記溝をエッチングによって形成してもよい。
（１１）この半導体装置の製造方法において、
前記（ａ）工程で、前記溝を前記凹部と同じプロセスで形成してもよい。
（１２）この半導体装置の製造方法において、
前記溝を、前記凹部よりも深く形成し、
前記半導体基板の前記第２の面の研磨によって、前記溝の底部を除去してもよい。
（１３）この半導体装置の製造方法において、
前記（ｂ）工程で、前記絶縁層を前記溝内にも設けてもよい。
（１４）この半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ_１）前記半導体基板に対するエッチング量が前記絶縁層に対するエッチング量よりも多くなる性質の第１のエッチャントによって、前記半導体基板の前記第２の面をエッチングし、前記絶縁層にて覆われた状態で前記第１の導電部を突出させること、及び、
（ｅ_２）前記第１の導電部に残留物を形成することなく少なくとも前記絶縁層をエッチングする性質の第２のエッチャントによって、前記絶縁層のうち少なくとも前記凹部の前記底面に形成された部分をエッチングして前記第１の導電部を露出させること、
を含み、
前記（ｅ_１）工程で、前記溝の底部に形成された前記絶縁層を、前記第２の面から突出させ、
前記（ｅ_２）工程で、前記第２のエッチャントによって、前記溝の底部に形成された前記絶縁層をエッチングして除去してもよい。
（１５）この半導体装置の製造方法において、
前記溝の底部を除去する工程を、前記溝内に、前記半導体基板の材料が露出した状態で行ってもよい。
（１６）この半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ_１）前記半導体基板に対するエッチング量が前記絶縁層に対するエッチング量よりも多くなる性質の第１のエッチャントによって、前記半導体基板の前記第２の面をエッチングし、前記絶縁層にて覆われた状態で前記第１の導電部を突出させること、及び、
（ｅ_２）前記第１の導電部に残留物を形成することなく少なくとも前記絶縁層をエッチングする性質の第２のエッチャントによって、前記絶縁層のうち少なくとも前記凹部の前記底面に形成された部分をエッチングして前記第１の導電部を露出させること、
を含み、
前記（ｅ_１）工程で、前記第１のエッチャントによって、前記半導体基板の一部から構成されてなる前記溝の底部をエッチングして除去してもよい。
（１７）この半導体装置の製造方法において、
前記半導体基板を切断する工程を、切断された複数の半導体チップが脱落しないように、前記半導体基板の前記第１の面を保持板に貼り付けて行ってもよい。
（１８）この半導体装置の製造方法において、
前記溝を、前記複数の集積回路を有する複数の半導体チップを区画する領域のみに形成してもよい。
（１９）本発明に係る半導体装置の製造方法は、上記方法により製造された複数の半導体装置を積層し、前記導電部を通して電気的接続を図ることを含む。
（２０）本発明に係る半導体装置は、上記方法によって製造されてなる。
（２１）本発明に係る半導体装置は、集積回路に電気的に接続された電極を第１の面に有し、貫通穴が形成されてなる半導体基板と、
前記貫通穴の内面に設けられた絶縁層と、
前記絶縁層の内側に、前記半導体基板の厚み方向に積層された第１及び第２の導電部と、
を有し、
前記第１及び第２の導電部は、異なる材料で形成され、
前記第１の導電部は、前記半導体基板の前記第１の面とは反対側の第２の面から露出してなる。本発明によれば、露出する第１の導電部が、第２の導電部とは異なる材料で形成されている。したがって、露出することによる影響やコスト等に鑑みて、第１及び第２の導電部の材料を選択することができる。
（２２）この半導体装置において、
前記第１の導電部は、前記第２の面から突出していてもよい。
（２３）この半導体装置において、
前記第１の導電部は、前記第２の導電部よりも酸化し難くてもよい。
（２４）この半導体装置において、
前記第１の導電部はＡｕで形成され、前記第２の導電部の少なくとも中心部はＣｕで形成されていてもよい。
（２５）本発明に係る半導体装置は、上記複数の半導体装置を有し、
前記複数の半導体は、積層されて前記導電部を通して電気的接続が図られてなる。
（２６）本発明に係る回路基板は、上記半導体装置が実装されてなる。
（２７）本発明に係る電子機器は、上記半導体装置を有する。
［発明を実施するための最良の形態］
以下、本発明の実施の形態を、図面を参照して説明する。
（第１の実施の形態）
図１Ａ〜図４Ｂは、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、半導体基板１０を使用する。図１Ａに示す半導体基板１０は、半導体ウエハであるが半導体チップであってもよい。半導体基板１０には、少なくとも１つの（半導体ウエハには複数の、半導体チップには１つの）集積回路（例えばトランジスタやメモリを有する回路）１２が形成されている。半導体基板１０には、複数の電極（例えばパッド）１４が形成されている。各電極１４は、集積回路１２に電気的に接続されている。各電極１４は、アルミニウムで形成されていてもよい。電極１４の表面の形状は特に限定されないが矩形であることが多い。半導体基板１０が半導体ウエハである場合、複数の半導体チップとなる各領域に、２つ以上（１グループ）の電極１４が形成される。
半導体基板１０には、１層又はそれ以上の層のパッシベーション膜１６，１８が形成されている。パッシベーション膜１６，１８は、例えば、ＳｉＯ_２、ＳｉＮ、ポリイミド樹脂などで形成することができる。図１Ａに示す例では、パッシベーション膜１６上に、電極１４と、集積回路１２と電極１４を接続する配線（図示せず）とが形成されている。また、他のパッシベーション膜１８が電極１４の表面の少なくとも一部を避けて形成されている。パッシベーション膜１８は、電極１４の表面を覆って形成した後、その一部をエッチングして電極１４の一部を露出させてもよい。エッチングにはドライエッチング及びウェットエッチングのいずれを適用してもよい。パッシベーション膜１８のエッチングのときに、電極１４の表面がエッチングされてもよい。
本実施の形態では、半導体基板１０に、その第１の面２０から凹部２２（図１Ｃ参照）を形成する。第１の面２０は、電極１４が形成された側の面である。凹部２２は、集積回路１２の素子及び配線を避けて形成する。図１Ｂに示すように、電極１４に貫通穴２４を形成してもよい。貫通穴２４の形成には、エッチング（ドライエッチング又はウェットエッチング）を適用してもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。電極１４の下にパッシベーション膜１６が形成されている場合、これにも貫通穴２６（図１Ｃ参照）を形成する。電極１４のエッチングがパッシベーション膜１６で止まる場合、貫通穴２６の形成には、電極１４のエッチングに使用したエッチャントを別のエッチャントに換えてもよい。その場合、再び、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成してもよい。
図１Ｃに示すように、貫通穴２４（及び貫通穴２６）と連通するように、半導体基板１０に凹部２２を形成する。貫通穴２４（及び貫通穴２６）と凹部２２を合わせて、凹部ということもできる。凹部２２の形成にも、エッチング（ドライエッチング又はウェットエッチング）を適用することができる。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。あるいは、凹部２２の形成に、レーザ（例えばＣＯ_２レーザ、ＹＡＧレーザ等）を使用してもよい。レーザは、貫通穴２４，２６の形成に適用してもよい。一種類のエッチャント又はレーザによって、凹部２２及び貫通穴２４，２６の形成を連続して行ってもよい。
図２Ａに示すように、凹部２２の内面に絶縁層２８を形成する。絶縁層２８は、酸化膜であってもよい。例えば、半導体基板１０の基材がＳｉである場合、絶縁層２８はＳｉＯ_２であってもよいしＳｉＮであってもよい。絶縁層２８は、凹部２２の内壁面に形成する。絶縁層２８は、凹部２２の底面に形成してもよい。ただし、絶縁層２８は、凹部２２を埋め込まないように形成する。すなわち、絶縁層２８によって凹部を形成する。絶縁層２８は、パッシベーション膜１６の貫通穴２６の内壁面に形成してもよい。絶縁層２８は、パッシベーション膜１８上に形成してもよい。
絶縁層２８は、電極１４の貫通穴２４の内壁面に形成してもよい。絶縁層２８は、電極１４の一部（例えばその上面）を避けて形成する。電極１４の表面全体を覆って絶縁層２８を形成し、その一部をエッチング（ドライエッチング又はウェットエッチング）して、電極１４の一部を露出させてもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。
図２Ｂに示すように、絶縁層２８の内側に第１の導電部３０を設ける。第１の導電部３０は、例えばＡｕで形成する。第１の導電部３０は、後述する第２の導電部３２よりも酸化しにくい材料であってもよい。第１の導電部３０は、凹部２２（または絶縁層２８で形成される凹部）の底部に設けるだけでもよい。第１の導電部３０は、その材料（例えば第１の導電部３０を構成する材料を含有する溶剤）をインクジェット方式によって凹部２２に充填することで形成してもよい。凹部２２の内面と第１の導電部３０との間には絶縁層２８が介在するので、両者の電気的な接続が遮断される。
次に、絶縁層２８の内側であって第１の導電部３０上に第２の導電部３２（図３Ａ参照）を設ける。第１及び第２の導電部３０，３２は、電気的に接続されており、密着していてもよい。第２の導電部３２は、第１の導電部３０とは異なる材料（例えばＣｕ又はＷなど）で形成する。図２Ｃに示すように、第２の導電部３２の外層部３３を形成した後に、図３Ａに示すように、その中心部３４を形成してもよい。中心部３４は、Ｃｕ，Ｗ，ドープドポリシリコン（例えば低温ポリシリコン）のいずれかで形成することができる。外層部３３は、少なくともバリア層を含んでもよい。バリア層は、中心部３４又は次に説明するシード層の材料が、半導体基板１０（例えばＳｉ）に拡散することを防止するものである。バリア層は、中心部３４とは異なる材料（例えばＴｉＷ、ＴｉＮ、ＴａＮ）で形成してもよい。中心部３４を電解メッキで形成する場合、外層部３３は、シード層を含んでもよい。シード層は、バリア層を形成した後に形成する。シード層は、中心部３４と同じ材料（例えばＣｕ）で形成する。なお、第２の導電部３２（少なくともその中心部３４）は、無電解メッキやインクジェット方式によって形成してもよい。
なお、第１の導電部３０は、上述したように絶縁層２８を形成した後であって外層部３３を形成する前に形成してもよいが、絶縁層２８と外層部３３を形成し（図１６Ａ参照）、その後、第１の導電部３０を形成してもよい（図１６Ｂ参照）。
図２Ｃ及び図３Ａに示すように、外層部３３をパッシベーション膜１８上にも形成した場合、図３Ｂに示すように、外層部３３のパッシベーション膜１８上の部分をエッチングする。外層部３３を形成した後、中心部３４を形成することで、第２の導電部３２を設けることができる。第２の導電部３２の一部は、半導体基板１０の凹部２２内に位置する。凹部２２の内面と第２の導電部３２との間には絶縁層２８が介在するので、両者の電気的な接続が遮断される。第２の導電部３２は、電極１４と電気的に接続されている。例えば、電極１４の絶縁層２８からの露出部に第２の導電部３２が接触していてもよい。第２の導電部３２の一部は、パッシベーション膜１８上に位置していてもよい。第２の導電部３２は、電極１４の領域内にのみ設けてもよい。第２の導電部３２は、少なくとも凹部２２の上方で突出していてもよい。例えば、第２の導電部３２は、パッシベーション膜１８より突出していてもよい。
なお、変形例として、外層部３３をパッシベーション膜１８上に残した状態で、中心部３４を形成してもよい。その場合、中心部３４と連続した層がパッシベーション膜１８の上方にも形成されるので、その層はエッチングする。
図３Ｃに示すように、第２の導電部３２上に、ろう材層３６を設けてもよい。ろう材層３６は、例えばハンダで形成し、軟ろう及び硬ろうのいずれで形成してもよい。ろう材層３６は、第２の導電部３２以外の領域をレジストで覆って形成してもよい。以上の工程によって、第２の導電部３２によって又はこれにろう材層３６を加えてバンプを形成することができる。
本実施の形態では、図４Ａに示すように、半導体基板１０の第２の面（第１の面２０とは反対側の面）３８から、第１の導電部３０を露出させる。例えば、機械研磨及び化学研磨の少なくとも一つの方法によって、半導体基板１０の第２の面３８を削ってもよい。このとき、第１の導電部３０の一部を削ってもよい。
図４Ｂに示すように、第１の導電部３０が突出するように、第２の面３８をエッチングしてもよい。エッチングには、ＳＦ_６又はＣＦ_４又はＣｌ_２のガスを使用してもよい。エッチングは、ドライエッチング装置を使用して行ってもよい。第１の導電部３０は、Ａｕで形成されている場合には、露出面にエッチングガスの構成分子が付着しにくく、酸化しにくいので電気的接続に好適である。
なお、図４Ａ〜図４Ｂの少なくとも１つの工程は、半導体基板１０の第１の面２０の側に、例えば樹脂層や樹脂テープからなる補強部材を設けて行ってもよい。
以上の工程により、半導体基板１０の第２の面３８から第１の導電部３０を突出させることができる。突出した第１の導電部３０は突起電極となる。第１及び第２の導電部３０，３２は、第１及び第２の面２０、３８の貫通電極にもなっている。本実施の形態によれば、露出する第１の導電部３０を、第２の導電部３２とは異なる材料で形成する。したがって、露出することによる影響やコスト等に鑑みて、第１及び第２の導電部３０，３２の材料を選択することができる。
図５に示すように、半導体基板１０が半導体ウエハである場合、それぞれの集積回路１２（図１Ａ参照）に対応して凹部２２を形成し、半導体基板１０を切断（例えばダイシング）してもよい。切断には、カッタ（例えばダイサ）４０またはレーザ（例えばＣＯ_２レーザ、ＹＡＧレーザ等）を使用してもよい。
以上の工程により、半導体装置を製造することができる。半導体装置は、集積回路１２に電気的に接続された電極１４を第１の面２０に有し、貫通穴２２が形成されてなる半導体基板を有する。半導体装置は、貫通穴２２の内面に設けられた絶縁層２８を有する。半導体装置は、絶縁層２８の内側に、半導体基板１０の厚み方向に積層された第１及び第２の導電部３０，３２を有する。その他の構成は、上述した製造方法によって得られる内容である。
また、図６に示すように、上述した方法により製造した複数の半導体装置を積層し、第１の導電部３０を通してそれぞれの電気的接続を図ってもよい。本実施の形態は、このような三次元実装を行うときに効果的である。図６に示す半導体装置は、複数の半導体基板１０を有する。第１の面２０の方向に最も外側（図６では最も下）に位置する半導体基板１０は、外部端子（例えばハンダボール）４２を有する。外部端子４２は、樹脂層（例えば応力緩和層）４４上に形成された配線４６上に設けられている。配線４６は、第１の面２０の側で、第２の導電部３２に接続されている。
図７には、複数の半導体チップが積層されてなる半導体装置１が実装された回路基板１０００が示されている。複数の半導体チップは、上述した第１の導電部３０によって電気的に接続されている。上述した半導体装置を有する電子機器として、図８にはノート型パーソナルコンピュータ２０００が示され、図９には携帯電話３０００が示されている。
（第２の実施の形態）
図１０Ａ〜図１０Ｃは、第２の実施の形態であって、図４Ａ〜図４Ｂに示す工程の変形例を説明する図である。本実施の形態では、図１０Ａに示すように、半導体基板１０の第２の面（第１の面２０とは反対側の面）３８を、例えば機械研磨・研削及び化学研磨・研削の少なくとも一つの方法によって削る。この工程は、凹部２２に形成された絶縁層２８が露出する手前まで行う。なお、図１０Ａに示す工程を省略して、次の図１０Ｂに示す工程を行ってもよい。
図１０Ｂに示すように、半導体基板１０の第２の面３８を、絶縁層２８が露出するようにエッチングする。また、第１の導電部３０が絶縁層２８に覆われた状態で突出するように、半導体基板１０の第２の面３８をエッチングする。エッチングは、半導体基板（例えばＳｉを基材とする。）１０に対するエッチング量が絶縁層（例えばＳｉＯ_２で形成されている。）２８に対するエッチング量よりも多くなる性質の第１のエッチャントによって行う。第１のエッチャントは、ＳＦ_６又はＣＦ_４又はＣｌ_２ガスであってもよい。エッチングは、ドライエッチング装置を使用して行ってもよい。あるいは、第１のエッチャントは、フッ酸及び硝酸の混合液あるいはフッ酸、硝酸及び酢酸の混合液であってもよい。
図１０Ｃに示すように、絶縁層２８のうち少なくとも凹部２２の底面に形成された部分をエッチングする。そして、第１の導電部３０を露出させる。第１の導電部３０の先端面が露出し、第１の導電部３０の先端部の外周面が絶縁層２８に覆われていてもよい。第１の導電部３０の外層部３３（例えばバリア層）もエッチングしてよい。エッチングは、第１の導電部３０に残留物を形成することなく少なくとも絶縁層２８をエッチングする性質の第２のエッチャントによって行ってもよい。第２のエッチャントは、第１の導電部３０の材料と反応しない（又は反応が低い）ものを使用してもよい。第２のエッチャントは、Ａｒ，ＣＦ_４の混合ガス又はＯ_２，ＣＦ_４の混合ガスであってもよい。エッチングは、ドライエッチング装置を使用して行ってもよい。あるいは、第２のエッチャントは、フッ酸液又はフッ酸とフッ化アンモニウムの混合液であってもよい。第２のエッチャントによるエッチングは、第１のエッチャントによるエッチングよりも、半導体基板１０に対するエッチング速度が遅くてもよい。この例によれば、第１の導電部３０を絶縁層２８から露出させるときに、第１の導電部３０に残留物を残さないので、高品質の貫通電極を形成することができる。
（第３の実施の形態）
図１１Ａ〜図１１Ｃは、本発明を適用した第３の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、半導体基板１０（詳しくはその第１の面２０）に溝１００を形成する。溝１００は、半導体基板１０の切断ラインに沿って形成する。溝１００は、切削によって形成してもよいし、エッチングによって形成してもよい。溝１００は、図１Ｃに示す凹部２２を形成する工程で、凹部２２と同じプロセスで（例えば同時に）形成してもよい。絶縁層２８を溝１００内に設けてもよい。溝１００は、凹部２２とほぼ同じ深さであってもよいし、凹部２２よりも深くてもよいし、凹部２２よりも浅くてもよい。
その後、第２の実施の形態で説明した図１０Ａ〜図１０Ｃに示す工程を行う。図１１Ａ〜図１１Ｃは、それぞれ、図１０Ａ〜図１０Ｃに示す工程を行ったときの溝１００付近の構造を示す図である。例えば、図１０Ａに示す工程を行って、半導体基板１０の第２の面３８を絶縁層２８の手前まで研磨する（図１１Ａ参照）。また、図１０Ｂに示す工程を行って、図１１Ｂに示すように、溝１００の底部に形成された絶縁層２８を、第２の面３８から突出させる。
そして、図１０Ｃに示す工程を行って、図１１Ｃに示すように、第２のエッチャントによって、溝１００の底部に形成された絶縁層２８をエッチングして除去する。こうして、第２の面から溝１００の底部が除去され、溝１００がスリット１０２となる。すなわち、半導体基板１００が、溝１００に沿って切断される。
本実施の形態によれば、簡単に半導体基板１０の切断が可能である。また、半導体基板１０の最終的な切断は、第２のエッチャントによって行うので、チッピングが生じにくい。さらに、本実施の形態では、溝１００内に絶縁層２８を形成するので、半導体チップは側面に絶縁層２８を有する。したがって、この半導体チップは、エッジショートが生じにくくなっている。その他の内容は、第１及び第２の実施の形態で説明した内容が該当する。
（第４の実施の形態）
図１２Ａ〜図１２Ｂは、本発明を適用した第４の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、図１２Ａに示すように、溝１００の底部を除去する工程を、溝１００内に半導体基板１０の材料が露出した状態で行う。例えば、図２Ａに示す絶縁層２８を凹部２２内に形成する工程を行った後に溝１００を形成してもよいし、絶縁層２８が付着しないように溝１００内にレジスト等を設けておいてもよいし、溝１００内に入り込んだ絶縁層２８を除去してもよい。それ以外の内容は、第３の実施の形態で説明した内容が該当する。
本実施の形態では、第２の実施の形態で説明した図１０Ｂの工程を行って、第１のエッチャントによって、半導体基板１０の一部から構成されてなる溝１００の底部をエッチングして除去する。こうして、図１２Ｂに示すように、第２の面から溝１００の底部が除去され、溝１００がスリット１０２となる。すなわち、半導体基板１００が、溝１００に沿って切断される。その他の内容は、第１、第２及び第３の実施の形態で説明した内容が該当する。
（第５の実施の形態）
図１３Ａ〜図１３Ｂは、本発明を適用した第５の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、図１３Ａに示すように、溝１１０を、凹部２２よりも深く形成する。凹部２２よりも深い溝１１０は、エッチングの性質（幅が大きいほど深く進行する性質）を利用して容易に形成することができる。
そして、図１３Ｂに示すように、半導体基板１０の第２の面３８の研磨（図４Ａを使用した説明参照）によって、溝１１０の底部を除去する。こうして、第２の面から溝１１０の底部が除去され、溝１１０がスリット１１２となる。すなわち、半導体基板１００が、溝１１０に沿って切断される。その他の内容は、第１、第２、第３及び第４の実施の形態で説明した内容が該当する。また、本実施の形態では、溝１１０内に絶縁層２８が形成された状態で半導体基板１０を切断したが、半導体基板１０の材料が溝１１０内に露出した状態で半導体基板１０の切断を行ってもよい。
（第６の実施の形態）
図１４は、本発明を適用した第６の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態の内容は、第３から第５のいずれの実施の形態にも適用することができる。本実施の形態では、溝１２０を、複数の集積回路１２（図１Ａ参照）を有する複数の半導体チップを区画する領域のみに形成する。こうすることで、半導体基板１０の不要な部分（例えば外周端部）が、バラバラにならず、製品となる半導体チップの破損を防止することができる。
（第７の実施の形態）
図１５は、本発明を適用した第７の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、半導体基板１０を切断する工程を、半導体基板１０の第１の面２０を保持板１３０に貼り付けて行う。保持板１３０は、粘着テープ又は粘着シートであってもよい。これによれば、半導体基板１０を切断しても、複数の半導体チップが脱落しない。本実施の形態の内容は、第１から第６のいずれの実施の形態にも適用可能である。
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
図１Ａ〜図１Ｃは、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明する図である。
図２Ａ〜図２Ｃは、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明する図である。
図３Ａ〜図３Ｃは、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明する図である。
図４Ａ〜図４Ｂは、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明する図である。
図５は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明する図である。
図６は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明する図である。
図７は、本発明の第１の実施の形態に係る回路基板を示す図である。
図８は、本発明の第１の実施の形態に係る電子機器を示す図である。
図９は、本発明の第１の実施の形態に係る電子機器を示す図である。
図１０Ａ〜図１０Ｃは、本発明を適用した第２の実施の形態に係る半導体装置の製造方法を説明する図である。
図１１Ａ〜図１１Ｃは、本発明を適用した第３の実施の形態に係る半導体装置の製造方法を説明する図である。
図１２Ａ〜図１２Ｂは、本発明を適用した第４の実施の形態に係る半導体装置の製造方法を説明する図である。
図１３Ａ〜図１３Ｂは、本発明を適用した第５の実施の形態に係る半導体装置の製造方法を説明する図である。
図１４は、本発明を適用した第６の実施の形態に係る半導体装置の製造方法を説明する図である。
図１５は、本発明を適用した第７の実施の形態に係る半導体装置の製造方法を説明する図である。
図１６Ａ〜図１６Ｂは、本発明を適用した第１の実施の形態に係る半導体装置の製造方法の変形例を説明する図である。

Claims (18)

1. （ａ）複数の集積回路が形成された半導体ウエハに第１の面からそれぞれの前記集積回路に対応して凹部を形成し、前記第１の面に前記半導体ウエハの切断ラインに沿った溝を形成し、
   （ｂ）前記（ａ）工程後に、前記凹部の内面及び前記溝内に絶縁層を設け、
   （ｃ）前記（ｂ）工程後に、前記絶縁層の内側に第１の導電部を設け、
   （ｄ）前記（ｃ）工程後に、前記絶縁層の内側であって前記第１の導電部上に、前記第１の導電部とは異なる材料で第２の導電部を形成し、
   （ｅ）前記（ｄ）工程後に、前記半導体ウエハの前記第１の面とは反対側の第２の面から前記第１の導電部を露出させ、
   （ｆ）前記（ｅ）工程後に、前記溝がスリットとなるように、前記第２の面から前記溝の底部を除去することで、前記半導体ウエハを切断することを含み、
   前記（ｅ）工程は、
   （ｅ_１）前記半導体ウエハに対するエッチング量が前記絶縁層に対するエッチング量よりも多くなる性質の第１のエッチャントによって、前記半導体ウエハの前記第２の面をエッチングし、前記絶縁層にて覆われた状態で前記第１の導電部を突出させること、及び、
   （ｅ_２）前記（ｅ_１）工程後に、前記第１の導電部に残留物を形成することなく少なくとも前記絶縁層をエッチングする性質の第２のエッチャントによって、前記絶縁層のうち少なくとも前記凹部の底面に形成された部分をエッチングして前記第１の導電部を露出させること、
   を含み、
   前記（ｅ_１）工程で、前記溝の底部に形成された前記絶縁層を、前記第２の面から突出させ、
   前記（ｅ_２）工程で、前記第２のエッチャントによって、前記溝の底部に形成された前記絶縁層をエッチングして除去する半導体装置の製造方法。
2. （ａ）複数の集積回路が形成された半導体ウエハに第１の面からそれぞれの前記集積回路に対応して凹部を形成し、
   （ｂ）前記（ａ）工程後に、前記凹部の内面に絶縁層を設け、
   （ｃ）前記（ｂ）工程後に、前記絶縁層の内側に第１の導電部を設け、
   （ｄ）前記（ｃ）工程後に、前記絶縁層の内側であって前記第１の導電部上に、前記第１の導電部とは異なる材料で第２の導電部を形成し、
   （ｅ）前記（ｄ）工程後に、前記半導体ウエハの前記第１の面とは反対側の第２の面から前記第１の導電部を露出させ、
   前記第１の面に、前記半導体ウエハの切断ラインに沿った溝を形成し、
   前記溝を形成する工程後に、前記溝がスリットとなるように、前記溝内に前記半導体ウエハの材料が露出した状態で前記第２の面から前記溝の底部を除去して、前記半導体ウエハを切断することを含み、
   前記（ｅ）工程は、
   （ｅ_１）前記半導体ウエハに対するエッチング量が前記絶縁層に対するエッチング量よりも多くなる性質の第１のエッチャントによって、前記半導体ウエハの前記第２の面をエッチングし、前記絶縁層にて覆われた状態で前記第１の導電部を突出させること、及び、
   （ｅ_２）前記（ｅ_１）工程後に、前記第１の導電部に残留物を形成することなく少なくとも前記絶縁層をエッチングする性質の第２のエッチャントによって、前記絶縁層のうち少なくとも前記凹部の前記底面に形成された部分をエッチングして前記第１の導電部を露出させること、
   を含み、
   前記（ｅ_１）工程で、前記第１のエッチャントによって、前記半導体ウエハの一部から構成されてなる前記溝の底部をエッチングして除去する半導体装置の製造方法。
3. （ａ）集積回路が形成された半導体基板に第１の面から凹部を形成し、
   （ｂ）前記凹部の内面に絶縁層を設け、
   （ｃ）インクジェット方式で前記凹部に材料を充填することで、前記絶縁層の内側に第１の導電部を設け、
   （ｄ）前記絶縁層の内側であって前記第１の導電部上に、前記第１の導電部とは異なる材料で第２の導電部を形成し、
   （ｅ）前記（ｄ）工程後に、前記半導体基板の前記第１の面とは反対側の第２の面から前記第１の導電部を露出させることを含み、
   前記第１の導電部は、前記第２の導電部よりも酸化し難い半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、
   前記（ｅ）工程は、前記半導体基板の前記第２の面を研磨することを含む半導体装置の製造方法。
5. 請求項３記載の半導体装置の製造方法において、
   前記（ｅ）工程で、前記第１の導電部が突出するように、前記第２の面をエッチングする半導体装置の製造方法。
6. 請求項１又は２に記載の半導体装置の製造方法において、
   前記第１の導電部は、前記第２の導電部よりも酸化し難い半導体装置の製造方法。
7. 請求項３から６のいずれか１項に記載の半導体装置の製造方法において、
   前記第１の導電部をＡｕで形成し、前記第２の導電部の少なくとも中心部をＣｕで形成する半導体装置の製造方法。
8. 請求項１又は２記載の半導体装置の製造方法において、
   前記（ｃ）工程で、前記第１の導電部を形成するための材料を、インクジェット方式で前記凹部に充填する半導体装置の製造方法。
9. 請求項３記載の半導体装置の製造方法において、
   前記半導体基板は、半導体ウエハであり、複数の前記集積回路が形成され、それぞれの前記集積回路に対応して前記凹部を形成し、
   前記半導体ウエハを切断することをさらに含む半導体装置の製造方法。
10. 請求項９記載の半導体装置の製造方法において、
    前記半導体ウエハを切断する工程は、
    前記第１の面に、前記半導体ウエハの切断ラインに沿った溝を形成すること、及び、
    前記溝がスリットとなるように、前記第２の面から前記溝の底部を除去すること、
    を含む半導体装置の製造方法。
11. 請求項１０記載の半導体装置の製造方法において、
    前記溝を切削によって形成する半導体装置の製造方法。
12. 請求項１０記載の半導体装置の製造方法において、
    前記溝をエッチングによって形成する半導体装置の製造方法。
13. 請求項１０記載の半導体装置の製造方法において、
    前記（ａ）工程で、前記溝を前記凹部と同じプロセスで形成する半導体装置の製造方法。
14. 請求項１０記載の半導体装置の製造方法において、
    前記（ｅ）工程は、前記半導体ウエハの前記第２の面を研磨することを含み、
    前記溝を、前記凹部よりも深く形成し、
    前記半導体ウエハの前記第２の面の研磨によって、前記溝の底部を除去する半導体装置の製造方法。
15. 請求項１０記載の半導体装置の製造方法において、
    前記（ｂ）工程で、前記絶縁層を前記溝内にも設ける半導体装置の製造方法。
16. 請求項１、２及び９から１５のいずれか１項に記載の半導体装置の製造方法において、
    前記半導体ウエハを切断する工程を、切断された複数の半導体チップが脱落しないように、前記半導体ウエハの前記第１の面を保持板に貼り付けて行う半導体装置の製造方法。
17. 請求項１、２及び１０から１５のいずれか１項に記載の半導体装置の製造方法において、
    前記溝を、前記複数の集積回路を有する複数の半導体チップを区画する領域のみに形成する半導体装置の製造方法。
18. 請求項１から請求項１７のいずれかに記載の方法により製造された複数の半導体装置を積層し、前記導電部を通して電気的接続を図ることを含む半導体装置の製造方法。

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