JP4130211B2 - 撮像装置 - Google Patents
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Description
本発明は、撮像装置に関し、特に、光電変換膜を含む撮像装置に関する。
従来、画素電極上に光電変換膜を積層した積層型の撮像装置が知られている（たとえば、特許文献１参照）。
上記特許文献１には、画素電極と、端部の画素電極に隣接するように形成されたダミー電極と、画素電極およびダミー電極上に配置された光導電体膜（光電変換膜）とを備えたＣＣＤ撮像素子チップ（撮像装置）が開示されている。この特許文献１によるＣＣＤ撮像素子チップでは、ダミー電極に正電位を印加することにより、端部の画素電極の外側において光導電体膜により発生された電荷をダミー電極に流れ込ませて排出することによって、端部の画素電極の外側で発生した電荷が端部の画素電極に流れ込むのが抑制されるので、端部の画素電極に対応する画素の信号電荷が増加することに起因して端部の画素が実際よりも明るくなってしまう現象が発生するのを抑制している。
しかしながら、上記特許文献１に開示されたＣＣＤ撮像素子チップでは、ダミー電極に正電位が常に印加されているため、ダミー電極と端部の画素電極との境界部近傍において発生された電荷のうち本来端部の画素電極に流れ込むべき電荷までダミー電極に流れ込んでしまうという不都合がある。このため、端部の画素電極に対応する画素の信号電荷が減少するので、端部の画素が実際よりも暗く認識されてしまう。このように、上記特許文献１では、端部の画素電極に流れ込む信号電荷を正確に制御するのは困難であるという問題点がある。
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、端部の画素電極に流入する信号電荷を正確に制御することが可能な撮像装置を提供することである。
上記目的を達成するために、この発明の一の局面における撮像装置は、複数の画素電極と、複数の画素電極上に配置された光電変換膜と、光電変換膜の端部に形成され、光電変換膜の端部近傍において発生した電荷を排出するためのダミー電極と、ダミー電極に流入した電荷の排出を制御するための第１のトランジスタとを備える。なお、光電変換膜の端部近傍において発生した電荷とは、光電変換膜の端部と複数の画素電極の端部との間で発生した電荷である。
この一の局面による撮像装置では、上記のように、ダミー電極に流入した電荷の排出を制御するための第１のトランジスタを設けることによって、その第１のトランジスタにより、ダミー電極に流入する電荷の量を制御することができるので、ダミー電極と端部の画素電極との境界部近傍において発生された電荷のうち端部の画素電極に流入されるべき電荷がダミー電極を介して排出されるのを抑制することができる。これにより、ダミー電極と隣接する端部の画素電極に対応する画素の信号電荷が減少するのを抑制することができるので、ダミー電極を設けたとしても、端部の画素が暗くなるのを抑制することができる。なお、光電変換膜の端部と複数の画素電極の端部との間で発生した電荷はダミー電極により排出することができるので、端部の画素電極に対応する画素が明るくなるのを抑制することができる。このように、一の局面では、端部の画素電極に流入する信号電荷を正確に制御することができる。
上記一の局面による撮像装置において、好ましくは、第１のトランジスタは、ダミー電極が形成される領域の下方に配置されている。このようにダミー電極の下方に第１のトランジスタを配置すれば、ダミー電極の形成領域と、画素用トランジスタが下方に設けられる画素電極の形成領域との間に段差が発生するのを抑制することができるので、ダミー電極の形成領域上に設けられる光電変換膜の部分と、画素電極の形成領域上に設けられる光電変換膜の部分とを平坦に形成することができる。これにより、光電変換膜上に塗布により形成されるカラーフィルタの厚みを均一にすることができるので、色再現性が悪化するのを抑制することができる。
上記一の局面による撮像装置において、好ましくは、第１のトランジスタが画素電極の電荷の読み出し動作前にオン状態に制御されることにより、ダミー電極に流入した電荷の排出が行われる。このように構成すれば、画素電極の電荷の読み出し動作前にダミー電極に流入した不要電荷が排出されるので、容易に、画素電極の電荷の読み出し動作前に不要電荷を排出することができる。
上記一の局面による撮像装置において、好ましくは、第１のトランジスタのソース／ドレインの一方には、ダミー電極が電気的に接続されているとともに、第１のトランジスタのソース／ドレインの他方には、正電位が印加されている。このように構成すれば、第１のトランジスタのオン／オフ状態を制御することにより、容易に、ダミー電極の電荷の排出を制御することができる。
上記一の局面による撮像装置において、好ましくは、複数の画素電極は、マトリクス状に配置されており、ダミー電極は、マトリクス状に配置された画素電極を取り囲むように形成されている。このように構成すれば、マトリクス状に配置された画素電極の外周部に位置する全ての画素電極に対して流入する信号電荷を正確に制御することができるので、画素電極の外周部に位置する全ての画素に対して暗くなったり、明るくなったりする現象が発生するのを抑制することができる。
上記一の局面による撮像装置において、好ましくは、画素電極に接続される第２のトランジスタをさらに備え、第１のトランジスタのゲート電極は、第２のトランジスタのゲート電極と同一層からなる。このように構成すれば、第１のトランジスタのゲート電極を第２のトランジスタのゲート電極が形成される際に同時に形成することができるので、第１のトランジスタを設けたとしても、製造工程数が増加するのを抑制することができる。
以下、本発明の実施形態を図面に基づいて説明する。
（第１実施形態）
図１は、本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。図２は、図１の１５０−１５０線に沿った断面図である。まず、図１および図２を参照して、第１実施形態によるＣＭＯＳイメージセンサ１００の構成について説明する。なお、この第１実施形態では、撮像装置の一例であるＣＭＯＳイメージセンサ１００に本発明を適用した場合について説明する。
図１は、本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。図２は、図１の１５０−１５０線に沿った断面図である。まず、図１および図２を参照して、第１実施形態によるＣＭＯＳイメージセンサ１００の構成について説明する。なお、この第１実施形態では、撮像装置の一例であるＣＭＯＳイメージセンサ１００に本発明を適用した場合について説明する。
第１実施形態によるＣＭＯＳイメージセンサ１００は、図１および図２に示すように、複数の画素２００ａがマトリクス状に配置された画素アレイ領域２００と、画素アレイ領域２００を取り囲むように所定の間隔を隔てて配置された複数のダミー電極領域３００とを備えている。画素アレイ領域２００の各画素２００ａには、平面的に見て矩形状（正方形状）の画素電極１５ａが形成されている。ダミー電極領域３００は、画素アレイ領域２００の最外周部の各画素２００ａの外側に所定の間隔を隔てて隣接するように形成されている。また、各ダミー電極領域３００には、画素電極１５ａと同じ矩形状（正方形状）を有するダミー電極１５ｂが形成されている。
第１実施形態によるＣＭＯＳイメージセンサ１００の画素アレイ領域２００とダミー電極領域３００との境界部近傍（図１の１５０−１５０線）の断面構造としては、図２に示すように、ｐ型シリコン基板１の表面に、画素アレイ領域２００の各画素２００ａおよびダミー電極領域３００をそれぞれ分離するためＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域２が形成されている。この素子分離領域２は、ｐ型シリコン基板１表面に形成された溝部１ａに素子分離絶縁膜２ａが埋め込まれることによって形成されている。また、素子分離絶縁膜２ａによって囲まれる各画素２００ａのｐ型シリコン基板１の表面には、チャネル領域３ａを挟むように所定の間隔を隔てて、一対のｎ型のソース／ドレイン領域４ａが形成されている。このソース／ドレイン領域４ａは、ｎ型低濃度不純物領域５ａおよびｎ型高濃度不純物領域６ａからなるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有している。チャネル領域３ａ上には、ゲート絶縁膜７ａを介してゲート電極８ａが形成されている。また、ゲート電極８ａの側面には、サイドウォール絶縁膜９ａが形成されている。なお、チャネル領域３ａ、ソース／ドレイン領域４ａ、ゲート絶縁膜７ａおよびゲート電極８ａによって、リセットトランジスタ２０１が構成されている。なお、リセットトランジスタ２０１は、本発明の「第２のトランジスタ」の一例である。また、素子分離絶縁膜２ａによって囲まれるダミー電極領域３００のｐ型シリコン基板１の表面には、チャネル領域３ｂを挟むように所定の間隔を隔てて、一対のｎ型のソース／ドレイン領域４ｂが形成されている。このソース／ドレイン領域４ｂは、ｎ型低濃度不純物領域５ｂおよびｎ型高濃度不純物領域６ｂからなるＬＤＤ構造を有している。チャネル領域３ｂ上には、ゲート絶縁膜７ｂを介してゲート電極８ｂが形成されている。また、ゲート電極８ｂの側面には、サイドウォール絶縁膜９ｂが形成されている。なお、チャネル領域３ｂ、ソース／ドレイン領域４ｂ、ゲート絶縁膜７ｂおよびゲート電極８ｂによって、電荷排出用トランジスタ３０１が構成されている。ゲート絶縁膜７ａおよび７ｂは、ＳｉＯ２からなるとともに、約１０ｎｍの厚みを有している。また、ゲート電極８ａおよび８ｂは、後述する製造プロセスにおいて、同一のポリシリコン膜８（図９参照）から形成されているとともに、約２００ｎｍの厚みを有している。なお、電荷排出用トランジスタ３０１は、本発明の「第１のトランジスタ」の一例である。
また、ｐ型シリコン基板１の表面上には、素子分離絶縁膜２ａ、リセットトランジスタ２０１および電荷排出用トランジスタ３０１を覆うように、ＳｉＯ２からなるとともに、約６００ｎｍの厚みを有する層間絶縁膜１０が形成されている。また、層間絶縁膜１０のリセットトランジスタ２０１の一方のソース／ドレイン領域４ａおよび電荷排出用トランジスタ３０１の一対のソース／ドレイン領域４ｂに対応する領域には、それぞれ、コンタクトホール１０ａ、１０ｂおよび１０ｃが形成されている。このコンタクトホール１０ａ、１０ｂおよび１０ｃ内には、それぞれ、一方のソース／ドレイン領域４ａおよび一対のソース／ドレイン領域４ｂと電気的に接続されるタングステンなどからなるプラグ１１ａ、１１ｂおよび１１ｃが埋め込まれている。
また、プラグ１１ａ、１１ｂおよび１１ｃの上面には、それぞれ、プラグ１１ａ、１１ｂおよび１１ｃと電気的に接続される配線層１２ａ、１２ｂおよび１２ｃが形成されている。この配線層１２ａ、１２ｂおよび１２ｃは、Ａｌなどからなるとともに、約５００ｎｍの厚みを有している。また、配線層１２ｃには、正電位（たとえば、電源電位Ｖｃｃ）が印加されている。
また、層間絶縁膜１０の上面上には、配線層１２ａ、１２ｂおよび１２ｃを覆うように、ＳｉＯ２からなるとともに、約１０００ｎｍの厚みを有する層間絶縁膜１３が形成されている。また、層間絶縁膜１３の配線層１２ａおよび１２ｂに対応する領域には、それぞれ、コンタクトホール１３ａおよび１３ｂが形成されている。このコンタクトホール１３ａおよび１３ｂ内には、それぞれ、配線層１２ａおよび１２ｂと電気的に接続されるタングステンなどからなるプラグ１４ａおよび１４ｂが埋め込まれている。
また、第１実施形態では、プラグ１４ａおよび１４ｂの上面には、それぞれ、プラグ１４ａおよび１４ｂと電気的に接続される画素電極１５ａおよびダミー電極１５ｂが形成されている。この画素電極１５ａおよびダミー電極１５ｂは、ＴｉＮなどからなるとともに、約３０ｎｍの厚みを有している。また、画素電極１５ａおよびダミー電極１５ｂは、それぞれ、画素２００ａおよびダミー電極領域３００に対応する領域に形成されている。また、ダミー電極１５ｂは、光電変換膜１６の端部と複数の画素電極１５ａの端部との間において、光電変換膜１６により発生された電荷を排出するために形成されている。
また、層間絶縁膜１３の上面上には、画素電極１５ａおよびダミー電極１５ｂを覆うように、光電変換膜１６が形成されている。このように、第１実施形態では、ＣＭＯＳイメージセンサ１００は、画素電極１５ａおよびダミー電極１５ｂの上方に光電変換膜１６が積層された積層構造を有している。この光電変換膜１６は、画素電極１５ａおよびダミー電極１５ｂを覆うように形成された約５０ｎｍの厚みを有するｎ型アモルファスシリコン膜１６ａと、ｎ型アモルファスシリコン膜１６ａ上に形成された約３００ｎｍの厚みを有するｉ型アモルファスシリコン膜１６ｂと、ｉ型アモルファスシリコン膜１６ｂ上に形成された約５０ｎｍの厚みを有するｐ型アモルファスシリコン膜１６ｃとにより構成されている。また、光電変換膜１６は、入射された光を光電変換することにより、電荷を生成する機能を有している。
また、光電変換膜１６のｐ型アモルファスシリコン１７ｃの上面上には、約１００ｎｍの厚みを有するＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などからなる透明電極１７が形成されている。また、透明電極１７には、負電位が印加されている。これにより、光電変換膜１６で生成された電荷が画素電極１５ａおよびダミー電極１５ｂに移動するのが促進されるように構成されている。
図３は、本発明の第１実施形態によるＣＭＯＳイメージセンサの回路図である。次に、図３を参照して、図１および図２に示した第１実施形態によるＣＭＯＳイメージセンサ１００の回路構成について説明する。
第１実施形態によるＣＭＯＳイメージセンサ１００は、マトリクス状に配置された画素２００ａを選択するための垂直走査回路４０１および水平走査回路４０２と、信号電荷のオフセットのばらつきを補正するためのアンプ／ノイズキャンセル回路４０３と、出力部４０４とを備えている。
また、ＣＭＯＳイメージセンサ１００の各々の画素２００ａには、信号電荷の読み出し後に画素電極１５ａに存在する電荷を排出してリセットするための上述したリセットトランジスタ２０１と、フォトダイオードを構成する光電変換膜１６により生成されて画素電極１５ａに流入する電荷を増幅するための増幅トランジスタ２０２と、垂直走査用の選択トランジスタ２０３とを含んでいる。
画素２００ａのリセットトランジスタ２０１は、ソース／ドレインの一方が画素電極１５ａに接続されているとともに、ゲートがリセット用の信号線に接続されている。また、リセットトランジスタ２０１のソース／ドレインの他方には、正電位（電源電位Ｖｃｃ）が印加されている。
画素２００ａの増幅トランジスタ２０２は、ソース／ドレインの一方がアンプ／ノイズキャンセル回路４０３に接続されているとともに、ソース／ドレインの他方が選択トランジスタ２０３のソース／ドレインの一方に接続されている。また、増幅トランジスタ２０２のゲートには、画素電極１５ａが電気的に接続されている。
画素２００ａの選択トランジスタ２０３は、ゲートが垂直走査回路４０１に接続されている。また、選択トランジスタ２０３のソース／ドレインの他方には、正電位（電源電位Ｖｃｃ）が印加されている。
ここで、第１実施形態では、ＣＭＯＳイメージセンサ１００のダミー電極領域３００には、上述したようにフォトダイオードを構成する光電変換膜１６に接続されるダミー電極１５ｂに流入した電荷の排出を制御するための電荷排出用トランジスタ３０１が設けられている。この電荷排出用トランジスタ３０１は、ソース／ドレインの一方がダミー電極１５ｂに電気的に接続されているとともに、ゲートが電荷排出用の信号線（図示せず）に接続されている。また、電荷排出用トランジスタ３０１のソース／ドレインの他方には、正電位（たとえば、電源電位Ｖｃｃ）が印加されている。この電荷排出用トランジスタ３０１は、画素電極１５ａの電荷の読み出し動作前に電荷排出用の信号線によりオン状態に制御されることによって、ダミー電極１５ｂに流入した電荷の排出が行われるように構成されている。
ＣＭＯＳイメージセンサ１００の水平走査回路４０２は、各画素列を選択するための複数の選択トランジスタ４０２ａを含んでいる。この水平走査回路４０２の選択トランジスタ４０２ａは、ソース／ドレインの一方がアンプ／ノイズキャンセル回路４０３に接続されているとともに、ソース／ドレインの他方が出力部４０４に接続されている。また、選択トランジスタ４０２ａのゲートは、水平走査回路４０２に接続されている。
図４は、本発明の第１実施形態によるＣＭＯＳイメージセンサの電荷排出動作を説明するためのタイミングチャートである。次に、図２〜図４を参照して、第１実施形態によるＣＭＯＳイメージセンサ１００の電荷排出動作について説明する。
まず、図２および図４に示すように、撮像時間（たとえば、約０．５ｍｓｅｃ〜約５０ｍｓｅｃ）中に、光電変換膜１６に光が入射されることにより生成された電荷は、光電変換膜１６の内部電界と、透明電極１７に印加される負電位とにより、画素電極１５ａおよびダミー電極１５ｂに流入するように移動される。
ここで、第１実施形態では、撮像時間が終了する前の所定の期間、ダミー電極領域３００の電荷排出用トランジスタ３０１がオン状態にされることにより、ダミー電極１５ｂに流入した電荷の排出が行われる。また、上記のように配線層１２ｃには正電位（たとえば、電源電位Ｖｃｃ）が印加されているので、電荷排出用トランジスタ３０１がオン状態の期間には、ダミー電極１５ｂに流入した電荷が、プラグ１４ｂ、配線層１２ｂおよびプラグ１１ｂから電荷輩出用トランジスタ３０１の一対のソース／ドレイン領域４ｂを経由して、プラグ１１ｃおよび配線層１２ｃを介して排出される。
そして、撮像時間が終了した後には、図３に示した画素２００ａの選択トランジスタ２０３がオン状態にされることにより、画素電極１５ａの電荷の読み出しが行われる。具体的には、選択トランジスタ２０３がオン状態にされることにより、増幅トランジスタ２０２のソース／ドレインの他方に正電位（電源電位Ｖｃｃ）が印加される。このとき、画素電極１５ａに流入した電荷の量により増幅トランジスタ２０２のオン状態の強弱が変化されることによって、画素電極１５ａの電荷量が増幅されながら画素電極１５ａの電荷量に応じて、増幅トランジスタ２０２を介してアンプ／ノイズキャンセル回路４０３に流れる電流量が変化する。そして、その画素電極１５ａの電荷量に対応する電流が電圧に変化されて出力部４０４から画素２００ａの信号としての読み出される。
その後、リセットトランジスタ２０１がオン状態にされることにより、画素電極１５ａに存在する電荷が排出されてリセットが行われる。具体的には、図２および図３に示すように、リセットトランジスタ２０１がオン状態にされるとともに、リセットトランジスタ２０１の他方のソース／ドレイン領域４ａに正電位（電源電位Ｖｃｃ）が印加されていることにより、画素電極１５ａに残っている電荷がプラグ１４ａ、配線層１２ａ、プラグ１１ａおよびリセットトランジスタ２０１の一対のソース／ドレイン領域４ａを介して排出される。
第１実施形態では、上記のように、ダミー電極１５ｂに流入した電荷の排出を制御するための電荷排出用トランジスタ３０１を設けることによって、その電荷排出用トランジスタ３０１により、ダミー電極１５ｂに流入する電荷の量を制御することができるので、ダミー電極１５ｂと端部の画素電極１５ａとの境界部近傍において発生された電荷のうち端部の画素電極１５ａに流入されるべき電荷がダミー電極１５ｂを介して排出されるのを抑制することができる。これにより、ダミー電極１５ｂと隣接する端部の画素電極１５ａに対応する画素２００ａの信号電荷が減少するのを抑制することができるので、端部の画素２００ａが暗くなるのを抑制することができる。なお、光電変換膜１６の端部と複数の画素電極１５ａの端部との間で発生した電荷はダミー電極１５ｂにより排出することができるので、端部の画素２００ａが明るくなるのを抑制することができる。このように、第１実施形態では、端部の画素電極１５ａに流入する信号電荷を正確に制御することができる。
また、第１実施形態では、電荷排出用トランジスタ３０１を、ダミー電極１５ｂが形成される領域の下方に配置することによって、ダミー電極領域３００と、リセットトランジスタ２０１が下方に設けられる画素２００ａとの間に段差が発生するのを抑制することができるので、ダミー電極領域３００に設けられる光電変換膜１６の部分と、画素２００ａに設けられる光電変換膜１６の部分とを平坦に形成することができる。これにより、光電変換膜１６上に塗布により形成されるカラーフィルタの厚みを均一にすることができるので、色再現性が悪化するのを抑制することができる。
また、第１実施形態では、電荷排出用トランジスタ３０１が画素電極１５ａの電荷の読み出し動作前にオン状態に制御することにより、ダミー電極１５ｂに流入した電荷の排出を行うように構成することによって、画素電極１５ａの電荷の読み出し動作前にダミー電極１５ｂに流入した不要電荷が排出されるので、容易に、画素電極１５ａの電荷の読み出し動作前に不要電荷を排出することができる。
また、第１実施形態では、電荷排出用トランジスタ３０１の一方のソース／ドレイン領域４ｂを、ダミー電極１５ｂに電気的に接続するとともに、電荷排出用トランジスタ３０１の他方のソース／ドレイン領域４ｂに、正電位を印加するように構成することによって、電荷排出用トランジスタ３０１のオン／オフ状態を制御することにより、容易に、ダミー電極１５ｂの電荷の排出を制御することができる。
また、第１実施形態では、複数の画素電極１５ａを、マトリクス状に配置するとともに、ダミー電極１５ｂを、画素電極１５ａがマトリクス状に配置された画素アレイ領域２００を取り囲むように配置することによって、画素アレイ領域２００の外周部に位置する全ての画素電極１５ａに対して流入する信号電荷を正確に制御することができるので、画素アレイ領域２００の外周部に位置する全ての画素２００ａに対して暗くなったり、明るくなったりする現象が発生するのを抑制することができる。
また、第１実施形態では、画素電極１５ａに接続されるリセットトランジスタ２０１を設けるとともに、電荷排出用トランジスタ３０１のゲート電極８ｂを、リセットトランジスタ２０１のゲート電極８ａと同一のポリシリコン膜からなるように構成することによって、電荷排出用トランジスタ３０１のゲート電極８ｂをリセットトランジスタ２０１のゲート電極８ａが形成される際に同時に形成することができるので、製造工程数が増加するのを抑制することができる。
図５〜図２４は、本発明の第１実施形態によるＣＭＯＳイメージセンサの製造方法を説明するための断面図である。次に、図１、図２および図５〜図２４を参照して、第１実施形態によるＣＭＯＳイメージセンサ１００の製造方法について説明する。
まず、図５に示すように、ｐ型シリコン基板１の表面を熱酸化することにより、約２０ｎｍの厚みを有するシリコン酸化膜３０が形成される。そして、シリコン酸化膜３０の上面に約２００ｎｍの厚みを有するシリコン窒化膜３１が形成される。その後、フォトリソグラフィ技術を用いて、シリコン窒化膜３１上の所定領域にレジスト膜３２が形成される。そして、レジスト膜３２をマスクとして、シリコン窒化膜３１、シリコン酸化膜３０およびｐ型シリコン基板１が約３５０ｎｍの深さまでエッチングされることにより、図６に示すような形状の溝部１ａが形成される。その後、レジスト膜３２が除去される。そして、ｐ型シリコン基板１の溝部１ａの内表面を熱酸化することにより、約２０ｎｍの厚みを有するシリコン酸化膜（図示せず）が形成される。
次に、図７に示すように、全面を覆うように、約８００ｎｍの厚みを有するシリコン酸化膜からなる素子分離絶縁膜２ａが形成される。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、シリコン窒化膜３１をストッパとして、シリコン酸化膜２ａが約８００ｎｍ研磨されて平坦化される。その後、シリコン窒化膜３１およびシリコン酸化膜３０が除去されることにより、図８に示すように、ｐ型シリコン基板１の表面にＳＴＩ構造の素子分離領域２が形成される。
次に、図９に示すように、ｐ型シリコン基板１の露出された表面を熱酸化することにより、約１０ｎｍの厚みを有するシリコン酸化膜７が形成される。その後、シリコン酸化膜７および素子分離領域２の素子分離絶縁膜２ａの上面上に、約２００ｎｍの厚みを有するポリシリコン膜８が形成される。そして、フォトリソグラフィ技術を用いて、ポリシリコン膜８上の所定領域にレジスト膜３３が形成される。そして、レジスト膜３３をマスクとして、ポリシリコン膜８をエッチングすることによって、図１０に示すようなゲート電極８ａおよび８ｂが形成される。この後、レジスト膜３３を除去する。
次に、図１１に示すように、素子分離領域２の素子分離絶縁膜２ａと、ゲート電極８ａおよび８ｂとをマスクとして、ｐ型シリコン基板１の表面にｎ型の不純物をイオン注入する。これにより、画素アレイ領域２００の各画素２００ａのｐ型シリコン基板１の表面に、一対のｎ型低濃度不純物領域５ａが形成されるとともに、各ダミー電極領域３００のｐ型シリコン基板１の表面に、一対のｎ型低濃度不純物領域５ｂが形成される。
次に、図１２に示すように、全面を覆うように、約１５０ｎｍの厚みを有するシリコン酸化膜９を形成する。その後、エッチバックすることにより、図１３に示すように、ゲート電極８ａおよび８ｂの側面に、サイドウォール絶縁膜９ａおよび９ｂが形成される。このエッチバックにより、シリコン酸化膜７がパターニングされてゲート絶縁膜７ａおよび７ｂも同時に形成される。
次に、図１４に示すように、素子分離領域２の素子分離絶縁膜２ａと、ゲート電極８ａおよび８ｂと、サイドウォール絶縁膜９ａおよび９ｂとをマスクとして、ｐ型シリコン基板１の表面にｎ型の不純物をイオン注入する。これにより、画素アレイ領域２００の各画素２００ａのｐ型シリコン基板１の表面に、一対のｎ型高濃度不純物領域６ａが形成されるとともに、各ダミー電極領域３００のｐ型シリコン基板１の表面に、一対のｎ型高濃度不純物領域６ｂが形成される。これにより、画素アレイ領域２００の画素２００ａおよびダミー電極領域３００には、それぞれ、ＬＤＤ構造を有するリセットトランジスタ２０１および電荷排出用トランジスタ３０１が形成される。
次に、図１５に示すように、全面を覆うように、約８００ｎｍの厚みを有するシリコン酸化膜からなる層間絶縁層１０を形成した後、ＣＭＰ法により、層間絶縁層１０が約２００ｎｍ研磨されて層間絶縁膜１０の上面が平坦化される。そして、フォトリソグラフィ技術とドライエッチング技術とを用いて、コンタクトホール１０ａ、１０ｂおよび１０ｃが形成される。
次に、図１６に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、コンタクトホール１０ａ、１０ｂおよび１０ｃ内を埋め込むとともに、層間絶縁膜１０上に延びるように、約８００ｎｍの厚みを有するダングステン層１１を形成する。その後、ＣＭＰ法により、タングステン層１１が研磨されることによって、図１７に示すようなコンタクトホール１０ａ、１０ｂおよび１０ｃに埋め込まれたプラグ１１ａ、１１ｂおよび１１ｃが形成される。この後、層間絶縁膜１０上に、プラグ１１ａ、１１ｂおよび１１ｃの上面に接触するように、約５００ｎｍの厚みを有するＡｌなどからなる配線層１２が形成される。その後、フォトリソグラフィ技術を用いて、配線層１２上の所定領域にレジスト膜３４が形成される。そして、レジスト膜３４をマスクとして、配線層１２をエッチングすることによって、図１８に示すようなパターニングされた配線層１２ａ、１２ｂおよび１２ｃが形成される。この後、レジスト膜３４を除去する。
次に、図１９に示すように、層間絶縁膜１０の上面に、配線層１２ａ、１２ｂおよび１２ｃを覆うように、約１０００ｎｍの厚みを有するシリコン酸化膜からなる層間絶縁層１３を形成した後、ＣＭＰ法により、層間絶縁層１３の上面を研磨することにより平坦化する。
次に、図２０に示すように、フォトリソグラフィ技術とドライエッチング技術とを用いて、コンタクトホール１３ａおよび１３ｂを形成する。そして、ＣＶＤ法により、コンタクトホール１３ａおよび１３ｂ内を埋め込むとともに、層間絶縁膜１３上に延びるように、約８００ｎｍの厚みを有するダングステン層１４が形成された後、ＣＭＰ法により、タングステン層１４が研磨されることによって、図２１に示すようなコンタクトホール１３ａおよび１３ｂに埋め込まれたプラグ１４ａおよび１４ｂが形成される。この後、層間絶縁膜１３上に、プラグ１４ａおよび１４ｂの上面に接触するように、約３０ｎｍの厚みを有するＴｉＮなどからなる電極層１５が形成される。その後、フォトリソグラフィ技術を用いて、電極層１５上の所定領域にレジスト膜３５が形成される。そして、レジスト膜３５をマスクとして、電極層１５をエッチングすることによって、図２２に示すようなパターニングされた画素電極１５ａおよびダミー電極１５ｂが形成される。この後、レジスト膜３５を除去する。
次に、図２３に示すように、ＣＶＤ法を用いて、層間絶縁膜１３の上面上に、画素電極１５ａおよびダミー電極１５ｂを覆う約５０ｎｍの厚みを有するｎ型アモルファスシリコン膜１６ａと、約３００ｎｍの厚みを有するｉ型アモルファスシリコン膜１６ｂと、約５０ｎｍの厚みを有するｐ型アモルファスシリコン膜１６ｃとをこの順番で形成する。これにより、光電変換膜１６が形成される。そして、フォトリソグラフィ技術を用いて、ｐ型アモルファスシリコン膜１６ｃ上の所定領域にレジスト膜３６が形成される。そして、レジスト膜３６をマスクとして、光電変換膜１６がエッチングされることによって、図２４に示すようなパターニングされた光電変換膜１６が形成される。この際、図１に示すように、光電変換膜１６は、ｐ型シリコン基板１よりも平面的に見て小さい形状に形成される。この後、レジスト膜３６を除去する。
最後に、図２に示したように、ｐ型アモルファスシリコン膜１６ｃの上面に、約１００ｎｍの厚みを有するＩＴＯなどからなる透明電極１７を形成することによって図２に示した第１実施形態によるＣＭＯＳイメージセンサ１００が形成される。
（第２実施形態）
図２５は、本発明の第２実施形態によるＣＭＯＳイメージセンサのダミー電極領域の回路図である。図２５を参照して、この第２実施形態では、上記第１実施形態と異なり、ダミー電極１５ｂの排出電荷量に基づいてダミー電極１５ｂの電荷の排出回数を制御することが可能なＣＭＯＳイメージセンサ５００について説明する。
図２５は、本発明の第２実施形態によるＣＭＯＳイメージセンサのダミー電極領域の回路図である。図２５を参照して、この第２実施形態では、上記第１実施形態と異なり、ダミー電極１５ｂの排出電荷量に基づいてダミー電極１５ｂの電荷の排出回数を制御することが可能なＣＭＯＳイメージセンサ５００について説明する。
この第２実施形態によるＣＭＯＳイメージセンサ５００のダミー電極領域３００ａは、図２５に示すように、電荷排出用トランジスタ３０１ａおよび３０１ｂと、電荷を保持するためのキャパシタ３０２と、キャパシタ３０２に保持された電荷を増幅して伝達する増幅回路３０３と、キャパシタ３０２に保持された電荷量を判定するための判定回路３０４と、電荷排出用トランジスタ３０１ａおよび３０１ｂのオン／オフ状態を制御するためのロジック回路３０５とを含んでいる。なお、電荷排出用トランジスタ３０１ａおよび３０１ｂは、本発明の「第１のトランジスタ」の一例である。
図２６は、第２実施形態によるＣＭＯＳイメージセンサの電荷排出動作を説明するためのタイミングチャートである。次に、図２５および図２６を参照して、第２実施形態によるＣＭＯＳイメージセンサ５００の電荷排出動作について説明する。
まず、ロジック回路３０５により、電荷排出用トランジスタ３０１ａがオン状態にされる。これにより、ダミー電極１５ｂの電荷が移動されてキャパシタ３０２に保持される。その後、ロジック回路３０５により、電荷排出用トランジスタ３０１ａがオフ状態にされる。
次に、キャパシタ３０２に保持された電荷量が増幅回路３０３により増幅されて判定回路３０４により判定される。その後、ロジック回路３０５により、電荷排出用トランジスタ３０１ｂがオン状態にされる。これにより、キャパシタ３０２に保持された電荷が排出される。その後、ロジック回路３０５により、電荷排出用トランジスタ３０１ｂがオフ状態にされる。
ここで、第２実施形態では、ロジック回路３０５により、キャパシタ３０２に保持された電荷量が所定の値よりも少ない場合には、図２６の（ａ）に示すように、電荷排出動作が１回で終了される。その一方、キャパシタ３０２に保持された電荷量が所定の値よりも多い場合には、キャパシタ３０２に保持された電荷量が所定の値よりも少なくなるまで、上記電荷排出動作が繰り返し行われる。したがって、ダミー電極１５ｂに流入した電荷量が多い場合には、図２６の（ｂ）および（ｃ）に示すように、撮像時間中に電荷排出用トランジスタ３０１ａが複数回オン状態にされることにより、電荷排出動作が繰り返し行われる。
第２実施形態では、上記のように、電荷排出用トランジスタ３０１ａおよび３０１ｂと、電荷を保持するためのキャパシタ３０２と、キャパシタ３０２に保持された電荷量を判定するための判定回路３０４と、電荷排出用トランジスタ３０１ａおよび３０１ｂのオン／オフ状態を制御するためのロジック回路３０５とを設けることによって、ダミー電極１５ｂに流入する電荷の量が多い場合には、電荷排出動作を繰り返し行うことができるので、ダミー電極１５ｂに流入する電荷の量が多い場合にも、適切にダミー電極１５ｂに流入した電荷の排出を行うことができる。
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記実施形態では、撮像装置の一例として光電変換膜１６を積層した積層型のＣＭＯＳイメージセンサ１００を示したが、本発明はこれに限らず、積層型の撮像装置であれば、ＣＣＤイメージセンサなどの他の撮像装置にも適用可能である。
また、上記実施形態では、画素電極１５ａと同じ大きさを有するダミー電極１５ｂにより、マトリクス状に配置された複数の画素電極１５ａを取り囲む例を示したが、本発明はこれに限らず、図２７に示した本発明の第１変形例によるＣＭＯＳイメージセンサ６００のように、画素アレイ領域２００の４つの辺に沿って延びる４つの長方形状のダミー電極６１５ｂにより、マトリクス状に配置された複数の画素電極１５ａを取り囲むようにしてもよい。なお、この第１変形例の各々のダミー電極６１５ｂには、それぞれ、少なくとも１つの電荷排出用トランジスタ３０１ｃが電気的に接続されている。また、この電荷排出用トランジスタ３０１ｃは、本発明の「第１のトランジスタ」の一例である。また、図２８に示した本発明の第２変形例によるＣＭＯＳイメージセンサ７００のように、１つのリング形状のダミー電極７１５ｂにより、マトリクス状に配置された複数の画素電極１５ａを取り囲むようにしてもよい。なお、この第２変形例のダミー電極７１５ｂの各辺には、それぞれ、少なくとも１つの電荷排出用トランジスタ３０１ｄが電気的に接続されている。また、この電荷排出用トランジスタ３０１ｄは、本発明の「第１のトランジスタ」の一例である。
また、上記実施形態では、画素アレイ領域２００の外周部を取り囲むように１列のダミー電極領域３００を形成する例を示したが、本発明はこれに限らず、画素アレイ領域の外周部を取り囲むように複数列のダミー電極領域を形成するようにしてもよい。なお、このとき、複数列のダミー電極領域にそれぞれ電荷排出用トランジスタを形成してもよいし、複数列のダミー電極領域を電気的に接続することにより、複数列のダミー電極領域に共通の電荷排出用トランジスタを形成するようにしてもよい。
また、上記実施形態では、ポリシリコン膜８からなるゲート電極８ａおよび８ｂを形成する例を示したが、本発明はこれに限らず、ゲート電極をシリコン層とシリサイド層との積層構造を有するように形成してもよい。
また、上記実施形態では、Ａｌなどからなる配線層１２ａ、１２ｂおよび１２ｃを形成するとともに、タングステンからなるプラグ１４ａおよび１４ｂを形成する例を示したが、本発明はこれに限らず、図２９に示した本発明の第３変形例によるＣＭＯＳイメージセンサ８００のように、Ｃｕからなる配線層８１ａ、８１ｂおよび８１ｃを形成するとともに、Ｃｕからなるプラグ８２ａおよび８２ｂを形成するようにしてもよい。なお、この第３変形例によるＣＭＯＳイメージセンサ８００には、図２に示した第１実施形態の層間絶縁膜１３の代わりに、下層から順に、約５０ｎｍの厚みを有するとともに、配線層８１ａ、８１ｂおよび８１ｃが配置される領域を形成する際のエッチングストッパとして機能するエッチングストッパ膜８３、約３００ｎｍの厚みを有するシリコン酸化膜８４、約５０ｎｍの厚みを有するＣＭＰストッパ膜８５、約５０ｎｍの厚みを有するＣｕ拡散防止膜８６、約３００ｎｍの厚みを有するシリコン酸化膜８７および約５０ｎｍの厚みを有するＣＭＰストッパ膜８８が形成されている。また、エッチングストッパ膜８３、ＣＭＰストッパ膜８５、Ｃｕ拡散防止膜８６およびＣＭＰストッパ膜８８は、ＳｉＣ、ＳｉＯＣ、ＳｉＣＮおよびＳｉＯＮなどからなるグループより選択される材料からなる膜またはそれらの膜を積層することによって形成されている。また、ＣＭＰストッパ膜８５は、図３０に示すように、層間絶縁膜１０、プラグ１１ａ、１１ｂおよび１１ｃの上面上に、エッチングストッパ膜８３、シリコン酸化膜８４およびＣＭＰストッパ膜８５を覆うように形成された銅８１をＣＭＰ法により研磨して配線層８１ａ、８１ｂおよび８１ｃを形成する際のストッパとして機能する。また、ＣＭＰストッパ膜８８は、ＣＭＰ法により銅を研磨してプラグ８２ａおよび８２ｂを形成する際のストッパとして機能する。
また、上記第１実施形態では、ｐ型シリコン基板１の表面に、リセットトランジスタ２０１および電荷排出用トランジスタ３０１を構成するソース／ドレイン領域４ａおよび４ｂを形成する例を示したが、本発明はこれに限らず、シリコン基板の表面にｐ型ウェル領域を形成するとともに、そのｐ型ウェル領域の表面に、リセットトランジスタおよび電荷排出用トランジスタを構成するソース／ドレイン領域を形成するようにしてもよい。
１００、５００、６００、７００、８００ ＣＭＯＳイメージセンサ（撮像装置）
２０１ リセットトランジスタ（第２のトランジスタ）
３０１、３０１ａ、３０１ｂ、３０１ｃ、３０１ｄ 電荷排出用トランジスタ（第１のトランジスタ）
８ａ ゲート電極
８ｂ ゲート電極
１５ａ 画素電極
１５ｂ、６１５ｂ、７１５ｂ ダミー電極
１６ 光電変換膜
２０１ リセットトランジスタ（第２のトランジスタ）
３０１、３０１ａ、３０１ｂ、３０１ｃ、３０１ｄ 電荷排出用トランジスタ（第１のトランジスタ）
８ａ ゲート電極
８ｂ ゲート電極
１５ａ 画素電極
１５ｂ、６１５ｂ、７１５ｂ ダミー電極
１６ 光電変換膜
Claims (6)
- 複数の画素電極と、
前記複数の画素電極上に配置された光電変換膜と、
前記光電変換膜の端部に形成され、前記光電変換膜の端部近傍において発生した電荷を排出するためのダミー電極と、
前記ダミー電極に流入した電荷の排出を制御するための第１のトランジスタとを備える、撮像装置。 - 前記第１のトランジスタは、前記ダミー電極が形成される領域の下方に配置されている、請求項１に記載の撮像装置。
- 前記第１のトランジスタが前記画素電極の電荷の読み出し動作前にオン状態に制御されることにより、前記ダミー電極に流入した電荷の排出が行われる、請求項１または２に記載の撮像装置。
- 前記第１のトランジスタのソース／ドレインの一方には、前記ダミー電極が電気的に接続されているとともに、前記第１のトランジスタのソース／ドレインの他方には、正電位が印加されている、請求項１〜３のいずれか１項に記載の撮像装置。
- 前記複数の画素電極は、マトリクス状に配置されており、
前記ダミー電極は、マトリクス状に配置された前記画素電極を取り囲むように形成されている、請求項１〜４のいずれか１項に記載の撮像装置。 - 前記画素電極に接続される第２のトランジスタをさらに備え、
前記第１のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と同一層からなる、請求項１〜５のいずれか１項に記載の撮像装置。
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