JP4133548B2

JP4133548B2 - 半導体装置

Info

Publication number: JP4133548B2
Application number: JP2003122064A
Authority: JP
Inventors: 徹黒崎; 寛明宍戸; 瑞枝北田; 伸治九里; 宏介大島
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2003-04-25
Filing date: 2003-04-25
Publication date: 2008-08-13
Anticipated expiration: 2023-04-25
Also published as: JP2004327815A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置にかかり、特に、溝内に半導体充填物が配置された半導体装置に関する。
【０００２】
【従来の技術】
図４０(ａ)は従来技術のＭＯＳＦＥＴ１０１の拡散構造を説明するための平面図であり、同図(ｂ)は、一点鎖線で囲んだ部分の拡大図である。
【０００３】
このＭＯＳＦＥＴ１０１は、第一導電型のエピタキシャル層から成る成長層１１２を有しており、１個のＭＯＳＦＥＴ１０１が構成される成長層１１２の矩形の領域の略中央位置に、不純物拡散によって形成された第二導電型のベース領域１３３が配置されている。
【０００４】
そのベース領域１３３を分断するように、細長の活性溝１２２ａが複数本互いに平行に配置されている。ベース領域１３３内であって各活性溝１２２ａの片側又は両側には、不純物拡散によって第一導電型のソース領域１３９が形成されている。活性溝１２２ａの間では、二個のソース領域１３９が互いに対向しており、その二個のソース領域１３９の間の位置には、不純物拡散によって高濃度で第二導電型のオーミック領域１３８が形成されている。
【０００５】
活性溝１２２ａ及びベース領域１３３の周囲には、幅が細く、四角リング形状のガード溝１２２ｂが複数本同心状に配置されており、活性溝１２２ａ及びベース領域１３３は、各ガード溝１２２ｂによって同心状に取り囲まれている。
【０００６】
図４１(ａ)、(ｂ)は、図４０(ａ)のＩ−Ｉ線切断面図とＩＩ−ＩＩ線切断面図である。
【０００７】
活性溝１２２ａの底面上には、第二導電型の半導体単結晶から成る埋込領域１２３ａが配置されている。埋込領域１２３ａの高さは活性溝１２２ａの深さよりも低く、埋込領域１２３ａの表面と、活性溝１２２ａの埋込領域１２３ａよりも上部の側面には、ゲート絶縁膜１５１が形成されている。このゲート絶縁膜１５１で囲まれた領域内にはポリシリコン薄膜が成長され、そのポリシリコン薄膜によってゲート電極プラグ１５８が形成されている。
【０００８】
ガード溝１２２ｂの内周にはゲート絶縁膜１５１は形成されておらず、ガード溝１２２ｂの底面及び側面に露出する成長層１１２と直接接触して、第二導電型の半導体単結晶から成る充填領域１２３ｂが配置されている。
【０００９】
ゲート電極プラグ１５８や充填領域１２３ｂの上には、絶縁膜１５７が配置されている。絶縁膜１５７はパターニングされており、ソース領域１３９とオーミック領域１３８の上の部分に開口が形成され、ソース領域１３９とオーミック領域１３８の表面はその開口の底面に露出されている。
【００１０】
それら露出した領域の表面と絶縁膜１５７の表面には、金属薄膜から成るソース電極１６１が形成されている。
【００１１】
成長層１１２は、高濃度第一導電型のシリコンの単結晶基板１１１の片面に配置されており、該単結晶基板１１１の他の面には、金属薄膜から成るドレイン電極１７１が形成されている。
【００１２】
ベース領域１３３は、ソース領域１３９よりも下方位置でゲート絶縁膜１５１に接触し、その部分でゲート絶縁膜１５１を介してゲート電極プラグ１５８に接触している。
【００１３】
そして、ゲート電極プラグ１５８にしきい値電圧以上の電圧を印加すると、ベース領域１３３のゲート絶縁膜１５１に接触した部分に第一導電型の反転層が形成され、ソース領域１３９と成長層１１２とがその反転層によって接続され、導通状態になる。
【００１４】
従って、ドレイン電極１７１とソース電極１６１の間に電圧を印加しておくと、反転層を通って電流が流れる。
この電流は、抵抗値の高い成長層１１２を流れるため、導通時の損失が大きい。
【００１５】
特に、埋込領域１２３ａがゲート電極プラグ１５８の下に位置しており、埋込領域１２３ａの内部は電流は流れないので、埋込領域１２３ａを設けない場合に比べ、導通抵抗は大きくなってしまう。
【００１６】
また、導通状態では、ドレイン電極１７１とソース電極１６１の間には、ベース領域１３３と成長層１１２との間のｐｎ接合が逆バイアスされる極性の電圧が印加されており、このとき、埋込領域１２３ａと成長層１１２との間のｐｎ接合も逆バイアスされるため、導通状態のときでも埋込領域１２３ａから広がった空乏層によって抵抗値が上昇してしまうという問題がある。
【００１７】
次に、ゲート電極プラグ１５８がしきい値電圧以下の電圧になると、反転層は消滅し、電流は流れなくなる。
【００１８】
この状態では、ベース領域１３３と成長層１１２の間のｐｎ接合は逆バイアスされており、ベース領域１３３の内部と成長層１１２の内部の両方に空乏層が広がっている。
【００１９】
一般に、ベース領域と同じ導電型であって、ベース領域を同心状に取り囲むリング形状の半導体領域はガードリングと呼ばれており、このＭＯＳＦＥＴ１０１では充填領域１２３ｂがガードリングとして機能し、成長層１１２内を横方向に伸びた空乏層が、充填領域１２３ｂに達すると、その充填領域１２３ｂから外側に向けて更に空乏層が伸び、空乏層が次々同心状の充填領域１２３ｂに達っして広がることで、充填領域１２３ｂが存在しない場合よりも空乏層の広がりが大きくなり、成長層１１２内部の電界強度が緩和されるようになっている。
【００２０】
ここで、本明細書では、｛１００｝は、下記面方位、
【００２１】
【数１】

【００２２】
の全てを含むものとすると、基板１１１は、その表面の面方位が｛１００｝のものが用いられており、基板１１１表面に成長した成長層１１２の表面やガード溝１２２ｂの底面の面方位も｛１００｝になっている。
【００２３】
基板１１１には、切り欠き(オリエンテーションフラット)等によって、基板１１１の表面の｛１００｝方向が分かる目印が形成されている。
【００２４】
ガード溝１２２ｂをエッチング法によって掘削するために、ガード溝１２２ｂのパターンを有するレジスト膜を形成する際に、ガード溝１２２ｂのパターンが伸びる方向と、基板１１１の目印とが位置合わせされ、ガード溝１２２ｂを形成するパターンが、｛１００｝方向に伸びるようにされている。
【００２５】
そして、ガード溝１２２ｂの側面は基板１１１の表面に対して垂直に形成され、且つ、側面同士は互いに平行であるか、互いに直交するようになっている。従って、実際にエッチングによって形成されたガード溝１２２ｂの内周側面には｛１００｝面が露出されるようになっている。
【００２６】
底面には、表面と同じ｛１００｝面が露出するから、従って、ガード溝１２２ｂ内部の底面と側面の全ては、｛１００｝面が露出している。
【００２７】
その結果、充填領域１２３ｂを構成するシリコン単結晶は均一に成長し、ガード溝１２２ｂの内部が充填領域１２３ｂを構成するシリコン単結晶で完全に充填される。
【００２８】
この場合、ガード溝１２２ｂの四辺が直角に接続されていると、充填領域１２３ｂと成長層１１２との間に形成されるｐｎ接合の表面に直角に曲がった部分が生じ、耐圧が低くなってしまう。
【００２９】
耐圧低下を防止するためには、ガード溝１２２ｂの四隅部分を一定の曲率半径で曲げ、充填領域１２３ｂの四辺が直角に交差しないようにすることが考えられる。
【００３０】
しかしながら、このようにガード溝１２２ｂの四隅に丸みを形成すると、図４０(ｂ)に示すように、ガード溝１２２ｂの、図面横方向に直線状に伸びる部分の側面Ｓ₁と、縦方向に直線状に伸びる部分の側面Ｓ₂は、面方位が｛１００｝になっていても、側面Ｓ₁、Ｓ₂を接続する曲がった部分では、面方位は｛１００｝にはならない。例えば、中間部分の側面Ｓ₃は、面方位は｛１１０｝になる。
【００３１】
従って、ガード溝１２２ｂの四辺の直線状の部分と曲がった部分とでは、充填領域１２３ｂを構成させるシリコン単結晶の成長速度に差が生じ、ガード溝１２２ｂ内を均一に充填できなくなるという問題がある。そして、均一に充填できないために充填領域１２３ｂの内部にボイドが存在すると、その部分で耐圧が低下し、不良品になってしまう。
【００３２】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、導通抵抗が低く、高耐圧の半導体装置を提供することにある。
【００３３】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、第一導電型の成長層を有する処理基板と、前記処理基板に形成された活性溝と、前記活性溝の側面に配置されたゲート絶縁膜と、前記ゲート絶縁膜と接触して前記活性溝内に配置されたゲート電極プラグと、前記処理基板の内部の前記ゲート絶縁膜と接触し、底部が前記活性溝の底面よりも浅い位置に配置された第二導電型のベース領域と、前記ベース領域内の前記ゲート絶縁膜と接触する位置に配置され、前記ベース領域によって前記成長層から分離された第一導電型のソース領域とを有し、前記ゲート電極プラグにしきい値電圧以上の電圧を印加すると、前記ベース領域内の前記ゲート絶縁膜と接触した部分に反転層が形成され、前記反転層によって前記ソース領域と前記成長層とが電気的に接続される半導体装置であって、前記ベース領域の底部よりも下方に、前記成長層の濃度よりも高濃度の第一導電型の低抵抗領域が前記ベース領域と接触して配置され、前記活性溝の底部には、前記ゲート電極プラグとは絶縁された状態で第二導電型の埋込領域が配置され、該埋込領域と前記成長層との間にはｐｎ接合が形成され、前記処理基板の前記活性溝が形成された面とは反対側の面に配置され、前記成長層よりも高濃度の第一導電型のオーミック層と、前記オーミック層と前記ゲート絶縁膜に接触し、前記オーミック層とオーミック接合を形成するドレイン電極膜とを有する半導体装置である。
請求項２記載の発明は、前記低抵抗領域の底部は、前記埋込領域の上部よりも浅い位置に配置された請求項１記載の半導体装置である。
請求項３記載の発明は、前記処理基板に同心状に形成され、電気的に互いに分離された複数本の第二導電型のガードリングを有する請求項１又は請求項２のいずれか１項記載の半導体装置であって、前記活性溝と前記ベース領域は、最内周の前記ガードリングによって取り囲まれ、最内周の前記ガードリングの内側の領域の前記ベース領域よりも浅い部分に位置する第一導電型の部分は、前記ベース領域底面下の前記低抵抗領域の濃度よりも低濃度にされた半導体装置である。
【００３４】
本発明は上記のように構成されており、反転層に流れる電流は、低抵抗領域を流れるため、導通抵抗が小さくなっている。
【００３５】
また、ゲート電極プラグの真下位置の低抵抗領域よりも深い部分には、第二導電型の埋込領域が配置されており、埋込領域から伸びる空乏層によって耐圧が向上するようになっている。この埋込領域は、ベース領域と電気的に接続してもよいし、ベース領域とは電気的に絶縁させ、浮遊電位に置いてもよい。
【００３６】
【発明の実施の形態】
本発明の実施例について説明する。
本実施例及び後述する各実施例では、ｐ型又はｎ型のうちのいずれか一方を第一導電型とし、他方を第二導電型とする。従って、第一導電型がｎ型であれば第二導電型はｐ型であり、逆に、第一導電型がｐ型であれば第二導電型はｎ型であり、本発明にはその両方が含まれる。
【００３７】
図２８の符号１は、本発明の一実施形態である半導体装置の拡散構造を説明するための平面図であり、中央に位置し、後述するベース領域３３やソース領域３９が配置された活性領域と、該活性領域の周辺の領域であって、活性領域を取り囲む耐圧領域とに区分される。
【００３８】
耐圧領域には、リング形状のガードリング３５が複数本(ここでは四本)同心状に配置されており、活性領域は、ガードリング３５によって同心状に取り囲まれている。
【００３９】
図２７(ａ)は、図２８のＸ−Ｘ線に沿った活性領域の切断面図であり、同図(ｂ)は、図２８のＹ−Ｙ線に沿った耐圧領域の切断面図である。
【００４０】
図２８と図２７(ａ)、(ｂ)を参照し、この半導体装置１は、単結晶基板１１と該単結晶基板１１と接触した成長層１２とを有している。
【００４１】
単結晶基板１１は、第一導電型のシリコン単結晶で構成されており、成長層１２は、該単結晶基板１１表面にエピタキシャル法によって成長された第一導電型のシリコンエピタキシャル層で構成されている。
【００４２】
成長層１２のうち、活性領域に位置する部分の内部の表面近傍位置には、第二導電型のベース領域３３が形成されている。
【００４３】
符号１０は、プロセス処理の対象となる処理基板を示しており、成長層１２やベース領域３３等の拡散層の他、表面に形成される絶縁膜や金属膜を含んでいる。
ベース領域３３の底面下には、第一導電型の低抵抗領域１５が配置されている。
【００４４】
活性領域内には、そのベース領域３３と低抵抗領域１５とを分断するように、細長の活性溝２２ａが複数本互いに等間隔で平行に配置されている。各活性溝２２ａの間の略中央位置であって、ベース領域３３内部の表面近傍位置には、ベース領域３３と同じ導電型のオーミック領域３８が配置されている。このオーミック領域３８の表面は、ベース領域３３の表面よりも第二導電型の不純物が高濃度に含まれている。
【００４５】
各活性溝２２ａの片側又は両側には、第一導電型のソース領域３９が配置されている。
【００４６】
成長層１２の耐圧領域に位置する部分には、四角リング形状のガード溝２２ｂが複数本形成されている。このガード溝２２ｂの下部は、成長層１２に位置し、上部は成長層１２表面の絶縁膜４２内に位置している。
【００４７】
活性溝２２ａの内部とガード溝２２ｂの内部には、第二導電型の半導体単結晶(ここではシリコン単結晶)が成長され、その半導体単結晶から成る埋込領域２４と充填領域２３ｂとがそれぞれ配置されている。
【００４８】
活性溝２２ａの内部の埋込領域２４よりも上の部分は、ゲート溝８２であり、ゲート溝８２の側面及び底面にはゲート絶縁膜５１が配置されている。ゲート溝８２の内部では、ゲート絶縁膜５１で囲まれた状態でゲート電極プラグ５４が配置されている。
【００４９】
充填領域２３ｂは、処理基板１０表面に形成された絶縁膜４２の内部まで充填されており、従って、充填領域２３ｂの上端部は、ガード溝２２ｂの成長層１２に形成された部分よりも上方に位置している。そして、成長層１２の表面の充填領域２３ｂと接触する位置に、第二導電型の補助拡散領域３４が形成されている。
【００５０】
補助拡散領域３４はリング形状であり、各充填領域２３ｂの内周と外周の両方に配置されている。
【００５１】
補助拡散領域３４の深さは充填領域２３ｂの深さよりも浅くなっており、従って、成長層１２の表面部分では、成長層１２は、充填領域２３ｂとはｐｎ接合を形成せず、補助拡散領域３４とｐｎ接合を形成するようになっている。
【００５２】
隣接する補助拡散領域３４の間には成長層１２が位置しており、従って、充填領域２３ｂ同士は補助拡散領域３４では接続されておらず、電気的に互いに分離されている。また、最内周の充填領域２３ｂとベース領域３３との間も補助拡散領域３４では接続されておらず、最内周の充填領域２３ｂはベース領域３３から電気的に分離されている。従って、各充填領域２３ｂは、ベース領域３３に対して浮遊電位に置かれている。
【００５３】
このようなガード溝２２ｂ及び充填領域２３ｂと補助拡散領域３４とでガードリング３５が構成されている。
【００５４】
各ガード溝２２ｂは、同心状に配置されており、活性領域を同心状に取り囲んでいる。従って、活性溝２２ａ及びベース領域３３の周囲は、ガードリング３５によって同心状に取り囲まれている。
【００５５】
なお、基板１１及び成長層１２がシリコン単結晶で構成されている場合、基板１１と成長層１２の表面の面方位は、｛１００｝にされている。
【００５６】
各ガード溝２２ｂの平面形状は、正方形又は長方形の四角リング状であり、ガード溝２２ｂの向きは、成長層１２の面方位と位置合わせされ、各ガード溝２２ｂの絶縁層４２の部分を除く内周側の四側面と外周側の四側面の両方に、半導体単結晶の｛１００｝面が露出するようにされている。また、ガード溝２２ｂの底面は成長層１２の表面と平行であり、従って、ガード溝２２ｂの底面にも｛１００｝面が露出されている。
【００５７】
他方、活性溝２２ａは細長の長方形形状であり、活性溝２２ａの四辺は、ガード溝２２ｂの四辺に対して平行な方向か、又は直角な方向のいずれかに向くように配置されている。
【００５８】
活性溝２２ａの底面も成長層１２表面と平行であり、従って、活性溝２２ａ内部の四側面及び底面にも｛１００｝面が露出するようになっている。
【００５９】
従って活性溝２２ａの内部に露出する面の面方位とガード溝２２ｂの内部に露出する面の面方位は全て等しいから、活性溝２２ａとガード溝２２ｂの内部には、シリコン単結晶が均一に成長し、充填領域２３ｂや埋込領域２４内部にはボイドは生じない。
【００６０】
図２９は、半導体装置１の四隅部分Ａの拡大図である。
充填領域２３ｂの四隅部分は直角になっているが、その四隅部分に位置する補助拡散領域３４は半径０．３μｍ以上の曲率で曲げられている。
【００６１】
成長層１２の表面部分では、充填領域２３ｂの直角に曲げられた部分は成長層１２とは直接ｐｎ接合は形成せず、丸みを有する補助拡散領域３４がｐｎ接合を形成するようになっている。
【００６２】
上記のような半導体装置１の製造工程を説明する。
図１(ａ)、(ｂ)を参照し、符号１０は、製造工程で処理される処理基板を示している。この処理基板１０は、第一導電型のシリコン単結晶から成る基板１１と、該基板１１上にシリコンのエピタキシャル成長によって形成された第一導電型の成長層１２とを有している。
【００６３】
この処理基板１０は、直径数インチ〜十数インチのウェーハであり、１枚のウェーハ中には多数の半導体装置１が形成されるように区分けされている。
【００６４】
先ず、熱酸化処理によってシリコン酸化膜から成る第一の絶縁膜を形成し、該第一の絶縁膜をパターニングし、図２(ａ)に示すように、区分けされた領域ごとに、第一の絶縁膜４０の各領域の中央に位置する部分に窓開部７７を形成する。窓開部７７の底面には成長層１２表面が露出される。
【００６５】
窓開部７７の周辺領域では、図２(ｂ)に示すように、窓開部は形成せず、第一の絶縁膜４０によって成長層１２表面を覆っておく。
【００６６】
図３０は処理基板１０の平面図であり、同図の符号１９は、区分けされた領域の外周を示している。図２(ａ)は、図３０のＡ₁−Ａ₁線切断面図、図２(ｂ)は図３０のＢ₁−Ｂ₁線切断面図に相当する。
【００６７】
次に、第一の絶縁膜４０をマスクとし、処理基板１０の表面に第一導電型の不純物を照射すると、図３(ａ)に示すように、窓開部７７底面に位置する成長層１２表面に第一導電型の不純物が注入され、その部分の成長層１２内部表面に第一導電型の高濃度層３０が形成される。周辺領域には、図３(ｂ)に示すように高濃度層は形成されない。
【００６８】
その状態で熱酸化処理を行うと高濃度層３０が拡散され、図４(ａ)に示すように、第一導電型の低抵抗領域１３が形成される。このとき、成長層１２表面にシリコン酸化膜が成長し、第二の絶縁膜が形成される。図４(ａ)、(ｂ)の符号４１は、第一の絶縁膜と第二の絶縁膜とから成る絶縁膜を示している。
【００６９】
低抵抗領域１３は、表面側の濃度が高く、深いほど濃度は低くなっている。第一導電型の不純物濃度が、成長層１２の濃度の二倍まで低下した位置を、低抵抗領域１３の底部と定義すると、低抵抗領域１３の底部は、後述する埋込領域２４の上部よりも浅い位置にあり、低抵抗領域１３と埋込領域２４とは接触していない。
【００７０】
次に、絶縁膜４１をパターニングし、外周１９によって区分けされた領域の中央位置に、図５(ａ)に示すように、矩形窓開部７８ａを形成し、その矩形窓開部７８ａを同心状に取り囲む位置に、図５(ｂ)に示すように、複数のリング窓開部７８ｂを形成する。
【００７１】
図３１は、その状態の平面図であり、図５(ａ)は、図３１のＡ₂−Ａ₂線切断面図、図５(ｂ)は図３１のＢ₂−Ｂ₂線切断面図に相当する。
【００７２】
矩形窓開部７８ａの大きさは低抵抗領域１３よりも大きくされており、矩形窓開部７８ａの底面には、低抵抗領域１３の表面と、該低抵抗領域１３の周囲に位置する成長層１２の表面が露出されている。リング窓開部７８ｂの底面には成長層１２表面が露出されている。
【００７３】
その状態で、処理基板１０の表面に第二導電型の不純物を照射すると、矩形窓開部７８ａの底面に露出している低抵抗領域１３及びその周辺の成長層１２の表面と、リング窓開部７８ｂの底面に露出している成長層１２の表面に第二導電型の不純物が注入され、図６(ａ)、(ｂ)に示すように、その部分の低抵抗領域１３の内部表面と成長層１２の内部表面に第二導電型の高濃度層３１ａ、３１ｂが形成される。この高濃度層３１ａ、３１ｂの平面形状は矩形窓開部７８ａとリング窓開部７８ｂの形状を反映しており、それぞれ矩形とリング状になっている。リング窓開部７８ｂの四隅には丸みが付されており、そのため、リング窓開部７８ｂの形状が反映された高濃度層３１ｂの四隅にも丸みが形成されている。
【００７４】
次いで、熱酸化処理により、高濃度層３１ａ、３１ｂの拡散を行うと、図７(ａ)、(ｂ)に示すように、処理基板１０の内部には、平面形状が略矩形のベース領域３３と四隅に丸みを有するリング形状の補助拡散領域３４とがそれぞれ形成される。また、処理基板１０の表面には、シリコンの酸化膜から成る絶縁膜が形成される。図７(ａ)、(ｂ)の符号４２は、熱酸化処理前の絶縁膜４１と一体になった絶縁膜を示している。処理基板１０の表面は、この絶縁膜４２で覆われる。
【００７５】
絶縁膜４２底面に位置するベース領域３３の平面形状は低抵抗領域１３よりも大きくなっており、従って、低抵抗領域１３の表面はベース拡散領域３３で置換され、ベース領域３３の底面下に埋め込まれた状態になる。図７(ａ)の符号１５は、その状態の低抵抗領域を示している。
【００７６】
図３２は、この状態の処理基板１０の、図７(ａ)、(ｂ)の状態のＳ−Ｓ線横切断面図を示している。ベース領域３３の周囲に位置する成長層１２表面の濃度は、低抵抗領域１３を形成する前と同じである。図７(ａ)は、図３２のＡ₃−Ａ₃線切断面図、図７(ｂ)は図３２のＢ₃−Ｂ₃線切断面図に相当する。
【００７７】
次に、絶縁膜４２をパターニングし、図８(ａ)、(ｂ)に示すように、ベース領域３３上の位置に、互いに平行に配置された複数本の活性溝用窓開部７９ａを形成し、また、各補助拡散領域３４上の幅方向中央位置に、ガード溝用窓開部７９ｂを形成する。ガード溝用窓開部７９ｂは、各補助拡散領域３４上に一個ずつ配置されており、ガード溝用窓開部７９ｂの形状は、補助拡散領域３４の形状を反映しリング形状になるが、その四隅は丸められておらず、二辺は略直角に交差している。
【００７８】
活性溝用窓開部７９ａは、ベース領域３３の幅よりも長く、ベース領域３３を横断して配置されている。従って、活性溝用窓開部７９ａの両端の底面には成長層１２表面が露出され、両端を除く部分にはベース領域３３が露出されている。
【００７９】
ガード溝用窓開部７９ｂの幅は補助拡散領域３４の幅よりも細いため、ガード溝用窓開部７９ｂの底面には、補助拡散領域３４の表面が露出されている。
【００８０】
その状態でパターニングされた絶縁膜４２をマスクとして、成長層１２やベース領域３３や補助拡散領域３４のエッチングを行い、図９(ａ)、(ｂ)に示すように、活性溝用窓開部７９ａの底面下とガード溝用窓開部７９ｂの底面下に露出する処理基板１０を深さ方向に掘削すると、上部に、活性溝用窓開部７９ａとガード溝用窓開部７９ｂをそれぞれ含む活性溝２２ａとガード溝２２ｂとが形成される。
【００８１】
活性溝２２ａの平面形状とガード溝２２ｂの平面形状は、活性溝用窓開部７９ａとガード溝用窓開部７９ｂの平面形状を反映しており、活性溝２２ａは細長い長方形であり、ガード溝２２ｂは四角リング形状である。ガード溝２２ｂの四隅では、二辺が略直角に交差している。
【００８２】
活性溝２２ａとガード溝２２ｂの断面形状は、処理基板１０の深さ方向が幅よりも長い細長の長方形形状になっている。
【００８３】
活性溝２２ａとガード溝２２ｂの深さはベース領域３３や補助拡散領域３４や低抵抗領域１５よりも深く、且つ、基板１１よりも浅くなっている。
【００８４】
各溝２２ａ、２２ｂの底面は同じ位置に存しており、低抵抗領域１５の底面はベース領域３３や補助拡散領域３４よりも深いから、各溝２２ａ、２２ｂの底面は基板１１と低抵抗領域１５の間の深さに位置している。
【００８５】
そのため、ベース領域３３や低抵抗領域１５は互いに平行な複数個に分断され、活性溝２２ａの内部側面の上部にはベース領域３３や低抵抗領域１５が露出し、下部には成長層１２が露出する。
【００８６】
他方、各補助拡散領域３４は、ガード溝２２ｂの内周に接する部分と外周に接する部分に二分割され、ガード溝２２ｂの側面には、上部に補助拡散領域３４が露出し、下部に成長層１２が露出されている。
【００８７】
活性溝用窓開部７９ａの四辺やガード溝用窓開部７９ｂの四辺は、成長層１２の｛１００｝方向に伸びるように配置されており、断面が長方形であるから、各溝２２ａ、２２ｂの底面や側面には、｛１００｝面が露出されている。
【００８８】
図９(ａ)、(ｂ)のＴ−Ｔ線横切断面図を図３３に示す。各溝２２ａ、２２ｂの幅は互いに等しい大きさにされており、また、隣接する活性溝２２ａ同士は等間隔であり、隣接するガード溝２２ｂの四辺間も等間隔であり、活性溝２２ａ間の間隔とガード溝２２ｂ間の間隔も互いに等しくされている。更に、最内周のガード溝２２ｂと、長辺が最内周の溝２２ｂと対向する活性溝２２ａとの間の間隔も、活性溝２２ａ間の間隔及びガード溝２２ｂ間の間隔と等しくされている。
【００８９】
活性溝２２ａの両端は最内周のガード溝２２ｂや、そのガード溝２２ｂの内周に接する補助拡散領域３４には接触していない。
【００９０】
図９(ａ)は、図３３のＡ₄−Ａ₄線切断面図、図９(ｂ)は図３３のＢ₄−Ｂ₄線切断面図に相当する。
【００９１】
次いで、エピタキシャル成長法によって、各溝２２ａ、２２ｂの底面及び側面に第二導電型の半導体単結晶を成長させると、各溝２２ａ、２２ｂの内部は、その半導体単結晶によって充填される。ここでは、半導体単結晶としてシリコン単結晶が用いられている。
【００９２】
図１０(ａ)、(ｂ)の符号２３ａ、２３ｂは活性溝２２ａ内とガード溝２２ｂ内にそれぞれ成長した半導体単結晶から成る充填領域を示している。
【００９３】
図３４は、図１０(ａ)、(ｂ)のＵ−Ｕ線横切断面図であり、逆に、図１０(ａ)、(ｂ)は図３４のＡ₅−Ａ₅線とＢ₅−Ｂ₅線の縦切断面図に相当する。
【００９４】
充填領域２３ａ、２３ｂが形成された直後の状態では、充填領域２３ａ、２３ｂの上端部は、マスクとして用いられた絶縁層４２の表面上に盛り上がっている。
【００９５】
盛り上がった部分をエッチングによって除去すると、図１１(ａ)、(ｂ)に示すように、充填領域２３ａ、２３ｂの高さは絶縁膜４２の高さと一致し、絶縁層４２に形成された孔を含むガード溝２２ｂと、その内部の充填領域２３ｂと、それに接する補助拡散領域３４とでガードリング３５が構成される。
【００９６】
次に、図１２(ａ)、(ｂ)に示すように、処理基板１０の絶縁膜４２側の表面に、シリコン酸化膜等の絶縁膜から成る保護膜４３を形成する。この状態では充填領域２３ａ、２３ｂの表面は保護膜４３で覆われている。
【００９７】
次に、この保護膜４３をパターニングし、図１３(ａ)に示すように窓開部８１を形成し、活性溝２２ａの内部に形成された充填領域２３ａの上端を露出させる。ガード溝２２ｂ内部に形成された充填領域２３ｂの表面は、同図(ｂ)に示すように保護膜４３で覆っておく。
【００９８】
その状態で、半導体単結晶のエッチング処理を行うと保護膜４３がマスクとなり、活性溝２２ａ内の充填領域２３ａがエッチングされる。ここでは、充填領域２３ａを全部エッチングせず、図１４(ａ)に示すように、上部だけをエッチングによって除去すると、充填領域２３ａの下部から成る埋込領域２４が形成される。
【００９９】
この埋込領域２４の上端部は、上述したように、低抵抗領域１５の底面よりも低い位置に存している。
【０１００】
また、活性溝２２ａ内の充填領域２３ａの上部を除去することにより、埋込領域２４よりも上の部分には、ゲート溝８２が形成される。
【０１０１】
埋込領域２４をエッチングによって形成する際、絶縁膜４３も一緒にエッチングされる。絶縁膜４３のエッチング速度は、充填領域２３ａのエッチング速度よりも遅いが、絶縁膜４３は充填領域２３ａのエッチング部分よりも薄いため、埋込領域２４が形成されたときには絶縁膜４３は全部エッチングされており、処理基板１０表面には保護膜４２が露出している。
【０１０２】
絶縁膜４３が除去されるため、図１４(ｂ)に示すように、ガード溝２２ｂ内部の埋込領域２３ｂはその表面が露出される。
【０１０３】
なお、図１３(ａ)において窓開部８１を形成する際、充填領域２３ａの長さ方向の全部を露出させず、一部を保護膜４３で保護した状態で充填領域２３ａのエッチングによって埋込領域２４を形成すると、充填領域２３ａは部分的に残るため、各埋込領域２４は充填領域２３ａの残部に接続される。
【０１０４】
そして残った充填領域２３ａの上部はベース領域３３と接触しているから、埋込領域２４は充填領域２３ａを介してベース領域３３に電気的に接続される。
【０１０５】
他方、充填領域２３ａの上端部を全長に亘って露出させ、エッチング処理すると、充填領域２３ａは残らない。この場合、形成された埋込領域２４はベース領域３３とは電気的に分離される。
【０１０６】
ここでは、充填領域２３ａは残さず、埋込領域２４はベース領域３３から電気的に分離させた。
【０１０７】
図３５は、図１４(ａ)、(ｂ)のＶ−Ｖ線横切断面図であり、活性溝２２ａ内の状態と、ガード溝２２ｂ内の状態を示す平面図である。逆に、図１４(ａ)、(ｂ)は、図３５のＡ₆−Ａ₆線とＢ₆−Ｂ₆線の縦切断面図に相当する。
【０１０８】
次に、耐圧領域上にレジスト膜を配置し、ガード溝２２ｂ間に位置する保護膜４２表面をレジスト膜で覆い、且つ、活性領域内のベース領域３３上に位置する保護膜４２の表面を露出させた状態で保護膜４２のエッチングを行うと、図１５(ａ)に示すように、ベース領域３３表面が露出する。同図(ｂ)は、レジスト膜を除去した後の耐圧領域の状態である。
【０１０９】
この状態では、ゲート溝８２の側面には、下方から、成長層１２と低抵抗領域１５とベース領域３３とがこの順序で露出し、底面には埋込領域２４の上端部が露出しており、熱酸化処理を行うと、図１６(ａ)に示すように、ゲート溝８２内部の側面と底面には、シリコン酸化膜から成るゲート絶縁膜５１が形成される。
【０１１０】
ゲート溝８２の内部にゲート絶縁膜５１が形成されるときには、ベース領域３３の表面にもゲート絶縁膜５１が形成され、また、図１６(ｂ)に示すように、充填領域２３ｂの表面にもゲート絶縁膜５１が形成される。
【０１１１】
なお、この図１６(ａ)と後述する図２７(ａ)までの各工程図中では、活性溝を示す符号２２ａは省略する。
【０１１２】
ここで、ゲート絶縁膜５１の厚みは薄いため、ゲート溝８２の内部には、ゲート絶縁膜５１で囲まれた空間が生じており、その状態でＣＶＤ法によってポリシリコンを堆積させると、図１７(ａ)、(ｂ)に示すように、処理基板１０表面にはポリシリコン薄膜から成る導電性薄膜５３が形成される。ゲート溝８２内部は、その導電性薄膜５３で充填される。
【０１１３】
次に、導電性薄膜５３の表面にパターニングしたレジスト膜を配置し、レジスト膜で覆われていない部分を膜厚分だけエッチングすると、図１８(ａ)、(ｂ)に示すように、処理基板１０表面上に位置する導電性薄膜５３の露出部分が除去され、ベース領域３３上のゲート絶縁膜５１表面が露出する。このとき、ゲート溝８２内部はエッチングされず、ゲート溝８２内部に残った導電性薄膜５３によってゲート電極プラグ５４が形成される。
【０１１４】
図１８(ａ)、(ｂ)のＷ−Ｗ線横切断面図を図３６に示す(ゲート絶縁膜は省略してある。)。図１８(ａ)は、図３６のＡ₇−Ａ₇線切断面図、図１８(ｂ)は図３６のＢ₇−Ｂ₇線切断面図に相当する。
【０１１５】
なお、処理基板１０表面の一部のベース領域３３とは接触せず、後述するゲートパッドが形成される位置と、ゲートパッドが配置される領域と各ゲート電極プラグ５４とを結ぶゲート配線が配置される位置には、レジスト膜を配置しておき、導電性薄膜５３を残しておく。
【０１１６】
次に、図１９(ａ)、(ｂ)に示すように、ゲート絶縁膜５１のエッチング処理を行い、ベース領域３３表面を露出させた後、熱酸化処理を行うと、ベース領域３３の表面に酸化膜が形成される。このとき、充填領域２３ｂの表面にも酸化膜が形成される。図２０(ａ)、(ｂ)の符号５５はその酸化膜から成る緩衝膜を示している。
【０１１７】
次に、緩衝膜５５の表面にレジスト膜を形成し、該レジスト膜をパターニングしてゲート溝８２とゲート溝８２の間の中央位置に窓開部を形成する。
【０１１８】
図２１(ａ)、(ｂ)の符号４４は、パターニングされたレジスト膜であり、符号８３は、そのレジスト膜に形成された窓開部を示している。この窓開部８３の幅は隣接するゲート溝８２間に位置するベース領域３３の幅よりも狭く、ゲート溝８２の長手方向に沿って、隣接するゲート溝８２間の中央に位置している。従って、各ゲート溝８２の長手方向の両側はレジスト膜４４によって覆われている。
【０１１９】
その状態では、窓開部８３の底面には、ベース領域３３上に位置する緩衝膜５５が部分的に露出しており、処理基板１０の表面に第二導電型の不純物を照射すると、不純物は窓開部８３底面の緩衝膜５５を透過し、ベース領域３３内部の窓開部８３の底面下の位置に注入され、図２１(ａ)に示すような第二導電型の高濃度不純物領域３６が形成される。
【０１２０】
隣接するゲート溝８２間に位置する窓開部８３以外の部分はレジスト膜４４で覆われており、ガード溝２２ｂが位置する耐圧領域では、図２１(ｂ)に示すように第二導電型の不純物は注入されない。
【０１２１】
次に、レジスト膜４４を除去した後、緩衝膜５５上に新しいレジスト膜を形成し、そのレジスト膜をパターニングして、第二導電型の高濃度不純物領域３６とゲート溝８２の間の位置に窓開部を形成する。
【０１２２】
図２２(ａ)の符号４５、８４は、新しいレジスト膜と窓開部をそれぞれ示している。窓開部８４底面には緩衝膜５５が露出している。
【０１２３】
その状態で、処理基板１０の表面に第一導電型の不純物を照射すると、第二導電型の高濃度不純物領域３６の場合と同様に、第一導電型の不純物は窓開部８４底面の緩衝膜５５を透過し、ベース領域３３内部の窓開部８４の底面下の位置に注入され、第一導電型の高濃度不純物領域３７が形成される。
【０１２４】
ガード溝２２ｂが位置する耐圧領域は、レジスト膜４５で覆われており、図２２(ｂ)に示すように、第一導電型の不純物は注入されない。
【０１２５】
次に、レジスト膜４５を除去した後、ＣＶＤ法によって、シリコン酸化膜等の絶縁膜を処理基板１０上に堆積させると、図２３(ａ)、(ｂ)に示すように、層間絶縁膜５７が形成される。この層間絶縁膜５７には緩衝膜５５が含まれている。
【０１２６】
その状態で熱処理を行うと、第一、第二導電型の高濃度領域３６、３７に含まれる不純物が拡散され、図２４(ａ)に示すように、隣接するゲート溝８２間の中央位置に第二導電型のオーミック領域３８が形成され、オーミック領域３８とゲート溝８２の間であって、ゲート絶縁膜５１と接触する位置に第一導電型のソース領域３９が形成される。オーミック領域３８とソース領域３９の深さはベース領域３３よりも浅い。耐圧領域側では、図２４(ｂ)に示すように、変化はない。
【０１２７】
次に、層間絶縁膜５７をパターニングし、図２５(ａ)に示すように、ゲート溝８２内のゲート電極プラグ５４上の部分を層間絶縁膜５７で覆った状態でオーミック領域３８とソース領域３９の全部又は一部を露出させる。耐圧領域側は、図２５(ｂ)に示すように層間絶縁膜５７で覆っておく。
【０１２８】
次に、アルミニウム等から成る金属薄膜を形成した後、金属薄膜をパターニングしてソース電極膜を形成する。図２６(ａ)、(ｂ)の符号６１はソース電極膜を示している。
【０１２９】
このソース電極膜６１はゲート電極プラグ５４とは絶縁されており、オーミック領域３８とソース領域３９に接触している。オーミック領域３８とソース領域３９の表面の不純物濃度は高濃度であり、ソース電極膜６１は、オーミック領域３８とソース領域３９に対してオーミック接続されている。ソース電極膜６１は、ベース領域３３に対し、オーミック領域３８を介して電気的に接続されている。
【０１３０】
また、金属薄膜をパターニングしてソース電極膜６１を形成する際、その金属薄膜のパターニングによってソース電極膜６１とは別に、ソース電極膜６１とは分離されたゲート電極膜が形成されている。このゲート電極膜は各ゲート電極プラグ５４に接続されており、ゲート電極膜に電圧を印加することで、各ゲート電極プラグ５４に一斉に電圧が印加されるようになっている。
【０１３１】
次に、必要に応じて処理基板１０表面にパターニングされた保護膜を形成した後、図２７(ａ)、(ｂ)に示すように、処理基板１０の裏面に露出する単結晶基板１１の表面にニッケル合金等から成る金属薄膜から成るドレイン電極膜７１を形成する。ドレイン電極膜７１と単結晶基板１１とはオーミック接続されている。
以上により、本発明の一例の半導体装置１が得られる。
【０１３２】
この半導体装置１は、一枚の処理対象基板１０に複数個形成されており、ドレイン電極７１の後工程となるダイシング工程において処理対象基板１０を切断し、複数の半導体装置１を分離した後、半田金属等でドレイン電極７１をリードフレーム上に固定し、ゲート電極膜の一部であるゲートパッドと、ソース電極膜６１の一部であるソースパッドとをワイヤーボンド等でリードフレームに接続し、半導体装置１をモールドする。最後に、リードフレームを切断し、ドレイン電極７１に接続されたリードと、ゲートパッドに接続されたリードと、ソースパッドに接続されたリードとを分離させると、樹脂封止された半導体装置１が得られる。
【０１３３】
樹脂封止された半導体装置１は、そのリードが電気回路に接続され、使用されるときに、ソース電極６１が接地電位に接続され、ドレイン電極７１に正電圧が印加された状態で、ゲート電極プラグ５４にしきい値電圧以上の電圧が印加されると、ソース電極６１と成長層１２との間に位置し、ゲート絶縁膜５１に接触する部分のベース領域３３が第一導電型に反転し、それによって形成された反転層でソース領域３９と成長層１２とが接続され、単結晶基板１１と低抵抗領域１５と成長層１２と反転層とソース領域３９とを通って、ドレイン電極７１からソース電極６１に電流が流れる。
【０１３４】
本発明の半導体装置１では、その電流は低抵抗領域を通って流れるため、導通抵抗が小さくなっている。
【０１３５】
電流が流れる状態は半導体装置１が導通した状態であり、その状態からゲート電極プラグ５４の電位がしきい値電圧以下になると反転層は消滅し、半導体装置１は遮断状態に転じ、電流は流れなくなる。
【０１３６】
半導体装置１が導通状態と遮断状態にあるときの両方とも、ベース領域３３と成長層１２との間のｐｎ接合は逆バイアスされ、ｐｎ接合からベース領域３３内部と成長層１２内部に向けて空乏層が広がる。
【０１３７】
本発明の半導体装置１では、埋込領域２４がベース領域３３に電気的に接続されてベース領域３３と同電位になる場合と、ベース領域３３に接続されず、浮遊電位に置かれる場合の両方が含まれる。
【０１３８】
埋込領域２４がベース領域３３と同電位の場合、埋込領域２４と成長層１２の間のｐｎ接合からも空乏層が広がり、また、埋込領域２４が浮遊電位の場合にも、ベース領域３３から下方に広がった空乏層が埋込領域２４に達すると、埋込領域２４の電位が安定し、埋込領域２４からも空乏層が広がる。
【０１３９】
耐圧領域内では、充填領域２３ｂと補助拡散領域３４は浮遊電位に置かれており、ベース領域３３側から横方向に広がった空乏層は、先ず、最内周の補助拡散領域３４に到達し、それにより、最内周の充填領域２３ｂの電位が安定化されると、最内周の充填領域２３ｂ及びそれに接続された補助拡散領域３４からも空乏層が広がる。
【０１４０】
その空乏層は、外側に隣接する充填領域２３ｂ及びそれに接続された補助拡散領域３４に到達すると、その充填領域２３ｂ及びそれに接続された補助拡散領域３４からも空乏層が広がり始める。
【０１４１】
従って、ベース領域３３と成長層１２との間のｐｎ接合の逆バイアスが大きくなるに伴い、空乏層は、内側に位置する充填領域２３ｂ及び補助拡散領域３４から外側に位置する充填領域２３ｂ及び補助拡散領域３４に向けて広がり、その結果、成長層１２内部の電界強度が緩和されるようになっている。
【０１４２】
ここで、各埋込領域２３ｂの四辺は略直角に交わっており、埋込領域２３ｂの四隅には丸みは付されていないが、埋込領域２３ｂの、少なくとも外周の四隅部分には丸みを有する補助拡散領域３４が配置されている。
【０１４３】
充填領域２３ｂの表面の四隅部分が直接成長層１２とｐｎ接合を形成している場合に比べ、電界強度が大幅に小さくなっている。
【０１４４】
なお、各活性溝２２ａやガード溝２２ｂの底面や側面には、成長層１２やベース領域３３や低抵抗領域１５の｛１００｝面が露出されており、埋込領域２４や充填領域２３ｂがその面から成長する。従って、埋込領域２４や充填領域２３ｂには欠陥が無く、耐圧が向上するようになっている。
【０１４５】
なお、以上は第一導電型をｎ型、第二導電型をｐ型として説明したが、上記実施例や後述する各実施例において、第一導電型をｐ型、第二導電型をｎ型としても良い。
【０１４６】
また、上記実施形態の半導体装置１はＭＯＳＦＥＴであったが、本発明の半導体装置はこれに限られるものではなく、例えば、ｐｎ接合型のＩＧＢＴ(Insulated gate bipolar transistor)やショットキー接合型のＩＧＢＴも含まれる。
【０１４７】
図３７(ａ)、(ｂ)の符号２は、ショットキーバリア型のＩＧＢＴの場合の本発明の半導体装置を示している。
【０１４８】
この半導体装置２では、研磨工程等によって単結晶基板１１が除去された後、成長層１２の表面にショットキー電極膜７２が形成されている。ショットキー電極膜７２の成長層１２と接触する部分はクロム等で構成されており、成長層１２とショットキー電極膜７２との間にはショットキー接合が形成されている。
【０１４９】
このショットキー接合の極性は、半導体装置２が導通する際に順バイアスされる極性であり、ショットキー接合が順バイアスされることにより、ショットキー電極膜７２から成長層１２内に少数キャリアが注入され、導通抵抗が低減されるようになっている。
【０１５０】
単結晶基板１１が低濃度であり、クロム等の金属とショットキー接合を形成できる場合、単結晶基板１１表面にショットキー電極膜を形成してもよい。
【０１５１】
次に、図３８(ａ)、(ｂ)の符号３は、本発明の半導体装置のうちのｐｎ接合型のＩＧＢＴを示している。
【０１５２】
この半導体装置３は、単結晶基板１１に替え、成長層１２とは反対の導電型の第二導電型であるコレクタ層１１’が用いられていること以外は、上記実施例と同じ構造である。
【０１５３】
このコレクタ層１１’は成長層１２との間でｐｎ接合を形成しており、半導体装置３が導通するときに、そのｐｎ接合が順バイアスされ、コレクタ層１１’から成長層１２内に少数キャリアが注入されるようになっている。
【０１５４】
図３８(ａ)、(ｂ)の符号７３はコレクタ層１１’とオーミック接合を形成するコレクタ電極膜である。
【０１５５】
以上の半導体装置１、２、３は、補助拡散層３４がリング形状であったが、図３９に示すように、充填領域２３ｂの四隅の各頂点Ｐ毎に、それぞれ独立した外周側補助拡散層４７を設け、充填領域２３ｂの四辺表面の四隅近傍位置を除く部分は成長層１２と接触させても良い。
【０１５６】
なお、上記各例では、ガード溝２２ｂの四辺は直角に交わっていたが、本発明はそれに限定されるものではなく、ガード溝２２ｂの四隅に丸みが付されていてもよい。また、多角形形状にされていてもよい。
【０１５７】
【発明の効果】
高耐圧で低導通抵抗の半導体装置を得られる。
【図面の簡単な説明】
【図１】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１)
【図２】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(２) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(２)
【図３】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(３) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(３)
【図４】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(４) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(４)
【図５】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(５) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(５)
【図６】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(６) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(６)
【図７】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(７) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(７)
【図８】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(８) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(８)
【図９】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(９) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(９)
【図１０】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１０) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１０)
【図１１】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１１) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１１)
【図１２】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１２) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１２)
【図１３】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１３) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１３)
【図１４】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１４) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１４)
【図１５】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１５) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１５)
【図１６】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１６) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１６)
【図１７】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１７) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１７)
【図１８】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１８) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１８)
【図１９】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(１９) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(１９)
【図２０】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(２０) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(２０)
【図２１】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(２１) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(２１)
【図２２】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(２２) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(２２)
【図２３】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(２３) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(２３)
【図２４】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(２４) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(２４)
【図２５】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(２５) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(２５)
【図２６】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(２６) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(２６)
【図２７】(ａ)：本発明の半導体装置の製造工程図の活性領域の部分(２７) (ｂ)：本発明の半導体装置の製造工程図の耐圧領域の部分(２７)
【図２８】本発明の半導体装置の一例のＭＯＳＦＥＴ拡散構造を示す平面図
【図２９】その角部分の拡大図
【図３０】本発明の半導体装置の製造工程を説明するための平面図(１)
【図３１】本発明の半導体装置の製造工程を説明するための平面図(２)
【図３２】本発明の半導体装置の製造工程を説明するための平面図(３)
【図３３】本発明の半導体装置の製造工程を説明するための平面図(４)
【図３４】本発明の半導体装置の製造工程を説明するための平面図(５)
【図３５】本発明の半導体装置の製造工程を説明するための平面図(６)
【図３６】本発明の半導体装置の製造工程を説明するための平面図(７)
【図３７】(ａ)、(ｂ)：本発明がショットキー接合型のＩＧＢＴである場合の構造を説明するための断面図
【図３８】(ａ)、(ｂ)：本発明がｐｎ接合型のＩＧＢＴである場合の構造を説明するための断面図
【図３９】補助拡散領域の他の例
【図４０】(ａ)：従来技術のＭＯＳＦＥＴの拡散構造を説明するための平面図 (ｂ)：その四隅部分の拡大図
【図４１】(ａ)：従来技術のＭＯＳＦＥＴの活性領域の断面図 (ｂ)：そのＭＯＳＦＥＴの耐圧領域の断面図
【符号の説明】
１、２、３……半導体装置
１０……処理基板
１１……単結晶基板
１１’……コレクタ層
１２……成長層
１３……低抵抗領域
２２ａ……活性溝
２２ｂ……ガード溝
２３ｂ……充填領域
２４……埋込領域
３３……ベース領域
３４……補助拡散領域
３５……ガードリング
３９……ソース領域
５１……ゲート絶縁膜
５４……ゲート電極プラグ
６１……ソース電極膜
７１……ドレイン電極膜
７２……ショットキー電極膜
７３……コレクタ電極膜

Claims

第一導電型の成長層を有する処理基板と、
前記処理基板に形成された活性溝と、
前記活性溝の側面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜と接触して前記活性溝内に配置されたゲート電極プラグと、
前記処理基板の内部の前記ゲート絶縁膜と接触し、底部が前記活性溝の底面よりも浅い位置に配置された第二導電型のベース領域と、
前記ベース領域内の前記ゲート絶縁膜と接触する位置に配置され、前記ベース領域によって前記成長層から分離された第一導電型のソース領域とを有し、
前記ゲート電極プラグにしきい値電圧以上の電圧を印加すると、前記ベース領域内の前記ゲート絶縁膜と接触した部分に反転層が形成され、前記反転層によって前記ソース領域と前記成長層とが電気的に接続される半導体装置であって、
前記ベース領域の底部よりも下方に、前記成長層の濃度よりも高濃度の第一導電型の低抵抗領域が前記ベース領域と接触して配置され、
前記活性溝の底部には、前記ゲート電極プラグとは絶縁された状態で第二導電型の埋込領域が配置され、該埋込領域と前記成長層との間にはｐｎ接合が形成され、
前記処理基板の前記活性溝が形成された面とは反対側の面に配置され、前記成長層よりも高濃度の第一導電型のオーミック層と、
前記オーミック層と前記ゲート絶縁膜に接触し、前記オーミック層とオーミック接合を形成するドレイン電極膜とを有する半導体装置。
前記低抵抗領域の底部は、前記埋込領域の上部よりも浅い位置に配置された請求項１記載の半導体装置。
前記処理基板に同心状に形成され、電気的に互いに分離された複数本の第二導電型のガードリングを有する請求項１又は請求項２のいずれか１項記載の半導体装置であって、
前記活性溝と前記ベース領域は、最内周の前記ガードリングによって取り囲まれ、最内周の前記ガードリングの内側の領域の前記ベース領域よりも浅い部分に位置する第一導電型の部分は、前記ベース領域底面下の前記低抵抗領域の濃度よりも低濃度にされた半導体装置。