JP4134598B2

JP4134598B2 - Semiconductor device and layout method thereof

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Publication number: JP4134598B2
Application number: JP2002149317A
Authority: JP
Inventors: 哲也奥住
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2002-05-23
Filing date: 2002-05-23
Publication date: 2008-08-20
Anticipated expiration: 2022-05-23
Also published as: JP2003347371A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置とそのレイアウト方法に係わり、特に、半導体装置の評価を高精度に評価可能にした半導体装置とそのレイアウト方法に関する。
【０００２】
【従来の技術】
従来の半導体装置においては、例えば、図６に示すように、半導体集積回路チップを開発設計する段階において、半導体集積回路チップの内蔵機能を動作させるのに必要な入出力端子である信号端子１、電源端子４、グランド端子５の他に、半導体集積回路２０を評価する為だけに使用する評価用信号端子７も設けていた。
【０００３】
半導体集積回路チップサイズが、内蔵された各機能の回路規模の大きさで決まるのではなく、入出力端子の数で決まってしまう場合がある。
【０００４】
特に問題となるのは、同一機能の半導体集積回路チップの実現において、評価用入出力端子を設けた場合の半導体集積回路チップサイズが、評価用端子を含まない製品用の半導体集積回路チップのチップサイズに比べて大きくなってしまう場合である。
【０００５】
図６は、入出力端子（信号端子１、電源端子４、グランド端子５）と評価用信号端子７とを交互に配置することで、チップサイズが出来るだけ大きくならないように考慮されたものである。
【０００６】
また、図６において、入出力端子を交互に置く為には、入出力保護回路２を縦長な構造にする必要があり、このような配置の場合、やはり、チップサイズが大きくなる。
【０００７】
従来、評価用の半導体集積回路チップと製品用の半導体集積回路チップは、同一チップである為、多量に生産する製品用の半導体集積回路チップは、チップサイズの大きい評価用の集積回路チップで生産することになり、この場合、チップコストが高くなるという欠点があった。
【０００８】
また、製品用の半導体集積回路チップと評価用の半導体集積回路チップとを別々に設計して２チップともに最適なチップサイズとした場合、内蔵された機能の回路部分のチップレイアウトが、製品用の半導体集積回路チップと評価用の半導体集積回路チップとでそれぞれ異なったものになる為、両者の電気的な回路特性を同一することが難しく、このような場合、高精度な評価ができないという欠点があった。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、上記した従来技術の欠点を改良し、特に、半導体装置の評価を高精度に評価可能にした新規な半導体装置とそのレイアウト方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。
【００１１】
即ち、本発明に係わる半導体装置のレイアウト方法の第１態様は、
第１の半導体装置と、前記第１の半導体装置を評価する評価装置を備えた第２の半導体装置とのレイアウト方法であって、
前記第１の半導体装置には、半導体チップの略中央部に設けられた半導体集積回路配置用の第１の領域と、前記半導体集積回路に接続され、前記半導体集積回路を囲むように設けられた複数の入出力端子を配置するための第２の領域と、前記第１の領域と第２の領域との間に設けられ、前記半導体集積回路と前記入出力端子間に設けられる入出力保護回路を配置するための第３の領域とがレイアウトされ、前記第３の領域には、一端が前記半導体集積回路に接続され、他端が前記入出力端子に接続されていない信号線が複数配置され、
前記第２の半導体装置には、
前記第１の半導体装置と同じレイアウトの第１の回路部分と、
前記第１の回路部分の外周部に配置され、前記半導体集積回路評価用に用いる評価用端子とこの評価用端子に接続される評価用入出力保護回路とからなる第２の回路部分とがレイアウトされ、
前記評価用入出力保護回路は、前記信号線に接続されるようにレイアウトされることを特徴とするものであり、
叉、第２態様は、
第１の半導体装置と、前記第１の半導体装置を評価する評価装置を備えた第２の半導体装置とのレイアウト方法であって、
前記第１の半導体装置には、半導体チップの略中央部に設けられた半導体集積回路配置用の第１の領域と、前記半導体集積回路に接続され、前記半導体集積回路を囲むように設けられた複数の入出力端子を配置するための第２の領域と、前記第１の領域と第２の領域との間に設けられ、前記半導体集積回路と前記入出力端子間に設けられる入出力保護回路を配置するための第３の領域とがレイアウトされ、
前記第２の半導体装置には、
前記第１の半導体装置と同じレイアウトの第１の回路部分と、
前記第１の回路部分の外周部に配置され、前記半導体集積回路評価用に用いる評価用端子とこの評価用端子に接続される評価用入出力保護回路とからなる第２の回路部分とがレイアウトされることを特徴とするものである。
【００１２】
【００１３】
【００１４】
【発明の実施の形態】
本発明に係わる半導体装置においては、製品用の半導体集積回路チップは、図１に示すように、半導体集積回路チップに内蔵された各機能を動作させるために必要となる信号端子１、電源端子４、グランド端子５（各ボンディングパッド）を、半導体集積回路チップの外周に配置させるレイアウト構成をとり、半導体集積回路チップを評価する為だけに必要となる信号線については、上記各ボンディングパッドの近くに、引き出し用の配線（評価用信号線）３として配置しておく。
【００１５】
また、評価用の半導体集積回路チップでは、図２に示すように、製品用の半導体集積回路チップ部分３１の外側に、評価用信号端子７を配置するように構成している。
【００１６】
【実施例】
以下に、本発明に係わる半導体装置とそのレイアウト方法の具体例を図面を参照しながら詳細に説明する。
【００１７】
（第１の具体例）
図１、２は、
本発明に係わる半導体装置の第１の具体例を示す図であって、これらの図には、半導体チップの略中央部に設けられた半導体集積回路２０配置用の第１の領域２１と、前記半導体集積回路２０に接続され、前記半導体集積回路２０を囲むように設けられた複数の入出力端子１、４、５を配置するための第２の領域２２と、前記第１の領域２１と第２の領域２２との間に設けられ、前記半導体集積回路２０と前記入出力端子１、４、５間に設けられる入出力保護回路２を配置するための第３の領域２３とからなる半導体装置において、
前記第３の領域２３には、一端が前記半導体集積回路２０に接続され、他端が前記入出力端子に接続されていない信号線３が複数配置されていることを特徴とする半導体装置が示され、
又、半導体チップの評価用回路を備えた半導体装置であって、
半導体チップの略中央部に配置された半導体集積回路２０と、前記半導体集積回路２０に接続され、前記半導体集積回路２０を囲むように設けられた複数の入出力端子１、４、５とからなる第１の回路部分３１と、
前記第１の回路部分３１の外周部に設けられ、前記半導体集積回路評価用に用いる評価用端子７とこの評価用端子７に接続される評価用入出力保護回路８とからなる第２の回路部分３２と、
で構成したことを特徴とする半導体装置が示され、
又、半導体チップの略中央部に配置された半導体集積回路２０と、前記半導体集積回路２０に接続され、前記半導体集積回路２０を囲むように設けられた複数の入出力端子１、４、５とからなる第１の半導体装置４１と、前記第１の半導体装置４１を評価する評価装置を備えた第２の半導体装置４２とからなり、
前記第２の半導体装置４２は、
前記第１の半導体装置４１と同じ配置の第１の回路部分３１と、
前記第１の回路部分３１の外周部に配置され、前記半導体集積回路２０評価用に用いる評価用端子７とこの評価用端子に接続される評価用入出力保護回路８とからなる第２の回路部分３２と、
で構成したことを特徴とする半導体装置が示されている。
【００１８】
以下に、第１の具体例を更に詳細に説明する。
【００１９】
本発明の評価用の半導体集積回路チップは、図２に示すように、製品用の半導体集積回路チップ部分３１の外側に、評価用信号端子７と、評価用入出力保護回路８とを配置したレイアウト構成を取っており、半導体集積回路チップ部分３１に内蔵された各機能を形成している回路部分のレイアウトデータは、製品用の半導体集積回路チップ４１と評価用の半導体集積回路チップ４２において、共に同じデータを使用している。
【００２０】
即ち、図１は、本発明の製品用の半導体集積回路チップ４１におけるチップレイアウトの概要である。
【００２１】
内部回路２０は、各種機能を実現している回路部分で、その機能を動作させる為に必要な入出力端子は、チップ外周に配置されている。入出力端子は、信号端子１、電源端子４、グランド端子５で構成されたボンディングパッドである。
【００２２】
信号端子１は、入出力保護回路２を介して内部回路２０と接続している。また、半導体集積回路チップを評価する時に必要となる信号線は、上記ボンディングパッドの近くに評価用信号線３として予め配置して置く。
【００２３】
また、評価用信号線３は、上記ボンディングパッドの近くに配置せずに内部回路２０の外周部分に配置するように構成してもよい。
【００２４】
上記ボンディングパッドは全て、パッケージの外部ピンと接続されることで、製品用の半導体集積回路として動作させることが可能となる。
【００２５】
図２は、本発明の評価用の半導体集積回路チップ４２におけるチップレイアウトを示す図である。
【００２６】
製品用の半導体集積回路チップ部分３１の外側に、評価用信号端子７と評価用入出力保護回路８とを配置したレイアウト構成を取っており、内部回路２０及びその機能を動作させる為に必要な入出力端子（信号端子１、電源端子４、グランド端子５）のレイアウトデータは、製品用の半導体集積回路チップ４１のチップレイアウトデータと同じである。そして、評価用信号線３は、評価用信号端子（ボンディングパッド）７又は評価用入出力保護回路８と接続される。
【００２７】
評価用の半導体集積回路のパッケージ外部ピンに、信号端子１、電源端子４、グランド端子５、評価用信号端子７がそれぞれ接続されることで、評価用の半導体集積回路として動作させることが可能となる。
【００２８】
また、評価用信号端子７が入力端子の場合、その入力端子は、評価時にのみ有効となり、製品時は内部機能の動作に影響しないような論理に固定するような回路構成が採用されている。つまり、製品時の評価用信号線３は、不定やフローティングとなるようなことはない。
【００２９】
（第２の具体例）
次に、本発明の第２の具体例を、図３〜５を用いて説明する。
【００３０】
図３は、第２の具体例での製品用の半導体集積回路チップにおけるチップレイアウトの一例を示す図である。内部回路２０は、各種機能を実現している回路部分で、その機能を動作させる為に必要な入出力端子は、チップ外周に配置されている。その入出力端子は、信号端子１、電源端子４、グランド端子５で構成されたボンディングパッドである。信号端子１は、入出力保護回路２を介して内部回路２０と接続している。
【００３１】
また、半導体集積回路チップを評価する時に必要となる信号は、内部回路２０のレイアウト部内に、評価用信号端子７として予め配置して置く。上記ボンディングパッドは全て、パッケージの外部ピンと接続されることで、製品用の半導体集積回路として動作させることが可能となる。
【００３２】
図４は、第２の具体例での評価用の半導体集積回路チップにおけるチップレイアウトの一例を示す図である。
【００３３】
チップレイアウトデータは、製品用、評価用ともに同じである。
【００３４】
評価用の半導体集積回路として動作させる場合は、図５に示すように、評価用の半導体集積回路チップ１０と他の半導体集積回路チップ１１とを、バンプパッド（信号バンプパッド１、評価用バンプパッド７）により接続し、評価用のパッケージ１３に入れる。そして、評価用の半導体集積回路チップの全信号は、他の半導体集積回路チップ１１を介して入出力される。
【００３５】
このように、第２の具体例の半導体装置は、
半導体チップの略中央部に設けられた半導体集積回路と、前記半導体集積回路に接続され、前記半導体集積回路を囲むように設けられた複数の入出力端子と、前記半導体集積回路と前記入出力端子間に設けられる入出力保護回路とからなる半導体装置において、
前記入出力保護回路で囲まれる領域内に、前記半導体集積回路を評価するための評価用信号入出力用のバンプパッドを設けたことを特徴とするものである。
【００３６】
なお、第２の具体例においても、第１の具体例と同様に、製品用の半導体チップには、一端が前記内部回路２０に接続され、他端が評価用信号バンプパッドに接続されていない信号線を予め配置しておき、評価用の半導体チップには、評価用信号バンプパッドを設けると共に、前記信号線を評価用信号バンプパッドに接続することで、製品用の半導体チップを評価するように構成してもよい。
【００３７】
（第３の具体例）
第３の具体例では、製品用半導体装置には、内部回路を囲むように外周部に入出力保護回路、入出力端子が設けられ、一方、前記内部回路を評価する評価用半導体装置には、前記内部回路と同じ配置を含む回路を配置すると共に、その外周部に入出力保護回路や評価用に必要な入出力端子が設けられている。
【００３８】
従って、この構成においても、製品用と評価用の半導体集積回路において、評価の対象となる内部回路の配線は、ほぼ同一であるから、第１の具体例と同様に、本発明の目的を達成することができる。
【００３９】
このように、第３の具体例の半導体装置は、
半導体チップの略中央部に配置された半導体集積回路と、前記半導体集積回路に接続され、前記半導体集積回路を囲むように設けられた複数の入出力端子とからなる第１の半導体装置と、前記第１の半導体装置の前記半導体集積回路を評価する評価装置を備えた第２の半導体装置とからなり、
前記第２の半導体装置は、
前記第１の半導体装置の半導体集積回路と同じ配置を含む第１の回路部分と、
前記第１の回路部分の外周部に配置され、前記半導体集積回路の評価用に用いる評価用端子とこの評価用端子に接続される評価用入出力保護回路とからなる第２の回路部分と、
で構成したことを特徴とするものである。
【００４０】
【発明の効果】
本発明は、上述のように構成したので、内蔵した各回路の各機能の電気的特性も、製品用、評価用共同一にすることができるから、精度よい評価が可能になった。
【００４１】
又、製品用の半導体集積回路チップ面積を、最適なサイズにできるから、評価用端子を設けることによるチップコストの上昇を抑え、安価な半導体装置を提供することも可能になった。
【００４２】
更に、評価用半導体装置の設計が容易になったので、開発期間の短縮が可能になり、製品を迅速に市場に提供できるようになった。
【図面の簡単な説明】
【図１】第１の具体例の半導体装置を示す図である。
【図２】第１の具体例の評価用の半導体装置を示す図である。
【図３】第２の具体例の半導体装置を示す図である。
【図４】第２の具体例の評価用の半導体装置を示す図である。
【図５】第２の具体例の断面図である。
【図６】従来の半導体装置を示す図である。
【符号の説明】
１信号端子
２入出力保護回路
３評価用信号線
４電源端子
５グランド端子
２０内部回路
２１第１の領域
２２第２の領域
２３第３の領域
３１第１の回路部分
３２第２の回路部分
４１第１の半導体装置
４２第２の半導体装置[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a layout method thereof , and more particularly to a semiconductor device and a layout method thereof capable of evaluating a semiconductor device with high accuracy.
[0002]
[Prior art]
In a conventional semiconductor device, for example, as shown in FIG. 6, at the stage of developing and designing a semiconductor integrated circuit chip, a signal terminal 1, which is an input / output terminal necessary for operating a built-in function of the semiconductor integrated circuit chip, In addition to the power supply terminal 4 and the ground terminal 5, an evaluation signal terminal 7 used only for evaluating the semiconductor integrated circuit 20 is also provided.
[0003]
In some cases, the semiconductor integrated circuit chip size is determined not by the size of the circuit scale of each built-in function but by the number of input / output terminals.
[0004]
In particular, in the realization of a semiconductor integrated circuit chip having the same function, the size of the semiconductor integrated circuit chip when the input / output terminal for evaluation is provided does not include the evaluation terminal. This is the case when it becomes larger than the size.
[0005]
In FIG. 6, the input / output terminals (signal terminal 1, power supply terminal 4, ground terminal 5) and evaluation signal terminal 7 are alternately arranged so that the chip size is not increased as much as possible. .
[0006]
In FIG. 6, in order to place the input / output terminals alternately, the input / output protection circuit 2 needs to have a vertically long structure. In such an arrangement, the chip size is also increased.
[0007]
Conventionally, the semiconductor integrated circuit chip for evaluation and the semiconductor integrated circuit chip for product are the same chip, so the semiconductor integrated circuit chip for products that are produced in large quantities is produced with an evaluation integrated circuit chip having a large chip size. In this case, there is a drawback that the chip cost is increased.
[0008]
Further, when the semiconductor integrated circuit chip for the product and the semiconductor integrated circuit chip for evaluation are separately designed so that the two chips have the optimum chip size, the chip layout of the circuit portion of the built-in function is Since the semiconductor integrated circuit chip and the semiconductor integrated circuit chip for evaluation are different from each other, it is difficult to make the electrical circuit characteristics of both the same, and in such a case, a high accuracy evaluation cannot be performed. there were.
[0009]
[Problems to be solved by the invention]
An object of the present invention is to provide a novel semiconductor device and a layout method thereof that improve the above-described drawbacks of the prior art and, in particular, make it possible to evaluate a semiconductor device with high accuracy.
[0010]
[Means for Solving the Problems]
In order to achieve the above-described object, the present invention basically employs a technical configuration as described below.
[0011]
That is, the first aspect of the layout method of the semiconductor device according to the present invention is:
A layout method between a first semiconductor device and a second semiconductor device provided with an evaluation device for evaluating the first semiconductor device,
The first semiconductor device is provided so as to surround the semiconductor integrated circuit, connected to the semiconductor integrated circuit, and a first region for arranging the semiconductor integrated circuit provided in a substantially central portion of the semiconductor chip. A second area for arranging a plurality of input / output terminals, and an input / output protection circuit provided between the first area and the second area, and provided between the semiconductor integrated circuit and the input / output terminals The third region is arranged , and in the third region, a plurality of signal lines having one end connected to the semiconductor integrated circuit and the other end not connected to the input / output terminal are arranged. ,
The second semiconductor device includes
A first circuit portion having the same layout as the first semiconductor device;
A layout of an evaluation terminal used for evaluation of the semiconductor integrated circuit and an evaluation input / output protection circuit connected to the evaluation terminal is disposed on the outer periphery of the first circuit portion. And
The evaluation input / output protection circuit is laid out so as to be connected to the signal line ,
In addition, the second aspect is
A layout method between a first semiconductor device and a second semiconductor device provided with an evaluation device for evaluating the first semiconductor device,
The front Symbol first semiconductor device, a first region of the semiconductor integrated circuit arrangement provided at a substantially central portion of the semiconductor chip, connected to the semiconductor integrated circuit, is provided so as to surround the semiconductor integrated circuit A second region for arranging a plurality of input / output terminals; and an input / output protection provided between the first region and the second region, and provided between the semiconductor integrated circuit and the input / output terminals. A third region for arranging the circuit is laid out,
The second semiconductor device includes
A first circuit portion having the same layout as the first semiconductor device;
A layout of an evaluation terminal used for evaluation of the semiconductor integrated circuit and an evaluation input / output protection circuit connected to the evaluation terminal is disposed on the outer periphery of the first circuit portion. It is characterized by that.
[0012]
[0013]
[0014]
DETAILED DESCRIPTION OF THE INVENTION
In the semiconductor device according to the present invention, as shown in FIG. 1, the semiconductor integrated circuit chip for a product has a signal terminal 1 and a power supply terminal 4 necessary for operating each function built in the semiconductor integrated circuit chip. The layout structure in which the ground terminals 5 (each bonding pad) are arranged on the outer periphery of the semiconductor integrated circuit chip is used, and signal lines necessary only for evaluating the semiconductor integrated circuit chip are close to the bonding pads. The lead wiring (evaluation signal line) 3 is arranged.
[0015]
Further, in the evaluation semiconductor integrated circuit chip, as shown in FIG. 2, the evaluation signal terminal 7 is arranged outside the product semiconductor integrated circuit chip portion 31.
[0016]
【Example】
Specific examples of a semiconductor device and a layout method thereof according to the present invention will be described below in detail with reference to the drawings.
[0017]
(First specific example)
1 and 2
FIG. 2 is a diagram showing a first specific example of a semiconductor device according to the present invention, which includes a first region 21 for disposing a semiconductor integrated circuit 20 provided at a substantially central portion of a semiconductor chip; A second region 22 for arranging a plurality of input / output terminals 1, 4, 5 connected to the semiconductor integrated circuit 20 and surrounding the semiconductor integrated circuit 20, the first region 21 and the second region A semiconductor device comprising a semiconductor integrated circuit 20 and a third region 23 for disposing the input / output protection circuit 2 provided between the input / output terminals 1, 4, and 5. In
In the third region 23, there is shown a semiconductor device in which a plurality of signal lines 3 having one end connected to the semiconductor integrated circuit 20 and the other end not connected to the input / output terminal are arranged. And
Further, a semiconductor device provided with a semiconductor chip evaluation circuit,
The semiconductor integrated circuit 20 is arranged at a substantially central portion of the semiconductor chip, and a plurality of input / output terminals 1, 4, 5 connected to the semiconductor integrated circuit 20 and surrounding the semiconductor integrated circuit 20. A first circuit portion 31;
A second circuit provided on the outer periphery of the first circuit portion 31 and comprising an evaluation terminal 7 used for evaluating the semiconductor integrated circuit and an evaluation input / output protection circuit 8 connected to the evaluation terminal 7 Portion 32;
A semiconductor device characterized by comprising:
Also, a semiconductor integrated circuit 20 disposed at a substantially central portion of the semiconductor chip, and a plurality of input / output terminals 1, 4, 5 connected to the semiconductor integrated circuit 20 and surrounding the semiconductor integrated circuit 20, A first semiconductor device 41 comprising: a second semiconductor device comprising an evaluation device for evaluating the first semiconductor device 41;
The second semiconductor device 42 includes:
A first circuit portion 31 having the same arrangement as the first semiconductor device 41;
A second circuit which is arranged on the outer peripheral portion of the first circuit portion 31 and includes an evaluation terminal 7 used for evaluating the semiconductor integrated circuit 20 and an evaluation input / output protection circuit 8 connected to the evaluation terminal. Portion 32;
A semiconductor device characterized by comprising: is shown.
[0018]
Hereinafter, the first specific example will be described in more detail.
[0019]
In the evaluation semiconductor integrated circuit chip of the present invention, as shown in FIG. 2, the evaluation signal terminal 7 and the evaluation input / output protection circuit 8 are arranged outside the semiconductor integrated circuit chip portion 31 for the product. The layout data of the circuit portion having the layout configuration and forming each function built in the semiconductor integrated circuit chip portion 31 is obtained in the product semiconductor integrated circuit chip 41 and the evaluation semiconductor integrated circuit chip 42. Both use the same data.
[0020]
That is, FIG. 1 is an outline of the chip layout in the semiconductor integrated circuit chip 41 for products of the present invention.
[0021]
The internal circuit 20 is a circuit part realizing various functions, and input / output terminals necessary for operating the functions are arranged on the outer periphery of the chip. The input / output terminal is a bonding pad composed of a signal terminal 1, a power supply terminal 4 and a ground terminal 5.
[0022]
The signal terminal 1 is connected to the internal circuit 20 via the input / output protection circuit 2. Further, the signal lines necessary for evaluating the semiconductor integrated circuit chip are arranged in advance as the evaluation signal lines 3 near the bonding pads.
[0023]
Further, the evaluation signal line 3 may be arranged at the outer peripheral portion of the internal circuit 20 without being arranged near the bonding pad.
[0024]
All the bonding pads can be operated as a semiconductor integrated circuit for products by being connected to external pins of the package.
[0025]
FIG. 2 is a diagram showing a chip layout in the evaluation semiconductor integrated circuit chip 42 of the present invention.
[0026]
The layout configuration is such that the evaluation signal terminal 7 and the evaluation input / output protection circuit 8 are arranged outside the product semiconductor integrated circuit chip portion 31, and is necessary for operating the internal circuit 20 and its functions. The layout data of the input / output terminals (signal terminal 1, power supply terminal 4, ground terminal 5) is the same as the chip layout data of the semiconductor integrated circuit chip 41 for products. The evaluation signal line 3 is connected to an evaluation signal terminal (bonding pad) 7 or an evaluation input / output protection circuit 8.
[0027]
By connecting the signal terminal 1, the power supply terminal 4, the ground terminal 5, and the evaluation signal terminal 7 to the package external pins of the evaluation semiconductor integrated circuit, it is possible to operate as an evaluation semiconductor integrated circuit. Become.
[0028]
Further, when the evaluation signal terminal 7 is an input terminal, a circuit configuration is adopted in which the input terminal is valid only at the time of evaluation and is fixed to a logic that does not affect the operation of the internal function at the time of product. That is, the evaluation signal line 3 at the time of product is not indefinite or floating.
[0029]
(Second specific example)
Next, a second specific example of the present invention will be described with reference to FIGS.
[0030]
FIG. 3 is a diagram showing an example of a chip layout in the semiconductor integrated circuit chip for products in the second specific example. The internal circuit 20 is a circuit part realizing various functions, and input / output terminals necessary for operating the functions are arranged on the outer periphery of the chip. The input / output terminals are bonding pads composed of a signal terminal 1, a power supply terminal 4, and a ground terminal 5. The signal terminal 1 is connected to the internal circuit 20 via the input / output protection circuit 2.
[0031]
Further, a signal necessary for evaluating the semiconductor integrated circuit chip is placed in advance as the evaluation signal terminal 7 in the layout portion of the internal circuit 20. All the bonding pads can be operated as a semiconductor integrated circuit for products by being connected to external pins of the package.
[0032]
FIG. 4 is a diagram showing an example of a chip layout in the semiconductor integrated circuit chip for evaluation in the second specific example.
[0033]
The chip layout data is the same for both products and evaluations.
[0034]
When operating as an evaluation semiconductor integrated circuit, as shown in FIG. 5, an evaluation semiconductor integrated circuit chip 10 and another semiconductor integrated circuit chip 11 are connected to bump pads (signal bump pad 1, evaluation bump pad). 7) Connect to the package 13 for evaluation. All signals of the semiconductor integrated circuit chip for evaluation are input / output via the other semiconductor integrated circuit chip 11.
[0035]
Thus, the semiconductor device of the second specific example is
A semiconductor integrated circuit provided at a substantially central portion of the semiconductor chip; a plurality of input / output terminals connected to the semiconductor integrated circuit so as to surround the semiconductor integrated circuit; the semiconductor integrated circuit and the input / output terminal; In a semiconductor device comprising an input / output protection circuit provided in between,
An evaluation signal input / output bump pad for evaluating the semiconductor integrated circuit is provided in a region surrounded by the input / output protection circuit.
[0036]
In the second specific example, as in the first specific example, one end of the semiconductor chip for product is connected to the internal circuit 20 and the other end is not connected to the evaluation signal bump pad. A signal line is arranged in advance, and the evaluation semiconductor chip is provided with an evaluation signal bump pad, and the signal line is connected to the evaluation signal bump pad so that the product semiconductor chip is evaluated. You may comprise.
[0037]
(Third example)
In the third specific example, the semiconductor device for product is provided with an input / output protection circuit and an input / output terminal on the outer periphery so as to surround the internal circuit, while the evaluation semiconductor device for evaluating the internal circuit includes: A circuit including the same arrangement as the internal circuit is arranged, and an input / output protection circuit and an input / output terminal necessary for evaluation are provided on the outer periphery thereof.
[0038]
Therefore, also in this configuration, the wiring of the internal circuit to be evaluated is substantially the same in the product and evaluation semiconductor integrated circuits, and thus the object of the present invention is achieved as in the first specific example. can do.
[0039]
Thus, the semiconductor device of the third specific example is
A first semiconductor device comprising: a semiconductor integrated circuit disposed at a substantially central portion of a semiconductor chip; and a plurality of input / output terminals connected to the semiconductor integrated circuit and provided so as to surround the semiconductor integrated circuit; A second semiconductor device comprising an evaluation device for evaluating the semiconductor integrated circuit of the first semiconductor device;
The second semiconductor device includes:
A first circuit portion including the same arrangement as the semiconductor integrated circuit of the first semiconductor device;
A second circuit portion that is disposed on an outer periphery of the first circuit portion and includes an evaluation terminal used for evaluation of the semiconductor integrated circuit and an evaluation input / output protection circuit connected to the evaluation terminal;
It is characterized by comprising.
[0040]
【The invention's effect】
Since the present invention is configured as described above, the electrical characteristics of each function of each built-in circuit can be made uniform for product use and evaluation, so that accurate evaluation can be performed.
[0041]
Further, since the area of the semiconductor integrated circuit chip for products can be optimized, it is possible to suppress an increase in chip cost due to the provision of evaluation terminals and to provide an inexpensive semiconductor device.
[0042]
Furthermore, the design of the evaluation semiconductor device has become easier, so that the development period can be shortened and the product can be quickly provided to the market.
[Brief description of the drawings]
FIG. 1 is a diagram showing a semiconductor device according to a first specific example;
FIG. 2 is a diagram showing a semiconductor device for evaluation of a first specific example.
FIG. 3 is a diagram illustrating a semiconductor device according to a second specific example;
FIG. 4 is a diagram showing a semiconductor device for evaluation of a second specific example.
FIG. 5 is a cross-sectional view of a second specific example.
FIG. 6 is a diagram showing a conventional semiconductor device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Signal terminal 2 Input / output protection circuit 3 Evaluation signal line 4 Power supply terminal 5 Ground terminal 20 Internal circuit 21 1st area | region 22 2nd area | region 23 3rd area | region 31 1st circuit part 32 2nd circuit part 41 First semiconductor device 42 Second semiconductor device

Claims

A layout method between a first semiconductor device and a second semiconductor device provided with an evaluation device for evaluating the first semiconductor device,
The first semiconductor device is provided so as to surround the semiconductor integrated circuit, connected to the semiconductor integrated circuit, and a first region for arranging the semiconductor integrated circuit provided in a substantially central portion of the semiconductor chip. A second area for arranging a plurality of input / output terminals, and an input / output protection circuit provided between the first area and the second area, and provided between the semiconductor integrated circuit and the input / output terminals The third region is arranged , and in the third region, a plurality of signal lines having one end connected to the semiconductor integrated circuit and the other end not connected to the input / output terminal are arranged. ,
The second semiconductor device includes
A first circuit portion having the same layout as the first semiconductor device;
A layout of an evaluation terminal used for evaluation of the semiconductor integrated circuit and an evaluation input / output protection circuit connected to the evaluation terminal is disposed on the outer periphery of the first circuit portion. And
The semiconductor device layout method, wherein the evaluation input / output protection circuit is laid out so as to be connected to the signal line .

A layout method between a first semiconductor device and a second semiconductor device provided with an evaluation device for evaluating the first semiconductor device,
The front Symbol first semiconductor device, a first region of the semiconductor integrated circuit arrangement provided at a substantially central portion of the semiconductor chip, connected to the semiconductor integrated circuit, is provided so as to surround the semiconductor integrated circuit A second region for arranging a plurality of input / output terminals; and an input / output protection provided between the first region and the second region, and provided between the semiconductor integrated circuit and the input / output terminals. A third region for arranging the circuit is laid out,
The second semiconductor device includes
A first circuit portion having the same layout as the first semiconductor device;
A layout of an evaluation terminal used for evaluation of the semiconductor integrated circuit and an evaluation input / output protection circuit connected to the evaluation terminal is disposed on the outer periphery of the first circuit portion. A method for laying out a semiconductor device.