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JP4143589B2 - 半導体装置の製造方法 - Google Patents
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JP4143589B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、高融点金属と多結晶シリコン（ポリシリコン）からなるポリメタル構造のゲート電極を有するＭＯＳＦＥＴ及びその製造方法に関するものである。
近年、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルなどに用いられるＭＯＳＦＥＴにおいては、ゲート電極の低抵抗化を図るため、ポリシリコン膜上にタングステンなどの高融点金属膜を積層した、いわゆるポリメタル構造のゲート電極（ポリメタルゲート）が採用されている（特許文献１，２参照）。
一方、ゲート電極をパターニングする際には、ゲート電極の下部に位置するゲート絶縁膜も僅かにエッチングされることから、そのままではゲート絶縁膜の耐圧が低下したり、リーク電流が増大してしまう。これを防止するため、従来より、ゲート電極をパターニングした後、ゲート電極の側面に酸化膜を形成する、いわゆるライト酸化処理が行われている。
しかしながら、ゲート電極がポリメタル構造である場合には、ライト酸化処理時に高融点金属がシリコン基板へ飛散し、これによって接合リークが大幅に増大するという問題があった。
この問題を解決する方法として、特許文献３乃至５には、ポリメタルゲートを構成する高融点金属膜の側面をシリコン窒化膜で覆ってからライト酸化処理を行うことにより、高融点金属膜の飛散を防止する技術が開示されている。
特開２０００−１５６４９７号公報 特開２００２−１４１５００号公報 国際公開第９８／３７５８３号パンフレット 特開平１０−１８９９７４号公報 特開２００３−６８８７８号公報
しかしながら、本発明者らの研究によれば、高融点金属膜の側面をシリコン窒化膜で覆ってからライト酸化処理を行ったとしても、接合リークを所定レベル以下に低減させることは困難であることが明らかとなった。このような接合リークは消費電力の増大をもたらすことから、可能な限り低減することが望ましい。特に、ＤＲＡＭのように極めて微量の電荷を蓄積するような半導体装置においては、僅かな接合リークがリフレッシュ特性の低下に直結することから、接合リークの低減は特に重要である。
したがって、本発明は、ポリメタル構造のゲート電極を有するＭＯＳＦＥＴ、特に、ＤＲＡＭのメモリセルトランジスタの接合リークをよりいっそう低減することを目的とする。
本発明者らは、高融点金属膜の側面をシリコン窒化膜で覆った後にライト酸化処理を行った場合であっても、接合リークが所定レベル以下に低減しない現象について鋭意研究を重ねた結果、高融点金属膜の側面を覆うシリコン窒化膜に多くの欠陥が存在するためであることが判明した。このような欠陥は、シリコン窒化膜をエッチバックする際、シリコン窒化膜のうち残存させる部分、つまり、高融点金属膜の側面を覆う部分にもエッチングによるダメージが加わることが原因であると考えられる。
本発明はこのような技術的知見に基づきなされたものであって、本発明による半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたポリメタルゲート電極と、前記ポリメタルゲート電極の上面を覆うゲートキャップと、前記ポリメタルゲート電極の側面を覆うサイドウォールとを備え、前記ポリメタルゲート電極は、前記ゲート絶縁膜側に位置するポリシリコン膜と、前記ゲートキャップ側に位置する高融点金属膜とを少なくとも含み、前記サイドウォールは、シリコン窒化膜からなり内側に位置する第１の絶縁膜と、シリコン酸化膜からなり外側に位置する第２の絶縁膜とを少なくとも含む多層構造を有していることを特徴とする。
本発明によれば、ポリメタルゲート電極の側面を覆うサイドウォールが多層構造であることから、サイドウォールに大きな欠陥が生じることが無い。このため、ポリメタルゲート電極に含まれる高融点金属の飛散を効果的に防止することができ、その結果、高融点金属に起因する接合リークを大幅に低減することが可能となる。
尚、サイドウォールを強化する方法としては、本発明のように多層構造とするのではなく、サイドウォールを単層構造のままとし、その膜厚を厚くするという方法も考えられる。しかしながら、この方法では、膜厚を厚くした分だけエッチバック量も増加することから、サイドウォールに加えられるダメージは逆に増大してしまう。これに対し、本発明の構造によれば、外側の絶縁膜（例えば第２の絶縁膜）をエッチバックする際には内側の絶縁膜（例えば第１の絶縁膜）にはほとんどダメージが加えられず、内側の絶縁膜（第１の絶縁膜）をエッチングする際には外側の絶縁膜（第２の絶縁膜）によって覆われた部分が保護されることから、最終的に極めて欠陥の少ないサイドウォールを得ることが可能となる。
また、本発明による半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する第１の工程と、前記ゲート絶縁膜上に少なくともポリシリコン膜及び高融点金属膜を形成する第２の工程と、前記高融点金属膜をパターニングする第３の工程と、パターニングされた前記高融点金属膜の側面に多層構造を有するサイドウォールを形成する第４の工程と、前記ポリシリコン膜をパターニングする第５の工程と、パターニングされた前記ポリシリコン膜の側面を酸化する第６の工程とを含んでおり、前記第６の工程は前記第１乃至第５の工程の後に行われることを特徴とする。
本発明によれば、高融点金属膜の側面に多層構造を有するサイドウォールを形成した後に、ポリシリコン膜のパターニング及びライト酸化処理を行っていることから、ポリシリコン膜のライト酸化処理時における高融点金属の飛散を効果的に防止することができる。
ここで、上記第４の工程を、シリコン窒化膜を堆積させる工程と、前記シリコン窒化膜上にシリコン酸化膜を堆積させる工程と、前記シリコン酸化膜をエッチバックする工程と、前記シリコン酸化膜をマスクとして用いて前記シリコン窒化膜をエッチングする工程によって構成すれば、シリコン酸化膜をエッチバックする際にシリコン窒化膜がダメージを受けることはほとんどなく、また、シリコン窒化膜をエッチングする際にはシリコン酸化膜によって覆われた部分が保護されることになる。これにより、極めて欠陥の少ないサイドウォールを形成することが可能となる。
このように、本発明によれば、ポリメタルゲート電極に含まれる高融点金属の飛散がより効果的に防止されることから、高融点金属に起因する接合リークをよりいっそう低減することが可能となる。このため、本発明をＤＲＡＭのメモリセルトランジスタに適用すれば、メモリキャパシタの下部電極に接続された拡散領域の接合リーク電流を低減でき、メモリセルキャパシタに蓄えられた電荷の漏れを低減できるため、リフレッシュ特性を大幅に高めることが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１乃至図２１は、本発明の好ましい実施の形態に係る半導体装置の製造方法の各工程を示す略断面図である。尚、本実施形態は、本発明の対象をＤＲＡＭとした例を示している。
まず、図1に示すように、例えば１〜１０Ω／ｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１１をエッチングすることにより、深さ３５０ｎｍ程度の素子分離用溝１２を形成する。次いで、半導体基板１１を約１０００℃で熱酸化することによって、素子分離用溝１２の内壁に膜厚１０ｎｍ程度の薄いシリコン酸化膜１３ａを形成する。このシリコン酸化膜１３ａは、エッチングにより生じた素子分離用溝１２の内壁のダメージを補修すると共に、次の工程で素子分離用溝１２の内部に埋め込まれる酸化シリコン膜１３ｂと半導体基板１１との界面に生じるストレスを緩和するために形成される。
次に、図２に示すように、素子分離用溝１２の内部を含む半導体基板１１上の全面に、ＣＶＤ(Chemical Vapor deposition）法により膜厚４５０〜５００ｎｍ程度の厚いシリコン酸化膜１３ｂを堆積する。その後、化学的機械研磨(ＣＭＰ；Chemical Mechanical Polishing）法によりシリコン酸化膜１３ｂを研磨し、その表面を平坦化することによりＳＴＩ（Shallow Trench Isolation）１４及び膜厚１５ｎｍ程度のウェル層形成用の保護膜１５を形成する。その後、保護膜１５を介してホウ素（Ｂ）などの不純物をイオン注入することにより、半導体基板１１の内部にｐ型ウェル層１６を形成する。
次に、図３に示すように、不要となった保護膜１５を除去し、フッ酸系の洗浄液を用いて半導体基板１１(ｐ型ウェル層１６）の表面をウェット洗浄した後、約８００℃の熱酸化により半導体基板１１の表面に膜厚６〜７ｎｍ程度のゲート絶縁膜１７を形成する。次いで、ゲート絶縁膜１７の表面にリン(Ｐ）をドープした膜厚７０〜１００ｎｍ程度の低抵抗ポリシリコン膜（以下、単にポリシリコン膜という）１８ａをＣＶＤ法により堆積し、このポリシリコン膜１８ａの表面にスパッタリング法により膜厚５〜１５ｎｍ程度の窒化タングステン(ＷＮｘ）膜１８ｂと、膜厚８０〜１００ｎｍ程度のタングステン(Ｗ）膜１８ｃとを順次堆積し、さらにタングステン膜１８ｃの表面にＣＶＤ法により膜厚１００〜２００ｎｍ程度のシリコン窒化膜１９ａ及びシリコン酸化膜１９ｂを順次堆積する。
タングステン膜１８ｃは、ゲート電極のシート抵抗値を低減するための金属膜である。また、窒化タングステン膜１８ｂは、タングステン膜１８ｃとポリシリコン膜１８ａとの間のバリア層としての役割を果たす。つまり、タングステン膜１８ｃをポリシリコン膜１８ａ上に直接形成すると、タングステン膜１８ｃがポリシリコン膜１８ａと反応してシリサイドを形成し、抵抗値が高くなることから、これを防止するために窒化タングステン膜１８ｂを介在させている。
また、シリコン酸化膜１９ｂは、ポリシリコン膜１８ａ、窒化タングステン膜１８ｂ、タングステン膜１８ｃに対するエッチング選択比が高いことから、これらをエッチングする際のマスクとして用いられる。また、シリコン窒化膜１９ａは、タングステン膜１８ｃとシリコン酸化膜１９ａとの間のバリア層として用いられる。つまり、シリコン酸化膜１９ａをタングステン膜１８ｃ上に直接形成すると、タングステン膜１８ｃが異常酸化して高抵抗化するとともに、その表面性が非常に悪くなることから、これを防止するためにシリコン窒化膜１９ａを介在させている。
次に、図４に示すように、ゲート電極を形成すべき所定の領域にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてマグネトロンＲＩＥ（Reactive Ion Etching）法によりシリコン酸化膜１９ｂ及びシリコン窒化膜１９ａをエッチングすることにより、これらの膜よりなるゲートキャップ１９を形成する。そして、レジストパターンを除去した後、ゲートキャップ１９をマスクとしてＥＣＲ（Electron Cyclotron Resonance）方式のプラズマエッチング法によりタングステン膜１８ｃ、窒化タングステン膜１８ｂをエッチングする。このとき、ポリシリコン膜１８ａがオーバーエッチングされることが好ましいが、ゲート絶縁膜１７上にポリシリコン膜１８ａをある程度残存させる必要がある。
ここで、ポリシリコン膜１８ａをオーバーエッチングする理由は、後述するサイドウォールによってタングステン膜１８ｃ及び窒化タングステン膜１８ｂが完全に覆われるようにするためである。また、ポリシリコン膜１８ａを半導体基板１１(ゲート絶縁膜１７）上に残存させる理由は、サイドウォールを形成する前にゲート絶縁膜１７を露出させると、エッチングによってタングステン膜１８ｃや窒化タングステン膜１８ｂも露出しているので、ゲート絶縁膜１７上にタングステンやその酸化物(例えば、ＷＯ３）が付着してしまうからである。これに対し、ポリシリコン膜１７が残存していればこれが保護膜となり、ゲート絶縁膜の金属汚染を防止することができる。
次に、図５に示すように、ゲート電極加工が施された半導体基板１１上の全面に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により膜厚１０〜２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２０ａを堆積した後、シリコン窒化膜の表面にＬＰＣＶＤ法により１０〜２０ｎｍ程度の膜厚を有するシリコン酸化膜（ＳｉＯ２）２０ｂを堆積する。これにより、タングステン膜１８ｃの側面は、シリコン窒化膜２０ａ及びシリコン酸化膜２０ｂによって覆われた状態となる。
ここで、ゲート電極から見た内側の絶縁膜としてシリコン窒化膜２０ａを用いたのは、タングステン膜１８ｃと接しても反応しないからであり、外側の絶縁膜としてシリコン酸化膜２０ｂを用いたのは、シリコン窒化膜に対して高いエッチング選択比を確保することができるからである。したがって、この条件が満たされる限り他の材料からなる絶縁膜を用いても構わない。例えば、外側の絶縁膜としてシリコン酸化膜２０ｂの代わりに、シリコン酸化窒化膜（ＳｉＮＯ３）を用いても構わない。
次に、図６に示すように、シリコン酸化膜２０ｂをエッチバックする。これにより、半導体基板１１の表面とほぼ平行な面に形成されたシリコン酸化膜２０ｂは全て除去され、半導体基板１１の表面に対してほぼ垂直な面に形成されたシリコン酸化膜２０ｂのみが残されることになる。このとき、側壁部分のシリコン酸化膜２０ｂにはダメージが加わり、これにより欠陥が生じるおそれがあるが、シリコン酸化膜２０ｂのエッチングにおいては、シリコン窒化膜２０ａに対して高いエッチング選択比を確保することができることから、シリコン窒化膜２０ａがダメージを受けることはない。
次に、図７に示すように、残存するシリコン酸化膜２０ｂをマスクとしてシリコン窒化膜２０ａをエッチングする。これにより、シリコン酸化膜２０ｂに覆われた部分を除き全てのシリコン窒化膜２０ａが除去されることになる。なお、残存するシリコン窒化膜２０ａは、シリコン酸化膜２０ｂで覆われているため、エッチング雰囲気には直接さらされず、このためダメージを受けることはない。つまり、残存するシリコン窒化膜２０ａは、ほとんど欠陥のない状態とすることが可能となる。さらに、ポリシリコン膜１８ａを残存させているので、シリコン窒化膜２０ａのエッチングによりゲート絶縁膜１７がダメージを受けることもない。以上により、ゲート電極の側面にシリコン窒化膜２０ａ及びシリコン酸化膜２０ｂからなる多層構造のサイドウォール２０が形成された状態となる。
次に、図８に示すように、ゲートキャップ１９及びサイドウォール２０をマスクとしてポリシリコン膜１８ａをエッチングする。これにより、ゲート電極間に対応する領域のポリシリコン膜１８ａが完全に除去され、当該領域においてゲート絶縁膜１７が露出した状態になる。また、ゲート電極を構成するポリシリコン膜１８ａの側面も露出した状態となる。
次に、図９に示すように、Wet-Hydrogen雰囲気中において約８００〜９００℃で熱酸化することによって、ポリシリコン膜１８ａの側面部分に薄いシリコン酸化膜（ライト酸化膜）１８ｘを形成するとともに、ゲートエッジ部におけるゲート絶縁膜１７の膜質を改善させる。これにより、エッチングによって剥き出しになったポリシリコン膜１８ａの側面部分にライト酸化膜１８ｘが形成されるとともに、エッチングによって生じたゲート絶縁膜１７のダメージも補修される。
このライト酸化膜１８ｘの形成時においては、サイドウォール２０がシリコン窒化膜２０ａ及びシリコン酸化膜２０ｂによる２重の膜で構成されていることから、タングステンやその酸化物が飛散することがなく、これらによる汚染の影響を確実に防止することができる。すなわち、ゲート電極がシリコン窒化膜２０ａだけで覆われている場合には、エッチバック時に側壁部分のシリコン窒化膜２０ａが不可避的にダメージを受け、これにより生じる欠陥部分からタングステンが漏れ出してゲート絶縁膜１７上に飛散するが、本実施形態では、サイドウォール２０が二重構造を有していることから、シリコン窒化膜２０ａのエッチング時に側壁部分のシリコン窒化膜２０ａはエッチング雰囲気にさらされない。このため、側壁部分のシリコン窒化膜２０ａがダメージを受けることはないので、タングステンやその酸化物の飛散を確実に防止することができ、ゲート絶縁膜１６の金属汚染を完全に防止することができる。以上により、ゲート電極１８の加工が完了する。
次に、図１０に示すように、ゲート電極の両側の半導体基板１１内にｎ型不純物（リン）をイオン注入することにより、半導体基板１１の表面付近にｎ型の浅い拡散領域２１ａをゲート電極に対して自己整合的（セルフアライン）に形成する。
次に、図１１に示すように、半導体基板１１上の全面にＣＶＤ法により膜厚４０ｎｍ程度のシリコン窒化膜を堆積した後、これをエッチバックすることにより、ゲート電極の側面にのみシリコン窒化膜２２を形成する。このシリコン窒化膜２２はサイドスペーサと呼ばれ、サイドウォール２０とともにゲート電極と後述するコンタクトホールとの間の電気的絶縁性を確保する役割を果たす。（また後述する深い拡散領域を形成する際のイオン注入用ガイドとしても用いられる。）
次に、図１２に示すように、上記各膜が形成された半導体基板１１上の全面に、ＣＶＤ法により厚いシリコン酸化膜２３を堆積した後、ＣＭＰ法により研磨してその表面を平坦化する。そして、図１３に示すように、フォトレジスト（図示せず）をマスクとしてシリコン酸化膜２３をドライエッチングすることにより、ｎ型の浅い拡散領域２１ａの上部にコンタクトホール２４を形成する。このとき残されたシリコン酸化膜２３は、いわゆる層間絶縁膜となる。なお、シリコン酸化膜２３のエッチングは、シリコン窒化膜に対するエッチング選択比が大きくなる条件下で行なわれる。
次に、図１４に示すように、コンタクトホール２４を通じてｎ型の浅い拡散領域２１ａにリン（Ｐ）やヒ素（Ａｓ）などのｎ型不純物をイオン注入することによって、電解緩和用の深い拡散領域２１ｂを形成する。これにより、浅い拡散領域２１ａ及び深い拡散領域２１ｂからなるｎ型拡散領域（ソース／ドレイン領域）２１がゲート電極に対して自己整合的（セルフアライン）に形成される。
以上により、ＤＲＡＭのメモリセルのトランジスタ部分が完成する。その後は一般的な方法を用いて、ＤＲＡＭのビット線及びキャパシタを形成する。つまり、ゲート絶縁膜１７の露出している部分を除去した後、図１５に示すように、コンタクトホール２４の内部に第１のプラグ２５を埋め込み、図１６に示すように、シリコン酸化膜（層間絶縁膜）２３の表面にＣＶＤ法により膜厚１００ｎｍ程度のシリコン酸化膜２６を堆積した後、図１７に示すように、このシリコン酸化膜２６をドライエッチングして、同図において３箇所ある第１のプラグ２５のうち中央の第１のプラグ２５の上部にスルーホール２７を形成する。
そして、図１８に示すように、スルーホール２７の上部にビット線２８を形成する。次に、図１９に示すように、ビット線２８が形成されたシリコン酸化膜２６の表面に、シリコン酸化膜２９を堆積した後、同図において３箇所ある第１のプラグ２５のうち両側の２つの第１のプラグ２５の上部にスルーホール３０を形成する。
そして、第２のスルーホール３０の内部に第２のプラグ３１を形成した後、図２０に示すように、シリコン窒化膜３２及びシリコン酸化膜３３を堆積し、これらの膜をドライエッチングすることにより、第３のプラグ３１の上部にキャパシタ用溝３４を形成する。次に、図２１に示すように、キャパシタ用溝３４の内壁に低抵抗ポリシリコン膜などからなる下部電極３５を形成した後、酸化タンタル膜などで構成された絶縁膜３６とＴｉＮ膜やＷ膜などの導電性膜で構成された上部電極３７とを順次形成することにより、キャパシタＣを形成する。以上の工程により、ＭＯＳＦＥＴとキャパシタとが直列に接続されたＤＲＡＭのメモリセルが完成する。
その後、上記各膜が形成された半導体基板１１の上部にＣＶＤ法でシリコン酸化膜３８を堆積し、必要な配線(図示せず）を形成することにより、本実施の形態のＤＲＡＭが略完成する。
以上説明したように、本実施の形態よれば、タングステン膜１８ｃおよび窒化タングステン膜１８ｂの側面をシリコン窒化膜およびシリコン酸化膜からなる二重のサイドウォールで覆っていることから、ライト酸化膜１８ｘの形成工程において、タングステンやその酸化物の飛散を確実に防止することができる。その結果、メモリセルのリーク電流が大幅に低減することから、リフレッシュ特性を向上させることができる。
本発明は、以上の実施の形態に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更を加えることが可能であり、これらも本発明の範囲に包含されるものであることは言うまでもない。
例えば、上記実施形態においては、ＤＲＡＭを例に説明したが、本発明はこれに限定されるものではなく、ポリメタル構造のゲート電極を備えたあらゆる半導体装置の製造方法に対して適用可能である。
また、ポリメタルゲート電極として高融点金属膜としてタングステン膜１８ｃを用いたが、例えば、チタン (Ｔｉ）膜などの他の高融点金属膜を用いてもよい。
また、上記実施形態においては、ポリシリコン膜の表面に窒化タングステン膜を直接形成しているが、密着性の向上などを目的として、ポリシリコン膜１３ａと窒化タングステン膜との間にタングステンとシリコンの合金膜（タングステンシリサイド（ＷＳｉｘ）膜）を介在させてもよい。
また、上記実施形態においては、サイドウォールがシリコン窒化膜及びシリコン酸化膜からなる２重の膜で構成されていたが、例えば、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜からなる３重の膜で構成しても構わない。すなわち、本発明に係るサイドウォールは、２重以上であれば何重の膜で構成しても構わない。
本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（素子分離用溝１２及びシリコン酸化膜１３ａの形成）を示す略断面図である。 本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（ＳＴＩ１４の形成〜ｐ型ウェル層１６の形成）を示す略断面図である。 本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（ゲート絶縁膜１７の形成〜シリコン酸化膜１９ｂの形成）を示す略断面図である。 本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（タングステン膜１８ｃ及び窒化タングステン膜１８ｂのパターニング）を示す略断面図である。 本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（シリコン窒化膜２０ａ及びシリコン酸化膜２０ｂの形成）を示す略断面図である。 本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（シリコン酸化膜２０ｂのエッチバック）を示す略断面図である。 本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（シリコン窒化膜２０ａのエッチング）を示す略断面図である。 本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（ポリシリコン膜１８ａのエッチング）を示す略断面図である。 本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（ライト酸化膜１８ｘの形成）を示す略断面図である。 本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（拡散領域２１ａの形成）を示す略断面図である。 本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（シリコン窒化膜２２（サイドスペーサ）の形成）を示す略断面図である。 本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（シリコン酸化膜２３の形成）を示す略断面図である。 本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（コンタクトホール２４の形成）を示す略断面図である。 本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（拡散領域２１ｂの形成）を示す略断面図である。 本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（第１のプラグ２５の形成）を示す略断面図である。 本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（シリコン酸化膜２６の形成）を示す略断面図である。 本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（スルーホール２７の形成）を示す略断面図である。 本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（ビット線２８の形成）を示す略断面図である。 本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（シリコン酸化膜２９の形成〜第２のプラグ３１の形成）を示す略断面図である。 本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（シリコン窒化膜３２の形成〜キャパシタ用溝３４の形成）を示す略断面図である。 本発明の好ましい実施形態に係る半導体装置の製造方法の一工程（キャパシタＣの形成）を示す略断面図である。
符号の説明
１１ 半導体基板
１２ 素子分離用溝
１３ａ 薄いシリコン酸化膜
１３ｂ 厚いシリコン酸化膜
１５ 保護膜
１６ ｐ型ウェル層
１７ ポリシリコン膜
１８ ゲート電極
１８ａ ポリシリコン膜
１８ｂ 窒化タングステン膜
１８ｃ タングステン膜
１８ｘ シリコン酸化膜（ライト酸化膜）
１９ａ シリコン窒化膜
１９ｂ シリコン酸化膜
２０ サイドウォール
２０ａ シリコン窒化膜
２０ｂ シリコン酸化膜
２１ａ 浅い拡散領域
２１ｂ 深い拡散領域
２２ シリコン窒化膜（サイドウォール）
２３ シリコン酸化膜（層間絶縁膜）
２４ コンタクトホール
２５ プラグ
２６ シリコン酸化膜
２７ スルーホール
２８ ビット線
２９ シリコン酸化膜
３０ コンタクトホール
３１ プラグ
３２ シリコン窒化膜
３３ シリコン酸化膜
３４ キャパシタ形成用溝
３５ 下部電極
３６ 酸化タンタル膜（絶縁膜）
３７ 上部電極
３８ シリコン酸化膜

Claims (4)

  1. 半導体基板上にゲート絶縁膜を形成する第１の工程と、
    前記ゲート絶縁膜上に少なくともポリシリコン膜及び高融点金属膜を形成する第２の工程と、
    前記高融点金属膜をパターニングする第３の工程と、
    パターニングされた前記高融点金属膜の側面に多層構造を有するサイドウォールを形成する第４の工程と、
    前記ポリシリコン膜をパターニングする第５の工程と、
    パターニングされた前記ポリシリコン膜の側面を酸化する第６の工程とを含んでおり、
    前記第４の工程は、
    シリコン窒化膜を堆積させる工程と、
    前記シリコン窒化膜上にシリコン酸化膜を堆積させる工程と、
    前記シリコン酸化膜をエッチバックする工程と、
    残存する前記シリコン酸化膜をマスクとして前記シリコン窒化膜をエッチングする工程とを含み、
    前記第６の工程は前記第１乃至第５の工程の後に行われることを特徴とする半導体装置の製造方法。
  2. 前記シリコン窒化膜を形成するためのエッチングの際に、前記第シリコン酸化膜は前記シリコン窒化膜に対しての保護膜となり、かつ、前記シリコン窒化膜及び前記シリコン酸化膜は前記第６の工程の際に前記高融点金属膜の飛散防止膜となることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第６の工程の後に不純物イオンの注入により拡散領域を形成する第７の工程をさらに含んでいることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記第５の工程においては、前記サイドウォールをマスクとして前記ポリシリコン膜をパターニングすることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
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