JP4147765B2 - 不揮発性半導体メモリ装置およびその電荷注入方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば高効率のソースサイド注入や高速消去に好適な不純物配置構造を有した不揮発半導体性半導体メモリ装置と、その電荷注入方法とに関する。
【０００２】
【従来の技術】
フラッシュＥＥＰＲＯＭでは、電荷蓄積手段が単一の導電層からＦＧ(Floating Gate)型と、電荷蓄積手段が平面的に離散化されたＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)型、ＭＮＯＳ(Metal-Nitride-Oxide-Nitride-Oxide)型などが知られている。
【０００３】
たとえばＭＯＮＯＳ型メモリ素子では、トランジスタチャネルを形成する半導体基板の上に、ＯＮＯ(Oxide-Nitride-Oxide)膜とゲート電極とを積層させ、その積層パターンの両側の基板表面領域に、チャネルと逆導電型のソース・ドレイン不純物領域が形成されている。
そして、この電荷保持能力を有する誘電体膜（ＯＮＯ膜）に対し、基板側から電荷を注入して書き込みを行う。また、消去では、保持電荷を基板側に抜き取るか、保持電荷を打ち消す逆極性の電荷を上記誘電体膜内に注入する。
【０００４】
電荷の注入は、誘電体膜内での電荷のトンネル現象を利用するほか、いわゆるＣＨＥ(Channel-Hot-Electron)注入など、ＯＮＯ膜の最下層の酸化膜の絶縁障壁を乗り越えられる程度にまで電荷をエネルギー的に励起する方法がある。
【０００５】
ＣＨＥ注入方法の一種として、ソースサイド注入方法が知られている。
ソースサイド注入方法を実現するには、ドレイン側チャネルを制御する電極と、ソース側チャネルを制御する電極とを分離して設ける必要がある。電荷注入時に、ドレイン側チャネルを強反転状態にし、ソース側チャネルを弱反転状態とするためである。このとき、両者の境界付近に高電界が発生し、ソース側から供給された電荷がこの高電界で励起され、ドレイン側チャネルを制御する電極下の電荷蓄積手段にソース側から注入される。その注入効率は、通常のＣＨＥ注入より１桁程度改善される。
【０００６】
【発明が解決しようとする課題】
素子の微細化、消費電力の低減要求に応じて、動作の低電圧化が進んでいる。しかし、上記したＣＨＥ注入では、たとえばＭＯＮＯＳ型メモリトランジスタの場合、電荷の注入効率がおおよそ１×１０-6と悪いことが知られている。
また、ＦＧ型の電荷注入効率は、ＭＯＮＯＳ型のそれより高いとされるが、そのレベルが十分とは言えない。ソースサイド注入方法を用いると、さらに電荷の注入効率が向上するが、現状のソースサイド注入方法では電荷注入効率の向上に限界がある。
【０００７】
本発明は、高効率のソースサイド注入や高速消去に適したチャネル構造を新たに提案し、それを用いた不揮発性半導体メモリ装置と、電荷注入方法とを提供することを目的とする。
【０００８】
上記目的を達成するために、本発明の第１の観点に係る不揮発性半導体メモリ装置は、チャネル形成領域と、上記チャネル形成領域を挟む第１導電型半導体からなる２つのソース・ドレイン領域と、電荷蓄積能力を有する積層膜を介して上記チャネル形成領域の一部と重なるゲート電極と、を有し、上記チャネル形成領域が、第２導電型半導体からなり、反転層によりチャネルが形成される反転層形成領域と、第１導電型半導体からなり、多数キャリアの蓄積層によりチャネルが形成される蓄積層形成領域と、を備え、上記ゲート電極が上記積層膜を介して重なる、チャネル形成領域部分の全域に上記蓄積層形成領域が形成されている。
上記蓄積層形成領域を構成する第１導電型半導体の不純物濃度が、好適に、上記ソース・ドレイン領域を構成する第１導電型半導体の不純物濃度より低い。
【０００９】
本発明では、好適に、上記蓄積層形成領域の上に電荷蓄積能力を有する積層膜を介して第１ゲート電極が形成され、上記反転層形成領域の上に電荷蓄積能力を有しない単層の誘電体膜を介して第２ゲート電極が形成され、上記第１ゲート電極と第２ゲート電極が互いに絶縁分離されている。
上記電荷蓄積能力を有する積層膜は、好適に、上記蓄積層形成領域の上から上記反転層形成領域の端部上に延在している。
【００１０】
あるいは、上記蓄積層形成領域上に電荷蓄積能力を有する積層膜が形成され、上記反転層形成領域上に電荷蓄積能力を有しない単層の誘電体膜が形成され、当該単層の誘電体膜と上記積層膜の上に単一のゲート電極が形成されている。
【００１１】
蓄積層形成領域は電荷注入時のドレイン側に配置されるが、本発明で２ビット／セル記憶とするには、反転層形成領域の両側に蓄積層形成領域を配置するとよい。この場合、好適に、上記反転層形成領域と一方の上記ソース・ドレイン領域間、上記反転層形成領域と他方の上記ソース・ドレイン領域間それぞれに、上記蓄積層形成領域が設けられ、各蓄積層形成領域の上方にそれぞれに、上記電荷蓄積能力を有する上記積層膜を介して上記第１ゲート電極が配置されている。
【００１２】
このような構成の不揮発性半導体メモリ装置では、たとえばｎ型チャネルの場合、チャネル形成領域が、反転層を形成するｐ型不純物領域（反転層形成領域）と、蓄積層を形成するｎ型不純物領域（蓄積層形成領域）とから構成されている。したがって、これら不純物濃度等の調整により、ｎ型不純物領域に接したｐ型不純物領域の端部で高電界を発生させることができる。
このような第１ゲート電極のソース側端部に高電界を発生させることを、従来のソースサイド注入では、第１ゲート電極と第２ゲート電極との印加電圧の制御のみで行っていた。しかし、第１ゲート電極と第２ゲート電極の印加電圧はチャネルの反転状態をも制御する必要から、その印加電圧の自由度が制限され、第１ゲート電極のソース側端部に発生させる電界を高めるのに限界があった。
本発明では、第１ゲート電極と第２ゲート電極との印加電圧のほかに、反転層形成領域と蓄積層形成領域の濃度差など、他のパラメータを付加し、これによって、より高い電界の発生が容易となる。また、第１ゲート電極と第２ゲート電極との印加電圧を同じとすることも可能であり、その場合、ゲート電極を２つに分離する必要性がなく、ソースサイド注入型メモリトランジスタの構造を簡素化できる。
【００１３】
本発明の第２の観点に係る不揮発性半導体メモリ装置の電荷注入方法は、チャネル形成領域と、上記チャネル形成領域を挟む第１導電型半導体からなる２つのソース・ドレイン領域と、電荷蓄積能力を有する積層膜を介して上記チャネル形成領域の一部と重なる第１ゲート電極と、電荷蓄積能力を有しない単層の誘電体膜を介して上記チャネル形成領域の他の一部と重なる第２ゲート電極と、を有し、上記チャネル形成領域が、第２導電型半導体からなり、反転層によりチャネルが形成される反転層形成領域と、第１導電型半導体からなり、多数キャリアの蓄積層によりチャネルが形成される蓄積層形成領域と、を備え、上記第１ゲート電極が上記積層膜を介して重なるチャネル形成領域部分の全域に上記蓄積層形成領域が形成されている不揮発性半導体メモリ装置の電荷注入方法であって、書き込みまたは消去時に、上記２つのソース・ドレイン領域間に所定の電圧を印加するステップと、上記蓄積層形成領域との境界近傍の反転層形成領域でエネルギー的に励起された電荷が上記第１ゲート電極下の上記積層膜内にソース側から注入されるように、上記第１ゲート電極に第１電圧を、上記第２ゲート電極に上記第１電圧より低い第２電圧を印加するステップと、を含む。
【００１４】
また、本発明の第３の観点に係る不揮発性半導体メモリ装置の電荷注入方法は、チャネル形成領域と、上記チャネル形成領域を挟む第１導電型半導体からなる２つのソース・ドレイン領域と、電荷蓄積能力を有する積層膜を介して上記チャネル形成領域の一部と重なる第１ゲート電極と、電荷蓄積能力を有しない単層の誘電体膜を介して上記チャネル形成領域の他の一部と重なる第２ゲート電極と、を有し、上記チャネル形成領域が、第２導電型半導体からなり、反転層によりチャネルが形成される反転層形成領域と、第１導電型半導体からなり、多数キャリアの蓄積層によりチャネルが形成される蓄積層形成領域と、を備え、上記第１ゲート電極が上記積層膜を介して重なるチャネル形成領域部分の全域に上記蓄積層形成領域が形成されている不揮発性半導体メモリ装置の電荷注入方法であって、書き込みまたは消去時に、上記２つのソース・ドレイン領域の一方に基準電圧、他方に所定の正電圧を印加するステップと、上記チャネル形成領域を走行するキャリアを加速し、発生した高エネルギー電荷をドレイン端で衝突させ、この衝突時の電離によって電子、正孔対が発生し、発生した正孔が上記ドレイン側の上記積層膜に注入されるように、上記第１ゲート電極と上記第２ゲート電極とにそれぞれ所定の電圧を印加するステップと、を含む。
【００１５】
好適に、上記第２導電型半導体に基準電圧を印加するステップをさらに含む。
あるいは、好適に、上記書き込みまたは消去時に、上記第２導電型半導体を電気的にオープン状態で保持するステップをさらに含む。
あるいは、好適に、書き込みまたは消去時に、上記２つのソース・ドレイン領域の一方を電気的にオープンとした状態で、他方のソース・ドレイン領域の表面に形成された空乏層内のバンド間トンネリングにより電子、正孔対が発生し、発生した正孔が上記積層膜内に注入されるように、上記２つのソース・ドレイン領域、上記第１および第２ゲート電極にそれぞれ正電圧または基準電圧を印加するステップを、含む。
【００１６】
これらの電荷注入方法では、たとえば、書き込み時に電子をＣＨＥ注入し、消去時に電離衝突またはバンド間トンネリングにより生成されたホールを注入する。
反転層形成領域と蓄積層形成領域との不純物濃度分布を最適化した上で、書き込み時に、上記した第１，第２ゲート電極に印加する電圧（第１，第２電圧）の値を最適化する。蓄積層形成領域に接する反転層形成領域の端部付近で発生する電界が、従来より大きくなる。ソース側から反転層に供給され、加速されてきた電荷が蓄積層形成領域に入る直前で急激に高いエネルギーを得る。そして、その多くは蓄積層に入りエネルギーを失うが、その一部が第１ゲート電極による電界に引き寄せられて、積層膜内の電荷蓄積層に注入される。
消去時に、第２導電型半導体を基準電位またはオープン状態で保持した状態で、上記第１、第２ゲート電極に印加する電圧（第１、第２電圧）の値を最適化する。これにより、電離衝突またはバンド間トンネリングによりホールが発生し、垂直方向の電解に加速されてホットホールとなり、電荷蓄積能力を有する積層膜内に注入される。このとき、ＦＮトンネリングを利用した消去方法に比べ高エネルギー電荷の発生効率が高いため、極めて短い時間で必要な量のホールが積層膜内に注入され、すでに注入されている電子を打ち消して閾値電圧を消去レベルに変化させる。
【００１７】
【発明の実施の形態】
第１実施形態
図１および図２は、本発明の実施形態に係る不揮発性メモリセルの等価回路図である。
【００１８】
これらのメモリセルは、メモリトランジスタ、ＭＯＳ型のトランジスタ、メモリトランジスタが２つのビット線ＢＬａ，ＢＬｂ間に直列に接続した３トランジスタ構成となる。
図１に示すメモリセルＭでは、２つのメモリトランジスタのゲートは、ワード線ＷＬにより制御され、中央のＭＯＳ型トランジスタのゲートはビット線ＢＬａ，ＢＬｂと平行な制御線ＣＬにより制御される。
図２に示すメモリセルＭでは、中央のＭＯＳ型トランジスタのゲートがワード線ＷＬにより制御され、その右側のメモリトランジスタのゲートが制御線ＣＬａに制御され、左側のメモリトランジスタのゲートが制御線ＣＬｂにより制御される。制御線ＣＬａ，ＣＬｂは、２つのビット線ＢＬａ，ＢＬｂ間を並行に配置されている。
【００１９】
図３（Ａ）は、図１に示すメモリセルのワード線に沿った行方向の概略断面図、図３（Ｂ）は、その平面図である。
図３（Ａ）に示すメモリセルにおいて、符号ＳＵＢは、たとえば珪素などの半導体材料からなり半導体素子を形成する基体（ｐ型半導体基板、ｐウエル、ｐ型のＳＯＩ層など、以下、基板という）を示す。基板ＳＵＢ内の表面領域に、ｎ型不純物が高濃度に導入されて出来た２つのソース・ドレイン領域Ｓ／Ｄが互いに離れて形成されている。ソース・ドレイン領域Ｓ／Ｄは、図３（Ｂ）に示すように、列方向に長く互いに平行に配置されている。２つのソース・ドレイン領域Ｓ／Ｄ間の基板表面領域が、動作時にメモリトランジスタのチャネルが形成されるチャネル形成領域となる。チャネル形成領域は、そのほぼ中央に形成された内側チャネル領域ＣＨ１と、内側チャネル領域ＣＨ１とソース・ドレイン領域Ｓ／Ｄとの間の２つの外側チャネル領域ＣＨ２ａ，ＣＨ２ｂとからなる。
内側チャネル領域ＣＨ１は、基板ＳＵＢの表面領域でありｐ型の導電型を有する。この内側チャネル領域ＣＨ１は、反転層によりチャネルが形成されることから、以下、反転層形成領域という。
これに対し、外側チャネル領域ＣＨ２ａ，ＣＨ２ｂは、ソース・ドレイン領域Ｓ／Ｄより濃度が低いｎ型不純物領域ＡＣＬａ，ＡＣＬｂからなる。これらのｎ型不純物領域ＡＣＬａ，ＡＣＬｂでは、その表面に多数キャリアが蓄積することによりチャネルが形成されることから、以下、蓄積層形成領域という。蓄積層形成領域ＡＣＬａ，ＡＣＬｂは、ソース・ドレインＳ／Ｄに沿って互いに並行に配置されている。
【００２０】
反転層形成領域ＣＨ１上に、たとえば１ｎｍ〜１０ｎｍ程度の厚さの二酸化珪素からなる単層のゲート誘電体膜ＧＤ０が形成されている。このゲート誘電体膜ＧＤ０は、単層であり、かつ膜中のキャリアトラップは比較的に少なく電荷保持能力を有しない。
ゲート誘電体膜ＧＤ０上に、たとえば不純物が添加された多結晶珪素または非晶質珪素からなる制御ゲートＣＬが形成されている。制御ゲートＣＬは、図３（Ｂ）に示すように、ソース・ドレイン領域Ｓ／Ｄの離間スペース内で、ソース・ドレイン領域Ｓ／Ｄと平行に列方向に長く配線されている。制御ゲートＣＬの幅（ゲート長）に限定はないが、たとえば５０ｎｍ以下と超微細化すると、チャネル内のキャリアが準バリスティックに走行し、好ましい。すなわち、電界条件にもよるが、このようにゲート長を極微細化すると、ソースから供給されたキャリアがチャネル内を移動する際に、不純物による細かな小角散乱は受けるが軌道を大きく曲げるような大角散乱を受けることなく、キャリアが弾道的に走行するようになる。
【００２１】
ゲート誘電体膜ＧＤ０と制御ゲートＣＬの積層パターンの表面、蓄積層形成領域ＡＣＬａ，ＡＣＬｂＣの表面およびソース・ドレイン領域Ｓ／Ｄの表面を覆って、複数の誘電体膜を積層させてなり電荷蓄積能力を有するゲート誘電体膜ＧＤが形成されている。
ゲート誘電体膜ＧＤは、下層から順に、ボトム誘電体膜ＢＴＭ，主に電荷蓄積を担う誘電体膜（主電荷蓄積膜）ＣＨＳ，トップ誘電体膜ＴＯＰから構成されている。
【００２２】
ボトム誘電体膜ＢＴＭは、たとえば、熱酸化法により形成した二酸化珪素膜、二酸化珪素を窒化処理した膜などを用いる。ボトム誘電体膜ＢＴＭの膜厚は、たとえば２．５ｎｍ〜６．０ｎｍ程度である。
主電荷蓄積膜ＣＨＳは、たとえば３．０ｎｍ〜２０ｎｍ程度の窒化珪素膜から構成されている。この主電荷蓄積膜ＣＨＳは、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中に電荷トラップが多く含まれている。
トップ誘電体膜ＴＯＰは、主電荷蓄積膜ＣＨＳとの界面近傍に深い電荷トラップを高密度に形成する必要があり、このため、例えば成膜後の主電荷蓄積膜を熱酸化して形成される。トップ誘電体膜ＴＯＰをＨＴＯ（High-Temperature-chemical-vapor-deposited-Oxide)膜としてもよい。トップ誘電体膜ＴＯＰがＣＶＤで形成された場合は熱処理によりこのトラップが形成される。トップ誘電体膜ＴＯＰの膜厚は、ゲート電極（ワード線ＷＬ）からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要である。
【００２３】
このゲート誘電体膜ＧＤ上に、制御ゲートＣＬと交差しメモリトランジスタのゲート電極を兼ねるワード線ＷＬが形成されている。ワード線ＷＬは、たとえば不純物が添加された多結晶珪素または非晶質珪素からなる。
【００２４】
図４（Ａ）は、図２に示すメモリセルのワード線に沿った行方向の概略断面図、図４（Ｂ）は、その平面図である。
このメモリセルは、図３（Ａ），（Ｂ）と同様に、ソース・ドレインＳ／Ｄおよび蓄積層形成領域ＡＣＬａ，ＡＣＬｂが基板ＳＵＢの表面領域に形成されている。蓄積層形成領域ＡＣＬａ，ＡＣＬｂ間の基板ＳＵＢの表面領域が、反転層形成領域ＣＨ１となる。
【００２５】
反転層形成領域ＣＨ１上に、単層のゲート誘電体膜ＧＤ０を介在させてワードゲート電極ＷＧが形成されている。ワードゲート電極ＷＧは、ワード線ＷＬと同じ幅で分断され、メモリセルごとに孤立パターンにて形成されている。
【００２６】
ワードゲート電極ＷＧの側面と、蓄積層形成領域ＡＣＬａ，ＡＣＬｂおよびソース・ドレイン領域Ｓ／Ｄ上に、電荷蓄積能力を有した３層構造のゲート誘電体膜ＧＤが形成されている。ゲート誘電体膜ＧＤを構成する各層ＢＴＭ，ＣＨＳ，ＴＯＰの厚さ，材料および形成法は、図３（Ａ），（Ｂ）の場合と同じである。
【００２７】
ワードゲート電極ＷＧの側面側のゲート誘電体膜ＧＤに接し、蓄積層形成領域ＡＣＬａ，ＡＣＬｂの上方に位置する領域に、たとえばサイドウォール形状の制御線ＣＬａ，ＣＬｂが形成されている。制御線ＣＬａ，ＣＬｂは、不純物が添加された多結晶珪素または非晶質珪素からなる。制御線ＣＬａ，ＣＬｂは、層間絶縁層ＩＮＴ内に埋め込まれている。
層間絶縁層ＩＮＴ上には、ワードゲート電極ＷＧの上面に電気的に接続したワード線ＷＬが形成されている。
【００２８】
図１〜図４（Ｂ）に示す２つのメモリセルにおいて、中央のＭＯＳ型トランジスタは、メモリトランジスタの動作（書き込み、読み出し、消去）時に特性向上のために補助的に動作する。また、ＭＯＳ型トランジスタの存在により、電荷を注入する領域が限定される。すなわち、電荷を注入する領域（以下、記憶部という）は、蓄積層形成領域ＡＣＬａ，ＡＣＬｂ上のゲート誘電体膜ＧＤ部分に限定され、その間の単層のゲート誘電体膜ＧＤ０は、電荷蓄積能力を有しないためデータ記憶に寄与できない。さらに、ＭＯＳ型トランジスタの存在により、その両側に注入された電荷同士が干渉しないので、２ビット記憶を確実に行うことができる。
【００２９】
つぎに、メモリセルの動作を説明する。
図５（Ａ）は、ソースサイド注入を用いて記憶部１に電子を注入するときの動作の説明図である。
【００３０】
書き込み時に、ソースとなる図の左側のソース・ドレイン領域Ｓ／Ｄに基準電圧Ｖｓ，ドレインとなる図の右側のソース・ドレイン領域Ｓ／Ｄにドレイン電圧Ｖｄたとえば、５．０Ｖを印加する。また、制御ゲートＣＧに所定の正電圧Ｖｃｇたとえば、 １．０Ｖ、メモリゲートＭＧａ，ＭＧｂに所定の正電圧Ｖｍｇたとえば、７．０Ｖを印加する。なお、図１では制御線ＣＬ、図２ではワード線ＷＬが、制御ゲートＣＧに相当する。また、図１ではワード線ＷＬ、図２では制御線ＣＬａまたはＣＬｂが、メモリゲートＭＧａ，ＭＧｂに相当する。
この条件下、反転層形成領域ＣＨ１に反転層が形成され、その両側の蓄積層形成領域ＡＣＬａ，ＡＣＬｂの表面に蓄積層が形成される。ソース側の蓄積層から供給された電子が反転層内を加速され、その一部がドレイン側で、ゲート誘電体膜ＧＤのボトム誘電体膜ＢＴＭを構成する二酸化珪素膜のエネルギー障壁ΦSiO2を越える高エネルギー電子（ホットエレクトロン）となる。ホットエレクトロンの一部は、ある確率で記憶部１に注入される。
【００３１】
このときのチャネル方向の水平位置Ｐｘと、チャネル電位Ｖおよび水平方向のチャネル電界Ｅｘとの関係を、図５（Ｂ）に示す。
ドレイン電圧Ｖｄとソース電圧（基準電圧）Ｖｓの電位差が、主に制御線ＣＬと、ドレイン側のメモリゲートＭＧａとの間のスペース直下のチャネル領域に加わる。その結果、このスペース直下のチャネル領域に高電界が生じる。
【００３２】
このチャネル方向の高電界が反転層チャネル内の電子を急加速し、その電子を高エネルギー電子にすることによって、記憶部１に電子が注入される。この注入効率を向上させるために、チャネル垂直方向の電界が集中している領域と同じ領域にチャネル方向の電界が集中するように、制御線ＣＬとメモリゲートＭＧａ（ワード線ＷＬ）に印加する電圧を制御する。
【００３３】
本実施形態では、蓄積層形成領域ＡＣＬａで蓄積層を形成して、その抵抗を下げる。このとき、制御線ＣＬとドレイン側のメモリゲートＭＧａとの間のスペース直下のチャネル領域の抵抗が相対的に高くなる。したがって、ドレイン電圧Ｖｄとソース電圧Ｖｓの電位差が、このスペース直下の領域で局部的に集中して印加されるようになる。このことを利用して、記憶部１のソース側端部の近くの領域でチャネル方向の電界を上げ、かつメモリゲートＭＧａとドレイン間の電位差により、この領域の垂直方向電界を上げる。
【００３４】
ソースサイド注入法では、電子がボトム誘電体膜ＢＴＭの電位障壁を越えるために必要な活性化エネルギーを、この記憶部１のソース側端部の近くの領域におけるチャネル方向の電界から得る。また、注入に必要なチャネルに垂直な方向の電界も、同じ領域で得られる。このため、通常のＣＨＥ注入より電荷注入効率が向上する。
とくに、本実施形態のように蓄積層形成領域を設けた場合、反転層が形成されるチャネル不純物濃度と、蓄積層形成領域ＡＣＬａの濃度および深さとを最適化することにより、制御線ＣＬとメモリゲートＭＧａそれぞれに対する印加電圧範囲の自由度が上がり、電荷注入効率の向上が容易であるという利益が得られる。
【００３５】
一方、もう一方の記憶部２に対し書き込みを行う場合は、２つのソース・ドレイン領域Ｓ／Ｄ間の電圧関係を入れ替えることにより、同様な原理で電子が記憶部２に効率よく注入される。
このようにして、１メモリセルに２ビットの情報を独立に書き込みできる。
【００３６】
図６から図８は、蓄積層形成領域ＡＣＬの有無、およびその濃度と電界強度との関係を調べたデバイスシミュレーション結果を示すグラフである。
このデバイスシミュレーションでは、制御ゲート長を０．１８μｍ、メモリゲート長を０．０９μｍ、電荷蓄積能力を有したゲート誘電体膜ＧＤの厚みを１５ｎｍ、制御ゲート下の誘電体膜ＧＤ０の厚みを１０ｎｍとして計算を行っている。また、図６から図８は、メモリゲートＭＧａに５Ｖ、制御ゲートＣＬに１．５Ｖ、ドレインに３．３Ｖの各電圧を印加した場合の計算結果である。
各グラフ中の横軸はチャネル水平方向における計算位置のスケールを示しており、セルの中心を原点とし、左右対称になっている。各グラフの左側の縦軸は電界強度のスケールを示す。図中において負に大きなピークをもつ破線がチャネル水平方向の電界Ｅｘの強度、正にピークをもつ二点破線がチャネル垂直方向の電界Ｅｙの強度を表している。一方、各グラフの右側の縦軸は電子密度のスケールを示している。グラフ中に実線で示す電子密度Ｄｅは、ソース・ドレイン領域Ｓ／Ｄが５×１０20／ｃｍ3程度と最も高く、蓄積層形成領域ＡＣＬａ，ＡＣＬｂが８×１０18／ｃｍ3程度と次ぎに高く、その間の反転層形成領域では、ドレイン側ほど低くなるようになだらかに変化している。
図６から図８の何れのグラフにおいても、チャネル水平方向電界Ｅｘは、ドレインからソースに向かう方向が負符号となるため、電子の水平方向加速電界は負極性をもつ。また、チャネル垂直方向電界Ｅｙは、チャネル表面から誘電体膜およびゲート電極に向かう方向が負符号となるため、電界Ｅｙの強度が強い箇所ほど電子の注入をアシストする垂直方向電界が強くなる。ここで、０．０９μｍ≦Ｐｘ≦０．１０５μｍが、ドレイン側のメモリゲートＭＧａと制御ゲートＣＬとのゲート間ギャップである。
【００３７】
図６は、ドレイン側の蓄積層形成領域ＡＣＬａを省略した場合を示す。
この場合、基板ＳＵＢにｐ型を用いているため、制御ゲート直下、メモリゲート直下ともにｐ型半導体である。
図７および図８は、本実施形態に係るメモリセルを想定し、メモリゲート直下が制御ゲート直下と逆極性の半導体となっている。すなわち、制御ゲート直下がｐ型半導体であるのに対し、蓄積層形成領域ＡＣＬａ，ＡＣＬｂを想定してメモリゲート直下をｎ化している。図７の計算モデルを作成する際のイオン注入条件は、ドーズが７×１０12ｃｍ-2、加速エネルギーが７ｋｅＶとし、この条件で２回のイオン注入を行った場合に相当する。また、図８ではメモリゲート直下のｎ型不純物濃度を、図７のそれより低くしている。具体的には、図８では、ドーズが３．５×１０12ｃｍ-2、加速エネルギーが７ｋｅＶとし、この条件で２回のイオン注入を行った場合に相当する。
【００３８】
これらの計算結果を比較する上で、まず、チャネル水平方向の電界Ｅｘに着目する。図６においては、図７および図８と比較すると、明らかに電界Ｅｘの集中が出来ておらず、また電界強度も低くなっている。このことから、図６の従来型メモリセル構造に対応したモデルでは、電子をエネルギー的に励起する電界Ｅｘが不足してホットエレクトロンの発生確率が図７，図８の場合より低いと考えられる。
次に電子密度Ｄｅに関しては、図６の構造ではメモリゲート直下がｐ型半導体であるため、図７および図８と比較すると若干、電子密度が低くなっている。これに対し、図７および図８の構造では、チャネル水平方向電界Ｅｘの電子加速強度が最大となっている点の付近で、ほぼ１×１０16ｃｍ-3と等しくなっている。最後にチャネル垂直方向の電界Ｅｙに着目すると、図６においてはメモリゲート直下がｐ型半導体であり、メモリゲートが正バイアスであるため、基板表面（誘電体膜ＧＤと基板ＳＵＢとの界面）に空乏層が広がり、チャネル垂直方向の電界Ｅｙ強度が強くなっている。一方、図７および図８においては、チャネル垂直方向の電界Ｅｙ強度が図６より低くなっている。
【００３９】
効率よく電子をゲート誘電体膜ＧＤ内に注入するには、十分なチャネル水平方向の電界Ｅｘによって、より多くのホットエレクトロンを発生させ、ある程度高いチャネル垂直方向の電界Ｅｙによって、発生したホットエレクトロンを誘電体膜側に誘導する必要がある。このとき、チャネル水平方向の電界Ｅｘの集中が最も強いところにおける電子密度が高くないと、ホットエレクトロンの発生確率が高くても注入電荷量としては小さくなる。
図６においては、チャネル水平方向の電界Ｅｘ強度が弱く、ホットエレクトロンの発生確率が低いため、注入効率は低いと考えられる。
図７においては、チャネル水平方向の電界Ｅｘが、これらの図の中では最も高いが、チャネル垂直方向の電界が必要量より低く、ホットエレクトロンの注入効率は余り高くないと考えられる。
最後に図８においては、チャネル水平方向の電界Ｅｘの集中性、垂直方向の電界Ｅｙともに十分なレベルに達しており、その結果、最も注入効率が高いと予想できる。
【００４０】
以上のデバイスシミュレーションの計算結果を踏まえてメモリセルを試作し、実際に書き込み特性を評価した。この評価結果を図９から図１１に示す。
図９が従来型のメモリセル、すなわちメモリゲートおよび制御ゲートの直下が共にｐ型であるメモリセルの書き込み特性の測定結果である。この構造は、先のデバイスシミュレーションにおける図６のモデルに対応する。
図１０および図１１が、本実施形態のメモリセル、すなわちメモリゲート直下に、制御ゲート直下とは逆極性であるｎ型の蓄積層形成領域を有するメモリセルの書き込み特性の測定結果である。図１０の測定に用いたメモリセルでは、先のデバイスシミュレーションにおける図７のモデルと同様に、ドーズが７×１０12ｃｍ-2、加速エネルギーが７ｋｅＶのイオン注入を２回行って蓄積層形成領域ＡＣＬａ，ＡＣＬｂを形成している。図１１の測定に用いたメモリセルの構造では、メモリゲート直下の蓄積層形成領域ＡＣＬａ，ＡＣＬｂの不純物濃度が図１０の場合よりやや低くなっており、図８のモデルに対応する。すなわち、蓄積層形成領域ＡＣＬａ，ＡＣＬｂを、ドーズが３．５×１０12ｃｍ-2、加速エネルギーが７ｋｅＶのイオン注入を２回行って形成している。
【００４１】
図９，図１０，図１１は、その横軸に示すように、メモリゲートに印加する書き込みパルスの印加時間を、１×１０-6ｓ（１μｓ）から１×１０-2ｓ（１０ｍｓ）の範囲で変化させ、この各点でのしきい値電圧Ｖｔｈを縦軸にとってプロットしている。また、各グラフにおいて、メモリゲートに印加する書き込みパルスの電圧値を２．５Ｖから７．０Ｖまで０．５Ｖ刻みでパラメータとして振っており、各電圧値のしきい値電圧Ｖｔｈを線で結んで、その推移を表している。これらの図において、書き込みパルスの電圧値が低く、かつパルスの印加時間が短い領域で、しきい値電圧変化量が大きいセルが、電荷注入効率が高く高速動作が可能なことを示している。
【００４２】
図９においては、書き込みパルスの印加時間が最も短い１μｓにおいて０．７Ｖのしきい値電圧変化が検出されており、また１．５Ｖのしきい値電圧変化を得るためには書き込みパルス電圧Ｖｇ＝７Ｖが必要なことが分かる。
一方、図１０においては、書き込みパルスの印加時間が１μｓにおいて０．８Ｖのしきい値電圧変化が検出されており、Ｖｇ＝７Ｖ，パルス印加時間１ｍｓの書き込みにおいては、１．８Ｖのしきい値電圧変化が検出されている。このことは、蓄積層形成領域ＡＣＬａを設けることにより、電荷注入効率が従来より高くなったことを示す。
図１１においては、書き込みパルスの印加時間が１μｓにおいて１．４Ｖと大きなしきい値電圧変化が検出されており、Ｖｇ＝７Ｖ，パルス印加時間１ｍｓの書き込みにおいては、２．８Ｖまでしきい値電圧が変化する。この結果は、蓄積層形成領域ＡＣＬａの濃度を最適化すると、電荷注入効率が極めて高くなることを示唆している。
【００４３】
これらの測定結果は、先のデバイスシミュレーションによる計算結果からの予測と一致し、従来型のメモリセルより、本実施形態のメモリセル構造のほうが電荷注入効率を高くして、高速かつ低電圧の動作が可能であることを示すものである。また、蓄積層形成領域の不純物濃度に関して、メモリセルの高速化，低電圧化を目的として電荷注入効率を向上させるには、その不純物濃度を、ソース・ドレイン領域Ｓ／Ｄの不純物濃度より低くし、その濃度に最適値が存在することを示している。
【００４４】
消去では、保持電荷を引き抜くか、逆極性の電荷を注入する。
保持電荷を引き抜く場合は、トップ誘電膜ＴＯＰを通して電荷をメモリゲート側に引き抜く場合と、ボトム誘電体膜ＢＴＭを通して電荷を基板側に引き抜く場合がある。いずれにしても、引く抜く方向の所定電界を発生させるために、メモリゲート（図１ではワード線ＷＬ、図２では制御線ＣＬａ，ＣＬｂ）とソース・ドレイン領域Ｓ／Ｄ（および基板ＳＵＢ）との間に電圧を印加する。これにより、保持電荷が基板側またはメモリゲート側にＦＮトンネリング等により引き抜かれる。ゲート誘電体膜ＧＤ内から保持電荷が引き抜かれると、メモリトランジスタが消去状態に推移する。
【００４５】
一方、保持電荷と逆極性の電荷を注入して消去を行う図１２の場合、メモリゲートＭＧａに負電圧を印加し、消去対象の記憶部１側のソース・ドレイン領域Ｓ／Ｄに正電圧を印加する。
この条件下、蓄積層形成領域ＡＣＬａに反転層が形成され、かつ急峻なエネルギーバンドの曲がりによってアバランシェブレークダウンが生じる。このブレークダウンに至る過程で高エネルギーの電子，ホール対が生じ、ホットエレクトロンは正電圧に引き寄せられて蓄積層形成領域ＡＣＬａもしくはソース・ドレイン領域Ｓ／Ｄ内に吸収される。一方、ホットホールは、その多くが基板ＳＵＢに流れるが、その一部がメモリゲートＭＧａによる電界に引き寄せられてゲート誘電体膜ＧＤ（記憶部１）内に注入される。
この消去方法でも、反対側の記憶部２へホットホールを注入したいときは、同様な電界を記憶部２側で発生させる。この記憶部２の消去は、記憶部１と独立の行うことができ、２ビット同時消去も可能である。
【００４６】
読み出しは、いわゆるリバースリードを用いる。すなわち、読み出し対象の記憶データが保持された記憶部側をソースとし、他の記憶部側がドレインとなるように、２つのＳ／Ｄ不純物領域２間に、たとえば１．５〜３Ｖ程度のドレイン電圧を印加し、制御ゲートＣＧと、ソース側のメモリゲートＭＧａまたはＭＧｂとに、それぞれ所定の正電圧を印加する。その結果、読み出し対象のソース側記憶部内の電荷の有無または電荷量の違いに応じて、チャネルのオン／オフあるいは電流量の違いが生じ、その結果、ドレイン側の不純物領域に電位変化が現出する。この電位変化を図示しないセンスアンプにより読み出すことで、記憶データの論理判別が可能となる。
他の記憶部の読み出しは、ソースとドレインを入れ替えて同様に行う。これにより、２ビット記憶データが独立に読み出せる。
【００４７】
第２実施形態
第２実施形態は、負電圧を用いることなく消去時にホールを効率よく注入する電荷注入方法に関する。
図１３は消去動作を示す図、図１４は消去バイアス条件を示す表である。この消去動作は、電離衝突を利用した２つのモード（モード１−１、モード１−２）と、バンド間トンネリングを利用したモード２とがある。
【００４８】
まず、モード１−１について説明する。
モード１−１の消去では、ソースとなる図の左側のソース・ドレイン領域Ｓ／Ｄに印加するソース電圧Ｖｓ、基板（第２導電型半導体）ＳＵＢに印加する基板電圧Ｖｓｕｂ、およびメモリゲート（第１ゲート電極）ＭＧａに印加する消去ゲート電圧Ｖｍｇをすべて基準電位Ｖｓｓ（たとえば０Ｖ）とする。この状態で、ドレインとなる図の右側のソース・ドレイン領域Ｓ／Ｄに所定の正電圧（ドレイン電圧Ｖｄ＝３Ｖ）を印加し、制御ゲート電極（第１ゲート電極）ＣＧに、反転層形成領域ＣＨ１にチャネルを形成するための制御ゲート電圧Ｖｃｇとして所定の正電圧Ｖｃｇ＝３〜５Ｖを印加する。
【００４９】
このバイアス条件下、形成されたチャネルを走行する電子ｅが横方向の電界により加速され、その一部がホットエレクトロンとなる。ところが、ホットエレクトロンは第１実施形態と異なりメモリゲートが正電圧にバイアスされていないためゲート誘電体膜ＧＤに殆ど注入されることなく更に加速されながら、その一部が、蓄積層が形成されていない状態の高抵抗な蓄積層形成領域ＡＣＬａを避けてその下方領域にも回り込み、残りが蓄積層形成領域ＡＣＬａ内に入る。蓄積層形成領域ＡＣＬａの直下の空乏層内（あるいは蓄積層形成領域ＡＣＬａ内部）に入った高エネルギー電子はシリコン格子に衝突し（あるいは散乱を受け）、高エネルギーのホールＨＨとエレクトロンＨＥの対を発生させる。このうち、ホットエレクトロンＨＥはｎ型のソース・ドレイン領域Ｓ／Ｄまたは蓄積層形成領域ＡＣＬａに吸収されるが、ホットホールＨＨはチャネル中央側にドリフトしながら、その一部が基板ＳＵＢと蓄積層形成領域ＡＣＬａとの境のポテンシャルの谷間に沿ってメモリゲートＭＧａ側に向かう。このホットホールＨＨはボトム膜ＢＴＭの電位障壁を乗り越え、主電荷蓄積膜ＣＨＳ中のキャリアトラップに捕獲される。この電荷の捕獲領域（記憶部１）は、ドレイン側の一部に限定される。
【００５０】
図１５は、モード１−１の電離衝突消去のシミュレーション結果を示す図である。このシミュレーションでは、ソースとなるソース・ドレイン領域Ｓ／Ｄ、基板ＳＵＢ、メモリゲートＭＧａを設置し、ドレインとなるソース・ドレイン領域Ｓ／Ｄに７Ｖ、制御ゲート電極ＣＧに５Ｖを印加した条件で、単位時間内の単位体積あたりのエネルギー分布を計算により求めたものである。図は、素子のドレイン側の一部をチャネル方向に切った断面を表し、その縦および横のスケール単位は０．１μｍである。図中の数値は高エネルギー電荷密度を示す、べき乗値であり、たとえば数値２６の内側は１×１０２６個／ｃｍ３以上の高エネルギー電荷が存在する。
これに対し、図１６は、蓄積積層形成領域ＡＣＬａを設けていない場合に同じバイアス条件下の素子の高エネルギー電荷分布を示す。
この２つの図の比較から、蓄積積層形成領域ＡＣＬａを設けることにより高エネルギー電荷の発生確率が格段に、すなわち数万倍に高くなっていることが判る。また、図１６の場合、比較的エネルギーが高い電荷の分布中心はドレインとなるソース・ドレイン領域Ｓ／Ｄの直前の基板表面側であるが、蓄積積層形成領域ＡＣＬａを設けた図１５の場合、その分布中心が蓄積層形成領域ＡＣＬａの全域から、下方の基板深部にまで及んでいることが判る。これは、電離衝突が蓄積層形成領域ＡＣＬａ内のみならず蓄積層形成領域ＡＣＬａ下方の空乏層内でも起き、これにより、かなり多くの高エネルギー電荷が発生しているとの予測を裏付けるものである。
【００５１】
このようなシミュレーション結果をもとに蓄積層形成領域ＡＣＬａの濃度および深さを決め素子を試作した。その後、素子のゲート誘電体膜ＧＤの記憶部１に、所定の閾値変化が得られる量の電子をＣＨＥ注入により注入し、ドレイン電圧を印加するパルス時間（Ｐｕｌｓｅ ｄｕｒａｔｉｏｎ）を種々変えながら電離衝突により生成したホットホールＨＨをゲート誘電体膜ＧＤに注入し、いわゆるリバースリード法により閾値変化を測定した。この測定の結果を図１７に示す。この測定では、最初のパルス印加後の閾値測定で書き込み側の測定がうまく出来なかったが、図より、２μｓの短時間消去で既に２Ｖ以上の閾値変化が得られており、電離衝突を利用すると非常に高速な消去が可能なことが判明した。
【００５２】
参考として、従来のＦＮトンネリング消去特性を図１８に示す。この図の測定で用いた試料（不揮発性メモリ装置）はスプリットゲート構造を有するが、本実施形態のように低濃度不純物領域（蓄積層形成領域ＡＣＬａ）を有しない。消去時にメモリゲートＭＧａ，ＭＧｂに−１０Ｖに近い負電圧を印加してＦＮトンネリングにより蓄積電子を基板側に引き抜く。あるいは、制御ゲート電極に所定の電圧を印加した状態で、メモリゲートに負バイアスを印加する。これらの消去方法は第１実施形態と同じであり、ここでの詳細な説明は省略する。
図１８の消去特性の測定においては、前者のＦＮトンネル消去を用いた。また、メモリゲートの印加電圧を−４．０Ｖから−９．０Ｖまで変化させて閾値のパルス印加時間依存性を調べた。図より、ＦＮトンネリング消去では２μｓの短時間消去で殆ど閾値が変化せず、２Ｖ以上の閾値変化を得ようとすると、ゲート印加電圧が−９Ｖの高電圧でも１０ｍｓ以上を要し、本実施形態の電離衝突消去より桁違いに消去動作が遅い。
【００５３】
本実施形態では、また、試作時に蓄積層形成領域ＡＣＬａの深さと高エネルギー電荷の発生確率との関係を調べる目的で、イオン注入時のエネルギーを種々変えた。このイオン注入エネルギーと消去特性との関係を図１９に示す。図１９では、イオン注入エネルギーとして７ｋｅＶ，１５ｋｅＶ，２５ｋｅＶの試料の閾値のドレイン電圧依存性を示す。このうち、イオン注入エネルギーが１５ｋｅＶの素子の消去が最も速く、２５ｋｅＶ、７ｋｅＶの順で遅くなることが分かる。すなわち、蓄積層形成領域ＡＣＬａの深さに最適値があり、浅過ぎても深過ぎてもよくない。これは、蓄積層形成領域ＡＣＬａが浅過ぎると高エネルギー化した電子が注入されてしまい閾値低下を阻害し、逆に深過ぎるとホットエレクトロンの発生確率が低下するか、あるいはホットエレクトロンの発生源が基板表面から遠過ぎることが原因して有効にホール注入が進まないことを示唆している。
【００５４】
図１４のモード１−２では、基板電圧Ｖｓｕｂをオープンとして電離衝突消去を行う。このとき、他のバイアス条件は、上記したモード１−１と同じとする。電離衝突消去では一度に多量のホットホールが生成され、その大部分は基板に流れる。したがって基板電流を抑制して周辺回路の電流負荷を低減するには、このように基板を電位的にフローティング状態とするのが望ましい。また、基板をオープンとすると、ホールにかかる電界をドレインとメモリゲート間の電界のみとするので、発生したホットホールを効率よく主電荷蓄積膜ＣＨＳに注入することができる。この場合、基板あるいはウエル電位が多少なりとも変動し消去速度にばらつきが生じるおそれがあるが、消去速度は極めて短時間であるため消去速度への影響は小さいと考えられ、消去時間を最適化することで対象セルすべてを十分に消去することが可能である。
【００５５】
一方、モード２は、上記した他のモードと異なり、バンド間トンネル電流に起因して発生したホットホールを利用する。この消去原理は、第１実施形態で詳述したが、ここでは基準電位と正電圧のみ用い、負電圧は用いない。すなわち、ソースをオープンとし、基板電位Ｖｓｕｂ，メモリゲートおよび制御ゲート電極の印加電圧Ｖｍｇ，Ｖｃｇをすべて基準電位で保持した状態で、ドレインに８〜９Ｖの正電圧Ｖｄを印加する。このドレインとメモリゲート間の電界によりドレインとして機能するソース・ドレイン領域Ｓ／Ｄおよび蓄積層形成領域ＡＣＬａの表面に深い空乏層が形成され、バンドの急峻な曲がりによりバンド間トンネル電流が発生する。これに起因してホットエレクトロンとホットホールの対が生じ、そのうちホットホールがゲート誘電体膜ＧＤ内の主電荷蓄積膜ＣＨＳに注入される。
【００５６】
このようなバンド間トンネリングあるいは電離衝突に起因したホットホールを発生させる電界は、単純にチャネル内全面からＦＮトンネリングを利用して電子を引き抜くのに必要な電界と比較すると低い。また、なにより負電圧を用いないので、周辺回路が簡素化でき、またシステムＬＳＩなどに混載されロジック回路とのプロセスの親和性が求められる不揮発性メモリに適している。
【００５７】
本発明の実施形態では、種々の変更が可能である。
たとえば、図２０に示すように、制御ゲートＣＧの片側にのみ蓄積層形成領域ＡＣＬを設けたメモリセル構造としてもよい。この場合は、当然、１ビット／セル記憶となるが、メモリセル面積は、上記した２ビット／セル記憶の場合より小さくなる。
また、ゲート誘電体膜ＧＤの構造は、いわゆるＭＯＮＯＳ型に限定されず、ＭＮＯＳ型であってもよい。また、小粒径半導体、たとえば多結晶珪素の微粒子を誘電体膜内に離散化して埋め込んだナノ結晶型、さらには、いわゆるＦＧ型においても本発明の適用が可能である。
【００５８】
先に説明した２ビット記憶可能なメモリセルＭ、あるいは図２０に示すメモリセルにおいて、ゲート電極を単一にすることも可能である。本発明では蓄積層形成領域を有し、その濃度と深さを制御することによってメモリトランジスタと制御トランジスタのゲート印加電圧を等しくすることが可能だからである。この場合、素子構造が簡素になるという利点が得られる。
【００５９】
【発明の効果】
本発明に係る不揮発性半導体メモリ装置と、その電荷注入方法によれば、ソースサイド注入に必要な高電界を容易に発生することができるチャネル構造を有するため、ソースサイド注入効率が従来より向上した。これにより、書き込みまたは消去の時間が短縮した。あるいは、書き込みまたは消去に必要な印加電圧および消費電力を低減することが可能となった。
上記電荷注入時と逆極性の電荷を注入する際に電離衝突あるいはバンド間トンネル電流を利用すると、負電圧を用いずに高エネルギー電荷を生成することができる。したがって、周辺回路を簡素化できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る不揮発性メモリセルの第１の構成例を示す等価回路図である。
【図２】本発明の実施形態に係る不揮発性メモリセルの第２の構成例を示す等価回路図である。
【図３】（Ａ）は、図１のメモリセルのワード線に沿った行方向の概略断面図である。
（Ｂ）は、その平面図である。
【図４】（Ａ）は、図２のメモリセルのワード線に沿った行方向の概略断面図である。
（Ｂ）は、その平面図である。
【図５】（Ａ）は、ソースサイド注入を用いて記憶部１に電子を注入するときの動作の説明図である。（Ｂ）は、このときのチャネル方向の水平位置と、チャネル電位および水平方向のチャネル電界との関係を示す説明図である。
【図６】従来構造のメモリセルを想定し、ドレイン側の蓄積層形成領域ＡＣＬａを省略した場合の、水平方向位置と電子濃度および電界強度との関係を調べたデバイスシミュレーション結果を示すグラフである。
【図７】本発明の実施形態に係るメモリセルを想定し、メモリゲート直下が制御ゲート直下と逆極性の半導体となっている場合の、水平方向位置と電子濃度および電強度との関係を調べたデバイスシミュレーション結果を示すグラフである。
【図８】本発明の実施形態に係るメモリセルを想定し、メモリゲート直下が制御ゲート直下と逆極性で、かつ図７より低い濃度のｎ型半導体となっている場合の、水平方向位置と電子濃度および電界強度との関係を調べたデバイスシミュレーション結果を示すグラフである。
【図９】図６に示すモデルに対応した条件で試作したメモリセルの書き込み特性の評価結果を示すグラフである。
【図１０】図７に示すモデルに対応した条件で試作したメモリセルの書き込み特性の評価結果を示すグラフである。
【図１１】図８に示すモデルに対応した条件で試作したメモリセルの書き込み特性の評価結果を示すグラフである。
【図１２】第１実施形態に係るメモリセルにおいて、保持電荷と逆極性の電荷をバンド間トンネル電流を利用して生成し注入して消去を行う場合の動作を示す図である。
【図１３】第２実施形態に係るメモリセルにおいて、保持電荷と逆極性の電荷を２次離衝突により生成し注入して消去を行う場合の動作を示す図である。
【図１４】第２実施形態に係るメモリセルの消去モードごとにバイアス印加条件を示す表である。
【図１５】蓄積層形成領域がある素子構造のシミュレーションから得られた高エネルギー電荷の分布図である。
【図１６】比較対象として、蓄積層形成領域がない素子構造で同じシミュレーションを行った結果から得られた高エネルギー電荷の分布図である。
【図１７】第２実施形態に係るメモリセルの消去特性を示すグラフである。
【図１８】従来型のＦＮトンネリングを利用した消去特性を示すグラフである。
【図１９】第２実施形態において蓄積層形成領域の形成時のイオン注入エネルギーの大きさと消去速度の関係を調べた閾値のドレイン電圧依存性のグラフである。
【図２０】本発明の実施形態に係るメモリセル構造の変形例を示す概略断面図である。
【符号の説明】
ＣＨ１，ＣＨ２ａ，ＣＨ２ｂ…チャネル形成領域（ＣＨ１：反転層形成領域）、Ｓ／Ｄ…ソース・ドレイン領域、ＧＤ…ゲート誘電体膜（電荷蓄積能力を有した蓄積膜）、ＧＤ０…ゲート誘電体膜（電荷蓄積能力を有しない単層の誘電体膜）、ＢＴＭ…ボトム誘電体膜（電位障壁層）、ＣＨＳ…主電荷蓄積層（電荷捕獲準位を含む誘電体膜）、ＴＯＰ…トップ誘電体膜（電位障壁層）、ＷＬ…ワード線（第１ゲート電極）、ＷＧ…ワードゲート電極（第２ゲート電極）、ＭＧａ，ＭＧｂ…メモリゲート（第１ゲート電極）、ＣＬ，ＣＬａ，ＣＬｂ…制御線（第１または第２ゲート電極）、ＣＧ…制御ゲート（第２ゲート電極）、ＡＣＬ，ＡＣＬａ，ＡＣＬｂ…蓄積層形成領域。
【発明の属する技術分野】
本発明は、例えば高効率のソースサイド注入や高速消去に好適な不純物配置構造を有した不揮発半導体性半導体メモリ装置と、その電荷注入方法とに関する。
【０００２】
【従来の技術】
フラッシュＥＥＰＲＯＭでは、電荷蓄積手段が単一の導電層からＦＧ(Floating Gate)型と、電荷蓄積手段が平面的に離散化されたＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)型、ＭＮＯＳ(Metal-Nitride-Oxide-Nitride-Oxide)型などが知られている。
【０００３】
たとえばＭＯＮＯＳ型メモリ素子では、トランジスタチャネルを形成する半導体基板の上に、ＯＮＯ(Oxide-Nitride-Oxide)膜とゲート電極とを積層させ、その積層パターンの両側の基板表面領域に、チャネルと逆導電型のソース・ドレイン不純物領域が形成されている。
そして、この電荷保持能力を有する誘電体膜（ＯＮＯ膜）に対し、基板側から電荷を注入して書き込みを行う。また、消去では、保持電荷を基板側に抜き取るか、保持電荷を打ち消す逆極性の電荷を上記誘電体膜内に注入する。
【０００４】
電荷の注入は、誘電体膜内での電荷のトンネル現象を利用するほか、いわゆるＣＨＥ(Channel-Hot-Electron)注入など、ＯＮＯ膜の最下層の酸化膜の絶縁障壁を乗り越えられる程度にまで電荷をエネルギー的に励起する方法がある。
【０００５】
ＣＨＥ注入方法の一種として、ソースサイド注入方法が知られている。
ソースサイド注入方法を実現するには、ドレイン側チャネルを制御する電極と、ソース側チャネルを制御する電極とを分離して設ける必要がある。電荷注入時に、ドレイン側チャネルを強反転状態にし、ソース側チャネルを弱反転状態とするためである。このとき、両者の境界付近に高電界が発生し、ソース側から供給された電荷がこの高電界で励起され、ドレイン側チャネルを制御する電極下の電荷蓄積手段にソース側から注入される。その注入効率は、通常のＣＨＥ注入より１桁程度改善される。
【０００６】
【発明が解決しようとする課題】
素子の微細化、消費電力の低減要求に応じて、動作の低電圧化が進んでいる。しかし、上記したＣＨＥ注入では、たとえばＭＯＮＯＳ型メモリトランジスタの場合、電荷の注入効率がおおよそ１×１０-6と悪いことが知られている。
また、ＦＧ型の電荷注入効率は、ＭＯＮＯＳ型のそれより高いとされるが、そのレベルが十分とは言えない。ソースサイド注入方法を用いると、さらに電荷の注入効率が向上するが、現状のソースサイド注入方法では電荷注入効率の向上に限界がある。
【０００７】
本発明は、高効率のソースサイド注入や高速消去に適したチャネル構造を新たに提案し、それを用いた不揮発性半導体メモリ装置と、電荷注入方法とを提供することを目的とする。
【０００８】
上記目的を達成するために、本発明の第１の観点に係る不揮発性半導体メモリ装置は、チャネル形成領域と、上記チャネル形成領域を挟む第１導電型半導体からなる２つのソース・ドレイン領域と、電荷蓄積能力を有する積層膜を介して上記チャネル形成領域の一部と重なるゲート電極と、を有し、上記チャネル形成領域が、第２導電型半導体からなり、反転層によりチャネルが形成される反転層形成領域と、第１導電型半導体からなり、多数キャリアの蓄積層によりチャネルが形成される蓄積層形成領域と、を備え、上記ゲート電極が上記積層膜を介して重なる、チャネル形成領域部分の全域に上記蓄積層形成領域が形成されている。
上記蓄積層形成領域を構成する第１導電型半導体の不純物濃度が、好適に、上記ソース・ドレイン領域を構成する第１導電型半導体の不純物濃度より低い。
【０００９】
本発明では、好適に、上記蓄積層形成領域の上に電荷蓄積能力を有する積層膜を介して第１ゲート電極が形成され、上記反転層形成領域の上に電荷蓄積能力を有しない単層の誘電体膜を介して第２ゲート電極が形成され、上記第１ゲート電極と第２ゲート電極が互いに絶縁分離されている。
上記電荷蓄積能力を有する積層膜は、好適に、上記蓄積層形成領域の上から上記反転層形成領域の端部上に延在している。
【００１０】
あるいは、上記蓄積層形成領域上に電荷蓄積能力を有する積層膜が形成され、上記反転層形成領域上に電荷蓄積能力を有しない単層の誘電体膜が形成され、当該単層の誘電体膜と上記積層膜の上に単一のゲート電極が形成されている。
【００１１】
蓄積層形成領域は電荷注入時のドレイン側に配置されるが、本発明で２ビット／セル記憶とするには、反転層形成領域の両側に蓄積層形成領域を配置するとよい。この場合、好適に、上記反転層形成領域と一方の上記ソース・ドレイン領域間、上記反転層形成領域と他方の上記ソース・ドレイン領域間それぞれに、上記蓄積層形成領域が設けられ、各蓄積層形成領域の上方にそれぞれに、上記電荷蓄積能力を有する上記積層膜を介して上記第１ゲート電極が配置されている。
【００１２】
このような構成の不揮発性半導体メモリ装置では、たとえばｎ型チャネルの場合、チャネル形成領域が、反転層を形成するｐ型不純物領域（反転層形成領域）と、蓄積層を形成するｎ型不純物領域（蓄積層形成領域）とから構成されている。したがって、これら不純物濃度等の調整により、ｎ型不純物領域に接したｐ型不純物領域の端部で高電界を発生させることができる。
このような第１ゲート電極のソース側端部に高電界を発生させることを、従来のソースサイド注入では、第１ゲート電極と第２ゲート電極との印加電圧の制御のみで行っていた。しかし、第１ゲート電極と第２ゲート電極の印加電圧はチャネルの反転状態をも制御する必要から、その印加電圧の自由度が制限され、第１ゲート電極のソース側端部に発生させる電界を高めるのに限界があった。
本発明では、第１ゲート電極と第２ゲート電極との印加電圧のほかに、反転層形成領域と蓄積層形成領域の濃度差など、他のパラメータを付加し、これによって、より高い電界の発生が容易となる。また、第１ゲート電極と第２ゲート電極との印加電圧を同じとすることも可能であり、その場合、ゲート電極を２つに分離する必要性がなく、ソースサイド注入型メモリトランジスタの構造を簡素化できる。
【００１３】
本発明の第２の観点に係る不揮発性半導体メモリ装置の電荷注入方法は、チャネル形成領域と、上記チャネル形成領域を挟む第１導電型半導体からなる２つのソース・ドレイン領域と、電荷蓄積能力を有する積層膜を介して上記チャネル形成領域の一部と重なる第１ゲート電極と、電荷蓄積能力を有しない単層の誘電体膜を介して上記チャネル形成領域の他の一部と重なる第２ゲート電極と、を有し、上記チャネル形成領域が、第２導電型半導体からなり、反転層によりチャネルが形成される反転層形成領域と、第１導電型半導体からなり、多数キャリアの蓄積層によりチャネルが形成される蓄積層形成領域と、を備え、上記第１ゲート電極が上記積層膜を介して重なるチャネル形成領域部分の全域に上記蓄積層形成領域が形成されている不揮発性半導体メモリ装置の電荷注入方法であって、書き込みまたは消去時に、上記２つのソース・ドレイン領域間に所定の電圧を印加するステップと、上記蓄積層形成領域との境界近傍の反転層形成領域でエネルギー的に励起された電荷が上記第１ゲート電極下の上記積層膜内にソース側から注入されるように、上記第１ゲート電極に第１電圧を、上記第２ゲート電極に上記第１電圧より低い第２電圧を印加するステップと、を含む。
【００１４】
また、本発明の第３の観点に係る不揮発性半導体メモリ装置の電荷注入方法は、チャネル形成領域と、上記チャネル形成領域を挟む第１導電型半導体からなる２つのソース・ドレイン領域と、電荷蓄積能力を有する積層膜を介して上記チャネル形成領域の一部と重なる第１ゲート電極と、電荷蓄積能力を有しない単層の誘電体膜を介して上記チャネル形成領域の他の一部と重なる第２ゲート電極と、を有し、上記チャネル形成領域が、第２導電型半導体からなり、反転層によりチャネルが形成される反転層形成領域と、第１導電型半導体からなり、多数キャリアの蓄積層によりチャネルが形成される蓄積層形成領域と、を備え、上記第１ゲート電極が上記積層膜を介して重なるチャネル形成領域部分の全域に上記蓄積層形成領域が形成されている不揮発性半導体メモリ装置の電荷注入方法であって、書き込みまたは消去時に、上記２つのソース・ドレイン領域の一方に基準電圧、他方に所定の正電圧を印加するステップと、上記チャネル形成領域を走行するキャリアを加速し、発生した高エネルギー電荷をドレイン端で衝突させ、この衝突時の電離によって電子、正孔対が発生し、発生した正孔が上記ドレイン側の上記積層膜に注入されるように、上記第１ゲート電極と上記第２ゲート電極とにそれぞれ所定の電圧を印加するステップと、を含む。
【００１５】
好適に、上記第２導電型半導体に基準電圧を印加するステップをさらに含む。
あるいは、好適に、上記書き込みまたは消去時に、上記第２導電型半導体を電気的にオープン状態で保持するステップをさらに含む。
あるいは、好適に、書き込みまたは消去時に、上記２つのソース・ドレイン領域の一方を電気的にオープンとした状態で、他方のソース・ドレイン領域の表面に形成された空乏層内のバンド間トンネリングにより電子、正孔対が発生し、発生した正孔が上記積層膜内に注入されるように、上記２つのソース・ドレイン領域、上記第１および第２ゲート電極にそれぞれ正電圧または基準電圧を印加するステップを、含む。
【００１６】
これらの電荷注入方法では、たとえば、書き込み時に電子をＣＨＥ注入し、消去時に電離衝突またはバンド間トンネリングにより生成されたホールを注入する。
反転層形成領域と蓄積層形成領域との不純物濃度分布を最適化した上で、書き込み時に、上記した第１，第２ゲート電極に印加する電圧（第１，第２電圧）の値を最適化する。蓄積層形成領域に接する反転層形成領域の端部付近で発生する電界が、従来より大きくなる。ソース側から反転層に供給され、加速されてきた電荷が蓄積層形成領域に入る直前で急激に高いエネルギーを得る。そして、その多くは蓄積層に入りエネルギーを失うが、その一部が第１ゲート電極による電界に引き寄せられて、積層膜内の電荷蓄積層に注入される。
消去時に、第２導電型半導体を基準電位またはオープン状態で保持した状態で、上記第１、第２ゲート電極に印加する電圧（第１、第２電圧）の値を最適化する。これにより、電離衝突またはバンド間トンネリングによりホールが発生し、垂直方向の電解に加速されてホットホールとなり、電荷蓄積能力を有する積層膜内に注入される。このとき、ＦＮトンネリングを利用した消去方法に比べ高エネルギー電荷の発生効率が高いため、極めて短い時間で必要な量のホールが積層膜内に注入され、すでに注入されている電子を打ち消して閾値電圧を消去レベルに変化させる。
【００１７】
【発明の実施の形態】
第１実施形態
図１および図２は、本発明の実施形態に係る不揮発性メモリセルの等価回路図である。
【００１８】
これらのメモリセルは、メモリトランジスタ、ＭＯＳ型のトランジスタ、メモリトランジスタが２つのビット線ＢＬａ，ＢＬｂ間に直列に接続した３トランジスタ構成となる。
図１に示すメモリセルＭでは、２つのメモリトランジスタのゲートは、ワード線ＷＬにより制御され、中央のＭＯＳ型トランジスタのゲートはビット線ＢＬａ，ＢＬｂと平行な制御線ＣＬにより制御される。
図２に示すメモリセルＭでは、中央のＭＯＳ型トランジスタのゲートがワード線ＷＬにより制御され、その右側のメモリトランジスタのゲートが制御線ＣＬａに制御され、左側のメモリトランジスタのゲートが制御線ＣＬｂにより制御される。制御線ＣＬａ，ＣＬｂは、２つのビット線ＢＬａ，ＢＬｂ間を並行に配置されている。
【００１９】
図３（Ａ）は、図１に示すメモリセルのワード線に沿った行方向の概略断面図、図３（Ｂ）は、その平面図である。
図３（Ａ）に示すメモリセルにおいて、符号ＳＵＢは、たとえば珪素などの半導体材料からなり半導体素子を形成する基体（ｐ型半導体基板、ｐウエル、ｐ型のＳＯＩ層など、以下、基板という）を示す。基板ＳＵＢ内の表面領域に、ｎ型不純物が高濃度に導入されて出来た２つのソース・ドレイン領域Ｓ／Ｄが互いに離れて形成されている。ソース・ドレイン領域Ｓ／Ｄは、図３（Ｂ）に示すように、列方向に長く互いに平行に配置されている。２つのソース・ドレイン領域Ｓ／Ｄ間の基板表面領域が、動作時にメモリトランジスタのチャネルが形成されるチャネル形成領域となる。チャネル形成領域は、そのほぼ中央に形成された内側チャネル領域ＣＨ１と、内側チャネル領域ＣＨ１とソース・ドレイン領域Ｓ／Ｄとの間の２つの外側チャネル領域ＣＨ２ａ，ＣＨ２ｂとからなる。
内側チャネル領域ＣＨ１は、基板ＳＵＢの表面領域でありｐ型の導電型を有する。この内側チャネル領域ＣＨ１は、反転層によりチャネルが形成されることから、以下、反転層形成領域という。
これに対し、外側チャネル領域ＣＨ２ａ，ＣＨ２ｂは、ソース・ドレイン領域Ｓ／Ｄより濃度が低いｎ型不純物領域ＡＣＬａ，ＡＣＬｂからなる。これらのｎ型不純物領域ＡＣＬａ，ＡＣＬｂでは、その表面に多数キャリアが蓄積することによりチャネルが形成されることから、以下、蓄積層形成領域という。蓄積層形成領域ＡＣＬａ，ＡＣＬｂは、ソース・ドレインＳ／Ｄに沿って互いに並行に配置されている。
【００２０】
反転層形成領域ＣＨ１上に、たとえば１ｎｍ〜１０ｎｍ程度の厚さの二酸化珪素からなる単層のゲート誘電体膜ＧＤ０が形成されている。このゲート誘電体膜ＧＤ０は、単層であり、かつ膜中のキャリアトラップは比較的に少なく電荷保持能力を有しない。
ゲート誘電体膜ＧＤ０上に、たとえば不純物が添加された多結晶珪素または非晶質珪素からなる制御ゲートＣＬが形成されている。制御ゲートＣＬは、図３（Ｂ）に示すように、ソース・ドレイン領域Ｓ／Ｄの離間スペース内で、ソース・ドレイン領域Ｓ／Ｄと平行に列方向に長く配線されている。制御ゲートＣＬの幅（ゲート長）に限定はないが、たとえば５０ｎｍ以下と超微細化すると、チャネル内のキャリアが準バリスティックに走行し、好ましい。すなわち、電界条件にもよるが、このようにゲート長を極微細化すると、ソースから供給されたキャリアがチャネル内を移動する際に、不純物による細かな小角散乱は受けるが軌道を大きく曲げるような大角散乱を受けることなく、キャリアが弾道的に走行するようになる。
【００２１】
ゲート誘電体膜ＧＤ０と制御ゲートＣＬの積層パターンの表面、蓄積層形成領域ＡＣＬａ，ＡＣＬｂＣの表面およびソース・ドレイン領域Ｓ／Ｄの表面を覆って、複数の誘電体膜を積層させてなり電荷蓄積能力を有するゲート誘電体膜ＧＤが形成されている。
ゲート誘電体膜ＧＤは、下層から順に、ボトム誘電体膜ＢＴＭ，主に電荷蓄積を担う誘電体膜（主電荷蓄積膜）ＣＨＳ，トップ誘電体膜ＴＯＰから構成されている。
【００２２】
ボトム誘電体膜ＢＴＭは、たとえば、熱酸化法により形成した二酸化珪素膜、二酸化珪素を窒化処理した膜などを用いる。ボトム誘電体膜ＢＴＭの膜厚は、たとえば２．５ｎｍ〜６．０ｎｍ程度である。
主電荷蓄積膜ＣＨＳは、たとえば３．０ｎｍ〜２０ｎｍ程度の窒化珪素膜から構成されている。この主電荷蓄積膜ＣＨＳは、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中に電荷トラップが多く含まれている。
トップ誘電体膜ＴＯＰは、主電荷蓄積膜ＣＨＳとの界面近傍に深い電荷トラップを高密度に形成する必要があり、このため、例えば成膜後の主電荷蓄積膜を熱酸化して形成される。トップ誘電体膜ＴＯＰをＨＴＯ（High-Temperature-chemical-vapor-deposited-Oxide)膜としてもよい。トップ誘電体膜ＴＯＰがＣＶＤで形成された場合は熱処理によりこのトラップが形成される。トップ誘電体膜ＴＯＰの膜厚は、ゲート電極（ワード線ＷＬ）からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要である。
【００２３】
このゲート誘電体膜ＧＤ上に、制御ゲートＣＬと交差しメモリトランジスタのゲート電極を兼ねるワード線ＷＬが形成されている。ワード線ＷＬは、たとえば不純物が添加された多結晶珪素または非晶質珪素からなる。
【００２４】
図４（Ａ）は、図２に示すメモリセルのワード線に沿った行方向の概略断面図、図４（Ｂ）は、その平面図である。
このメモリセルは、図３（Ａ），（Ｂ）と同様に、ソース・ドレインＳ／Ｄおよび蓄積層形成領域ＡＣＬａ，ＡＣＬｂが基板ＳＵＢの表面領域に形成されている。蓄積層形成領域ＡＣＬａ，ＡＣＬｂ間の基板ＳＵＢの表面領域が、反転層形成領域ＣＨ１となる。
【００２５】
反転層形成領域ＣＨ１上に、単層のゲート誘電体膜ＧＤ０を介在させてワードゲート電極ＷＧが形成されている。ワードゲート電極ＷＧは、ワード線ＷＬと同じ幅で分断され、メモリセルごとに孤立パターンにて形成されている。
【００２６】
ワードゲート電極ＷＧの側面と、蓄積層形成領域ＡＣＬａ，ＡＣＬｂおよびソース・ドレイン領域Ｓ／Ｄ上に、電荷蓄積能力を有した３層構造のゲート誘電体膜ＧＤが形成されている。ゲート誘電体膜ＧＤを構成する各層ＢＴＭ，ＣＨＳ，ＴＯＰの厚さ，材料および形成法は、図３（Ａ），（Ｂ）の場合と同じである。
【００２７】
ワードゲート電極ＷＧの側面側のゲート誘電体膜ＧＤに接し、蓄積層形成領域ＡＣＬａ，ＡＣＬｂの上方に位置する領域に、たとえばサイドウォール形状の制御線ＣＬａ，ＣＬｂが形成されている。制御線ＣＬａ，ＣＬｂは、不純物が添加された多結晶珪素または非晶質珪素からなる。制御線ＣＬａ，ＣＬｂは、層間絶縁層ＩＮＴ内に埋め込まれている。
層間絶縁層ＩＮＴ上には、ワードゲート電極ＷＧの上面に電気的に接続したワード線ＷＬが形成されている。
【００２８】
図１〜図４（Ｂ）に示す２つのメモリセルにおいて、中央のＭＯＳ型トランジスタは、メモリトランジスタの動作（書き込み、読み出し、消去）時に特性向上のために補助的に動作する。また、ＭＯＳ型トランジスタの存在により、電荷を注入する領域が限定される。すなわち、電荷を注入する領域（以下、記憶部という）は、蓄積層形成領域ＡＣＬａ，ＡＣＬｂ上のゲート誘電体膜ＧＤ部分に限定され、その間の単層のゲート誘電体膜ＧＤ０は、電荷蓄積能力を有しないためデータ記憶に寄与できない。さらに、ＭＯＳ型トランジスタの存在により、その両側に注入された電荷同士が干渉しないので、２ビット記憶を確実に行うことができる。
【００２９】
つぎに、メモリセルの動作を説明する。
図５（Ａ）は、ソースサイド注入を用いて記憶部１に電子を注入するときの動作の説明図である。
【００３０】
書き込み時に、ソースとなる図の左側のソース・ドレイン領域Ｓ／Ｄに基準電圧Ｖｓ，ドレインとなる図の右側のソース・ドレイン領域Ｓ／Ｄにドレイン電圧Ｖｄたとえば、５．０Ｖを印加する。また、制御ゲートＣＧに所定の正電圧Ｖｃｇたとえば、 １．０Ｖ、メモリゲートＭＧａ，ＭＧｂに所定の正電圧Ｖｍｇたとえば、７．０Ｖを印加する。なお、図１では制御線ＣＬ、図２ではワード線ＷＬが、制御ゲートＣＧに相当する。また、図１ではワード線ＷＬ、図２では制御線ＣＬａまたはＣＬｂが、メモリゲートＭＧａ，ＭＧｂに相当する。
この条件下、反転層形成領域ＣＨ１に反転層が形成され、その両側の蓄積層形成領域ＡＣＬａ，ＡＣＬｂの表面に蓄積層が形成される。ソース側の蓄積層から供給された電子が反転層内を加速され、その一部がドレイン側で、ゲート誘電体膜ＧＤのボトム誘電体膜ＢＴＭを構成する二酸化珪素膜のエネルギー障壁ΦSiO2を越える高エネルギー電子（ホットエレクトロン）となる。ホットエレクトロンの一部は、ある確率で記憶部１に注入される。
【００３１】
このときのチャネル方向の水平位置Ｐｘと、チャネル電位Ｖおよび水平方向のチャネル電界Ｅｘとの関係を、図５（Ｂ）に示す。
ドレイン電圧Ｖｄとソース電圧（基準電圧）Ｖｓの電位差が、主に制御線ＣＬと、ドレイン側のメモリゲートＭＧａとの間のスペース直下のチャネル領域に加わる。その結果、このスペース直下のチャネル領域に高電界が生じる。
【００３２】
このチャネル方向の高電界が反転層チャネル内の電子を急加速し、その電子を高エネルギー電子にすることによって、記憶部１に電子が注入される。この注入効率を向上させるために、チャネル垂直方向の電界が集中している領域と同じ領域にチャネル方向の電界が集中するように、制御線ＣＬとメモリゲートＭＧａ（ワード線ＷＬ）に印加する電圧を制御する。
【００３３】
本実施形態では、蓄積層形成領域ＡＣＬａで蓄積層を形成して、その抵抗を下げる。このとき、制御線ＣＬとドレイン側のメモリゲートＭＧａとの間のスペース直下のチャネル領域の抵抗が相対的に高くなる。したがって、ドレイン電圧Ｖｄとソース電圧Ｖｓの電位差が、このスペース直下の領域で局部的に集中して印加されるようになる。このことを利用して、記憶部１のソース側端部の近くの領域でチャネル方向の電界を上げ、かつメモリゲートＭＧａとドレイン間の電位差により、この領域の垂直方向電界を上げる。
【００３４】
ソースサイド注入法では、電子がボトム誘電体膜ＢＴＭの電位障壁を越えるために必要な活性化エネルギーを、この記憶部１のソース側端部の近くの領域におけるチャネル方向の電界から得る。また、注入に必要なチャネルに垂直な方向の電界も、同じ領域で得られる。このため、通常のＣＨＥ注入より電荷注入効率が向上する。
とくに、本実施形態のように蓄積層形成領域を設けた場合、反転層が形成されるチャネル不純物濃度と、蓄積層形成領域ＡＣＬａの濃度および深さとを最適化することにより、制御線ＣＬとメモリゲートＭＧａそれぞれに対する印加電圧範囲の自由度が上がり、電荷注入効率の向上が容易であるという利益が得られる。
【００３５】
一方、もう一方の記憶部２に対し書き込みを行う場合は、２つのソース・ドレイン領域Ｓ／Ｄ間の電圧関係を入れ替えることにより、同様な原理で電子が記憶部２に効率よく注入される。
このようにして、１メモリセルに２ビットの情報を独立に書き込みできる。
【００３６】
図６から図８は、蓄積層形成領域ＡＣＬの有無、およびその濃度と電界強度との関係を調べたデバイスシミュレーション結果を示すグラフである。
このデバイスシミュレーションでは、制御ゲート長を０．１８μｍ、メモリゲート長を０．０９μｍ、電荷蓄積能力を有したゲート誘電体膜ＧＤの厚みを１５ｎｍ、制御ゲート下の誘電体膜ＧＤ０の厚みを１０ｎｍとして計算を行っている。また、図６から図８は、メモリゲートＭＧａに５Ｖ、制御ゲートＣＬに１．５Ｖ、ドレインに３．３Ｖの各電圧を印加した場合の計算結果である。
各グラフ中の横軸はチャネル水平方向における計算位置のスケールを示しており、セルの中心を原点とし、左右対称になっている。各グラフの左側の縦軸は電界強度のスケールを示す。図中において負に大きなピークをもつ破線がチャネル水平方向の電界Ｅｘの強度、正にピークをもつ二点破線がチャネル垂直方向の電界Ｅｙの強度を表している。一方、各グラフの右側の縦軸は電子密度のスケールを示している。グラフ中に実線で示す電子密度Ｄｅは、ソース・ドレイン領域Ｓ／Ｄが５×１０20／ｃｍ3程度と最も高く、蓄積層形成領域ＡＣＬａ，ＡＣＬｂが８×１０18／ｃｍ3程度と次ぎに高く、その間の反転層形成領域では、ドレイン側ほど低くなるようになだらかに変化している。
図６から図８の何れのグラフにおいても、チャネル水平方向電界Ｅｘは、ドレインからソースに向かう方向が負符号となるため、電子の水平方向加速電界は負極性をもつ。また、チャネル垂直方向電界Ｅｙは、チャネル表面から誘電体膜およびゲート電極に向かう方向が負符号となるため、電界Ｅｙの強度が強い箇所ほど電子の注入をアシストする垂直方向電界が強くなる。ここで、０．０９μｍ≦Ｐｘ≦０．１０５μｍが、ドレイン側のメモリゲートＭＧａと制御ゲートＣＬとのゲート間ギャップである。
【００３７】
図６は、ドレイン側の蓄積層形成領域ＡＣＬａを省略した場合を示す。
この場合、基板ＳＵＢにｐ型を用いているため、制御ゲート直下、メモリゲート直下ともにｐ型半導体である。
図７および図８は、本実施形態に係るメモリセルを想定し、メモリゲート直下が制御ゲート直下と逆極性の半導体となっている。すなわち、制御ゲート直下がｐ型半導体であるのに対し、蓄積層形成領域ＡＣＬａ，ＡＣＬｂを想定してメモリゲート直下をｎ化している。図７の計算モデルを作成する際のイオン注入条件は、ドーズが７×１０12ｃｍ-2、加速エネルギーが７ｋｅＶとし、この条件で２回のイオン注入を行った場合に相当する。また、図８ではメモリゲート直下のｎ型不純物濃度を、図７のそれより低くしている。具体的には、図８では、ドーズが３．５×１０12ｃｍ-2、加速エネルギーが７ｋｅＶとし、この条件で２回のイオン注入を行った場合に相当する。
【００３８】
これらの計算結果を比較する上で、まず、チャネル水平方向の電界Ｅｘに着目する。図６においては、図７および図８と比較すると、明らかに電界Ｅｘの集中が出来ておらず、また電界強度も低くなっている。このことから、図６の従来型メモリセル構造に対応したモデルでは、電子をエネルギー的に励起する電界Ｅｘが不足してホットエレクトロンの発生確率が図７，図８の場合より低いと考えられる。
次に電子密度Ｄｅに関しては、図６の構造ではメモリゲート直下がｐ型半導体であるため、図７および図８と比較すると若干、電子密度が低くなっている。これに対し、図７および図８の構造では、チャネル水平方向電界Ｅｘの電子加速強度が最大となっている点の付近で、ほぼ１×１０16ｃｍ-3と等しくなっている。最後にチャネル垂直方向の電界Ｅｙに着目すると、図６においてはメモリゲート直下がｐ型半導体であり、メモリゲートが正バイアスであるため、基板表面（誘電体膜ＧＤと基板ＳＵＢとの界面）に空乏層が広がり、チャネル垂直方向の電界Ｅｙ強度が強くなっている。一方、図７および図８においては、チャネル垂直方向の電界Ｅｙ強度が図６より低くなっている。
【００３９】
効率よく電子をゲート誘電体膜ＧＤ内に注入するには、十分なチャネル水平方向の電界Ｅｘによって、より多くのホットエレクトロンを発生させ、ある程度高いチャネル垂直方向の電界Ｅｙによって、発生したホットエレクトロンを誘電体膜側に誘導する必要がある。このとき、チャネル水平方向の電界Ｅｘの集中が最も強いところにおける電子密度が高くないと、ホットエレクトロンの発生確率が高くても注入電荷量としては小さくなる。
図６においては、チャネル水平方向の電界Ｅｘ強度が弱く、ホットエレクトロンの発生確率が低いため、注入効率は低いと考えられる。
図７においては、チャネル水平方向の電界Ｅｘが、これらの図の中では最も高いが、チャネル垂直方向の電界が必要量より低く、ホットエレクトロンの注入効率は余り高くないと考えられる。
最後に図８においては、チャネル水平方向の電界Ｅｘの集中性、垂直方向の電界Ｅｙともに十分なレベルに達しており、その結果、最も注入効率が高いと予想できる。
【００４０】
以上のデバイスシミュレーションの計算結果を踏まえてメモリセルを試作し、実際に書き込み特性を評価した。この評価結果を図９から図１１に示す。
図９が従来型のメモリセル、すなわちメモリゲートおよび制御ゲートの直下が共にｐ型であるメモリセルの書き込み特性の測定結果である。この構造は、先のデバイスシミュレーションにおける図６のモデルに対応する。
図１０および図１１が、本実施形態のメモリセル、すなわちメモリゲート直下に、制御ゲート直下とは逆極性であるｎ型の蓄積層形成領域を有するメモリセルの書き込み特性の測定結果である。図１０の測定に用いたメモリセルでは、先のデバイスシミュレーションにおける図７のモデルと同様に、ドーズが７×１０12ｃｍ-2、加速エネルギーが７ｋｅＶのイオン注入を２回行って蓄積層形成領域ＡＣＬａ，ＡＣＬｂを形成している。図１１の測定に用いたメモリセルの構造では、メモリゲート直下の蓄積層形成領域ＡＣＬａ，ＡＣＬｂの不純物濃度が図１０の場合よりやや低くなっており、図８のモデルに対応する。すなわち、蓄積層形成領域ＡＣＬａ，ＡＣＬｂを、ドーズが３．５×１０12ｃｍ-2、加速エネルギーが７ｋｅＶのイオン注入を２回行って形成している。
【００４１】
図９，図１０，図１１は、その横軸に示すように、メモリゲートに印加する書き込みパルスの印加時間を、１×１０-6ｓ（１μｓ）から１×１０-2ｓ（１０ｍｓ）の範囲で変化させ、この各点でのしきい値電圧Ｖｔｈを縦軸にとってプロットしている。また、各グラフにおいて、メモリゲートに印加する書き込みパルスの電圧値を２．５Ｖから７．０Ｖまで０．５Ｖ刻みでパラメータとして振っており、各電圧値のしきい値電圧Ｖｔｈを線で結んで、その推移を表している。これらの図において、書き込みパルスの電圧値が低く、かつパルスの印加時間が短い領域で、しきい値電圧変化量が大きいセルが、電荷注入効率が高く高速動作が可能なことを示している。
【００４２】
図９においては、書き込みパルスの印加時間が最も短い１μｓにおいて０．７Ｖのしきい値電圧変化が検出されており、また１．５Ｖのしきい値電圧変化を得るためには書き込みパルス電圧Ｖｇ＝７Ｖが必要なことが分かる。
一方、図１０においては、書き込みパルスの印加時間が１μｓにおいて０．８Ｖのしきい値電圧変化が検出されており、Ｖｇ＝７Ｖ，パルス印加時間１ｍｓの書き込みにおいては、１．８Ｖのしきい値電圧変化が検出されている。このことは、蓄積層形成領域ＡＣＬａを設けることにより、電荷注入効率が従来より高くなったことを示す。
図１１においては、書き込みパルスの印加時間が１μｓにおいて１．４Ｖと大きなしきい値電圧変化が検出されており、Ｖｇ＝７Ｖ，パルス印加時間１ｍｓの書き込みにおいては、２．８Ｖまでしきい値電圧が変化する。この結果は、蓄積層形成領域ＡＣＬａの濃度を最適化すると、電荷注入効率が極めて高くなることを示唆している。
【００４３】
これらの測定結果は、先のデバイスシミュレーションによる計算結果からの予測と一致し、従来型のメモリセルより、本実施形態のメモリセル構造のほうが電荷注入効率を高くして、高速かつ低電圧の動作が可能であることを示すものである。また、蓄積層形成領域の不純物濃度に関して、メモリセルの高速化，低電圧化を目的として電荷注入効率を向上させるには、その不純物濃度を、ソース・ドレイン領域Ｓ／Ｄの不純物濃度より低くし、その濃度に最適値が存在することを示している。
【００４４】
消去では、保持電荷を引き抜くか、逆極性の電荷を注入する。
保持電荷を引き抜く場合は、トップ誘電膜ＴＯＰを通して電荷をメモリゲート側に引き抜く場合と、ボトム誘電体膜ＢＴＭを通して電荷を基板側に引き抜く場合がある。いずれにしても、引く抜く方向の所定電界を発生させるために、メモリゲート（図１ではワード線ＷＬ、図２では制御線ＣＬａ，ＣＬｂ）とソース・ドレイン領域Ｓ／Ｄ（および基板ＳＵＢ）との間に電圧を印加する。これにより、保持電荷が基板側またはメモリゲート側にＦＮトンネリング等により引き抜かれる。ゲート誘電体膜ＧＤ内から保持電荷が引き抜かれると、メモリトランジスタが消去状態に推移する。
【００４５】
一方、保持電荷と逆極性の電荷を注入して消去を行う図１２の場合、メモリゲートＭＧａに負電圧を印加し、消去対象の記憶部１側のソース・ドレイン領域Ｓ／Ｄに正電圧を印加する。
この条件下、蓄積層形成領域ＡＣＬａに反転層が形成され、かつ急峻なエネルギーバンドの曲がりによってアバランシェブレークダウンが生じる。このブレークダウンに至る過程で高エネルギーの電子，ホール対が生じ、ホットエレクトロンは正電圧に引き寄せられて蓄積層形成領域ＡＣＬａもしくはソース・ドレイン領域Ｓ／Ｄ内に吸収される。一方、ホットホールは、その多くが基板ＳＵＢに流れるが、その一部がメモリゲートＭＧａによる電界に引き寄せられてゲート誘電体膜ＧＤ（記憶部１）内に注入される。
この消去方法でも、反対側の記憶部２へホットホールを注入したいときは、同様な電界を記憶部２側で発生させる。この記憶部２の消去は、記憶部１と独立の行うことができ、２ビット同時消去も可能である。
【００４６】
読み出しは、いわゆるリバースリードを用いる。すなわち、読み出し対象の記憶データが保持された記憶部側をソースとし、他の記憶部側がドレインとなるように、２つのＳ／Ｄ不純物領域２間に、たとえば１．５〜３Ｖ程度のドレイン電圧を印加し、制御ゲートＣＧと、ソース側のメモリゲートＭＧａまたはＭＧｂとに、それぞれ所定の正電圧を印加する。その結果、読み出し対象のソース側記憶部内の電荷の有無または電荷量の違いに応じて、チャネルのオン／オフあるいは電流量の違いが生じ、その結果、ドレイン側の不純物領域に電位変化が現出する。この電位変化を図示しないセンスアンプにより読み出すことで、記憶データの論理判別が可能となる。
他の記憶部の読み出しは、ソースとドレインを入れ替えて同様に行う。これにより、２ビット記憶データが独立に読み出せる。
【００４７】
第２実施形態
第２実施形態は、負電圧を用いることなく消去時にホールを効率よく注入する電荷注入方法に関する。
図１３は消去動作を示す図、図１４は消去バイアス条件を示す表である。この消去動作は、電離衝突を利用した２つのモード（モード１−１、モード１−２）と、バンド間トンネリングを利用したモード２とがある。
【００４８】
まず、モード１−１について説明する。
モード１−１の消去では、ソースとなる図の左側のソース・ドレイン領域Ｓ／Ｄに印加するソース電圧Ｖｓ、基板（第２導電型半導体）ＳＵＢに印加する基板電圧Ｖｓｕｂ、およびメモリゲート（第１ゲート電極）ＭＧａに印加する消去ゲート電圧Ｖｍｇをすべて基準電位Ｖｓｓ（たとえば０Ｖ）とする。この状態で、ドレインとなる図の右側のソース・ドレイン領域Ｓ／Ｄに所定の正電圧（ドレイン電圧Ｖｄ＝３Ｖ）を印加し、制御ゲート電極（第１ゲート電極）ＣＧに、反転層形成領域ＣＨ１にチャネルを形成するための制御ゲート電圧Ｖｃｇとして所定の正電圧Ｖｃｇ＝３〜５Ｖを印加する。
【００４９】
このバイアス条件下、形成されたチャネルを走行する電子ｅが横方向の電界により加速され、その一部がホットエレクトロンとなる。ところが、ホットエレクトロンは第１実施形態と異なりメモリゲートが正電圧にバイアスされていないためゲート誘電体膜ＧＤに殆ど注入されることなく更に加速されながら、その一部が、蓄積層が形成されていない状態の高抵抗な蓄積層形成領域ＡＣＬａを避けてその下方領域にも回り込み、残りが蓄積層形成領域ＡＣＬａ内に入る。蓄積層形成領域ＡＣＬａの直下の空乏層内（あるいは蓄積層形成領域ＡＣＬａ内部）に入った高エネルギー電子はシリコン格子に衝突し（あるいは散乱を受け）、高エネルギーのホールＨＨとエレクトロンＨＥの対を発生させる。このうち、ホットエレクトロンＨＥはｎ型のソース・ドレイン領域Ｓ／Ｄまたは蓄積層形成領域ＡＣＬａに吸収されるが、ホットホールＨＨはチャネル中央側にドリフトしながら、その一部が基板ＳＵＢと蓄積層形成領域ＡＣＬａとの境のポテンシャルの谷間に沿ってメモリゲートＭＧａ側に向かう。このホットホールＨＨはボトム膜ＢＴＭの電位障壁を乗り越え、主電荷蓄積膜ＣＨＳ中のキャリアトラップに捕獲される。この電荷の捕獲領域（記憶部１）は、ドレイン側の一部に限定される。
【００５０】
図１５は、モード１−１の電離衝突消去のシミュレーション結果を示す図である。このシミュレーションでは、ソースとなるソース・ドレイン領域Ｓ／Ｄ、基板ＳＵＢ、メモリゲートＭＧａを設置し、ドレインとなるソース・ドレイン領域Ｓ／Ｄに７Ｖ、制御ゲート電極ＣＧに５Ｖを印加した条件で、単位時間内の単位体積あたりのエネルギー分布を計算により求めたものである。図は、素子のドレイン側の一部をチャネル方向に切った断面を表し、その縦および横のスケール単位は０．１μｍである。図中の数値は高エネルギー電荷密度を示す、べき乗値であり、たとえば数値２６の内側は１×１０２６個／ｃｍ３以上の高エネルギー電荷が存在する。
これに対し、図１６は、蓄積積層形成領域ＡＣＬａを設けていない場合に同じバイアス条件下の素子の高エネルギー電荷分布を示す。
この２つの図の比較から、蓄積積層形成領域ＡＣＬａを設けることにより高エネルギー電荷の発生確率が格段に、すなわち数万倍に高くなっていることが判る。また、図１６の場合、比較的エネルギーが高い電荷の分布中心はドレインとなるソース・ドレイン領域Ｓ／Ｄの直前の基板表面側であるが、蓄積積層形成領域ＡＣＬａを設けた図１５の場合、その分布中心が蓄積層形成領域ＡＣＬａの全域から、下方の基板深部にまで及んでいることが判る。これは、電離衝突が蓄積層形成領域ＡＣＬａ内のみならず蓄積層形成領域ＡＣＬａ下方の空乏層内でも起き、これにより、かなり多くの高エネルギー電荷が発生しているとの予測を裏付けるものである。
【００５１】
このようなシミュレーション結果をもとに蓄積層形成領域ＡＣＬａの濃度および深さを決め素子を試作した。その後、素子のゲート誘電体膜ＧＤの記憶部１に、所定の閾値変化が得られる量の電子をＣＨＥ注入により注入し、ドレイン電圧を印加するパルス時間（Ｐｕｌｓｅ ｄｕｒａｔｉｏｎ）を種々変えながら電離衝突により生成したホットホールＨＨをゲート誘電体膜ＧＤに注入し、いわゆるリバースリード法により閾値変化を測定した。この測定の結果を図１７に示す。この測定では、最初のパルス印加後の閾値測定で書き込み側の測定がうまく出来なかったが、図より、２μｓの短時間消去で既に２Ｖ以上の閾値変化が得られており、電離衝突を利用すると非常に高速な消去が可能なことが判明した。
【００５２】
参考として、従来のＦＮトンネリング消去特性を図１８に示す。この図の測定で用いた試料（不揮発性メモリ装置）はスプリットゲート構造を有するが、本実施形態のように低濃度不純物領域（蓄積層形成領域ＡＣＬａ）を有しない。消去時にメモリゲートＭＧａ，ＭＧｂに−１０Ｖに近い負電圧を印加してＦＮトンネリングにより蓄積電子を基板側に引き抜く。あるいは、制御ゲート電極に所定の電圧を印加した状態で、メモリゲートに負バイアスを印加する。これらの消去方法は第１実施形態と同じであり、ここでの詳細な説明は省略する。
図１８の消去特性の測定においては、前者のＦＮトンネル消去を用いた。また、メモリゲートの印加電圧を−４．０Ｖから−９．０Ｖまで変化させて閾値のパルス印加時間依存性を調べた。図より、ＦＮトンネリング消去では２μｓの短時間消去で殆ど閾値が変化せず、２Ｖ以上の閾値変化を得ようとすると、ゲート印加電圧が−９Ｖの高電圧でも１０ｍｓ以上を要し、本実施形態の電離衝突消去より桁違いに消去動作が遅い。
【００５３】
本実施形態では、また、試作時に蓄積層形成領域ＡＣＬａの深さと高エネルギー電荷の発生確率との関係を調べる目的で、イオン注入時のエネルギーを種々変えた。このイオン注入エネルギーと消去特性との関係を図１９に示す。図１９では、イオン注入エネルギーとして７ｋｅＶ，１５ｋｅＶ，２５ｋｅＶの試料の閾値のドレイン電圧依存性を示す。このうち、イオン注入エネルギーが１５ｋｅＶの素子の消去が最も速く、２５ｋｅＶ、７ｋｅＶの順で遅くなることが分かる。すなわち、蓄積層形成領域ＡＣＬａの深さに最適値があり、浅過ぎても深過ぎてもよくない。これは、蓄積層形成領域ＡＣＬａが浅過ぎると高エネルギー化した電子が注入されてしまい閾値低下を阻害し、逆に深過ぎるとホットエレクトロンの発生確率が低下するか、あるいはホットエレクトロンの発生源が基板表面から遠過ぎることが原因して有効にホール注入が進まないことを示唆している。
【００５４】
図１４のモード１−２では、基板電圧Ｖｓｕｂをオープンとして電離衝突消去を行う。このとき、他のバイアス条件は、上記したモード１−１と同じとする。電離衝突消去では一度に多量のホットホールが生成され、その大部分は基板に流れる。したがって基板電流を抑制して周辺回路の電流負荷を低減するには、このように基板を電位的にフローティング状態とするのが望ましい。また、基板をオープンとすると、ホールにかかる電界をドレインとメモリゲート間の電界のみとするので、発生したホットホールを効率よく主電荷蓄積膜ＣＨＳに注入することができる。この場合、基板あるいはウエル電位が多少なりとも変動し消去速度にばらつきが生じるおそれがあるが、消去速度は極めて短時間であるため消去速度への影響は小さいと考えられ、消去時間を最適化することで対象セルすべてを十分に消去することが可能である。
【００５５】
一方、モード２は、上記した他のモードと異なり、バンド間トンネル電流に起因して発生したホットホールを利用する。この消去原理は、第１実施形態で詳述したが、ここでは基準電位と正電圧のみ用い、負電圧は用いない。すなわち、ソースをオープンとし、基板電位Ｖｓｕｂ，メモリゲートおよび制御ゲート電極の印加電圧Ｖｍｇ，Ｖｃｇをすべて基準電位で保持した状態で、ドレインに８〜９Ｖの正電圧Ｖｄを印加する。このドレインとメモリゲート間の電界によりドレインとして機能するソース・ドレイン領域Ｓ／Ｄおよび蓄積層形成領域ＡＣＬａの表面に深い空乏層が形成され、バンドの急峻な曲がりによりバンド間トンネル電流が発生する。これに起因してホットエレクトロンとホットホールの対が生じ、そのうちホットホールがゲート誘電体膜ＧＤ内の主電荷蓄積膜ＣＨＳに注入される。
【００５６】
このようなバンド間トンネリングあるいは電離衝突に起因したホットホールを発生させる電界は、単純にチャネル内全面からＦＮトンネリングを利用して電子を引き抜くのに必要な電界と比較すると低い。また、なにより負電圧を用いないので、周辺回路が簡素化でき、またシステムＬＳＩなどに混載されロジック回路とのプロセスの親和性が求められる不揮発性メモリに適している。
【００５７】
本発明の実施形態では、種々の変更が可能である。
たとえば、図２０に示すように、制御ゲートＣＧの片側にのみ蓄積層形成領域ＡＣＬを設けたメモリセル構造としてもよい。この場合は、当然、１ビット／セル記憶となるが、メモリセル面積は、上記した２ビット／セル記憶の場合より小さくなる。
また、ゲート誘電体膜ＧＤの構造は、いわゆるＭＯＮＯＳ型に限定されず、ＭＮＯＳ型であってもよい。また、小粒径半導体、たとえば多結晶珪素の微粒子を誘電体膜内に離散化して埋め込んだナノ結晶型、さらには、いわゆるＦＧ型においても本発明の適用が可能である。
【００５８】
先に説明した２ビット記憶可能なメモリセルＭ、あるいは図２０に示すメモリセルにおいて、ゲート電極を単一にすることも可能である。本発明では蓄積層形成領域を有し、その濃度と深さを制御することによってメモリトランジスタと制御トランジスタのゲート印加電圧を等しくすることが可能だからである。この場合、素子構造が簡素になるという利点が得られる。
【００５９】
【発明の効果】
本発明に係る不揮発性半導体メモリ装置と、その電荷注入方法によれば、ソースサイド注入に必要な高電界を容易に発生することができるチャネル構造を有するため、ソースサイド注入効率が従来より向上した。これにより、書き込みまたは消去の時間が短縮した。あるいは、書き込みまたは消去に必要な印加電圧および消費電力を低減することが可能となった。
上記電荷注入時と逆極性の電荷を注入する際に電離衝突あるいはバンド間トンネル電流を利用すると、負電圧を用いずに高エネルギー電荷を生成することができる。したがって、周辺回路を簡素化できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る不揮発性メモリセルの第１の構成例を示す等価回路図である。
【図２】本発明の実施形態に係る不揮発性メモリセルの第２の構成例を示す等価回路図である。
【図３】（Ａ）は、図１のメモリセルのワード線に沿った行方向の概略断面図である。
（Ｂ）は、その平面図である。
【図４】（Ａ）は、図２のメモリセルのワード線に沿った行方向の概略断面図である。
（Ｂ）は、その平面図である。
【図５】（Ａ）は、ソースサイド注入を用いて記憶部１に電子を注入するときの動作の説明図である。（Ｂ）は、このときのチャネル方向の水平位置と、チャネル電位および水平方向のチャネル電界との関係を示す説明図である。
【図６】従来構造のメモリセルを想定し、ドレイン側の蓄積層形成領域ＡＣＬａを省略した場合の、水平方向位置と電子濃度および電界強度との関係を調べたデバイスシミュレーション結果を示すグラフである。
【図７】本発明の実施形態に係るメモリセルを想定し、メモリゲート直下が制御ゲート直下と逆極性の半導体となっている場合の、水平方向位置と電子濃度および電強度との関係を調べたデバイスシミュレーション結果を示すグラフである。
【図８】本発明の実施形態に係るメモリセルを想定し、メモリゲート直下が制御ゲート直下と逆極性で、かつ図７より低い濃度のｎ型半導体となっている場合の、水平方向位置と電子濃度および電界強度との関係を調べたデバイスシミュレーション結果を示すグラフである。
【図９】図６に示すモデルに対応した条件で試作したメモリセルの書き込み特性の評価結果を示すグラフである。
【図１０】図７に示すモデルに対応した条件で試作したメモリセルの書き込み特性の評価結果を示すグラフである。
【図１１】図８に示すモデルに対応した条件で試作したメモリセルの書き込み特性の評価結果を示すグラフである。
【図１２】第１実施形態に係るメモリセルにおいて、保持電荷と逆極性の電荷をバンド間トンネル電流を利用して生成し注入して消去を行う場合の動作を示す図である。
【図１３】第２実施形態に係るメモリセルにおいて、保持電荷と逆極性の電荷を２次離衝突により生成し注入して消去を行う場合の動作を示す図である。
【図１４】第２実施形態に係るメモリセルの消去モードごとにバイアス印加条件を示す表である。
【図１５】蓄積層形成領域がある素子構造のシミュレーションから得られた高エネルギー電荷の分布図である。
【図１６】比較対象として、蓄積層形成領域がない素子構造で同じシミュレーションを行った結果から得られた高エネルギー電荷の分布図である。
【図１７】第２実施形態に係るメモリセルの消去特性を示すグラフである。
【図１８】従来型のＦＮトンネリングを利用した消去特性を示すグラフである。
【図１９】第２実施形態において蓄積層形成領域の形成時のイオン注入エネルギーの大きさと消去速度の関係を調べた閾値のドレイン電圧依存性のグラフである。
【図２０】本発明の実施形態に係るメモリセル構造の変形例を示す概略断面図である。
【符号の説明】
ＣＨ１，ＣＨ２ａ，ＣＨ２ｂ…チャネル形成領域（ＣＨ１：反転層形成領域）、Ｓ／Ｄ…ソース・ドレイン領域、ＧＤ…ゲート誘電体膜（電荷蓄積能力を有した蓄積膜）、ＧＤ０…ゲート誘電体膜（電荷蓄積能力を有しない単層の誘電体膜）、ＢＴＭ…ボトム誘電体膜（電位障壁層）、ＣＨＳ…主電荷蓄積層（電荷捕獲準位を含む誘電体膜）、ＴＯＰ…トップ誘電体膜（電位障壁層）、ＷＬ…ワード線（第１ゲート電極）、ＷＧ…ワードゲート電極（第２ゲート電極）、ＭＧａ，ＭＧｂ…メモリゲート（第１ゲート電極）、ＣＬ，ＣＬａ，ＣＬｂ…制御線（第１または第２ゲート電極）、ＣＧ…制御ゲート（第２ゲート電極）、ＡＣＬ，ＡＣＬａ，ＡＣＬｂ…蓄積層形成領域。
Claims (12)
- チャネル形成領域と、
上記チャネル形成領域を挟む第１導電型半導体からなる２つのソース・ドレイン領域と、
電荷蓄積能力を有する積層膜を介して上記チャネル形成領域の一部と重なるゲート電極と、
を有し、
上記チャネル形成領域が、
第２導電型半導体からなり、反転層によりチャネルが形成される反転層形成領域と、
第１導電型半導体からなり、多数キャリアの蓄積層によりチャネルが形成される蓄積層形成領域と、
を備え、
上記ゲート電極が上記積層膜を介して重なるチャネル形成領域部分の全域に上記蓄積層形成領域が形成されている
不揮発性半導体メモリ装置。 - 上記蓄積層形成領域を構成する第１導電型半導体の不純物濃度が、上記ソース・ドレイン領域を構成する第１導電型半導体の不純物濃度より低い
請求項１記載の不揮発性半導体メモリ装置。 - 上記蓄積層形成領域の上に電荷蓄積能力を有する積層膜を介して第１ゲート電極が形成され、
上記反転層形成領域の上に電荷蓄積能力を有しない単層の誘電体膜を介して第２ゲート電極が形成され、
上記第１ゲート電極と第２ゲート電極が互いに絶縁分離されている
請求項１記載の不揮発性半導体メモリ装置。 - 上記電荷蓄積能力を有する積層膜は、上記蓄積層形成領域の上から上記反転層形成領域の端部上に延在している
請求項３記載の不揮発性半導体メモリ装置。 - 上記反転層形成領域と一方の上記ソース・ドレイン領域間、上記反転層形成領域と他方の上記ソース・ドレイン領域間それぞれに、上記蓄積層形成領域が設けられ、
各蓄積層形成領域の上方にそれぞれに、上記電荷蓄積能力を有する上記積層膜を介して上記第１ゲート電極が配置されている
請求項３記載の不揮発性半導体メモリ装置。 - 上記蓄積層形成領域上に電荷蓄積能力を有する積層膜が形成され、
上記反転層形成領域上に電荷蓄積能力を有しない単層の誘電体膜が形成され、
当該単層の誘電体膜と上記積層膜の上に単一のゲート電極が形成されている
請求項１記載の不揮発性半導体メモリ装置。 - 上記積層膜が、離散化された電荷捕獲準位を含む誘電体膜を、電位障壁層として機能する２つの誘電体膜で厚さ方向両側から挟む３層構造を有する
請求項１記載の不揮発性半導体メモリ装置。 - チャネル形成領域と、上記チャネル形成領域を挟む第１導電型半導体からなる２つのソース・ドレイン領域と、電荷蓄積能力を有する積層膜を介して上記チャネル形成領域の一部と重なる第１ゲート電極と、電荷蓄積能力を有しない単層の誘電体膜を介して上記チャネル形成領域の他の一部と重なる第２ゲート電極と、を有し、上記チャネル形成領域が、第２導電型半導体からなり、反転層によりチャネルが形成される反転層形成領域と、第１導電型半導体からなり、多数キャリアの蓄積層によりチャネルが形成される蓄積層形成領域と、を備え、上記第１ゲート電極が上記積層膜を介して重なるチャネル形成領域部分の全域に上記蓄積層形成領域が形成されている不揮発性半導体メモリ装置の電荷注入方法であって、
書き込みまたは消去時に、
上記２つのソース・ドレイン領域間に所定の電圧を印加するステップと、
上記蓄積層形成領域との境界近傍の反転層形成領域でエネルギー的に励起された電荷が上記第１ゲート電極下の上記積層膜内にソース側から注入されるように、上記第１ゲート電極に第１電圧を、上記第２ゲート電極に上記第１電圧より低い第２電圧を印加するステップと、
を含む不揮発性半導体メモリ装置の電荷注入方法。 - チャネル形成領域と、上記チャネル形成領域を挟む第１導電型半導体からなる２つのソース・ドレイン領域と、電荷蓄積能力を有する積層膜を介して上記チャネル形成領域の一部と重なる第１ゲート電極と、電荷蓄積能力を有しない単層の誘電体膜を介して上記チャネル形成領域の他の一部と重なる第２ゲート電極と、を有し、上記チャネル形成領域が、第２導電型半導体からなり、反転層によりチャネルが形成される反転層形成領域と、第１導電型半導体からなり、多数キャリアの蓄積層によりチャネルが形成される蓄積層形成領域と、を備え、上記第１ゲート電極が上記積層膜を介して重なるチャネル形成領域部分の全域に上記蓄積層形成領域が形成されている不揮発性半導体メモリ装置の電荷注入方法であって、
書き込みまたは消去時に、
上記２つのソース・ドレイン領域の一方に基準電圧、他方に所定の正電圧を印加するステップと、
上記チャネル形成領域を走行するキャリアを加速し、発生した高エネルギー電荷をドレイン端で衝突させ、この衝突時の電離によって電子、正孔対が発生し、発生した正孔が上記ドレイン側の上記積層膜に注入されるように、上記第１ゲート電極と上記第２ゲート電極とにそれぞれ所定の電圧を印加するステップと、
を含む不揮発性半導体メモリ装置の電荷注入方法。 - 上記第２導電型半導体に基準電圧を印加するステップを
さらに含む請求項９記載の不揮発性半導体メモリ装置の電荷注入方法。 - 上記書き込みまたは消去時に、上記第２導電型半導体を電気的にオープン状態で保持するステップを
さらに含む請求項９記載の不揮発性半導体メモリ装置の電荷注入方法。 - 書き込みまたは消去時に、
上記２つのソース・ドレイン領域の一方を電気的にオープンとした状態で、他方のソース・ドレイン領域の表面に形成された空乏層内のバンド間トンネリングにより電子、正孔対が発生し、発生した正孔が上記積層膜内に注入されるように、上記２つのソース・ドレイン領域、上記第１および第２ゲート電極にそれぞれ正電圧または基準電圧を印加するステップを、
含む請求項９記載の不揮発性半導体メモリ装置の電荷注入方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001351417A JP4147765B2 (ja) | 2001-06-01 | 2001-11-16 | 不揮発性半導体メモリ装置およびその電荷注入方法 |
| TW091110871A TW556199B (en) | 2001-06-01 | 2002-05-23 | Nonvolatile semiconductor memory device and its charge injection method |
| DE10292284T DE10292284T5 (de) | 2001-06-01 | 2002-05-31 | Nichtflüchtiger Halbleiterspeicher |
| PCT/JP2002/005360 WO2002099893A1 (en) | 2001-06-01 | 2002-05-31 | Nonvolatile semiconductor memory |
| US10/343,393 US6911691B2 (en) | 2001-06-01 | 2002-05-31 | Nonvolatile semiconductor memory device |
| US11/076,501 US7453118B2 (en) | 2001-06-01 | 2005-03-09 | Non-volatile semiconductor memory device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-166835 | 2001-06-01 | ||
| JP2001166835 | 2001-06-01 | ||
| JP2001351417A JP4147765B2 (ja) | 2001-06-01 | 2001-11-16 | 不揮発性半導体メモリ装置およびその電荷注入方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003051558A JP2003051558A (ja) | 2003-02-21 |
| JP4147765B2 true JP4147765B2 (ja) | 2008-09-10 |
Family
ID=26616212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001351417A Expired - Fee Related JP4147765B2 (ja) | 2001-06-01 | 2001-11-16 | 不揮発性半導体メモリ装置およびその電荷注入方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6911691B2 (ja) |
| JP (1) | JP4147765B2 (ja) |
| DE (1) | DE10292284T5 (ja) |
| TW (1) | TW556199B (ja) |
| WO (1) | WO2002099893A1 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6967154B2 (en) * | 2002-08-26 | 2005-11-22 | Micron Technology, Inc. | Enhanced atomic layer deposition |
| KR100474850B1 (ko) * | 2002-11-15 | 2005-03-11 | 삼성전자주식회사 | 수직 채널을 가지는 비휘발성 ｓｏｎｏｓ 메모리 및 그 제조방법 |
| JP2004186452A (ja) | 2002-12-04 | 2004-07-02 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2004342927A (ja) * | 2003-05-16 | 2004-12-02 | Sharp Corp | 半導体記憶装置及び携帯電子機器 |
| US6816414B1 (en) * | 2003-07-31 | 2004-11-09 | Freescale Semiconductor, Inc. | Nonvolatile memory and method of making same |
| JP4546117B2 (ja) * | 2004-03-10 | 2010-09-15 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| US20060043462A1 (en) * | 2004-08-27 | 2006-03-02 | Micron Technology, Inc. | Stepped gate configuration for non-volatile memory |
| US7151293B1 (en) * | 2004-08-27 | 2006-12-19 | Spansion, Llc | SONOS memory with inversion bit-lines |
| JP4836427B2 (ja) * | 2004-09-28 | 2011-12-14 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US7238974B2 (en) * | 2004-10-29 | 2007-07-03 | Infineon Technologies Ag | Semiconductor device and method of producing a semiconductor device |
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| US7473589B2 (en) | 2005-12-09 | 2009-01-06 | Macronix International Co., Ltd. | Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same |
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| CN100552921C (zh) | 2005-01-24 | 2009-10-21 | 斯班逊有限公司 | 半导体装置及其制造方法 |
| JP5164053B2 (ja) * | 2005-02-03 | 2013-03-13 | 財団法人ソウル大学校産学協力財団 | 複数層のドーピング層を有する電荷トラップメモリセルとこれを利用したメモリアレイ及びその動作方法 |
| JP2006222367A (ja) | 2005-02-14 | 2006-08-24 | Oki Electric Ind Co Ltd | 不揮発性半導体メモリ装置、駆動方法、及び製造方法 |
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| JP2008053270A (ja) * | 2006-08-22 | 2008-03-06 | Nec Electronics Corp | 半導体記憶装置、及びその製造方法 |
| KR100827733B1 (ko) * | 2006-09-06 | 2008-05-07 | (주)사인파크이십일 | 랜티큘러시트를 이용한 광고장치 |
| US7416945B1 (en) * | 2007-02-19 | 2008-08-26 | Freescale Semiconductor, Inc. | Method for forming a split gate memory device |
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-
2001
- 2001-11-16 JP JP2001351417A patent/JP4147765B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-23 TW TW091110871A patent/TW556199B/zh not_active IP Right Cessation
- 2002-05-31 US US10/343,393 patent/US6911691B2/en not_active Expired - Fee Related
- 2002-05-31 DE DE10292284T patent/DE10292284T5/de not_active Withdrawn
- 2002-05-31 WO PCT/JP2002/005360 patent/WO2002099893A1/ja not_active Ceased
-
2005
- 2005-03-09 US US11/076,501 patent/US7453118B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW556199B (en) | 2003-10-01 |
| JP2003051558A (ja) | 2003-02-21 |
| US20040026733A1 (en) | 2004-02-12 |
| DE10292284T5 (de) | 2004-04-22 |
| US7453118B2 (en) | 2008-11-18 |
| US6911691B2 (en) | 2005-06-28 |
| US20050161701A1 (en) | 2005-07-28 |
| WO2002099893A1 (en) | 2002-12-12 |
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Legal Events
| Date | Code | Title | Description |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060808 |
|
| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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