JP4147799B2

JP4147799B2 - Data transfer system

Info

Publication number: JP4147799B2
Application number: JP2002098141A
Authority: JP
Inventors: 秀紀山際
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2002-04-01
Filing date: 2002-04-01
Publication date: 2008-09-10
Anticipated expiration: 2022-04-01
Also published as: JP2003296264A

Description

【０００１】
【発明の属する技術分野】
本発明はデータ転送システムに関し、特にＤＭＡ（ＤｉｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓｓ）機能を有するＦＩＦＯ（Ｆｉｒｓｔ−ＩｎＦｉｒｓｔ−Ｏｕｔ）制御回路によりデータ転送を行うデータ転送システムに関する。
【０００２】
【従来の技術】
最近のコンピュータシステムの高速化および大型化が進み、これに伴い取り扱うデータ量が膨大になっている。このようなシステムでは一般に、ＣＰＵを介することなく、メモリと入出力装置間で直接にデータ転送を行うダイレクトメモリアクセス（ＤＭＡ）方式が広く用いられている。
【０００３】
従来のデータ転送システムは、ＦＩＦＯ内に空きエリアがあっても上位装置とのインタフェースのバイト幅未満しか空きエリアがないと、ＤＭＡ機能で上位装置に対する転送要求を止めている。その理由は、上位装置は最大でＦＩＦＯのインタフェースのバイト幅でアクセスすることが許されているため、必ず転送要求を出す場合は、インタフェースのバイト幅分の空きエリアを確保する必要があることによる。
【０００４】
このような技術の一例として、特開平５−１７３７２８号公報記載の「情報処理方法及び装置」が知られている。
【０００５】
この公報では、主制御部とデバイス制御部との間でデータ或いはコマンドを転送し、デバイス制御部に転送されるデータが格納可能な容量を表す残量情報を主制御部に転送することで、主制御部が受信バッファの空き容量サイズに応じて、転送量を決定し一度に多量のデータ転送を可能とする技術が記載されている。
【０００６】
【発明が解決しようとする課題】
上述した従来のデータ転送システムは、例えばＤＭＡ機能によるデータ転送で上位装置からＦＩＦＯを経由してＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）装置にデータを転送する場合、ＦＩＦＯの出力側の送信速度がＦＩＦＯの入力側のデータ受信速度よりも遅いと、ＦＩＦＯ内に上位装置からデータを送信しようとするバイト数分の空きがあっても、ＦＩＦＯのＤＭＡ機能は転送要求を抑えてしまうことになる。ＦＩＦＯは、上位装置から送信される可能性がある最大バイト幅分を受信できるだけの空きエリアがあるときのみＤＭＡ要求を出すようにしているので、ＦＩＦＯ内に上位装置から送信されるバイト幅分の空きエリアがないとＤＭＡ要求を出すことができないという欠点を有している。
【０００７】
本発明の目的は、ＦＩＦＯ内のバッファに入力バイト幅未満の空きエリアしかなく、上位装置がその空きエリア以下の量のデータを転送しようとした場合にも、送信を止めることなく処理することで転送効率を高めるデータ転送システムを提供することにある。
【０００８】
【課題を解決するための手段】
本発明の第１のデータ転送システムは、データの送受信を行う上位装置と；
この上位装置に接続され、データ転送ダイレクトメモリアクセス（ＤＭＡ：ＤｉｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓｓ）機能を有するＦＩＦＯ（Ｆｉｒｓｔ−ＩｎＦｉｒｓｔ−Ｏｕｔ）によりデータ転送を行うデータ転送装置と；
このデータ転送装置に接続されデータを送受信する下位装置と；
を有し、
前記データ転送装置が、
前記ＦＩＦＯの入力側が前記上位装置に接続され、前記ＦＩＦＯの出力側が前記下位装置と接続され、前記入力側のデータのバイト幅が前記出力側のデータのバイト幅よりも小さく、前記ＦＩＦＯ内の空きエリアが前記ＦＩＦＯの入力側データのバイト幅未満となったことを検出し、前記上位装置側のバイト幅変更要求を行うバイト幅変更手段を備え；
前記上位装置が、
前記バイト幅変更要求を受け、前記データ転送装置に送受信しようとしているデータのバイト幅と同じかどうかを照合するバイト幅照合手段と；
このバイト幅照合手段による照合結果が同じ場合に、前記データ転送装置の前記ＦＩＦＯに対して要求バイト幅で送受信することを許可する送受信許可手段と；
を備えたことを特徴としている。
【０００９】
本発明の第２のデータ転送システムは、データの送受信を行う上位装置と；
この上位装置に接続され、ダイレクトメモリアクセス機能を有する送信ＦＩＦＯ及び受信ＦＩＦＯによりデータ転送を行うデータ転送装置と；
このデータ転送装置に接続されデータを送受信する下位装置と；
を有し、
前記データ転送装置が、
前記送信ＦＩＦＯの入力側及び前記受信ＦＩＦＯの出力側が前記上位装置に接続され、前記送信ＦＩＦＯの出力側及び前記受信ＦＩＦＯの入力側が下位装置と接続され、前記入力側のデータのバイト幅が前記出力側のデータのバイト幅よりも小さく、前記送信ＦＩＦＯ及び前記受信ＦＩＦＯ内の空きエリアが前記送信ＦＩＦＯ及び前記受信ＦＩＦＯの入力側のデータのバイト幅未満となったことを検出し、前記上位装置側の送信バイト幅変更要求を行う送信バイト幅変更手段及び前記上位装置側の受信バイト幅変更要求を行う受信バイト幅変更手段を備え；
前記上位装置が、
前記送信バイト幅変更要求を受け、前記データ転送装置に送信しようとしているバイト幅と同じかどうかを照合する送信バイト幅照合手段と；
前記受信バイト幅変更要求を受け、前記データ転送装置から受信しようとしているバイト幅と同じかどうかを照合する受信バイト幅照合手段と；
前記送信バイト幅照合手段による照合結果が同じ場合に、前記送信ＦＩＦＯに対して要求バイト幅で送信することを許可する送信許可手段と；
前記受信バイト幅照合手段による照合結果が同じ場合に、前記受信ＦＩＦＯに対して要求バイト幅で受信することを許可する受信許可手段と；
を備えたことを特徴としている。
【００１０】
本発明の第３のデータ転送システムは、データの送受信を行う上位装置と；
この上位装置に接続され、データ転送ダイレクトメモリアクセス機能によりデータ転送を行うデータ転送装置と；
このデータ転送装置に接続されデータを送受信する下位装置と；
を有し、
前記データ転送装置は、
前記上位装置からの第１の送信データを受信し、セレクタを介して第２の送信データを下位装置に送信する送信ＦＩＦＯと；
前記下位装置から受信した第１の受信データを第２の受信データとして前記上位装置に送信する受信ＦＩＦＯと；
前記送信ＦＩＦＯ内の未使用バイト数を第１の残バイト数表示信号により検出し、送信側バイト幅変更要求信号を前記上位装置に出力する送信ＦＩＦＯ空きバイト数検出回路と；
前記受信ＦＩＦＯ内の未使用バイト数を第２の残バイト数表示信号により検出し、受信側バイト幅変更要求信号を前記上位装置に出力する受信ＦＩＦＯ有効バイト数検出回路と；
前記送信ＦＩＦＯからの送信要求信号及び前記受信ＦＩＦＯからの受信要求信号を受けて、前記上位装置に対してデータ送受信要求信号を出力するＤＭＡ回路と；
を備えたことを特徴としている。
【００１１】
本発明の第４のデータ転送システムは、前記第３のデータ転送システムにおいて、
前記上位装置は、
前記受信ＦＩＦＯから１アクセスサイクル内で受信できる受信バイト数と前記受信側バイト幅変更要求信号とを照合し、受信バイト数指示信号をデータ受信部に出力する受信バイト数照合回路と；
前記データ送受信要求信号、前記受信バイト数指示信号を入力し、前記受信ＦＩＦＯに対して受信バイトイネーブル信号及び読出信号を出力し、受信した前記第２の受信データを保持するデータ受信部と；
前記送信ＦＩＦＯが１アクセスサイクル内で送信できる送信バイト数と前記送信側バイト幅変更要求信号とを照合し、送信バイト数指示信号をデータ送信部に出力する送信バイト数照合回路と；
前記データ送受信要求信号、前記送信バイト数指示信号を入力し、前記送信ＦＩＦＯに対して送信バイトイネーブル信号及び書込信号を出力し、保持した第１の送信データを出力するデータ送信部と；
を備えたことを特徴としている。
【００１２】
本発明の第５のデータ転送システムは、前記第４のデータ転送システムにおいて、
前記送信バイト数照合回路は、
前記送信側バイト幅変更要求信号を受け取り、前記データ送信部が次に前記送信ＦＩＦＯに送信するデータがバイト幅以下かどうかを前記送信バイト数指示信号により検出し、バイト幅以下であれば前記第１の送信データの送信を許可し、バイト幅より大きければ前記第１の送信データの送信を保留することを特徴としている。
【００１３】
本発明の第６のデータ転送システムは、前記第４または第５のデータ転送システムにおいて、
前記受信バイト数照合回路は、
前記受信側バイト幅変更要求信号で示されたバイト数が、次に前記データ受信部が受信しようとしているバイト数以下であれば、前記受信ＦＩＦＯから前記第２の受信データの受信を行い、前記受信側バイト幅変更要求信号で示されたバイト数よりも大きければ、前記データ受信部は前記受信ＦＩＦＯからの前記第２の受信データの受信は行わず、前記受信側バイト幅変更要求信号が、前記データ受信部が受信しようとしているバイト数以下になるまで待機することを特徴としている。
【００１４】
本発明の第７のデータ転送システムは、前記第３〜６のいずれかのデータ転送システムにおいて、
前記セレクタは、
複数バイト単位で書込み可能な前記送信ＦＩＦＯに対して、前記下位装置の入出力インタフェースが１バイトしかない場合、読み出した前記第２の送信データを１バイトに制限することを特徴としている。
【００１５】
また、本発明の第８のデータ転送システムは、
前記データ転送システムをコンピュータシステムに使用したことを特徴としている。
【００１６】
さらに、本発明の第９のデータ転送システムは、
データ転送ダイレクトメモリアクセス機能により外部とデータ転送を行うデータ転送システムであって、
外部からの第１の送信データを受信し、セレクタを介して第２の送信データを下位装置に送信する送信ＦＩＦＯと；
前記下位装置から受信した第１の受信データを第２の受信データとして外部に送信する受信ＦＩＦＯと；
前記送信ＦＩＦＯ内の未使用バイト数を第１の残バイト数表示信号により検出し、送信側バイト幅変更要求信号を外部に出力する送信ＦＩＦＯ空きバイト数検出回路と；
前記受信ＦＩＦＯ内の未使用バイト数を第２の残バイト数表示信号により検出し、受信側バイト幅変更要求信号を外部に出力する受信ＦＩＦＯ有効バイト数検出回路と；
前記送信ＦＩＦＯからの送信要求信号及び前記受信ＦＩＦＯからの受信要求信号を受けて、外部に対してデータ送受信要求信号を出力するＤＭＡ回路と；
を備えたことを特徴としている。
【００１７】
また、本発明の第１０のデータ転送システムは、前記第１〜７のいずれかのデータ転送システムにおいて、
前記下位装置が、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）装置であることを特徴としている。
【００１８】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００１９】
図１は本発明のデータ転送システムの一つの実施の形態を示すブロック図である。
【００２０】
図１に示す本発明のデータ転送システムは、データ転送を行うデータ転送装置１と、このデータ転送装置１と接続しデータの送受信を行う上位装置２と、このデータ転送装置１とデータの送受信を行う下位装置３とから構成されている。
【００２１】
本構成により、上位装置２からデータ転送装置１を経由して下位装置３にデータ転送を行う送信処理と、下位装置３からデータ転送装置１を経由して上位装置２にデータ転送を行う受信処理が行われる。
【００２２】
データ転送装置１は、上位装置２からの送信データ２０３を受信し、セレクタ１０を介して送信データ１０８を下位装置３に送信する送信ＦＩＦＯ１１と、下位装置３から受信した受信データ１０７を受信データ１０３として上位装置２に送信する受信ＦＩＦＯ１２と、送信ＦＩＦＯ１１内の未使用バイト数を残バイト数表示信号１０６により検出し、送信側バイト幅変更要求信号１０１を上位装置２に出力する送信ＦＩＦＯ空きバイト数検出回路１３と、受信ＦＩＦＯ１２内の未使用バイト数を残バイト数表示信号１０５により検出し、受信側バイト幅変更要求信号１０４を上位装置２に出力する受信ＦＩＦＯ有効バイト数検出回路１４と、送信ＦＩＦＯ１１からの送信要求信号１１０及び受信ＦＩＦＯ１２からの受信要求信号１０９を受けて、上位装置２に対してデータ送受信要求信号１０２を出力するＤＭＡ（ＤｉｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓｓ）回路１５とから構成されている。
【００２３】
また、上位装置２は、受信ＦＩＦＯ１２から１アクセスサイクル内で受信できる受信バイト数と受信側バイト幅変更要求信号１０４とを照合し、受信バイト数指示信号２０１を出力する受信バイト数照合回路２１と、データ送受信要求信号１０２、受信バイト数指示信号２０１を入力し、受信ＦＩＦＯ１２に対して受信バイトイネーブル信号２０７及び読出信号２０６を出力し、受信した受信データ１０３を保持するデータ受信部２２と、送信ＦＩＦＯ１１が１アクセスサイクル内で送信できる送信バイト数と送信側バイト幅変更要求信号１０１とを照合し、送信バイト数指示信号２０２を出力する送信バイト数照合回路２３と、データ送受信要求信号１０２、送信バイト数指示信号２０２を入力し、送信ＦＩＦＯ１１に対して送信バイトイネーブル信号２０５、書込信号２０４を出力し、保持した送信データ２０３を出力するデータ送信部２４とを有している。
【００２４】
図２は図１の送信ＦＩＦＯに対するデータ送信を示すタイムチャートである。
【００２５】
図３は図１の送信処理フローの要点を説明した図である。
【００２６】
なお、図３において図１に示す構成要素に対応するものは同一の参照数字または符号を付している。
【００２７】
また、図４は図１の受信ＦＩＦＯに対するデータ受信を示すタイムチャートである。
【００２８】
図５は図１の受信処理フローの要点を説明した図である。
【００２９】
なお、図５において図１に示す構成要素に対応するものは同一の参照数字または符号を付している。
【００３０】
次に、本実施の形態の動作を図１、図２、図３、図４および図５を用いてより詳細に説明する。
【００３１】
ＤＭＡ回路１５が送信ＦＩＦＯ１１から送信要求信号１１０を受けると、上位装置２のデータ送信部２４に対してデータ送受信要求信号１０２によりデータ転送要求を行う。このデータ送受信要求信号１０２の要求に従いデータ送信部２４は送信データ２０３の転送を開始する。データ送信部２４は、送信ＦＩＦＯ１１に対して送信データ２０３、送信バイトイネーブル信号２０５、書込信号２０４、クロック信号ＣＬＫ（図示せず）を出力し、送信ＦＩＦＯ１１に送信データ２０３を書き込む。
【００３２】
この書込み動作を図２を用いてより詳細に説明する。書込信号２０４のレベルがＬｏｗ状態で書込みが行われる。送信バイトイネーブル信号２０５は、例えば３ビットで構成されており、送信データ２０３が４バイト幅データの場合、送信バイトイネーブル信号２０５は４バイト幅を示すバイナリ表示で“１００”（４）が出力される。
【００３３】
ここで送信ＦＩＦＯ空きバイト数検出回路１３が、送信側バイト幅変更要求信号１０１として３バイト幅データを示す“０１１”（３）を送信バイト数照合回路２３に出力すると、データ送信部２４は３バイト幅データの送信データ２０３、３バイト幅を示すバイナリ表示で“０１１”（３）の送信バイトイネーブル信号２０５を、レベルがＬｏｗ状態の書込信号２０４とともに送信ＦＩＦＯ１１に出力する。
【００３４】
送信ＦＩＦＯ１１は、データ送信部２４とのインタフェースのデータ幅よりも空きエリアが少ないとき、残バイト数表示信号１０６により送信ＦＩＦＯ空きバイト数検出回路１３に通知し、これにより送信ＦＩＦＯ空きバイト数検出回路１３がデータ送信部２４に対して空きエリア分のバイト幅でのみアクセス可能であることを、送信側バイト幅変更要求信号１０１により送信バイト数照合回路２３に通知する。
【００３５】
送信バイト数照合回路２３は、送信側バイト幅変更要求信号１０１を受け取り、データ送信部２４がこれから送信ＦＩＦＯ１１に送信するデータがバイト幅以下かどうかを照合し、バイト幅以下であれば送信データ２０３の送信を許可し、バイト幅より大きければデータ送信部２４で送信データ２０３の送信を保留するための送信バイト数指示信号２０２を発生させる。
【００３６】
上述の上位装置２とデータ転送装置１間の送信処理フローの要点を図３を参照して説明する。
【００３７】
図３に示すように、ＤＭＡ回路１５がデータ送信部２４に対してＤＭＡ機能による転送要求を出すことにより、データ送信部２４は送信ＦＩＦＯ１１に対してＦＩＦＯとのインタフェースのバイト幅分の送信データ２０３を送信する。
【００３８】
送信ＦＩＦＯ空きバイト数検出回路１３は、送信ＦＩＦＯ１１の空きバイト数がインタフェースのバイト数未満になると、送信バイト数照合回路２３に通知する。送信バイト数照合回路２３は送信バイト数指示信号２０２によりデータ送信部２４に通知し、データ送信部２４は送信ＦＩＦＯ１１にＦＩＦＯの空きバイト数以下のデータ幅で転送することになる。
【００３９】
上位装置２とデータ転送装置１との間の送信処理を行った後の動作を、図１に戻って説明する。
【００４０】
送信ＦＩＦＯ１１は、書き込まれた送信データ２０３をセレクタ１０経由で下位装置３に対して、１バイト幅で送信データ１０８を送信する。データ送信部２４はＤＭＡ回路１５から転送要求される限り送信データ２０３を送信ＦＩＦＯ１１に転送することになる。
【００４１】
ここでセレクタ１０は選択回路であり、複数バイト単位で書込み可能なＦＩＦＯに対して、下位装置３のＩ／Ｏインタフェースが１バイトしかない場合、読み出した送信データ１０８を１バイトに制限する機能を有する。
【００４２】
次に、上位装置２とデータ転送装置１の受信処理の動作について説明する。
【００４３】
受信側も同様に、ＤＭＡ回路１５が受信ＦＩＦＯ１２から受信要求信号１０９を受けると、上位装置２のデータ受信部２２に対してデータ送受信要求信号１０２によりデータ受信要求を行う。このデータ送受信要求信号１０２に応答して、データ受信部２２が受信ＦＩＦＯ１２に対して読出信号２０６、受信バイトイネーブル信号２０７、クロック信号ＣＬＫ（図示せず）を出力し、下位装置３からの受信データ１０７を蓄積した受信ＦＩＦＯ１２から受信データ１０３として読み出し、データ受信部２２に転送される。
【００４４】
この読出し動作を図４を用いて詳細に説明する。読出信号２０６のレベルがＬｏｗ状態で読み出しが行われる。受信バイトイネーブル信号２０７は例えば３ビットで構成されており、受信データ１０３が４バイト幅データの場合、受信バイトイネーブル信号２０７は４バイト幅を示すバイナリ表示で“１００”（４）が出力される。
【００４５】
ここで受信ＦＩＦＯ有効バイト数検出回路１４が、受信側バイト幅変更要求信号１０４として３バイト幅データを示す“０１１”（３）を受信バイト数照合回路２１に出力すると、データ受信部２２は３バイト幅データの受信データ１０３、３バイト幅を示すバイナリ表示で“０１１”（３）の受信バイトイネーブル信号２０７を、レベルがＬｏｗ状態の読出信号２０６とともに受信ＦＩＦＯ１２に出力する。
【００４６】
データ受信部２２は、ＤＭＡ回路１５からデータ送受信要求信号１０２で要求される限り、受信データ１０３の受信を行う。
【００４７】
受信ＦＩＦＯ１２は、データ受信部２２とのインタフェースのデータ幅よりも受信データ１０３が少ないとき、残バイト数表示信号１０５により受信ＦＩＦＯ有効バイト数検出回路１４に通知し、これにより受信ＦＩＦＯ有効バイト数検出回路１４がデータ受信部２２に対して有効バイトエリア分のバイト幅でのみアクセス可能であることを、受信側バイト幅変更要求信号１０４により通知する。
【００４８】
受信バイト数照合回路２１は、受信側バイト幅変更要求信号１０４で示されたバイト数が、次にデータ受信部２２が受信しようとしているバイト数以下であれば、受信ＦＩＦＯ１２から受信データ１０３の受信を行い、受信側バイト幅変更要求信号１０４で示されたバイト数よりも大きければ、データ受信部２２は受信ＦＩＦＯ１２からの受信データ１０３の受信は行わず、受信側バイト幅変更要求信号１０４が、データ受信部２２が受信しようとしているバイト数以下になるまで待機する。
【００４９】
上述の上位装置２とデータ転送装置１間の受信処理フローの要点を図５を参照して説明する。
【００５０】
図５に示すように、ＤＭＡ回路１５がデータ受信部２２に対してＤＭＡ機能による転送要求を出すことにより、データ受信部２２は受信ＦＩＦＯ１２からＦＩＦＯとのインタフェースのバイト幅分の受信データ１０３を受信する。
【００５１】
受信ＦＩＦＯ有効バイト数検出回路１４は、受信ＦＩＦＯ１２の空きバイト数がインタフェースのバイト数未満になると、受信バイト数照合回路２１に通知する。受信バイト数照合回路２１は受信バイト数指示信号２０１によりデータ受信部２２に通知し、データ受信部２２は受信ＦＩＦＯ１２からＦＩＦＯの空きバイト数以下のデータ幅で転送されることになる。
【００５２】
なお、図１に示す下位装置３には、例えば入出力インタフェースを有するＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）装置が使用される。
【００５３】
また、上述のデータ転送システムは、コンピュータシステムや通信システム等に組み込まれ使用することができる。
【００５４】
さらにまた、データ転送システムとして、データ転送装置１単体として使用することも可能である。
【００５５】
【発明の効果】
以上説明したように、本発明のデータ転送システムは、送信ＦＩＦＯに空きエリアがあり上位装置から転送する準備ができている場合に従来はＦＩＦＯのバイト幅分の空きエリアがないと次のデータを送信できなかったが、ＦＩＦＯ内のバッファに入力バイト幅未満の空きエリアしかなく、上位装置がその空きエリアよりも少ない量のＦＩＦＯバイト幅以下のデータを転送しようとした場合にも、送信を止めることなく処理することができるので、転送効率を高めるという効果を有している。
【図面の簡単な説明】
【図１】本発明のデータ転送システムの一つの実施の形態を示すブロック図である。
【図２】図１の送信ＦＩＦＯに対するデータ送信を示すタイムチャートである。
【図３】図１の送信処理フローの要点を説明した図である。
【図４】図１の受信ＦＩＦＯに対するデータ受信を示すタイムチャートである。
【図５】図１の受信処理フローの要点を説明した図である。
【符号の説明】
１データ転送装置
２上位装置
３下位装置
１０セレクタ
１１送信ＦＩＦＯ
１２受信ＦＩＦＯ
１３送信ＦＩＦＯ空きバイト数検出回路
１４受信ＦＩＦＯ有効バイト数検出回路
１５ＤＭＡ回路
２１受信バイト数照合回路
２２データ受信部
２３送信バイト数照合回路
２４データ送信部
１０１送信側バイト幅変更要求信号
１０２データ送受信要求信号
１０３受信データ
１０４受信側バイト幅変更要求信号
１０５残バイト数表示信号
１０６残バイト数表示信号
１０７受信データ
１０８送信データ
１０９受信要求信号
１１０送信要求信号
２０１受信バイト数指示信号
２０２送信バイト数指示信号
２０３送信データ
２０４書込信号
２０５送信バイトイネーブル信号
２０６読出信号
２０７受信バイトイネーブル信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data transfer system, and more particularly to a data transfer system in which data transfer is performed by a FIFO (First-In First-Out) control circuit having a DMA (Direct Memory Access) function.
[0002]
[Prior art]
The recent increase in speed and size of computer systems has led to enormous amounts of data being handled. In general, a direct memory access (DMA) system in which data is directly transferred between a memory and an input / output device without using a CPU is widely used in such a system.
[0003]
In the conventional data transfer system, even if there is an empty area in the FIFO, if there is an empty area that is less than the byte width of the interface with the host device, the DMA function stops the transfer request to the host device. The reason is that the host device is allowed to access with the byte width of the FIFO interface at the maximum, so when a transfer request is always issued, it is necessary to secure an empty area for the byte width of the interface. .
[0004]
As an example of such a technique, an “information processing method and apparatus” described in JP-A-5-173728 is known.
[0005]
In this publication, data or commands are transferred between the main control unit and the device control unit, and remaining amount information indicating a capacity capable of storing data transferred to the device control unit is transferred to the main control unit. A technique is described in which the main control unit determines the transfer amount according to the free capacity size of the reception buffer and enables a large amount of data transfer at a time.
[0006]
[Problems to be solved by the invention]
In the conventional data transfer system described above, for example, when data is transferred from a host device to an I / O (Input / Output) device via a FIFO by data transfer using a DMA function, the transmission speed on the output side of the FIFO is FIFO. If it is slower than the data reception speed on the input side, the FIFO DMA function will suppress transfer requests even if there is space in the FIFO for the number of bytes to be transmitted from the host device. Since the FIFO issues a DMA request only when there is a free area that can receive the maximum byte width that can be transmitted from the host device, the FIFO has a byte width transmitted from the host device in the FIFO. There is a disadvantage that a DMA request cannot be issued without a free area.
[0007]
An object of the present invention is to perform processing without stopping transmission even when the buffer in the FIFO has only an empty area less than the input byte width and the upper apparatus tries to transfer data of an amount less than the empty area. It is an object of the present invention to provide a data transfer system that increases transfer efficiency.
[0008]
[Means for Solving the Problems]
The first data transfer system of the present invention includes a host device that transmits and receives data;
A data transfer device connected to the host device and performing data transfer by a FIFO (First-In First-Out) having a data transfer direct memory access (DMA) function;
A subordinate device connected to the data transfer device and transmitting / receiving data;
Have
The data transfer device is
The input side of the FIFO is connected to the higher-level device, the output side of the FIFO is connected to the lower-level device, the byte width of the data on the input side is smaller than the byte width of the data on the output side, and the empty space in the FIFO Byte width changing means for detecting that the area is less than the byte width of the input data of the FIFO and making a byte width change request on the host device side;
The host device is
A byte width verification unit that receives the byte width change request and verifies whether the byte width of the data to be transmitted to or received from the data transfer device is the same;
Transmission / reception permission means for permitting transmission / reception with the requested byte width to / from the FIFO of the data transfer apparatus when the collation result by the byte width collation means is the same;
It is characterized by having.
[0009]
The second data transfer system of the present invention includes a host device that transmits and receives data;
A data transfer device connected to the host device and performing data transfer by a transmission FIFO and a reception FIFO having a direct memory access function;
A subordinate device connected to the data transfer device and transmitting / receiving data;
Have
The data transfer device is
The input side of the transmission FIFO and the output side of the reception FIFO are connected to the host device, the output side of the transmission FIFO and the input side of the reception FIFO are connected to a lower device, and the byte width of the data on the input side is the output And detecting that the empty area in the transmission FIFO and the reception FIFO is less than the byte width of the data on the input side of the transmission FIFO and the reception FIFO. A transmission byte width changing means for making a request for changing the transmission byte width and a receiving byte width changing means for making a request for changing the received byte width of the host device side
The host device is
A transmission byte width verification unit that receives the transmission byte width change request and verifies whether or not it is the same as the byte width to be transmitted to the data transfer device;
A received byte width verification unit that receives the request to change the received byte width and verifies whether or not it is the same as the byte width to be received from the data transfer device;
Transmission permission means for permitting transmission to the transmission FIFO with a requested byte width when the collation result by the transmission byte width collation means is the same;
Reception permission means for permitting the reception FIFO to receive the requested byte width when the collation result by the reception byte width collation means is the same;
It is characterized by having.
[0010]
A third data transfer system according to the present invention includes a host device for transmitting and receiving data;
A data transfer device connected to the host device and performing data transfer by a data transfer direct memory access function;
A subordinate device connected to the data transfer device and transmitting / receiving data;
Have
The data transfer device
A transmission FIFO that receives the first transmission data from the upper apparatus and transmits the second transmission data to the lower apparatus via the selector;
A reception FIFO for transmitting the first reception data received from the lower apparatus to the upper apparatus as second reception data;
A transmission FIFO empty byte number detection circuit that detects the number of unused bytes in the transmission FIFO by a first remaining byte number display signal and outputs a transmission-side byte width change request signal to the host device;
A receive FIFO valid byte count detection circuit that detects the number of unused bytes in the receive FIFO by a second remaining byte count display signal and outputs a receive-side byte width change request signal to the host device;
A DMA circuit that receives a transmission request signal from the transmission FIFO and a reception request signal from the reception FIFO and outputs a data transmission / reception request signal to the host device;
It is characterized by having.
[0011]
According to a fourth data transfer system of the present invention, in the third data transfer system,
The host device is
A received byte number verification circuit that verifies the number of received bytes that can be received from the received FIFO within one access cycle and the received byte width change request signal, and outputs a received byte number instruction signal to the data receiving unit;
A data receiving unit that inputs the data transmission / reception request signal and the received byte count instruction signal, outputs a received byte enable signal and a read signal to the receive FIFO, and holds the received second received data;
A transmission byte number verification circuit that compares the number of transmission bytes that the transmission FIFO can transmit within one access cycle with the transmission-side byte width change request signal and outputs a transmission byte number instruction signal to the data transmission unit;
A data transmission unit that inputs the data transmission / reception request signal and the transmission byte count instruction signal, outputs a transmission byte enable signal and a write signal to the transmission FIFO, and outputs the held first transmission data;
It is characterized by having.
[0012]
According to a fifth data transfer system of the present invention, in the fourth data transfer system,
The transmission byte count verification circuit
The transmission side byte width change request signal is received, and it is detected by the transmission byte number instruction signal whether or not the data to be transmitted next to the transmission FIFO by the data transmission unit is the byte width or less. The transmission of one transmission data is permitted, and if the width is larger than the byte width, the transmission of the first transmission data is suspended.
[0013]
According to a sixth data transfer system of the present invention, in the fourth or fifth data transfer system,
The received byte count verification circuit
If the number of bytes indicated by the receiving side byte width change request signal is equal to or less than the number of bytes that the data receiving unit is to receive next, the second received data is received from the receiving FIFO, If it is larger than the number of bytes indicated by the reception-side byte width change request signal, the data reception unit does not receive the second reception data from the reception FIFO, and the reception-side byte width change request signal is The data reception unit waits until the number of bytes to be received is less than or equal to the number of bytes.
[0014]
A seventh data transfer system of the present invention is the data transfer system according to any one of the third to sixth,
The selector is
When the input / output interface of the lower-level device has only 1 byte for the transmission FIFO writable in units of a plurality of bytes, the read second transmission data is limited to 1 byte.
[0015]
The eighth data transfer system of the present invention is
The data transfer system is used in a computer system.
[0016]
Furthermore, the ninth data transfer system of the present invention provides
A data transfer system for transferring data with the outside by a data transfer direct memory access function,
A transmission FIFO that receives first transmission data from the outside and transmits the second transmission data to a lower-level device via a selector;
A reception FIFO for transmitting the first reception data received from the lower apparatus to the outside as second reception data;
A transmission FIFO empty byte number detection circuit for detecting the number of unused bytes in the transmission FIFO by a first remaining byte number display signal and outputting a transmission side byte width change request signal to the outside;
A receive FIFO valid byte count detection circuit that detects the number of unused bytes in the receive FIFO by a second remaining byte count display signal and outputs a receive side byte width change request signal to the outside;
A DMA circuit that receives a transmission request signal from the transmission FIFO and a reception request signal from the reception FIFO and outputs a data transmission / reception request signal to the outside;
It is characterized by having.
[0017]
The tenth data transfer system of the present invention is any one of the first to seventh data transfer systems,
The subordinate apparatus is an I / O (Input / Output) apparatus.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings.
[0019]
FIG. 1 is a block diagram showing an embodiment of a data transfer system of the present invention.
[0020]
The data transfer system of the present invention shown in FIG. 1 includes a data transfer apparatus 1 that performs data transfer, a host apparatus 2 that is connected to the data transfer apparatus 1 and transmits / receives data, and transmits / receives data to / from the data transfer apparatus 1. It is comprised from the low-order apparatus 3 to perform.
[0021]
With this configuration, transmission processing for transferring data from the upper level device 2 to the lower level device 3 via the data transfer device 1 and reception processing for transferring data from the lower level device 3 to the higher level device 2 via the data transfer device 1 Is done.
[0022]
The data transfer apparatus 1 receives the transmission data 203 from the upper apparatus 2 and transmits the transmission data 11 to the lower apparatus 3 via the selector 10 and the received data 107 received from the lower apparatus 3 as the reception data 103. The number of unused bytes in the reception FIFO 12 to be transmitted to the upper apparatus 2 and the number of unused bytes in the transmission FIFO 11 is detected by the remaining byte number display signal 106 and the transmission side byte width change request signal 101 is output to the upper apparatus 2. A detection circuit 13, a reception FIFO valid byte number detection circuit 14 that detects the number of unused bytes in the reception FIFO 12 by a remaining byte number display signal 105, and outputs a reception side byte width change request signal 104 to the host device 2; The transmission request signal 110 from the FIFO 11 and the reception request signal 109 from the reception FIFO 12 are received. Te, and a DMA (Direct Memory Access) circuit 15 for outputting a data transmission and reception request signal 102 to the high-level equipment 2.
[0023]
The host device 2 collates the number of received bytes that can be received from the reception FIFO 12 within one access cycle with the received-side byte width change request signal 104, and outputs a received byte number indicating signal 201 to the received byte number collating circuit 21. The data transmission / reception request signal 102 and the reception byte count instruction signal 201 are input, the reception byte enable signal 207 and the read signal 206 are output to the reception FIFO 12, and the data reception unit 22 that holds the received reception data 103 and the transmission The transmission byte number collating circuit 23 that collates the number of transmission bytes that can be transmitted by the FIFO 11 within one access cycle with the transmission-side byte width change request signal 101 and outputs the transmission byte number instruction signal 202, the data transmission / reception request signal 102, and the transmission The byte count instruction signal 202 is input and the transmission byte 11 is transmitted to the transmission FIFO 11. Buru signal 205, and a data transmission unit 24 outputs a write signal 204, and outputs the transmission data 203 held.
[0024]
FIG. 2 is a time chart showing data transmission with respect to the transmission FIFO of FIG.
[0025]
FIG. 3 is a diagram for explaining the main points of the transmission processing flow of FIG.
[0026]
In FIG. 3, components corresponding to those shown in FIG. 1 are denoted by the same reference numerals or symbols.
[0027]
FIG. 4 is a time chart showing data reception for the reception FIFO of FIG.
[0028]
FIG. 5 is a diagram for explaining the main points of the reception processing flow of FIG.
[0029]
In FIG. 5, the same reference numerals or symbols are assigned to the components corresponding to those shown in FIG.
[0030]
Next, the operation of the present embodiment will be described in more detail with reference to FIG. 1, FIG. 2, FIG. 3, FIG.
[0031]
When the DMA circuit 15 receives the transmission request signal 110 from the transmission FIFO 11, it makes a data transfer request to the data transmission unit 24 of the higher-level device 2 using the data transmission / reception request signal 102. In accordance with the request of the data transmission / reception request signal 102, the data transmission unit 24 starts transferring the transmission data 203. The data transmission unit 24 outputs transmission data 203, a transmission byte enable signal 205, a write signal 204, and a clock signal CLK (not shown) to the transmission FIFO 11, and writes the transmission data 203 in the transmission FIFO 11.
[0032]
This write operation will be described in more detail with reference to FIG. Writing is performed when the level of the write signal 204 is Low. The transmission byte enable signal 205 is composed of, for example, 3 bits, and when the transmission data 203 is 4-byte width data, the transmission byte enable signal 205 is output as “100” (4) in a binary display indicating a 4-byte width. The
[0033]
When the transmission FIFO empty byte number detection circuit 13 outputs “011” (3) indicating the 3-byte width data to the transmission byte number verification circuit 23 as the transmission-side byte width change request signal 101, the data transmission unit 24 outputs 3 Transmission data 203 of byte width data, and a transmission byte enable signal 205 of “011” (3) in binary display indicating a 3-byte width are output to the transmission FIFO 11 together with the write signal 204 whose level is Low.
[0034]
When the empty area is smaller than the data width of the interface with the data transmission unit 24, the transmission FIFO 11 notifies the transmission FIFO empty byte number detection circuit 13 by the remaining byte number display signal 106, thereby the transmission FIFO empty byte number detection circuit. 13 notifies the transmission byte count verification circuit 23 by the transmission side byte width change request signal 101 that the data transmission unit 24 can be accessed only with the byte width corresponding to the empty area.
[0035]
The transmission byte count verification circuit 23 receives the transmission-side byte width change request signal 101 and verifies whether the data transmission unit 24 will transmit data to the transmission FIFO 11 from the byte width below. If it is larger than the byte width, the data transmission unit 24 generates a transmission byte count instruction signal 202 for deferring transmission of the transmission data 203.
[0036]
The main points of the transmission processing flow between the host device 2 and the data transfer device 1 will be described with reference to FIG.
[0037]
As shown in FIG. 3, when the DMA circuit 15 issues a transfer request by the DMA function to the data transmission unit 24, the data transmission unit 24 transmits to the transmission FIFO 11 transmission data 203 corresponding to the byte width of the interface with the FIFO. Send.
[0038]
The transmission FIFO empty byte number detection circuit 13 notifies the transmission byte number verification circuit 23 when the number of empty bytes in the transmission FIFO 11 becomes less than the number of bytes of the interface. The transmission byte number verification circuit 23 notifies the data transmission unit 24 by the transmission byte number instruction signal 202, and the data transmission unit 24 transfers the data to the transmission FIFO 11 with a data width equal to or less than the number of empty bytes of the FIFO.
[0039]
The operation after the transmission process between the host device 2 and the data transfer device 1 will be described with reference to FIG.
[0040]
The transmission FIFO 11 transmits the written transmission data 203 to the lower-level device 3 via the selector 10 with a 1-byte width. The data transmission unit 24 transfers the transmission data 203 to the transmission FIFO 11 as long as transfer is requested from the DMA circuit 15.
[0041]
Here, the selector 10 is a selection circuit, and has a function of limiting the read transmission data 108 to 1 byte when the I / O interface of the lower-level device 3 has only 1 byte for a FIFO that can be written in units of a plurality of bytes. Have.
[0042]
Next, the reception processing operations of the host device 2 and the data transfer device 1 will be described.
[0043]
Similarly, when the DMA circuit 15 receives the reception request signal 109 from the reception FIFO 12 on the reception side, it makes a data reception request to the data reception unit 22 of the higher-level device 2 using the data transmission / reception request signal 102. In response to this data transmission / reception request signal 102, the data reception unit 22 outputs a read signal 206, a reception byte enable signal 207, and a clock signal CLK (not shown) to the reception FIFO 12, and received data from the lower level device 3. 107 is read out from the reception FIFO 12 storing the received data 103 and transferred to the data receiving unit 22.
[0044]
This read operation will be described in detail with reference to FIG. Reading is performed when the level of the reading signal 206 is low. The reception byte enable signal 207 is composed of, for example, 3 bits, and when the reception data 103 is 4-byte width data, the reception byte enable signal 207 outputs “100” (4) in a binary display indicating a 4-byte width. .
[0045]
When the received FIFO valid byte count detection circuit 14 outputs “011” (3) indicating 3-byte width data to the received byte count collating circuit 21 as the receiving-side byte width change request signal 104, the data receiving section 22 outputs 3 The received byte enable signal 207 of “011” (3) is output to the reception FIFO 12 together with the read signal 206 whose level is Low in the binary display indicating the received data 103 of the byte width data and the 3-byte width.
[0046]
The data receiving unit 22 receives the received data 103 as long as it is requested by the data transmission / reception request signal 102 from the DMA circuit 15.
[0047]
When the received data 103 is smaller than the data width of the interface with the data receiving unit 22, the reception FIFO 12 notifies the reception FIFO valid byte count detection circuit 14 by the remaining byte count display signal 105, thereby detecting the received FIFO valid byte count. The circuit 14 notifies the data receiving unit 22 that the data receiving unit 22 can be accessed only with the byte width corresponding to the valid byte area by the receiving side byte width change request signal 104.
[0048]
The received byte count verification circuit 21 receives the received data 103 from the receive FIFO 12 if the number of bytes indicated by the receiving-side byte width change request signal 104 is equal to or less than the number of bytes that the data receiving unit 22 is to receive next. If it is larger than the number of bytes indicated by the receiving side byte width change request signal 104, the data receiving unit 22 does not receive the received data 103 from the receiving FIFO 12, and the receiving side byte width change request signal 104 is Wait until the data receiving unit 22 is equal to or less than the number of bytes to be received.
[0049]
The main points of the reception processing flow between the host device 2 and the data transfer device 1 will be described with reference to FIG.
[0050]
As shown in FIG. 5, when the DMA circuit 15 issues a transfer request by the DMA function to the data receiving unit 22, the data receiving unit 22 receives the received data 103 corresponding to the byte width of the interface with the FIFO from the receiving FIFO 12. To do.
[0051]
The reception FIFO valid byte number detection circuit 14 notifies the reception byte number verification circuit 21 when the number of empty bytes of the reception FIFO 12 becomes less than the number of bytes of the interface. The received byte number verification circuit 21 notifies the data receiving unit 22 by the received byte number indicating signal 201, and the data receiving unit 22 is transferred from the receiving FIFO 12 with a data width equal to or less than the number of empty bytes of the FIFO.
[0052]
For example, an I / O (Input / Output) device having an input / output interface is used for the lower level device 3 shown in FIG.
[0053]
The data transfer system described above can be used by being incorporated in a computer system, a communication system, or the like.
[0054]
Furthermore, as a data transfer system, the data transfer apparatus 1 can be used alone.
[0055]
【The invention's effect】
As described above, in the data transfer system of the present invention, when there is a vacant area in the transmission FIFO and preparation for transfer from the upper apparatus is made, conventionally, if there is no vacant area corresponding to the byte width of the FIFO, the next data is transferred. Although transmission could not be performed, even if the buffer in the FIFO has only a free area less than the input byte width, and the upper apparatus tries to transfer data less than the FIFO byte width in a smaller amount than the free area, transmission is stopped. Therefore, it is possible to increase the transfer efficiency.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of a data transfer system of the present invention.
FIG. 2 is a time chart showing data transmission for the transmission FIFO of FIG. 1;
FIG. 3 is a diagram for explaining the main points of the transmission processing flow of FIG. 1;
4 is a time chart showing data reception with respect to the reception FIFO of FIG. 1; FIG.
FIG. 5 is a diagram for explaining the main points of the reception processing flow of FIG. 1;
[Explanation of symbols]
1 Data Transfer Device 2 Upper Device 3 Lower Device 10 Selector 11 Transmission FIFO
12 Receive FIFO
13 Transmission FIFO free byte count detection circuit 14 Reception FIFO valid byte count detection circuit 15 DMA circuit 21 Receive byte count verification circuit 22 Data reception unit 23 Transmission byte count verification circuit 24 Data transmission unit 101 Transmission side byte width change request signal 102 Data transmission / reception Request signal 103 Received data 104 Receiving byte width change request signal 105 Remaining byte count display signal 106 Remaining byte count display signal 107 Received data 108 Transmission data 109 Reception request signal 110 Transmission request signal 201 Received byte count indication signal 202 Transmission byte count indication Signal 203 Transmission data 204 Write signal 205 Transmission byte enable signal 206 Read signal 207 Reception byte enable signal

Claims

A host device that transmits and receives data;
A data transfer device connected to the host device and performing data transfer by a FIFO (First-In First-Out) having a data transfer direct memory access (DMA) function;
A subordinate device connected to the data transfer device and transmitting / receiving data;
Have
The data transfer device is
The input side of the FIFO is connected to the higher-level device, the output side of the FIFO is connected to the lower-level device, the byte width of the data on the input side is smaller than the byte width of the data on the output side, and the empty space in the FIFO Byte width changing means for detecting that the area is less than the byte width of the input data of the FIFO and making a byte width change request on the host device side;
The host device is
A byte width verification unit that receives the byte width change request and verifies whether the byte width of the data to be transmitted to or received from the data transfer device is the same;
Transmission / reception permission means for permitting transmission / reception with the requested byte width to / from the FIFO of the data transfer apparatus when the collation result by the byte width collation means is the same;
A data transfer system comprising:

A host device that transmits and receives data;
A data transfer device connected to the host device and performing data transfer by a transmission FIFO and a reception FIFO having a direct memory access function;
A subordinate device connected to the data transfer device and transmitting / receiving data;
Have
The data transfer device is
The input side of the transmission FIFO and the output side of the reception FIFO are connected to the host device, the output side of the transmission FIFO and the input side of the reception FIFO are connected to a lower device, and the byte width of the data on the input side is the output And detecting that the empty area in the transmission FIFO and the reception FIFO is less than the byte width of the data on the input side of the transmission FIFO and the reception FIFO. A transmission byte width changing means for making a request for changing the transmission byte width and a receiving byte width changing means for making a request for changing the received byte width of the host device side
The host device is
A transmission byte width verification unit that receives the transmission byte width change request and verifies whether or not it is the same as the byte width to be transmitted to the data transfer device;
A received byte width verification unit that receives the request to change the received byte width and verifies whether or not it is the same as the byte width to be received from the data transfer device;
Transmission permission means for permitting transmission to the transmission FIFO with a requested byte width when the collation result by the transmission byte width collation means is the same;
Reception permission means for permitting the reception FIFO to receive the requested byte width when the collation result by the reception byte width collation means is the same;
A data transfer system comprising:

A host device that transmits and receives data;
A data transfer device connected to the host device and performing data transfer by a data transfer direct memory access function;
A subordinate device connected to the data transfer device and transmitting / receiving data;
Have
The data transfer device
A transmission FIFO that receives the first transmission data from the upper apparatus and transmits the second transmission data to the lower apparatus via the selector;
A reception FIFO for transmitting the first reception data received from the lower apparatus to the upper apparatus as second reception data;
A transmission FIFO empty byte number detection circuit that detects the number of unused bytes in the transmission FIFO by a first remaining byte number display signal and outputs a transmission-side byte width change request signal to the host device;
A receive FIFO valid byte count detection circuit that detects the number of unused bytes in the receive FIFO by a second remaining byte count display signal and outputs a receive-side byte width change request signal to the host device;
A DMA circuit that receives a transmission request signal from the transmission FIFO and a reception request signal from the reception FIFO and outputs a data transmission / reception request signal to the host device;
A data transfer system comprising:

The host device is
A received byte number verification circuit that verifies the number of received bytes that can be received from the received FIFO within one access cycle and the received byte width change request signal, and outputs a received byte number instruction signal to the data receiving unit;
A data receiving unit that inputs the data transmission / reception request signal and the received byte count instruction signal, outputs a received byte enable signal and a read signal to the receive FIFO, and holds the received second received data;
A transmission byte number verification circuit that compares the number of transmission bytes that the transmission FIFO can transmit within one access cycle with the transmission-side byte width change request signal and outputs a transmission byte number instruction signal to the data transmission unit;
A data transmission unit that inputs the data transmission / reception request signal and the transmission byte count instruction signal, outputs a transmission byte enable signal and a write signal to the transmission FIFO, and outputs the held first transmission data;
4. The data transfer system according to claim 3, further comprising:

The transmission byte count verification circuit
The transmission side byte width change request signal is received, and it is detected by the transmission byte number instruction signal whether or not the data to be transmitted next to the transmission FIFO by the data transmission unit is the byte width or less. 5. The data transfer system according to claim 4, wherein transmission of one transmission data is permitted and transmission of the first transmission data is suspended if the transmission data is larger than a byte width.

The received byte count verification circuit
If the number of bytes indicated by the receiving side byte width change request signal is equal to or less than the number of bytes that the data receiving unit is to receive next, the second received data is received from the receiving FIFO, If it is larger than the number of bytes indicated by the reception-side byte width change request signal, the data reception unit does not receive the second reception data from the reception FIFO, and the reception-side byte width change request signal is 6. The data transfer system according to claim 4, wherein the data receiving unit waits until the number of bytes to be received is less than or equal to the number of bytes to be received.

The selector is
4. The read second transmission data is limited to 1 byte when the input / output interface of the lower-level device has only 1 byte for the transmission FIFO writable in units of a plurality of bytes. The data transfer system according to 4, 5, or 6.

A data transfer system using the data transfer system according to claim 1 for a computer system.

A data transfer system for transferring data with the outside by a data transfer direct memory access function,
A transmission FIFO that receives first transmission data from the outside and transmits the second transmission data to a lower-level device via a selector;
A reception FIFO for transmitting the first reception data received from the lower apparatus to the outside as second reception data;
A transmission FIFO empty byte number detection circuit for detecting the number of unused bytes in the transmission FIFO by a first remaining byte number display signal and outputting a transmission side byte width change request signal to the outside;
A receive FIFO valid byte count detection circuit that detects the number of unused bytes in the receive FIFO by a second remaining byte count display signal and outputs a receive side byte width change request signal to the outside;
A DMA circuit that receives a transmission request signal from the transmission FIFO and a reception request signal from the reception FIFO and outputs a data transmission / reception request signal to the outside;
A data transfer system comprising:

8. The data transfer system according to claim 1, wherein the lower device is an I / O (Input / Output) device.