JP4149966B2 - 半導体基板と半導体基板の製造方法 - Google Patents

Description

本発明は、半導体基板およびその製造方法に関する。特に同一基板上に異なる半導体層構造を形成してなる、いわゆる部分ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板およびその製造方法に関する。

バルクシリコン（Ｓｉ）とシリコンオンインシュレーター（ＳＯＩ）を同一基板上に形成するいわゆる部分ＳＯＩ基板は、同一チップ上にロジックＬＳＩとメモリーを混載できるシステムオンチップ（ＳｏＣ）への適用に注目されている。

図１５は、従来の部分ＳＯＩ基板の一例を示す断面模式図である。Ｓｉ支持基板１の一領域に例えばシリコン酸化物からなる埋め込み絶縁層２と、例えばＳｉ半導体層３からなるＳＯＩ領域とが形成されている。つまりバルクＳｉ領域とＳＯＩ領域が同一基板に形成されている。

従来の部分ＳＯＩ基板の作成は、例えば非特許文献１で提案しているように、ＳＩＭＯＸ法（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）と呼ばれるＳｉ支持基板に酸素イオン注入後、酸化することによって基板内部に埋め込み絶縁層を形成する手法によって選択的に埋め込み絶縁層を形成していた。

ところで、格子緩和したＳｉＧｅ層上にエピタキシャルに形成されたＳｉ層の格子は、ＳｉＧｅ層との格子不整合によって２軸性の引っ張りひずみを受ける。このひずみＳｉ層中のキャリアはバンド変調によって移動度が向上する。よってＭＩＳＦＥＴトランジスタに適用すると電流駆動力が向上することから、ひずみＳｉ層は高速ＣＭＯＳデバイスへの応用に注目されている。さらにＳＯＩ構造にしたひずみＳＯＩは、ＳＯＩによる効果も有するため低消費電力・高速ＬＳＩ化が期待されている。

したがって前述した部分ＳＯＩ基板のＳＯＩ層としてひずみＳｉ層を適用した部分ひずみＳＯＩ基板が求められる。

従来提案されたひずみＳＯＩ基板の作成は、例えば非特許文献２に示されるように、まずＳｉ支持基板上にＳｉＧｅ層をエピタキシャル成長した基板にＳＩＭＯＸ法によって埋め込み絶縁層を形成する。ＳＩＭＯＸ法により形成された埋め込み絶縁層上のＳｉＧｅ層の格子は緩和されている。次にＳｉＧｅ層上にひずみＳｉ層を形成することによってひずみＳＯＩ基板を得るというものである。

また他に、非特許文献３に示されるように、まず市販のＳＯＩ基板のＳｉ上にＳｉＧｅをエピタキシャル成長した後、ＳｉＧｅ層の融点に達しない程度の高温で乾燥酸化することによって格子緩和したＳｉＧｅ層が埋め込み絶縁層上に形成された構造を得る。さらにこのＳｉＧｅ層上にひずみＳｉ層を形成することによってひずみＳＯＩ基板を得る方法がある。

しかしながら、部分ひずみＳＯＩ基板を製造するにあたり、このような従来のひずみＳＯＩ基板の作成方法を適用しただけでは以下のような不具合が生じることがわかった。

図１６は従来手法を適用して形成した部分ひずみＳＯＩ基板の一例を示す断面模式図である。Ｓｉからなる支持基板１上のひずみＳＯＩとする領域（ひずみＳＯＩ領域）にＳｉＧｅ層４をエピタキシャル成長し、さらにＳｉＧｅ層４下に酸素イオンを注入した後、酸化してシリコン酸化膜からなる埋め込み絶縁層２を形成する。そしてＳｉＧｅ層４表面にＳｉをエピタキシャル成長して半導体層５を形成する。このときＳｉＧｅ層上の半導体層５は格子ひずみを有するひずみＳｉ層５Ａとなり、その他の領域（バルクＳｉ領域）の半導体層５は格子ひずみのないＳｉ層５Ｂとなる。

このようにして得られた基板においては以下のような問題点がある。
すなわちこの用いて半導体デバイスを得た場合、例えばアナログデジタル混載ＳｏＣの場合のＣＭＯＳロジックの動作など半導体デバイス動作時に生じる過渡的電流変化とその基板伝播によって起こる基板クロストークノイズが、バルクＳｉ領域と部分ひずみＳＯＩ領域間で生じる恐れがある。

また基板製造工程においては、埋め込み絶縁層２を形成するための酸化に１３００℃もしくはＳｉＧｅの融点以下の高温での熱処理を行うため、埋め込み絶縁層２が形成されるまでにＧｅが支持基板へ拡散し埋め込み絶縁層２の下にＳｉＧｅ層６が形成される。このＳｉＧｅ層６の形成はＧｅ拡散により生成するため隣接するバルクＳｉ領域に及び、バルクＳｉ領域と部分ひずみＳＯＩ領域との間にマージンを取る必要が生じるため、高集積化の妨げとなる。同様のＧｅの拡散はデバイス製造時の熱処理工程においても生じ得る。

また、ひずみＳＯＩ領域（５Ａ）とＳｉ領域（５Ｂ）の表面に段差が大きくなり、それに係わる不具合、例えばリソグラフィの焦点ずれによる加工ばらつきや多層配線における配線の段切れなどが発生する。

非特許文献３に記載された手法を適用して部分ひずみＳＯＩ基板を製造した場合にも、
同様の問題が生じる。そして従来、部分ひずみＳＯＩ基板の形成において、かかる不具合を解決した基板製造方法はまだ提案されていない。

R. Hannon,"0.25μm merged bulk DRAM and SOI logic using patterned SOI" VLSI Technology, 2000. Digest of Technical Papers. 2000 Symposium on 13-15 June 2000, Pages: 66 ? 67 N. Sugiyama,"Formation of strained-silicon layer on thin relaxed-SiGe/SiO2/Si structure using SIMOX technology" Thin Solid Films, vol.369, no.1-2, P.199-202 (2000) T. Tezuka,"Fabrication of strained Si on an ultrathin SiGe-on-insulator virtual substrate with a high-Ge fraction" Appl. Phys. Lett., vol.79, no.12, P.P.1798-800 (2001)

以上述べたように、従来方法にて得られる部分ひずみＳＯＩ基板においては基板クロストークノイズを低減することが求められる。また、さらにこれに加えて埋め込み絶縁層下のＧｅ拡散の抑制、表面平坦性を改善することができる製造方法が求められている。

本発明は、部分ひずみＳＯＩ基板においてバルクＳｉ領域と部分ひずみＳＯＩ領域間で起こる可能性のある基板クロストークノイズを低減することが可能な新規で良好な特性を有する部分ひずみＳＯＩ基板を提供することを目的とする。

また、本発明は部分ひずみＳＯＩ基板においてバルクＳｉ領域と部分ひずみＳＯＩ領域間で起こる可能性のある基板クロストークノイズを低減することが可能とすると共に、絶縁層下の拡散物の発生を抑制し、バルクＳｉ領域と部分ひずみＳＯＩ領域との間にマージンを取る必要なく高集積化が可能であり、また、ひずみＳＯＩ領域とＳｉ領域の表面の段差を小さくし、加工ばらつきや配線の段切れなどの発生が抑制された部分ひずみＳＯＩ基板を製造可能な半導体基板の製造方法を提供することを目的とする。

本発明は、
第４の半導体層と、
第１の絶縁膜、前記第１の絶縁膜上の第１の半導体層、及び前記第１の半導体層表面にある格子定数が前記第１の半導体層の格子定数よりも小さく格子ひずみが導入された第２の半導体層を備え、前記第４の半導体層上にある第１の領域と、
前記第１の半導体層とは異なる組成の第３の半導体層を備え、前記第４の半導体層上にある第２の領域と、
前記第１の領域の第１の半導体層の側壁に接するようにこの第１の半導体層と前記第２の領域の第３の半導体層とを分離する第２の絶縁膜と、
前記第２の絶縁膜で囲まれる領域の下方にのみ位置し、前記第１の絶縁膜と前記第４の半導体層に挟まれ、前記第４の半導体層とは異なる組成を有する第５の半導体層とを具備するとことを特徴とする半導体基板である。

前記第１の絶縁膜はシリコン酸化物膜であり、前記第１の半導体層はＳｉＧｅ若しくはＧｅ層であり、
前記第２の半導体層は格子ひずみが導入されたＳｉ層であり、前記第３の半導体層，及び第４の半導体層はＳｉ層であり、前記第５の半導体層はＳｉＧｅ層であることが望ましい。

本発明の第３の製造方法は、
第４の半導体層の所定の領域にトレンチを形成する工程と、
前記トレンチ内側面に絶縁膜を形成する工程と、
前記絶縁膜とトレンチ底面に囲まれた領域内に第１の半導体層を形成する工程と、
前記第１の半導体層内に埋め込み絶縁膜を形成する工程と、
前記第１の半導体層表面に格子定数が前記第１の半導体層の格子定数よりも小さい第２の半導体を形成して格子ひずみが導入された第２の半導体層を形成する工程と、を備えることを特徴とする半導体基板の製造方法である。

前記本発明の第３の製造方法において、前記第１の絶縁膜はシリコン酸化物膜であり、前記第１の半導体層はＳｉＧｅ若しくはＧｅ層であり、前記第２の半導体層は格子ひずみが導入されたＳｉ層であり、前記第４の半導体層はＳｉ層であることが望ましい。

前記本発明の第３の製造方法において、前記トレンチ内側面に絶縁膜を形成する工程の後、前記第１の半導体層を形成する工程の前に、
前記絶縁膜とトレンチ底面に囲まれた領域内にＳｉ層を形成する工程を備えることが望ましい。

本発明の半導体基板を用いた場合、素子領域がそれぞれ絶縁層で囲われる形態になるので、部分ＳＯＩ領域とバルクＳｉ領域間の基板クロストークノイズを低減でき、形成される半導体デバイスの信頼性が向上する。

また、本発明の半導体基板の製造方法によれば、得られる半導体基板は、素子領域が絶縁層で囲われる形態になるので、部分ＳＯＩ領域とバルクＳｉ領域間のクロストークノイズを低減できる。また、基板製造時や半導体デバイス製造時の熱処理時等に発生する絶縁層下の拡散物を抑制し、バルクＳｉ領域と部分ひずみＳＯＩ領域との間にマージンを取る必要なく高集積化が可能であり、デバイス特性の面内ばらつきを抑制できるため、ＬＳＩ歩留まりも向上に寄与する。また、ひずみＳＯＩ領域とＳｉ領域の表面の段差を小さくできるので、形成される半導体デバイスの加工ばらつきや配線の段切れなどの発生が抑制される部分ひずみＳＯＩ基板を製造可能である。

このように、本発明は、産業界への高い寄与が期待される。

以下に本発明の実施形態について図面を参照して説明する。

［第１の実施形態］

図１は、第１の実施形態にかかわる部分ひずみＳＯＩ基板の断面概略図である。
この部分ひずみＳＯＩ基板は、例えばＳｉからなる支持基板（第４の半導体層）１の所定の領域（部分ひずみＳＯＩ領域、以下「第１の領域」とする。）に、例えばシリコン酸化物である第１の絶縁層２と、この第１の絶縁層２上の第１の半導体層４、例えばＳｉＧｅもしくはＧｅ層と、この第１の半導体層４上に形成された、格子定数が前記第１の半導体層の格子定数よりも小さく引っ張り格子ひずみが導入された第２の半導体層５、例えばひずみＳｉ層と、支持基板（第４の半導体層）１上の前記第１の領域以外の領域にある領域（バルクＳｉ領域、以下「第２の領域」とする）に、支持基板１に直接接して形成された第３の半導体層１２、例えばひずみの導入されていないＳｉ層、を備えている点は従来の部分ひずみＳＯＩ基板と同様である。なお第１の半導体層４は格子緩和している。また、ＳｉＧｅ若しくはＧｅ層のＧｅ濃度はＳｉ層に格子ひずみを導入するため、０．５ａｔｏｍｉｃ％以上１００ａｔｏｍｉｃ％以下の範囲であることが望ましい。また第１の絶縁層２はシリコン酸化物に限らず、例えばシリコン窒化物など他の絶縁材料でも構わない。

さらにこの部分ひずみＳＯＩ基板は、第１の半導体層４の側壁に、つまり側面に隣接しこの側面を囲む第２の絶縁層（拡散抑制層）７を備えており、第３の半導体層１２はこの第２の絶縁層７を介して第１の半導体層４と隣接している。第２の絶縁層７は例えばシリコン酸化物層などの絶縁層であり、前記第１の半導体層４と、前記第３の半導体層１２とを分離しており、基板若しくは半導体デバイス製造過程において発生する第１の半導体層４からの拡散物、例えばＧｅ、の横方向への拡散を抑制する。

なお、図１では第２の半導体層５の側面は、第２の絶縁層７の側面に隣接しておらず第２の絶縁層７に囲まれた構造になっていないが、第２の絶縁層７がさらに上部に伸長し第１の半導体層４上の半導体層５の外周面に接し、これを囲み、第２の半導体層５と第３の半導体層１２とを分離する構造であっても良い。

この部分ひずみＳＯＩ基板の製造方法の一実施形態を示す。図２〜図５に主要工程の概略図を示す。

まず、例えばＳｉ基板などの支持基板（第４の半導体層）１上に例えば厚さ１ｎｍ以上５μｍ以下のシリコン酸化物等からなる第１の絶縁層２と、前記絶縁層２上に形成された第１の半導体層４である、例えば厚さ１ｎｍ以上５μｍ以下、Ｇｅ組成０．５ａｔｏｍｉｃ％以上１００ａｔｏｍｉｃ％以下のＳｉＧｅ若しくはＧｅ層と、前記第１の半導体層４上に形成された第２の半導体層５、例えば厚さ１ｎｍ以上１μｍ以下のＳｉ層を備えるいわゆるひずみＳＯＩ基板を従来技術によって用意する。

第１の半導体層４は格子緩和しており、第２の半導体層５はひずみＳｉとなっている。また、第１の絶縁層２はシリコン酸化物に限らず、例えばシリコン窒化物など他の絶縁材料から構成される層でも構わない。

次にこのひずみＳＯＩ基板の部分ひずみＳＯＩ領域となる領域（第１の領域）以外の領域（第２の領域）の第２の半導体層５、第１の半導体層４、そして第１の絶縁層２を図２に示すように支持基板１が露出するまでエッチングする。エッチングは例えばシリコン酸化物やシリコン窒化物などのマスク層８を用いて選択的エッチングなどの方法で行うことができる。マスク層８はシリコン酸化物層もしくはシリコン窒化物層を前記ひずみＳＯＩ基板の第２の半導体層５上に堆積後、フォトリソグラフィーと異方性エッチング（ＲＩＥ）でパターンニングすることによって第２の半導体層５上に形成することができる。

次に図３（ａ）もしくは（ｂ）に示すように、第１の半導体層４の周囲に第２の絶縁層（拡散抑制層）７を形成する。第２の絶縁層７としては例えばシリコン酸化物などの絶縁層を用いる。第２の絶縁層７の、第１の半導体層４の壁面からの厚さは例えば幅１ｎｍ以上１０μｍ以下の範囲内にあるものが望ましい。

シリコン酸化膜からなる第２の絶縁層７の形成には、まず図３（ａ）に示すようにこの基板に例えば６００℃以上１１００℃以下の温度条件でＷｅｔ酸化をする方法がある。Ｗｅｔ酸化でＳｉＧｅ若しくはＧｅ層を酸化する場合、ＳｉＧｅ若しくはＧｅはＳｉに比べ高い酸化レートを有するため、第１の半導体層４の側面周囲と、露出した支持基板１上にシリコン酸化物が形成される。第１の半導体層４の側面周囲にはＳｉからなる支持基板１表面に形成されるシリコン酸化物層より厚いシリコン酸化物層７が形成される。なお、この時のシリコン酸化物層７にはＧｅが含まれる。そして、支持基板１上に形成されたシリコン酸化物の膜厚だけシリコン酸化物層をエッチングすると第１の半導体層４の側面周囲のシリコン酸化物層７のみが残り、第２の絶縁層７すなわち拡散抑制層として用いることが可能である。

あるいは、図３（ｂ）に示すようにこの基板に例えば６００℃以上１３００℃以下の温度条件で乾燥酸化をする方法がある。乾燥酸化の場合、Ｗｅｔ酸化と異なり第１の半導体層４すなわちＳｉＧｅ若しくはＧｅ表面とＳｉからなる支持基板１表面とで形成されるシリコン酸化膜の膜厚はほぼ同じである。そのため、異方性エッチングにより支持基板１上に形成されたシリコン酸化物のみエッチングすることによって第１の半導体層４周囲のシリコン酸化物層を残し、これが第２の絶縁層７となる。

図４は支持基板１上の第１、第２絶縁層７以外の絶縁層を剥離した断面図を示す。

次に図５に示すように、支持基板１上に直接シリコンからなる第３の半導体層１２を例えば１０μｍ以下の厚さでエピタキシャルに成長する。なお、第３の半導体層１２とひずみ第２の半導体層５との表面高さがほぼ同じとなるように成長させることが望ましい。なお、第１の絶縁層２、第１の半導体層４、及び第２の半導体層５の厚さが薄く、支持基板１表面との段差が小さくなり支障がない場合は第３の半導体層１２の形成を行わない場合もありえる。

最終的にマスク層８を剥離することで、図１に示すような部分ひずみＳＯＩ基板を作成する。

なお、本実施例では出発基板にひずみＳｉ層５を有するひずみＳＯＩ基板を用いる例に述べたが、ひずみＳｉ層５のないＳｉＧｅ ｏｎ Ｉｎｓｕｌａｔｏｒ基板でもほぼ同様の手順で作成可能である。この場合、第１の半導体層４と第３の半導体層１２とをほぼ同じ平面となるよう形成して、マスク層８を剥離後、表面にＳｉをエピタキシャル成長することによってひずみＳＯＩを形成することで部分ひずみＳＯＩ基板を実現する。

本実施形態によって得られた部分ひずみＳＯＩ基板は、第２の絶縁層７を備えていることにより、基板製造時に第３の半導体層１２や第４の半導体層１へＧｅが拡散することはなく、また半導体デバイス形成時の熱工程などにより第３の半導体層１２や第４の半導体層１へＧｅが拡散することもないため高集積化に極めて適している。

さらに、第２の半導体層５と第３の半導体層１２若しくは第４の半導体層１の表面高さをほぼ同じ高さにすることが可能であることから表面段差に係わる不具合を小さくすることが可能である。

［第２の実施形態］

図６は、第１の実施形態に係わる部分ひずみＳＯＩ基板の断面概略図である。
この部分ひずみＳＯＩ基板は、例えばＳｉの支持基板（第４の半導体層）１上の所定の領域（部分ひずみＳＯＩ領域、以下「第１の領域」とする。）に、例えばシリコン酸化物の第１の絶縁層２と、この第１の絶縁層２上の第１の半導体層４、例えばＳｉＧｅ若しくはＧｅ層と、この第１の半導体層４上に形成され格子定数が前記第１の半導体層の格子定数よりも小さく引っ張り格子ひずみが導入された第２の半導体層５、例えばひずみＳｉ層と、支持基板（第４の半導体層）１上の前記第１の領域以外の領域にある領域（バルクＳｉ領域、以下「第２の領域」とする）上にある第３の半導体層１２、例えばひずみが導入されていないＳｉ層、を備えている点は従来の部分ひずみＳＯＩ基板と同様である。なお、第１の半導体層４は格子緩和している。また、ＳｉＧｅ若しくはＧｅ層のＧｅ濃度は０．５ａｔｏｍｉｃ％以上１００ａｔｏｍｉｃ％以下の範囲であることが望ましい。また第１の絶縁層２はシリコン酸化物に限らず、例えばシリコン窒化物など他の絶縁材料の層でも構わない。

さらにこの部分ひずみＳＯＩ基板は、第１の絶縁層２と第１の半導体層４の側壁、つまり側面に隣接し、この側面を囲む第２の絶縁層（拡散抑制層）７を備えている。第２の絶縁層７は前記第１の半導体層と、前記第３の半導体層１２とを分離しており、第３の半導体層１２は第２の絶縁層７を介して第１の半導体層４および第１の絶縁層２と隣接している。第２の絶縁層７は例えばシリコン酸化物などの絶縁層であり、基板若しくは半導体デバイス製造過程において発生する第１の半導体層４からの拡散物、例えばＧｅ、の横方向への拡散を抑制する。

なお、図６では第２の半導体層５の側面は第２の絶縁層７の側面に隣接しておらず第２の絶縁層７に囲まれた構造になっていないが、第２の絶縁層７がさらに上部に伸長し第１の半導体層４上の第２の半導体層５の外周面に接し、これを囲み、第２の半導体層５と第３の半導体層１２を分離している構造であっても良い。

前記部分ひずみＳＯＩ基板の製造方法の一実施形態を示す。図７〜図１０に主要工程の概略図を示す。

まず図７に示すように、例えばＳｉの支持基板１のひずみＳＯＩを形成する第１の領域（部分ひずみＳＯＩ領域）にトレンチを形成する。トレンチの深さは例えば５ｎｍ以上２０μｍ以下であることが望ましい。トレンチの形成には、例えばシリコン酸化物やシリコン窒化物などのマスク層８を用いて部分ひずみＳＯＩ領域を選択的にエッチングすることによって形成することが可能である。マスク層８はシリコン酸化物層もしくはシリコン窒化物層を支持基板１上に堆積後、フォトリソグラフィーと異方性エッチング（ＲＩＥ）でパターンニングして形成することができる。トレンチ以外の領域は、第２の領域（バルクシリコン領域）となり、この領域の支持基板１（第４の半導体層）上には第３の半導体層１２が残存する。なお本実施形態では第４の半導体層１と第３の半導体層１２とは特に境界は形成されない。

次に図８に示すように、トレンチの壁面に第２の絶縁層７（拡散抑制層）を形成する。第２の絶縁層７はトレンチ壁面からの厚さが例えば１ｎｍ以上１０μｍ以下の範囲内にあるものが望ましい。トレンチ壁面に第２の絶縁層７を形成するには、例えばＣｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）などの方法によってトレンチ表面に拡散抑制層、例えばシリコン酸化膜などの絶縁層を０．１μｍ以上２０μｍ以下の厚さとなるよう堆積した後、異方性エッチングする方法など、一般に側壁を形成する要領で行うことができる。あるいは、トレンチ壁面を０．１μｍ以上１０μｍ以下の厚さのシリコン酸化膜が形成されるよう酸化した後、異方性エッチングすることによって行うこともできる。

次に図９に示すように、トレンチ底面にシリコンからなる半導体層９を０μｍ以上１０μｍ以下の厚さでエピタキシャルに成長する。この半導体層９はその上部に形成される第１の半導体層４から拡散物の抑制効果を高めるために形成するものである。トレンチ側面の第２の絶縁層７が十分厚い場合は、半導体層９は薄くとも、あるいは形成せずともかまわない。

さらに半導体層９もしくはトレンチ底面上に第１の半導体層４、例えばＧｅ組成０．１ａｔｍｉｃ％以上５０ａｔｍｉｃ％以下のＳｉＧｅ層を例えば１ｎｍ以上１０μｍ以下の厚さとなるようエピタキシャル成長する。

また、第１の半導体層４上にシリコンからなる半導体層１０を例えば０μｍ以上１μｍ以下の厚さでエピタキシャル成長してもよい。この半導体層１０は後の工程におけるＧｅの外方拡散の抑制や表面平坦性を確保するために設けられる。

次に図１０に示すように、ひずみＳＯＩ領域の第１の半導体層中に第１の絶縁層２を形成する。このときの第１の絶縁層２の形成はＳＩＭＯＸ法や乾燥酸化により第１の半導体層中に埋め込み絶縁層４を形成する方法が挙げられる。このとき加熱温度は例えば１１５０℃以上１３００℃以下であれば良く、残った第１の半導体層（ＳｉＧｅ層）４の格子緩和も同時になされる。さらに高いＧｅ組成のＳｉＧｅ層を形成するには、埋め込み絶縁層が形成された後、再び高温の乾燥酸化を施す。このときの加熱温度はＧｅの濃度によって異なるが１０００℃程度が望ましい。乾燥酸化の際、ＳｉＧｅ層中のＧｅは酸化されずＳｉＧｅ層４中に拡散、蓄積される一方、シリコンは酸素と反応して第１の半導体層４表面に形成されるシリコン酸化物層１１となり、第１の半導体層４はＧｅ組成の高い薄膜のＳｉＧｅ若しくはＧｅ層となる。

そしてシリコン酸化物層１１及びマスク層８を剥離した後、最表面に第１の半導体層４４より格子定数の小さい第２の半導体層５、例えばＳｉをエピタキシャル成長することで、図６に示すような第１の半導体層４上の第２の半導体層５にひずみＳｉ層、ひずみが導入されていないＳｉである第３の半導体層１２表面には、同じくひずみが導入されてないＳｉ層が形成された部分ひずみＳＯＩ基板が作成できる。なお、マスク層８の剥離は、第２の半導体層５の形成後でも良い。

本実施形態で形成された部分ひずみＳＯＩ基板は、図６に示すとおり、ＳＩＭＯＸ法若しくは乾燥酸化といういずれも高温処理によって第１の絶縁層２を形成するためＧｅの拡散物によるＳｉＧｅ層（第５の半導体層）６が形成される。しかしながら、第２の絶縁層７を形成することと、望ましくはＳｉＧｅ若しくはＧｅ層４下にシリコン層９を設けることによって、隣接するＳｉ領域表面へのＧｅ拡散は抑制されるので、従来の不具合を解消し高集積化を実現できる基板を提供することが可能である。

また、Ｇｅの拡散はＳｉＧｅ層４下部からのみから起こり側面への拡散はなくなるため、Ｇｅが均一に拡散されることからＳｉＧｅ若しくはＧｅ層４のＧｅ組成の均一性を維持することが可能である。

さらに、トレンチの深さと各層の膜厚を調整することによって、Ｓｉ層５とＳｉ層１２の高さとをほぼ同じ高さにすることが可能であることから表面段差に係わる不具合を小さくすることが可能である。

［第３の実施形態］

図１１は、第３の実施形態にかかわる部分ひずみＳＯＩ基板の断面概略図である。
この部分ひずみＳＯＩ基板は、例えばＳｉからなる支持基板（第４の半導体層）１に形成された例えばシリコン酸化膜からなる絶縁層（第１の絶縁層２）と、前記絶縁層（第１の絶縁層２）の所定の領域（部分ひずみＳＯＩ領域、以下「第１の領域」とする）上に形成された第１の半導体層４、例えばＳｉＧｅ若しくはＧｅ層と、この第１の半導体４上に形成され格子定数が前記第１の半導体層の格子定数よりも小さく引っ張り格子ひずみが導入された第２の半導体層５、例えばひずみＳｉ層と、第１の絶縁層２上の前記第１の領域以外の領域にある領域（バルクＳｉ領域、以下「第２の領域」とする）に形成された第３の半導体層１２、例えばひずみの導入されていないＳｉ層を備えている。なお、第１の半導体層４は格子緩和している。また、ＳｉＧｅ若しくはＧｅ層のＧｅ濃度は０．５ａｔｏｍｉｃ％以上１００ａｔｏｍｉｃ％以下の範囲であることが望ましい。また第１の絶縁層２はシリコン酸化物に限らず、例えばシリコン窒化物など他の絶縁材料の層でも構わない。

さらにこの部分ひずみＳＯＩ基板は、第１の半導体層４の側面に隣接し、この側面を囲む第２の絶縁層（拡散抑制層）７を備えている。第２の絶縁層７は例えばシリコン酸化物などの絶縁層であり、前記第１の領域にある第１の半導体層４と第２の領域にある第３の半導体層１２を分離し、半導体デバイス製造過程において発生する第１の半導体層４からの拡散物、例えばＧｅの横方向への拡散を抑制する。

なお、図１１では第２の半導体層５の側面は第２の半導体層７の側面に隣接しておらず拡散抑制層７に囲まれた構造になっていないが、第２の半導体層７がさらに上部に伸長し第１の半導体層４上の半導体層５の側面に接し、これを囲み、第２の半導体層５と第３の半導体層１２を分離する構造であっても良い。

前記ひずみＳＯＩ基板の製造方法の一実施形態を示す。図１２〜図１３に主要工程の概略図を示す。

まず図１２に示すように例えばＳｉよりなる支持基板（第４の半導体層）１上に例えば厚さ１μｍ以上１０μｍ以下のシリコン酸化膜等からなる第１の絶縁層２と、前記絶縁層２上に形成された例えば厚さ１μｍ以上１０μｍ以下のシリコンからなる半導体層１２が積層されたＳＯＩ基板を用意し、この基板の半導体層１２に部分ひずみＳＯＩ領域およびバルクＳｉ領域とを分離する第２の絶縁層（拡散抑制層）７を形成する。第２の絶縁層７は例えばシリコン酸化膜などの絶縁物からなり、その形成はいわゆるＬＯＣＯＳ、ＳＴＩ等の素子分離形成技術を応用して形成することができる。

次に図１３に示すように、半導体層１２表面にマスク層８を堆積しマスク層８の第１の領域を開口する。マスク層８はシリコン酸化膜もしくはシリコン窒化膜を前記ひずみＳＯＩ基板の半導体層１２上に堆積後、フォトリソグラフィーと異方性エッチング（ＲＩＥ）でパターンニングすることによって形成することができる。

次にこの基板表面に対し、第１の半導体層４である、例えば厚さ１μｍ以上１０μｍ以下、Ｇｅ組成０．５ａｔｏｍｉｃ％以上１００ａｔｏｍｉｃ％以下のＳｉＧｅ若しくはＧｅ層を実施形態１と同様をエピタキシャル成長する。

次にこの基板に対して例えば６００℃以上１３００℃以下の温度条件で乾燥酸化を施す。酸化温度はＳｉＧｅの融点より低い範囲内で高温であるのが望ましい。この酸化により、基板最表面に表面シリコン酸化膜が形成されると共にＧｅはマスク層８の開口部にある半導体層１２´へ拡散する。このときＧｅは酸素と反応しないため開口部にある半導体層１２´がＳｉＧｅ若しくはＧｅ層（第１の半導体層４）に変化する。次に表面シリコン酸化膜及びマスク層８をエッチングした後、この第１の半導体層４表面と第３の半導体層１２にＳｉをエピタキシャル成長することによって第１の半導体層４表面にはひずみＳｉである第２の半導体層５、ひずみの導入されていないＳｉである第３の半導体層１２表面にはひずみの導入されていないＳｉ層が形成される。以上のようにして図１１に示す部分ひずみＳＯＩ基板が得られる。

本実施形態によって得られた部分ひずみＳＯＩ基板には、第２の絶縁層７の存在によって、基板製造時、及び半導体デバイス製造工程中においてバルクＳｉ領域の第３の半導体層１２への拡散物が生じにくいため高集積化に極めて適している。さらに、第２の半導体層５と第３の半導体層１２の表面高さをほぼ同じ高さにすることが可能であることから表面段差に係わる不具合を小さくすることが可能である。

さらに、図１４（ａ）、（ｂ）に示す第３の実施形態の応用例のように、部分ＳＯＩ領域を選択的にエッチング、Ｓｉをエピタキシャル成長することによって、ひずみＳＯＩ、無ひずみＳｉからなるＳＯＩ、そしてバルクＳｉからなる多種の膜構造を含んだ部分ひずみＳＯＩ基板を提供することが可能となる。なお、図１４（ａ）と（ｂ）とでは、第２の半の導体層の形成深さを変えている。

第１の実施形態に係わる部分ひずみＳＯＩ基板の断面模式図 第１の実施形態に係わる部分ひずみＳＯＩ基板の主要工程の概略図 第１の実施形態に係わる部分ひずみＳＯＩ基板の主要工程の概略図 第１の実施形態に係わる部分ひずみＳＯＩ基板の主要工程の概略図 第１の実施形態に係わる部分ひずみＳＯＩ基板の主要工程の概略図 第２の実施形態に係わる部分ひずみＳＯＩ基板の断面模式図 第２の実施形態に係わる部分ひずみＳＯＩ基板の主要工程の概略図 第２の実施形態に係わる部分ひずみＳＯＩ基板の主要工程の概略図 第２の実施形態に係わる部分ひずみＳＯＩ基板の主要工程の概略図 第２の実施形態に係わる部分ひずみＳＯＩ基板の主要工程の概略図 第３の実施形態に係わる部分ひずみＳＯＩ基板の断面模式図 第３の実施形態に係わる部分ひずみＳＯＩ基板の主要工程の概略図 第３の実施形態に係わる部分ひずみＳＯＩ基板の主要工程の概略図 第３の実施形態に係わる部分ひずみＳＯＩ基板の断面模式図 従来の部分ＳＯＩ基板の一例を示す断面模式図 従来手法を適用して形成した部分ひずみＳＯＩ基板の一例を示す断面模式図

符号の説明

１ 支持基板（第４の半導体層）
２ 第１の絶縁層
３ 半導体層
４ 第１の半導体層
５ 第２の半導体層
６ ＳｉＧｅ層
７ 第２の絶縁層
８ マスク層
９ 半導体層
１０ 半導体層
１１ シリコン酸化膜
１２ 第３の半導体層

Claims (6)

1. 第４の半導体層と、
   第１の絶縁膜、前記第１の絶縁膜上の第１の半導体層、及び前記第１の半導体層表面にある格子定数が前記第１の半導体層の格子定数よりも小さく格子ひずみが導入された第２の半導体層を備え、前記第４の半導体層上にある第１の領域と、
   前記第１の半導体層とは異なる組成の第３の半導体層を備え、前記第４の半導体層上にある第２の領域と、
   前記第１の領域の第１の半導体層の側壁に接するようにこの第１の半導体層と前記第２の領域の第３の半導体層とを分離する第２の絶縁膜と、
   前記第２の絶縁膜で囲まれる領域の下方にのみ位置し、前記第１の絶縁膜と前記第４の半導体層に挟まれ、前記第４の半導体層とは異なる組成を有する第５の半導体層とを具備するとことを特徴とする半導体基板。
2. 前記第１の絶縁膜はシリコン酸化物膜であり、前記第１の半導体層はＳｉＧｅ若しくはＧｅ層であり、
   前記第２の半導体層は格子ひずみが導入されたＳｉ層であり、前記第３の半導体層，及び第４の半導体層はＳｉ層であり、前記第５の半導体層はＳｉＧｅ層であることを特徴とする請求項１記載の半導体基板。
3. 前記第２の絶縁膜下端が、前記第１の絶縁膜下面よりも下方にあることを特徴とする請求項１または請求項２に記載の半導体基板。
4. 第４の半導体層の所定の領域にトレンチを形成する工程と、
   前記トレンチ内側面に絶縁膜を形成する工程と、
   前記絶縁膜とトレンチ底面に囲まれた領域内に第１の半導体層を形成する工程と、
   前記第１の半導体層内に埋め込み絶縁膜を形成する工程と、
   前記第１の半導体層表面に格子定数が前記第１の半導体層の格子定数よりも小さい第２の半導体を形成して格子ひずみが導入された第２の半導体層を形成する工程と、を備えることを特徴とする半導体基板の製造方法。
5. 前記第１の絶縁膜はシリコン酸化物膜であり、前記第１の半導体層はＳｉＧｅ若しくはＧｅ層であり、前記第２の半導体層は格子ひずみが導入されたＳｉ層であり、前記第４の半導体層はＳｉ層であることを特徴とする請求項４記載の半導体基板の製造方法。
6. 前記トレンチ内側面に絶縁膜を形成する工程の後、前記第１の半導体層を形成する工程の前に、
   前記絶縁膜とトレンチ底面に囲まれた領域内にＳｉ層を形成する工程を備えることを特徴とする請求項５記載の半導体基板の製造方法。

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