JP4155316B2

JP4155316B2 - Ｄ／ａ変換回路、液晶駆動回路及び液晶表示装置

Info

Publication number: JP4155316B2
Application number: JP2006182811A
Authority: JP
Inventors: 文生米野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-06-30
Filing date: 2006-06-30
Publication date: 2008-09-24
Anticipated expiration: 2026-06-30
Also published as: CN101098146A; JP2008016893A; KR20080002683A; US8400382B2; US20080012843A1; CN101098146B

Description

本発明は、Ｄ／Ａ変換回路、液晶駆動回路及び液晶表示装置に関する。

近年、表示装置として、液晶表示装置（ＬＣＤ：Liquid Crystal Device）が幅広く普及している。この液晶表示装置は、薄型、軽量及び低消費電力を特徴とすることから、特に携帯電話機、ＰＤＡ（Personal Digital Assistance）、ノートパソコン、携帯用ＴＶなどのいわゆるモバイル端末に利用される機会が増えている。

また、大型の液晶表示装置の開発も進んでおり、据え置き型の大画面表示装置や大画面テレビなどへの用途も広がりつつある。

このような液晶表示装置は、液晶パネルと、この液晶パネルを駆動する液晶パネル駆動回路を有している。液晶パネル駆動回路は、映像信号として入力されるデジタル信号を内部のＤ／Ａ変換回路によってアナログ信号に変換して、液晶パネルに入力することによって、液晶パネルに映像（画像）を表示する。

液晶パネル駆動回路は、上記の如くデジタル信号をアナログ信号に変換するＤ／Ａ変換回路を備えており、このようなＤ／Ａ変換回路としては従来抵抗ラダー型が主に用いられてきた。

抵抗ラダー型のＤ／Ａ変換回路は、図１０に示すように、基準電圧間（ＶＲＴ−０Ｖ間）に複数の抵抗Ｒ１０１が直列に接続される。そして、デコーダ１０２によってスイッチ部１０１を制御することで、各抵抗Ｒ１０１間のタップ電圧のうちデジタル信号に応じた一の電圧を選択し、入力されるデジタル信号に応じたアナログ信号Ｖｏｕｔを出力する。

このように抵抗ラダー型のＤ／Ａ変換回路は、基準電圧間に階調個数分の抵抗を配して、それぞれの抵抗にスイッチ回路を接続し、任意の抵抗タップを選べるようにしたものであり、構成が単純で作りやすく、しかも性能も出しやすいため広く使われてきた。

ところが、近年、液晶表示装置の高画質化に伴って、Ｄ／Ａ変換回路として１０ｂｉｔ以上の階調が要求されつつあり、従来の抵抗ラダー型のＤ／Ａ変換回路では限界が見え始めてきた。

すなわち、抵抗ラダー型のＤ／Ａ変換回路では、ビット数の増加と共に抵抗Ｒ１０１、スイッチＳＷ１０１の数が倍々に増えていくことから、それに伴いその実装面積（チップサイズ）も倍々に増加する。通常、実装面積の制約から抵抗ラダー型のＤ／Ａ変換回路では８ビット辺りが現実的な限界であり、半導体に作り込める抵抗の相対精度の限界も見えてくる。

そこで、最近、階調数が増えてもその実装面積が増えることのないシリアル方式のサイクリックＤ／Ａ変換回路が注目されてきている（例えば、特許文献１参照）。

ここで、従来のサイクリックＤ／Ａ変換回路の原理を図面を参照して説明する。図１１は従来サイクリックＤ／Ａ変換回路の原理図を示す。

図１１に示すように、サイクリックＤ／Ａ変換回路１１０は、デジタル信号であるパラレルデジタルデータをシリアルデジタルデータへ変換するパラレル−シリアル変換回路１１１と、パラレル−シリアル変換回路１１１から出力されるシリアルデジタルデータのビット単位でそのデータに応じた電圧を出力するスイッチ部１１２と、スイッチ部１１２から出力される電圧と後述する電圧変換回路１１５から出力される電圧とを積算する積算部１１３と、積算部１１３から出力される電圧を保持するサンプルホールド(Ｓ/Ｈ)回路１１４と、サンプルホールド回路１１４から出力される電圧を１／２の電圧にする電圧変換回路１１５とを備えている。

Ｄ／Ａ変換回路１１０に入力されるパラレルデジタルデータはパラレル−シリアル変換回路１１１によってシリアルデジタルデータへ変換され、スイッチ部１１２に順次出力される。

スイッチ部１１２は、シリアルデジタルデータの各ビット毎にそのビットのデータに応じた電圧（第１電圧ＶＲＴ又は第２電圧（ここでは、０Ｖとする））を順次出力する。例えば、デジタルデータが“１”のときにはスイッチＳＷ１０１を短絡して第１電圧ＶＲＴを出力し、デジタルデータが“０”のときにはスイッチＳＷ１０２を短絡して第２電圧（０Ｖ）を出力する。

積算部１１３は、スイッチ部１１２から順次出力される電圧に、電圧変換回路１１５の出力電圧を加算し、サンプルホールド回路１１４へ出力する。

そして、サンプルホールド回路１１４から出力される電圧の１／２倍の電圧が電圧変換回路１１５から出力され、これがＤ／Ａ変換回路１１０の出力電圧Ｖｏｕｔとなる。

このように、サイクリックＤ／Ａ変換回路１１０は、各ビットデータに応じた電圧がスイッチ部１１２から出力される毎に、その電圧にサンプルホールド回路１１４に保持された電圧の１／２倍の電圧を加え、その結果をサンプルホールド回路１１４に保持すると共に、電圧変換回路１１５で１／２倍にすることによって、出力電圧Ｖｏｕｔを生成して、デジタル信号をアナログ信号に変換するものである。

次に、以上の原理を利用したサイクリックＤ／Ａ変換回路の具体的構成の一例を図１２を参照して説明する。図１２はサイクリックＤ／Ａ変換回路の具体的な構成を示す図である。

図１２に示すように、Ｄ／Ａ変換回路１２０は、パラレルデジタルデータをシリアルデジタルデータへ変換するパラレル−シリアル変換回路１２１と、パラレル−シリアル変換回路１２１から出力されるシリアルデジタルデータによって第１電圧ＶＲＴ又は第２電圧（ここでは、０Ｖとする。）のいずれかを各ビットのデジタルデータ毎に選択するスイッチＳＷ１２０，ＳＷ１２１と、スイッチＳＷ１２０又はＳＷ１２１の短絡により第１電圧又は第２電圧が印加される第１コンデンサＣ１２０と、第１コンデンサＣ１２０と後述する第２コンデンサＣ１２１とを並列接続するためのスイッチＳＷ１２２と、第２コンデンサＣ１２１と、スイッチＳＷ１２３，ＳＷ１２４と、ボルテージフォロアＡＭＰ１２０とを備えている。なお、第１コンデンサＣ１２０と第２コンデンサＣ１２１とは同一の静電容量Ｃａ（Ｆ）である。

以上のように構成されるＤ／Ａ変換回路１２０において、例えば、Ｄ／Ａ変換回路１２０に入力されるデジタル信号“Ｄ_m-１，Ｄ_m-2，・・・，Ｄ₁，Ｄ₀“が“１１１１”である場合、各スイッチＳＷ１２０〜ＳＷ１２４及び第２コンデンサＣ１２１の状態は図１３に示すようになる。

まず、ｔ０のタイミングで、ＳＷ１２３，ＳＷ１２４が短絡状態となり、第１コンデンサＣ１２０及び第２コンデンサＣ１２１に蓄積された電荷をディスチャージし、各コンデンサの電圧を０Ｖにする。

次に、ｔ１のタイミングで、パラレル−シリアル変換回路１２１から出力される最下位ビットＤ₀のデータ“１”に応じた電圧を第１コンデンサＣ１２０に印加するために、スイッチＳＷ１２０を所定期間だけ短絡する。すなわち、第１コンデンサＣ１２０の電圧を第１電圧ＶＲＴとし、第１コンデンサＣ１２０に電荷量Ｃａ×ＶＲＴの電荷を蓄積する。

その後、ｔ２のタイミングで、スイッチＳＷ１２２を所定時間だけ短絡状態にして、第１コンデンサＣ１２０と第２コンデンサＣ１２１とを並列接続し、第１コンデンサＣ１２０に蓄積された電荷の一部を第２コンデンサＣ１２１に放電させ、第１コンデンサＣ１２０と第２コンデンサＣ１２１の電圧レベルを同一にする。

ここで、第１コンデンサと第２コンデンサとは同一静電容量Ｃａであることから、スイッチＳＷ１２２を短絡したときには、第１コンデンサＣ１２０からＣａ×ＶＲＴ／２の電荷が第２コンデンサＣ１２１に移動し、第１及び第２コンデンサＣ１２０，Ｃ１２１の電圧レベルは、ＶＲＴ／２となる。

次に、ｔ３のタイミングでパラレル−シリアル変換回路１２１から出力される第２番目の下位ビットＤ₁のデータ“１”に応じた電圧信号を第１コンデンサＣ１２０に印加するために、スイッチＳＷ１２０を所定時間だけ短絡する。すなわち、第１コンデンサＣ１２０の電圧を第１電圧ＶＲＴとする。

その後、ｔ４のタイミングで、スイッチＳＷ１２２を所定時間だけ短絡状態にして、第１コンデンサＣ１２０と第２コンデンサＣ１２１とを並列接続し、第１コンデンサＣ１２０と第２コンデンサＣ１２１の電圧レベルを同一にする。

ここで、第１コンデンサＣ１２０と第２コンデンサＣ１２１とは同一静電容量Ｃａであることから、スイッチＳＷ１２２を短絡したときには、第１コンデンサＣ１２０からＣａ×ＶＲＴ／４の電荷が第２コンデンサＣ１２１に移動し、第１及び第２コンデンサＣ１２０，Ｃ１２１の電圧レベルは、ＶＲＴ×３／４となる。

次に、ｔ５のタイミングでパラレル−シリアル変換回路１２１から出力される第３番目の下位ビットＤ₂のデータ“１”に応じた電圧信号を第１コンデンサＣ１２０に印加するために、スイッチＳＷ１２０を所定時間だけ短絡する。すなわち、第１コンデンサＣ１２０の電圧を第１電圧ＶＲＴとする。

その後、ｔ６のタイミングで、スイッチＳＷ１２２を所定時間だけ短絡状態にして、第１コンデンサＣ１２０と第２コンデンサＣ１２１とを並列接続し、第１コンデンサＣ１２０と第２コンデンサＣ１２１の電圧レベルを同一にする。

ここで、第１コンデンサＣ１２０と第２コンデンサＣ１２１とは同一静電容量Ｃａであることから、スイッチＳＷ１２２を短絡したときには、第１コンデンサＣ１２０からＣａ×ＶＲＴ／８の電荷が第２コンデンサＣ１２１に移動し、第１及び第２コンデンサＣ１２０，Ｃ１２１の電圧レベルは、ＶＲＴ×７／８となる。

次に、ｔ７のタイミングでパラレル−シリアル変換回路１２１から出力される最上位ビットＤ₃のデータ“１”に応じた電圧信号を第１コンデンサＣ１２０に印加するために、スイッチＳＷ１２０を所定時間だけ短絡する。すなわち、第１コンデンサＣ１２０の電圧を第１電圧ＶＲＴとする。

その後、ｔ８のタイミングで、スイッチＳＷ１２２を所定時間だけ短絡状態にして、第１コンデンサＣ１２０と第２コンデンサＣ１２１とを並列接続し、第１コンデンサＣ１２０と第２コンデンサＣ１２１の電圧レベルを同一にする。

ここで、第１コンデンサＣ１２０と第２コンデンサＣ１２１とは同一静電容量Ｃａであることから、スイッチＳＷ１２２を短絡したときには、第１コンデンサＣ１２０からＣａ×ＶＲＴ／１６の電荷が第２コンデンサＣ１２１に移動し、第１及び第２コンデンサＣ１２０，Ｃ１２１の電圧レベルは、ＶＲＴ×１５／１６となる。

また、デジタル信号“Ｄ₃Ｄ₂Ｄ₁Ｄ₀“として“１０１０”が入力されると、図１４に示すように、出力電圧Ｖｏｕｔは、パラレル−シリアル変換回路１２１により出力される最下位ビットＤ₀によって電圧レベルは０Ｖを維持し、次の第２ビットＤ₁によって電圧レベルがＶＲＴ×１／２となり、次の第３ビットＤ₂によって電圧レベルがＶＲＴ×１／４となり、最上位ビットＤ₃によって電圧レベルがＶＲＴ×５／８となる。

また、デジタル信号“Ｄ₃Ｄ₂Ｄ₁Ｄ₀“として“０１０１”が入力されると、図１５に示すように、出力電圧Ｖｏｕｔは、パラレル−シリアル変換回路１２１により出力される最下位ビットＤ₀によって電圧レベルはＶＲＴ×１／２となり、次の第２ビットＤ₁によって電圧レベルがＶＲＴ×１／４となり、次の第３ビットＤ₂によって電圧レベルがＶＲＴ×５／８となり、最上位ビットＤ₃によって電圧レベルがＶＲＴ×５／１６となる。

また、デジタル信号“Ｄ₃Ｄ₂Ｄ₁Ｄ₀“として“００００”が入力されると、図１６に示すように、出力電圧Ｖｏｕｔは、パラレル−シリアル変換回路１２１により出力される最下位ビットＤ₀、第２ビットＤ₁、第３ビットＤ₂、最上位ビットＤ₃によって電圧レベルが増加せず、０Ｖが維持される。

このように、シリアル型のサイクリックＤ／Ａ変換回路は、シリアル型であることから、入力されるデジタルデータのビット数が増えても回路規模が基本的には増加しないという点で利点がある。
特開２００１−９４４２６号公報

しかしながら、上記サイクリックＤ／Ａ変換回路を高階調のＤ／Ａ変換回路として用いた場合、変換するデジタル信号のビット数が大きくなるに従って、コンデンサの充放電の繰り返し回数が増加してしまい、Ｄ／Ａ変換回路の高速化の妨げとなってしまう。

すなわち、サイクリックＤ／Ａ変換回路では、抵抗ラダー型のＤ／Ａ変換回路に比べ、その実装面積を小さくすることができるが、高階調のＤ／Ａ変換回路とする場合には、高速動作を行うことができなくなる。

本発明は、このような課題を解決するためになされたものであり、実装面積の増大を抑制しつつ、高速動作を行うことができるＤ／Ａ変換回路を提供することを目的とする。

請求項１に記載の発明は、ｍビットのデジタル信号をアナログ信号に変換するＤ／Ａ変換回路において、前記デジタル信号を最下位ビットから最上位ビットまでｎビット（ｎ≦ｍ／２）毎の単位で区切り、このように区切られた各単位のｎビットのデジタル信号を各ビット毎に第１電圧又は第２電圧に変換するビット電圧生成器と、前記ビット電圧生成器から出力される各ビット毎の電圧をそれぞれ保持するｎ個の第１コンデンサと、前記ｎ個の第１コンデンサに一端がそれぞれ接続されたｎ個のスイッチと、前記ｎ個のスイッチの他端が接続される第２コンデンサと、前記第２コンデンサに保持される電圧を前記アナログ信号として出力する出力部と、前記ｎ個のスイッチを制御して、前記ｎ個の第１コンデンサと前記第２コンデンサとを所定期間並列に接続して、第２コンデンサに保持する電圧を調整する制御部と、を備え、前記各単位におけるｑビット目（ｑは、１以上でかつｎ以下の整数）に対応する第１コンデンサの容量値を、前記各単位における最下位ビットに対応する第１コンデンサの容量値に２^ｑ-1（２のｑ−１乗）を積算した値としたことを特徴とする。

また、請求項２に記載の発明は、液晶パネルに設けられた画素を駆動させるための駆動信号を出力する液晶駆動回路において、入力されるｍビットのデジタル信号を駆動信号としてのアナログ信号に変換するＤ／Ａ変換回路を備え、前記Ｄ／Ａ変換回路は、前記デジタル信号を最下位ビットから最上位ビットまでｎビット（ｎ≦ｍ／２）毎の単位で区切り、このように区切られた各単位のｎビットのデジタル信号を各ビット毎に第１電圧又は第２電圧に変換するビット電圧生成器と、前記ビット電圧生成器から出力される各ビット毎の電圧をそれぞれ保持するｎ個の第１コンデンサと、前記ｎ個の第１コンデンサに一端がそれぞれ接続されたｎ個のスイッチと、前記ｎ個のスイッチの他端が接続される第２コンデンサと、前記第２コンデンサに保持される電圧を前記アナログ信号として出力する出力部と、前記ｎ個のスイッチを制御して、前記ｎ個の第１コンデンサと前記第２コンデンサとを所定期間並列に接続して、第２コンデンサに保持する電圧を調整する制御部と、を備え、前記各単位におけるｑビット目（ｑは、１以上でかつｎ以下の整数）に対応する第１コンデンサの容量値を、前記各単位における最下位ビットに対応する第１コンデンサの容量値に２^q-1（２のｑ−１乗）を積算した値としたことを特徴とする。

また、請求項３に記載の発明は、液晶表示パネルに設けられた各画素を駆動させるための駆動信号を出力する液晶駆動装置であって、入力されるｍビットのデジタル信号を駆動信号としてのアナログ信号に変換するＤ／Ａ変換回路を複数備え、前記Ｄ／Ａ変換回路は、前記デジタル信号を最下位ビットから最上位ビットまでｎビット（ｎ≦ｍ／２）毎の単位で区切り、このように区切られた各単位のｎビットのデジタル信号を各ビット毎に第１電圧又は第２電圧に変換するビット電圧生成器と、前記ビット電圧生成器から出力される各ビット毎の電圧をそれぞれ保持するｎ個の第１コンデンサと、前記ｎ個の第１コンデンサに一端がそれぞれ接続されたｎ個のスイッチと、前記ｎ個のスイッチの他端が接続される第２コンデンサと、前記第２コンデンサに保持される電圧を前記アナログ信号として出力する出力部と、前記ｎ個のスイッチを制御して、前記ｎ個の第１コンデンサと前記第２コンデンサとを所定期間並列に接続して、第２コンデンサに保持する電圧を調整する制御部と、を備え、前記各単位におけるｑビット目（ｑは、１以上でかつｎ以下の整数）に対応する第１コンデンサの容量値を、前記各単位における最下位ビットに対応する第１コンデンサの容量値に２^q-1（２のｑ−１乗）を積算した値としたことを特徴とする。

本発明によれば、ｍ個のデジタルデータをｎ個毎の単位に分け、ｍ／ｎ回のスイッチ動作でアナログ信号に変換することができるため、実装面積の増大を抑制しつつ、高速動作を行うことができる。特に、ｎの数を調整することにより、高速動作と実装面積とのバランスをとりながらＤ／Ａ変換することができる。

以下、本発明の実施形態における液晶表示装置の構成及びその動作について順に説明する。

まず、図１を参照して、液晶表示装置１の構成を説明する。図１は液晶表示装置１の概略ブロック図である。

図１に示すように、液晶表示装置１は、液晶パネル２と、複数のソースドライバ回路１１（液晶駆動回路の一例に相当）を有する水平駆動回路３と、複数のゲートドライバ回路１２を有する垂直駆動回路４と、インターフェイス回路５とを有している。

液晶パネル２は、透明な画素電極とＴＦＴとを配置した半導体基板と、表示部全体に一つの透明な電極を形成した対向基板とを有しており、これらの基板間に液晶が封入された構造を有している。そして、スイッチング機能をもつＴＦＴを制御することによって、各画素電極に画素階調に応じた電圧を印加し、各画素電極と対向基板の電極との間の電位差を発生させることにより液晶の透過率を変化させて画像を表示する。

なお、この液晶パネル２は、これらの画素電極が垂直方向及び水平方向にマトリックス状に配置されている。また、液晶パネル２の半導体基板上には、垂直方向に配列された各画素電極を接続して各画素電極へ階調電圧を印加するための複数のデータ線と、ＴＦＴのスイッチングさせるための制御信号を印加する走査線とが配置されている。

各画素電極への階調電圧の印加は、データ線を介し、ソースドライバ回路１１から出力される駆動信号によって行われる。すなわち、この駆動信号によって、画像表示の１フレーム期間にデータ線に接続される全ての画素電極への階調電圧の印加が行われ、画素電極が駆動され液晶パネル２に画像が表示される。

ソースドライバ回路１１は、インターフェイス回路５から出力される信号に基づいて、データ線に駆動信号を水平ライン毎に順次切り替えて出力する。

このソースドライバ回路１１は、図２に示すように、インターフェイス回路５から供給されるシリアル画像信号をデコードすると共に、液晶パネル２の垂直ライン毎の駆動用デジタル信号を出力するデコーダ回路２１と、これらの駆動用デジタル信号をそれぞれ駆動用アナログ信号に変換するＤ／Ａ変換回路ブロック（デジタル−アナログ変換回路ブロック）２２と、このＤ／Ａ変換回路ブロック２２から出力される垂直ライン毎の駆動用アナログ信号を電流増幅して液晶パネル２に出力する増幅回路ブロック（ＡＭＰブロック）２３とを有している。

ゲートドライバ回路１２は、水平ライン毎にＴＦＴをスイッチングさせるための制御信号を順次出力し、これにより一水平ラインずつオンしながらソースドライバ回路１１から出力される駆動信号に基づいて液晶パネル２に画像を表示していく。

インターフェイス回路５は、外部から供給される映像信号（例えば、垂直スタート信号、垂直クロック、イネーブル信号、垂直スタート信号、水平クロック、シリアル画像データＲ，Ｇ，Ｂ、基準電圧等）を入力する。また、インターフェイス回路５は、シリアル画像データ信号、水平駆動処理用のタイミングパルス信号である水平スタート信号、水平クロック、出力イネーブル信号等を各ソースドライバ回路１１へ供給すると共に、垂直駆動処理用のタイミングパルス信号であるイネーブル信号、垂直クロック、垂直スタート信号などを各ゲートドライバ回路１２へ供給する。

Ｄ／Ａ変換回路ブロック２２は、垂直ライン毎の駆動用デジタル信号を駆動用アナログ信号へ変換するための複数のＤ／Ａ変換回路から構成されており、これらのＤ／Ａ変換回路につき、図面を参照して、以下具体的に説明する。図３は、本実施形態におけるＤ／Ａ変換回路の具体的構成を示す図である。

図３に示すように、Ｄ／Ａ変換回路３０は、パラレル−シリアル変換回路３１と、奇数ビット電圧生成部３２と、偶数ビット電圧生成部３３と、スイッチＳＷ３４〜ＳＷ３８と、第１コンデンサＣ３０,Ｃ３１と、第２コンデンサＣ３２と、アンプＡＭＰ３０と、制御部３４とを備えている。

パラレル−シリアル変換回路３１は、Ｄ／Ａ変換回路３０に入力されるｍビット（ｍ≧２）のパラレルデジタルデータを２ビット単位で区切って、奇数ビットのシリアルデータ及び偶数ビットのシリアルデータへ変換する。例えば、入力されるデジタル信号が“１０１０”（Ｄ₃，Ｄ_2，Ｄ₁，Ｄ₀）の４ビットのパラレルデジタルデータであるとき、パラレル−シリアル変換回路３１が出力する奇数ビットのシリアルデータは“００”（Ｄ_2，Ｄ₀）となり、偶数ビットのシリアルデータは“１１”（Ｄ_3，Ｄ₁）となる。また、入力されるデジタル信号が“１００１”（Ｄ₃，Ｄ_2，Ｄ₁，Ｄ₀）の４ビットのパラレルデジタルデータであるとき、パラレル−シリアル変換回路３１が出力する奇数ビットのシリアルデータは“０１”（Ｄ_2，Ｄ₀）となり、偶数ビットのシリアルデータは“１０”（Ｄ_3，Ｄ₁）となる。

奇数ビット電圧生成部３２は、スイッチＳＷ３０，ＳＷ３１を有しており、パラレル−シリアル変換回路３１から出力される奇数ビットの各シリアルデータＤ_2k-1（１≦ｋ≦ｍ／２）に応じた電圧を順次出力する。例えば、シリアルデータＤ_2k-1が“１”の場合には、スイッチＳＷ３０を短絡して、第１電圧ＶＲＴを出力し、シリアルデータＤ_2k-1が“０”の場合には、スイッチＳＷ３１を短絡して、第２電圧（０Ｖ）を出力する。

偶数ビット電圧生成部３３は、スイッチＳＷ３２，ＳＷ３３を有しており、パラレル−シリアル変換回路３１から出力される偶数ビットの各シリアルデータＤ_2k（１≦ｋ≦ｍ／２）に応じた電圧を順次出力する。例えば、シリアルデータＤ_2kが“１”の場合には、スイッチＳＷ３２を短絡して、第１電圧ＶＲＴを出力し、シリアルデータＤ_2kが“０”の場合には、スイッチＳＷ３３を短絡して、第２電圧（０Ｖ）を出力する。

第１コンデンサＣ３０は、奇数ビット電圧生成部３２の出力に接続され、奇数ビット電圧生成部３２から出力される電圧を保持する。第１コンデンサＣ３０は、奇数ビットの各シリアルデータＤ_2k-1に対応した第１コンデンサとなる。また、この奇数ビット用の第１コンデンサＣ３０の容量値は、Ｃａ（Ｆ）である。

第１コンデンサＣ３１は、偶数ビット電圧生成部３３の出力に接続され、偶数ビット電圧生成部３３から出力される電圧を保持する。第１コンデンサＣ３１は、偶数ビットの各シリアルデータＤ_2kに対応した第１コンデンサとなる。また、この偶数ビット用の第１コンデンサＣ３１の容量値は、奇数ビット用の第１コンデンサＣ３０の２倍の２Ｃａ（Ｆ）である。

第２コンデンサＣ３２は、スイッチＳＷ３４が短絡されることにより奇数ビット用の第１コンデンサＣ３０と並列に接続され、又、スイッチＳＷ３５が短絡されることにより偶数ビット用の第１コンデンサＣ３１と並列に接続される。この第２コンデンサＣ３２の容量値は、奇数ビット用の第１コンデンサＣ３０と同一の容量値Ｃａ（Ｆ）である。

スイッチＳＷ３４は、奇数ビット用の第１コンデンサＣ３０にその一端が接続され、第２コンデンサＣ３２にその他端が接続される。また、スイッチＳＷ３５は、偶数ビット用の第１コンデンサＣ３１にその一端が接続され、第２コンデンサＣ３２にその他端が接続される。なお、スイッチＳＷ３４，ＳＷ３５の短絡は、奇数ビット電圧生成部３２及び偶数ビット電圧生成部３３の各スイッチＳＷ３０〜ＳＷ３３が開放されているときに行われる。すなわち、スイッチＳＷ３０〜ＳＷ３３と制御部３４によって制御され、第１コンデンサＣ３０，Ｃ３１の電圧がパラレル−シリアル変換回路３１から出力されるデータに応じた電圧となり、スイッチＳＷ３０〜３３が開放された後に、スイッチＳＷ３４，ＳＷ３５が短絡される。

アンプＡＭＰ３０は、その反転入力端子と出力端子が接続され、その非反転入力端子が第２コンデンサＣ３２に接続されることにより、ボルテージフォロア回路を構成しており、第２コンデンサＣ３２に保持された電圧を出力電圧Ｖｏｕｔとして出力する。

制御部３４は、パラレル−シリアル変換回路３１を制御して、奇数ビット用のシリアルデータのビット毎に奇数ビット電圧生成部３２を制御するための信号をパラレル−シリアル変換回路３１から出力させる。同様に、制御部３４は、パラレル−シリアル変換回路３１を制御して、偶数ビット用のシリアルデータのビット毎に偶数ビット電圧生成部３３を制御するための信号をパラレル−シリアル変換回路３１から出力させる。

また、制御部３４は、スイッチＳＷ３４，ＳＷ３５を制御して、２つの第１コンデンサＣ３０，Ｃ３１と第２コンデンサＣ３２とを所定期間並列に接続して、第２コンデンサＣ３２に保持する電圧を調整する。

さらに、制御部３４は、スイッチＳＷ３６〜ＳＷ３８を制御して、所定のタイミングで、２つの第１コンデンサＣ３０，Ｃ３１と第２コンデンサＣ３２とを所定期間短絡させて、電荷を放電させ、各コンデンサＣ３０〜Ｃ３２の電圧を０Ｖにする。

以上のように構成されるＤ／Ａ変換回路３０において、例えば、Ｄ／Ａ変換回路３０に入力されるデジタルデータ“Ｄ_m-１，Ｄ_m-2，・・・，Ｄ₁，Ｄ₀“が“１１１１”である場合、各スイッチＳＷ３０〜ＳＷ３８及び第２コンデンサＣ３２の状態は図４に示すようになる。

まず、制御部３４は、ｔ０のタイミングで、スイッチＳＷ３６〜３８を短絡させる。これにより、第１コンデンサＣ３０，Ｃ３１及び第２コンデンサＣ３２に蓄積された電荷を放電し、各コンデンサの電圧を０Ｖにする。

次に、ｔ１のタイミングで、制御部３４は、パラレル−シリアル変換回路３１を制御して、パラレル−シリアル変換回路３１に入力される最下位ビットＤ₀（奇数ビットの最下位）のデータ“１”に応じた電圧である第１電圧ＶＲＴを第１コンデンサＣ３０に印加するために、スイッチＳＷ３０を所定期間だけ短絡する。すなわち、第１コンデンサＣ３０の電圧を第１電圧ＶＲＴとし、第１コンデンサＣ３０に蓄積する電荷量をＣａ×ＶＲＴとする。

また、制御部３４は、パラレル−シリアル変換回路３１を制御して、パラレル−シリアル変換回路３１に入力される第２番目の下位ビットＤ₁（偶数ビットの最下位）のデータ“１”に応じた電圧である第１電圧ＶＲＴを第１コンデンサＣ３１に印加するために、スイッチＳＷ３２を所定期間だけ短絡する。すなわち、第１コンデンサＣ３１の電圧を第１電圧ＶＲＴとし、第１コンデンサＣ３１に蓄積する電荷量を２×Ｃａ×ＶＲＴとする。

その後、ｔ２のタイミングで、制御部３４は、スイッチＳＷ３４，ＳＷ３５を所定時間だけ短絡状態にして、第１コンデンサＣ３０，Ｃ３０と第２コンデンサＣ３２とを並列接続し、第１コンデンサＣ３０，Ｃ３１に蓄積された電荷の一部を第２コンデンサＣ３２に放電し、第１コンデンサＣ３０，Ｃ３１と第２コンデンサＣ３２の電圧レベルを同一にする。

ここで、奇数ビット用の第１コンデンサＣ３０及び第２コンデンサＣ３２の容量値をＣａとし、偶数ビット用の第１コンデンサＣ３１の容量値を２Ｃａ（奇数ビット用の第１コンデンサＣ３０の容量値の２倍）としている。

従って、スイッチＳＷ３４，ＳＷ３５を短絡したときには、奇数ビット用の第１コンデンサＣ３０からＣａ×ＶＲＴ×１／４の電荷が第２コンデンサＣ３２に移動し、偶数ビット用の第１コンデンサＣ３１からＣａ×ＶＲＴ×１／２の電荷が第２コンデンサＣ３２に移動する。

その結果、以下の式（１）に示すように、第１コンデンサＣ３０，Ｃ３１及び第２コンデンサＣ３２の電圧は共にＶＲＴ×３／４となる。

次に、ｔ３のタイミングで、制御部３４は、パラレル−シリアル変換回路３１を制御して、パラレル−シリアル変換回路３１に入力される第３番目の下位ビットＤ₂（奇数ビットの最上位）のデータ“１”に応じた電圧である第１電圧ＶＲＴを第１コンデンサＣ３０に印加するために、スイッチＳＷ３０を所定期間だけ短絡する。すなわち、第１コンデンサＣ３０の電圧を第１電圧ＶＲＴとし、第１コンデンサＣ３０に蓄積する電荷量をＣａ×ＶＲＴとする。

また、制御部３４は、パラレル−シリアル変換回路３１を制御して、パラレル−シリアル変換回路３１に入力される最上位ビットＤ₃（偶数ビットの最上位）のデータ“１”に応じた電圧である第１電圧ＶＲＴを第１コンデンサＣ３１に印加するために、スイッチＳＷ３２を所定期間だけ短絡する。すなわち、第１コンデンサＣ３１の電圧を第１電圧ＶＲＴとし、第１コンデンサＣ３１に蓄積する電荷量を２×Ｃａ×ＶＲＴとする。

その後、ｔ４のタイミングで、制御部３４は、スイッチＳ３４，ＳＷ３５を所定時間だけ短絡状態にして、第１コンデンサＣ３０，Ｃ３１と第２コンデンサＣ３２とを並列接続し、第１コンデンサＣ３０，Ｃ３１に蓄積された電荷の一部を第２コンデンサＣ３２に放電し、第１コンデンサＣ３０，Ｃ３１と第２コンデンサＣ３２の電圧レベルを同一にする。

ここで、上述のように奇数ビット用の第１コンデンサＣ３０及び第２コンデンサＣ３２の容量値はＣａであり、偶数ビット用の第１コンデンサＣ３１の容量値は２Ｃａである。

従って、スイッチＳＷ３４，ＳＷ３５を短絡したときには、奇数ビット用の第１コンデンサＣ３０からＣａ×ＶＲＴ×１／１６の電荷が第２コンデンサＣ３２に移動し、偶数ビット用の第１コンデンサＣ３１からＣａ×ＶＲＴ×１／８の電荷が第２コンデンサＣ３２に移動する。

その結果、以下の式（２）に示すように、第１コンデンサＣ３０，Ｃ３１及び第２コンデンサＣ３２の電圧は共にＶＲＴ×１５／１６となり、アンプＡＭＰ３０から出力電圧Ｖｏｕｔとして出力される。

また、同様にして、デジタル信号として“１０１０”が入力されると、図５に示すように、制御部３４によって、ｔ０のタイミングでスイッチＳＷ３６〜ＳＷ３８が短絡されて、第１コンデンサＣ３０，Ｃ３１及び第２コンデンサＣ３２に蓄積された電荷が放電される。ｔ１のタイミングで、制御部３４により、スイッチＳＷ３１，ＳＷ３２が所定期間短絡されて第１コンデンサＣ３０の電圧は０Ｖに維持され、第２コンデンサＣ３２の電圧はＶＲＴとなる。ｔ２のタイミングで、制御部３４により、スイッチＳＷ３４，ＳＷ３５が所定期間短絡されて、第１コンデンサＣ３０，Ｃ３１と第２コンデンサＣ３２が並列接続され、第２コンデンサＣ３２の電圧が１／２ＶＲＴとなる。式（３）に、その演算式を示す。

さらに、制御部３４によって、ｔ３のタイミングで、制御部３４により、スイッチＳＷ３１，ＳＷ３２が所定期間短絡されて第１コンデンサＣ３０の電圧は０Ｖに維持され、第１コンデンサＣ３１の電圧はＶＲＴとなる。ｔ４のタイミングで、制御部３４により、スイッチＳＷ３４，ＳＷ３５が所定期間短絡されて、第１コンデンサＣ３０，Ｃ３１と第２コンデンサＣ３２が並列接続され、第２コンデンサＣ３２の電圧が１０／１６×ＶＲＴとなり、この電圧が出力電圧Ｖｏｕｔとして出力される。式（４）に、その演算式を示す。

また、同様にして、デジタル信号として“０１０１”が入力されると、図６に示すように、制御部３４によって、ｔ０のタイミングでスイッチＳＷ３６〜ＳＷ３８が短絡されて、第１コンデンサＣ３０，Ｃ３１及び第２コンデンサＣ３２に蓄積された電荷が放電される。ｔ１のタイミングで、制御部３４により、スイッチＳＷ３０，ＳＷ３３が所定期間短絡されて第１コンデンサＣ３０の電圧はＶＲＴとなり、第１コンデンサＣ３１の電圧は０Ｖに維持される。ｔ２のタイミングで、制御部３４により、スイッチＳＷ３４，ＳＷ３５が所定期間短絡されて、第１コンデンサＣ３０，Ｃ３１と第２コンデンサＣ３２が並列接続され、第２コンデンサＣ３２の電圧が１／４ＶＲＴとなる。式（５）に、その演算式を示す。

さらに、制御部３４によって、ｔ３のタイミングで、制御部３４により、スイッチＳＷ３０，ＳＷ３３が所定期間短絡されて第１コンデンサＣ３０の電圧はＶＲＴとなり、第１コンデンサＣ３１の電圧は０Ｖに維持される。ｔ４のタイミングで、制御部３４により、スイッチＳＷ３４，ＳＷ３５が所定期間短絡されて、第１コンデンサＣ３０，Ｃ３１と第２コンデンサＣ３２が並列接続され、第２コンデンサＣ３２の電圧が５／１６×ＶＲＴとなり、この電圧が出力電圧Ｖｏｕｔとして出力される。式（６）に、その演算式を示す。

また、同様にして、デジタル信号として“００００”が入力されると、図７に示すように、制御部３４によって、ｔ０のタイミングでスイッチＳＷ３６〜ＳＷ３８が短絡されて、第１コンデンサＣ３０，Ｃ３１及び第２コンデンサＣ３２に蓄積された電荷が放電される。ｔ１のタイミングで、制御部３４により、スイッチＳＷ３１，ＳＷ３３が所定期間短絡されて第１コンデンサＣ３０，Ｃ３１の電圧が共に０Ｖに維持される。ｔ２のタイミングで、制御部３４により、スイッチＳＷ３４，ＳＷ３５が所定期間短絡されて、第１コンデンサＣ３０，Ｃ３１と第２コンデンサＣ３２が並列接続されるが、第１コンデンサＣ３０，Ｃ３１に電荷が蓄積されていないため、第２コンデンサＣ３２の電圧は０Ｖに維持される。式（７）に、その演算式を示す。

さらに、制御部３４によって、ｔ３のタイミングで、制御部３４により、スイッチＳＷ３１，ＳＷ３３が所定期間短絡されて第１コンデンサＣ３０，Ｃ３１の電圧は共に０Ｖに維持される。ｔ４のタイミングで、制御部３４により、スイッチＳＷ３４，ＳＷ３５が所定期間短絡されて、第１コンデンサＣ３０，Ｃ３１と第２コンデンサＣ３２が並列接続されるが第１コンデンサＣ３０，Ｃ３１に電荷が蓄積されていないため、第２コンデンサＣ３２の電圧は０Ｖに維持され、この電圧が出力電圧Ｖｏｕｔとして出力される。式（８）に、その演算式を示す。

このように、２つのデータ毎に処理をしていくことから、従来のシリアルＤ／Ａ変換回路に比べ、Ｄ／Ａ変換処理速度が倍になる。

また、第１コンデンサＣ３１を容量値Ｃａのコンデンサを２個並列接続して構成することによって、全てのコンデンサが容量値Ｃａのコンデンサとなるため、製造プロセスで容量値にバラツキがあった場合でも各コンデンサが同様のバラツキとなることから、容量値Ｃａのコンデンサの高精度とすることにより、容易にＤ／Ａ変換回路３０のＤ／Ａ変換を高精度にすることができる。

さらに、抵抗ラダー型のＤ／Ａ変換回路がビット数が増えるに従い抵抗やスイッチが倍々で増加するのに比べ、本実施形態におけるＤ／Ａ変換回路では、ビット数倍よりも少ない増加率となることから、Ｄ／Ａ変換回路の実装面積が小さくてすむ。

以上の実施形態においては、入力されるデジタル信号を２ビットずつ区分して、２個の第１コンデンサを用いた例を説明したが、これに限られるものではなく、例えば、３ビットに区分して３個の第１コンデンサを用いるようにしてもよく、４ビットに区分して４個の第１コンデンサを用いるようにしてもよい。

図８には、入力されるデジタル信号を３ビットに区分して、３個の第１コンデンサを用いたＤ／Ａ変換回路の例を示している。

図８に示すＤ／Ａ変換回路４０においては、Ｄ／Ａ変換回路４０に入力されるｍビット（ｍ≧３）のパラレルデジタルデータを３ビット単位で区切り、各単位の３ビットのデジタル信号をそれぞれ第１電圧ＶＲＴ又は第２電圧（ここでは、０Ｖとする。）に変換するための制御信号を生成するパラレル−シリアル変換回路４１を有している。

また、Ｄ／Ａ変換回路４０は、３ビットに区分した第１ビットＤ_3k-2のデータに応じた電圧が出力される第１ビット電圧生成器４２と、第２ビットＤ_3k-1のデータに応じた電圧が出力される第２ビット電圧生成器４３と、第３ビットＤ_3kのデータに応じた電圧が出力される第３ビット電圧生成器４４と、第１ビット電圧生成器４２から出力される電圧を保持する第１ビット用の第１コンデンサＣ４０と、第２ビット電圧生成器４３から出力される電圧を保持する第２ビット用の第１コンデンサＣ４１と、第３ビット電圧生成器４４から出力される電圧を保持する第３ビット用の第１コンデンサＣ４２と、第２コンデンサＣ４３と、第１コンデンサＣ４０〜Ｃ４２及び第２コンデンサＣ４３とを並列に接続するスイッチＳＷ４７〜ＳＷ４９と、第１コンデンサＣ４０〜Ｃ４２及び第２コンデンサＣ４３に蓄積された電荷を放電するリセット用のスイッチＳＷ５０〜ＳＷ５３と、出力用ＡＭＰ４０と、スイッチＳＷ４７〜ＳＷ５３を制御する制御部４５とを備えている。なお、ｋは、ｍを３で割った数の小数点以下を切り上げた整数値である。例えば、８ビットの場合ｋ＝３となり、１０ビットの場合ｋ＝４となる。

そして、制御部４５は、Ｄ／Ａ変換回路４０へ入力されるデジタル信号の下位３ビットのデータに応じた電圧を第１コンデンサＣ４０〜Ｃ４２へ印加し、その後、第１コンデンサＣ４０〜Ｃ４２及び第２コンデンサＣ４３を所定期間並列に接続することにより、第２コンデンサＣ４３の電圧を調整し、以下の式（９）に示すような出力電圧Ｖｏｕｔ（１）がアンプＡＭＰ４０から出力される。なお、第１コンデンサＣ４０の容量はＣａ、第１コンデンサＣ４１の容量は２×Ｃａ、第１コンデンサＣ４２の容量は４×Ｃａである。

なお、上記式（９）では、第１ビットのデータに応じた電圧をＶ（Ｄ_3k-2）とし、第２ビットのデータに応じた電圧をＶ（Ｄ_3k-1）とし、第３ビットのデータに応じた電圧をＶ（Ｄ_3k）としている。

また、上記のようにスイッチＳＷ４７〜ＳＷ４９を制御することによって行う第２コンデンサＣ４３の電圧調整をｐ回繰り返した場合の出力電圧Ｖｏｕｔ（ｐ）は、以下の式（１０）に示すようになる。

さらに、図９には、入力されるデジタル信号を４ビットに区分して、４個の第１コンデンサを用いたＤ／Ａ変換回路の例を示している。

図９に示すＤ／Ａ変換回路においては、Ｄ／Ａ変換回路５０に入力されるｍビット（ｍ≧４）のパラレルデジタルデータを４ビット単位で区切り、各単位の４ビットのデジタル信号をそれぞれ第１電圧ＶＲＴ又は第２電圧（ここでは、０Ｖとする。）に変換するための制御信号を生成するパラレル−シリアル変換回路５１を有している。

また、４ビットに区分した第１ビットＤ_4k-3のデータに応じた電圧が出力される第１ビット電圧生成器５２と、第２ビットＤ_4k-2のデータに応じた電圧が出力される第２ビット電圧生成器５３と、第３ビットＤ_4k-1のデータに応じた電圧が出力される第３ビット電圧生成器５４と、第４ビットＤ_4kのデータに応じた電圧が出力される第４ビット電圧生成器５５と、第１ビット電圧生成器５２から出力される電圧を保持する第１ビット用の第１コンデンサＣ５０と、第２ビット電圧生成器５３から出力される電圧を保持する第２ビット用の第１コンデンサＣ５１と、第３ビット電圧生成器５４から出力される電圧を保持する第３ビット用の第１コンデンサＣ５２と、第４ビット電圧生成器５５から出力される電圧を保持する第４ビット用の第１コンデンサＣ５３と、第２コンデンサＣ５４と、第１コンデンサＣ５０〜Ｃ５３及び第２コンデンサＣ５４とを並列に接続するスイッチＳＷ６８〜ＳＷ７１と、第１コンデンサＣ５０〜Ｃ５３及び第２コンデンサＣ５４に蓄積された電荷を放電するためのリセット用のスイッチＳＷ７２〜ＳＷ７７と、出力用ＡＭＰ５０と、パラレル−シリアル変換回路５１及びスイッチＳＷ６８〜ＳＷ７７を制御する制御部５６とを備えている。なお、ｋは、ｍを４で割った数の小数点以下を切り上げた整数値である。例えば、８ビットの場合ｋ＝２となり、１０ビットの場合ｋ＝３となる。

そして、制御部５６は、Ｄ／Ａ変換回路５０へ入力されるデジタル信号の下位４ビットのデータに応じた電圧を第１コンデンサＣ５０〜Ｃ５３へ印加し、その後、第１コンデンサＣ５０〜Ｃ５３及び第２コンデンサＣ５４を所定期間並列に接続することにより、第２コンデンサＣ５４の電圧を調整し、以下の式（１１）に示すような出力電圧Ｖｏｕｔ（１）をアンプＡＭＰ５０から出力する。なお、第１コンデンサＣ５０及び第２コンデンサＣ５４の容量はＣａ、第１コンデンサＣ５１の容量は２×Ｃａ、第１コンデンサＣ５２の容量は４×Ｃａ、第１コンデンサＣ５３の容量は８×Ｃａである。

なお、上記式（１１）では、第１ビットのデータに応じた電圧をＶ（Ｄ_4k-3）とし、第２ビットのデータに応じた電圧をＶ（Ｄ_4k-2）とし、第３ビットのデータに応じた電圧をＶ（Ｄ_4k-1）とし、第４ビットのデータに応じた電圧をＶ（Ｄ_4k）としている。

また、上記のようにスイッチＳＷ６８〜ＳＷ７１を制御することによって行う第２コンデンサＣ５４の電圧調整をｐ回繰り返した場合の出力電圧Ｖｏｕｔ（ｐ）を、以下の式（１２）に示す。

以上のように、本実施形態における液晶表示装置は、液晶表示パネルと、この液晶パネルに設けられた画素を駆動させるための駆動信号を出力する液晶駆動回路とを備えた液晶表示装置であり、液晶駆動回路は、入力されるｍビットのデジタル信号を駆動信号としてのアナログ信号に変換するＤ／Ａ変換回路を複数備えている。

そして、このＤ／Ａ変換回路は、デジタル信号を最下位ビットから最上位ビットまでｎビット（ｎ≦ｍ／２）毎の単位で区切るデータ変換部（パラレル−シリアル変換回路がその一例に相当）と、このように区切られた各単位のｎビットのデジタル信号を各ビット毎に第１電圧又は第２電圧に変換するビット電圧生成器と、ビット電圧生成器から出力される各ビット毎の電圧をそれぞれ保持するｎ個の第１コンデンサと、これらの第１コンデンサに一端がそれぞれ接続されたｎ個のスイッチと、これらのスイッチの他端が接続される第２コンデンサと、この第２コンデンサに保持される電圧をアナログ信号として出力する出力部と、ｎ個のスイッチを制御して、ｎ個の第１コンデンサと第２コンデンサとを所定期間並列に接続して、第２コンデンサに保持する電圧を調整する制御部とを備え、各単位におけるｑビット目（ｑは、１以上でかつｎ以下の整数）に対応する第１コンデンサの容量値を、最下位ビットに対応する第１コンデンサの容量値に２^q-1を積算した値としている。

このように構成することにより、高階調のＤ／Ａ変換回路において、低実装面積性、低消費電力性、高精度性を有しながら、Ｄ／Ａ変換の高速動作を実現することができる。

なお、同時入力のビット数（区切りの単位）は、ソースドライバ回路１１全体のバランスを考慮し、決定することによって、使用状況に応じた適切なＤ／Ａ変換回路を提供することが可能となる。

本発明の一実施形態における液晶表示装置の概略構成図である。図１におけるソースドライバ回路の概略構成図である。図２におけるソースドライバ回路を構成するＤ／Ａ変換回路の回路ブロック図である。図３のＤ／Ａ変換回路における動作説明図である。図３のＤ／Ａ変換回路における動作説明図である。図３のＤ／Ａ変換回路における動作説明図である。図３のＤ／Ａ変換回路における動作説明図である。本発明の一実施形態における他のＤ／Ａ変換回路の回路ブロック図である。本発明の一実施形態における別のＤ／Ａ変換回路の回路ブロック図である。従来の抵抗ラダー型Ｄ／Ａ変換回路の回路ブロック図である。従来のサイクリックＤ／Ａ変換回路の原理図である。従来のサイクリックＤ／Ａ変換回路の回路ブロック図である。図１２のサイクリックＤ／Ａ変換回路における動作説明図である。図１２のサイクリックＤ／Ａ変換回路における動作説明図である。図１２のサイクリックＤ／Ａ変換回路における動作説明図である。図１２のサイクリックＤ／Ａ変換回路における動作説明図である。

符号の説明

１液晶表示装置
２液晶パネル
３水平駆動回路
４垂直駆動回路
５インターフェイス回路
２１デコーダ回路
２２Ｄ／Ａ変換回路ブロック
２３ＡＭＰブロック
３１，４１，５１パラレル−シリアル変換回路
３２，３３，４２〜４４，５２〜５５ビット電圧生成器
３４，４５，５６制御部
Ｃ３０，Ｃ３１，Ｃ４０〜Ｃ４２，Ｃ５０〜Ｃ５３第１コンデンサ
Ｃ３２，Ｃ４３，Ｃ５４第２コンデンサ
ＡＭＰ３０，ＡＭＰ４０，ＡＭＰ５０アンプ

Claims

ｍビットのデジタル信号をアナログ信号に変換するＤ／Ａ変換回路において、
前記デジタル信号を最下位ビットから最上位ビットまでｎビット（ｎ≦ｍ／２）毎の単位で区切り、このように区切られた各単位のｎビットのデジタル信号を各ビット毎に第１電圧又は第２電圧に変換するビット電圧生成器と、
前記ビット電圧生成器から出力される各ビット毎の電圧をそれぞれ保持するｎ個の第１コンデンサと、
前記ｎ個の第１コンデンサに一端がそれぞれ接続されたｎ個のスイッチと、
前記ｎ個のスイッチの他端が接続される第２コンデンサと、
前記第２コンデンサに保持される電圧を前記アナログ信号として出力する出力部と、
前記ｎ個のスイッチを制御して、前記ｎ個の第１コンデンサと前記第２コンデンサとを所定期間並列に接続して、第２コンデンサに保持する電圧を調整する制御部と、を備え、
前記各単位におけるｑビット目（ｑは、１以上でかつｎ以下の整数）に対応する第１コンデンサの容量値を、前記各単位における最下位ビットに対応する第１コンデンサの容量値に２^q-1を積算した値とした
ことを特徴とするＤ／Ａ変換回路。
液晶パネルに設けられた画素を駆動させるための駆動信号を出力する液晶駆動回路において、
入力されるｍビットのデジタル信号を駆動信号としてのアナログ信号に変換するＤ／Ａ変換回路を備え、
前記Ｄ／Ａ変換回路は、
前記デジタル信号を最下位ビットから最上位ビットまでｎビット（ｎ≦ｍ／２）毎の単位で区切り、このように区切られた各単位のｎビットのデジタル信号を各ビット毎に第１電圧又は第２電圧に変換するビット電圧生成器と、
前記ビット電圧生成器から出力される各ビット毎の電圧をそれぞれ保持するｎ個の第１コンデンサと、
前記ｎ個の第１コンデンサに一端がそれぞれ接続されたｎ個のスイッチと、
前記ｎ個のスイッチの他端が接続される第２コンデンサと、
前記第２コンデンサに保持される電圧を前記アナログ信号として出力する出力部と、
前記ｎ個のスイッチを制御して、前記ｎ個の第１コンデンサと前記第２コンデンサとを所定期間並列に接続して、第２コンデンサに保持する電圧を調整する制御部と、を備え、
前記各単位におけるｑビット目（ｑは、１以上でかつｎ以下の整数）に対応する第１コンデンサの容量値を、前記各単位における最下位ビットに対応する第１コンデンサの容量値に２^q-1を積算した値とした
ことを特徴とする液晶駆動回路。
液晶表示パネルと、この液晶パネルに設けられた画素を駆動させるための駆動信号を出力する液晶駆動回路とを備えた液晶表示装置であって、
前記液晶駆動回路は、入力されるｍビットのデジタル信号を駆動信号としてのアナログ信号に変換するＤ／Ａ変換回路を複数備え、
前記Ｄ／Ａ変換回路は、
前記デジタル信号を最下位ビットから最上位ビットまでｎビット（ｎ≦ｍ／２）毎の単位で区切り、このように区切られた各単位のｎビットのデジタル信号を各ビット毎に第１電圧又は第２電圧に変換するビット電圧生成器と、
前記ビット電圧生成器から出力される各ビット毎の電圧をそれぞれ保持するｎ個の第１コンデンサと、
前記ｎ個の第１コンデンサに一端がそれぞれ接続されたｎ個のスイッチと、
前記ｎ個のスイッチの他端が接続される第２コンデンサと、
前記第２コンデンサに保持される電圧を前記アナログ信号として出力する出力部と、
前記ｎ個のスイッチを制御して、前記ｎ個の第１コンデンサと前記第２コンデンサとを所定期間並列に接続して、第２コンデンサに保持する電圧を調整する制御部と、を備え、
前記各単位におけるｑビット目（ｑは、１以上でかつｎ以下の整数）に対応する第１コンデンサの容量値を、前記各単位における最下位ビットに対応する第１コンデンサの容量値に２^q-1を積算した値とした
ことを特徴とする液晶表示装置。