JP4157375B2

JP4157375B2 - Variable capacitor and high-frequency component using the same

Info

Publication number: JP4157375B2
Application number: JP2002377403A
Authority: JP
Inventors: 靖子中前
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2002-12-26
Filing date: 2002-12-26
Publication date: 2008-10-01
Anticipated expiration: 2022-12-26
Also published as: JP2004207622A

Description

【０００１】
【発明が属する技術分野】
本発明は、外部電圧により容量が変化する可変容量コンデンサに関するものであり、高い電力が下部電極層や上部電極層に入力しても破損しにくい耐電力性に優れ、信頼性の高い可変容量コンデンサに関する。
【０００２】
【従来の技術】
従来、常誘電体であるチタン酸ストロンチウム(SrTiO3)薄膜（A.Walkenhorst et al.,Appl.Phys.Lett.60(1992)1744）や、強誘電体であるチタン酸ストロンチウムバリウム(Ba,Sr)TiO3薄膜(Cem Bascri et.sl.,J.Appl.Phys 82(1997)2497) について、電圧印加による非線形な誘電率変化が報告されている。また、これらのチタン酸ストロンチウムやチタン酸ストロンチウムバリウム等のペロブスカイト構造強誘電体酸化物薄膜を用いた可変容量コンデンサが提案されている（特開平１１−２６０６６７号）。
【０００３】
これらの可変容量コンデンサでは、支持基板上に下部電極層、誘電体層、上部電極層を順次被着形成する。具体的には支持基板上に下部電極層となる導体層を支持基板の全面に被着形成した後、パターン加工を行い所定形状の下部電極層を形成する。次に下部電極層上に誘電体層を形成する。この誘電体層は所定位置にマスクを置き薄膜技法により形成したり、または、スピンコート法により誘電体層を形成し、その後、所定形状にパターニングする。尚、必要に応じて加熱硬化を行う。上部電極層は誘電体層上に上部電極層となる導体層を形成した後パターニング加工を施す。尚、ここで、誘電体層のうち、実際に下部電極層と上部電極層とで挟持される対向領域が容量形成領域となる。
【０００４】
そして、この容量形成領域の誘電体層には、下部電極層と上部電極層との間に供給される外部電圧によって誘電率が変化する材料、例えば（Ba_x,Sr_1-x）_yTi_1-yO_3-zを用いることにより、可変容量コンデンサが形成される。
【特許文献１】
特開平１１−２６０６６７号公報
【０００５】
【発明が解決しようとする課題】
基板上に形成された下部電極層と、前記下部電極層上に形成された誘電体薄膜と、前記誘電体薄膜上に形成された上部電極層とからなる可変容量コンデンサは、外部電圧の印加により誘電体層の誘電率を変化させ容量を可変させるが、その変化率を確保するためには、誘電体層の誘電率は一般に高くなければならない。このため容量を形成する面積が小さくなり、高電力を印加した場合、容量形成部やその周囲に電界が集中しやすいため誘電体層で絶縁破壊や各電極層での剥れによるオープン、ショート不良が発生し、耐電力性を確保することが困難となるという問題があった。一方、電界の集中を低減するために容量形成領域の面積を大きくすることも考えられるが、所望する容量特性を得る場合、誘電体層の誘電率を小さくしなければならず、その結果、所定容量の変化率を確保できないという問題がある。
【０００６】
また、この可変容量コンデンサは、デュプレクサなどの高周波部品に使用され、高出力が要求されている。例えば、送信側信号は高い電力であるため耐電力性を有する電極層構造が求められている。
【０００７】
本発明は、上述の問題点に鑑みて案出されたものであり、その目的は、高誘電率の材料を用いて、外部電圧の印加による容量の変化率を確保しつつ、容量形成部の面積を変えることなく、容量形成部にかかる電界集中を低減させる形状を有することで、耐電力性に優れた可変容量コンデンサ及び高周波部品を提供することである。
【０００８】
【課題を解決するための手段】
本発明は、支持基板と、前記支持基板上に被着形成される第１下部電極層と、前記支持基板上に被着形成され且つ前記第１下部電極層と離間して配置される第２下部電極層と、前記第１下部電極層と第２下部電極層とに跨がるように被着形成され且つ外部電圧の印加により誘電率が変化する誘電体層と、前記第１下部電極層と接続され、且つ前記誘電体層を介して前記第２下部電極層と対向する第１突出部を有する第１上部電極層と、前記第２下部電極層と接続され、且つ前記誘電体層を介して前記第１下部電極層と対向する第２突出部を有する第２上部電極層と、を備え、前記第１突出部、前記第２突出部の先端形状が、それぞれ円弧状を成し、前記第１突出部と前記第２下部電極との対向領域に形成される第１容量形成領域と前記第２突出部と前記第１下部電極との対向領域に形成される第２容量形成領域とが並列接続されていることを特徴とする可変容量コンデンサである。
【００１１】
また、前記第１、第２突出部それぞれの先端形状の円弧に対する弦の長さをＷ、前記弦から円弧状の先端部までの長さをＬとした時、Ｗ＞Ｌである。
【００１５】
これらの前記誘電体層は、少なくともＢａ、Ｓｒ、Ｔｉを含有するペロブスカイト型酸化物結晶粒子からなる高誘電率材料から成る。
【００１６】
また、前記第１上部電極層に接続される第１外部接続端子と、前記第２上部電極層に接続される第２外部接続端子とを更に備え、前記誘電体層に対して誘電率を変化せしめる外部電圧が前記第１、第２外部接続端子間に印加されるとともに、前記印加された外部電圧により前記容量形成領域の容量が導出される。
【００１７】
このような可変容量コンデンサは、共振回路の一部やフィルタ回路の一部として用いられ高周波部品となる。
【作用】
本発明は、支持基板上に、第１下部電極層と第２下部電極層とを離間させて被着形成し、前記第１下部電極層と第２下部電極層とに跨がるように、外部電圧の印加により誘電率が変化する誘電体層を被着形成し、前記第１下部電極層上に前記誘電体層の一部を被覆して、第２の下部電極層と対向して容量形成領域を形成する第１上部電極層を有している。そして、第２下部電極層に対向する第１上部電極層の先端形状は、少なくとも円の一部をなす形状、即ち、半円形、円弧状、半長円形状、半楕円形状、矩形状の両先端角部がＲ加工された形状となっている。
このような電極層構造であるため、容量形成領域での上部電極層の電界強度の集中は、先端部分で抑制、分散され、外部より高電流を印加しても破壊の起こりにくい耐電力性の高い可変容量コンデンサとなる。
【００１８】
さらに、容量形成領域を形成する上部電極層の先端形状の円弧に対する弦の長さをＷ、前記弦から円弧先端までの長さをＬとした時、Ｗ＞Ｌとしているため、容量形成領域の周囲に集中する電界をより効果的に分散させることができ、外部より高電流を印加しても破壊の起こりにくい耐電力性の高い可変容量コンデンサとなる。
【００１９】
また、容量形成領域を複数形成し、互いに並列接続させているため、容易に高い容量値が得られる可変容量コンデンサとなり、さらに、容量形成領域に負荷のかかる電界強度をさらに弱め、外部より高電流を印加しても耐える耐電力性の高い可変容量コンデンサとなる。
【００２２】
また前記薄膜誘電体層が（Ba_x,Sr_1-x）_yTi_1-yO_3-zからなる可変容量コンデンである。これにより、可変容量素子の容量変化率が大きく損失が小さい可変容量コンデンサを作製することができる。
【００２３】
しかも、容量形成領域を構成する上部電極層と下部電極層とは、夫々外部電圧を印加する電極であり、しかも、所定容量値を導出するための電極として共用されるため、電極数が極小化させることができる。
【００２４】
この可変容量コンデンサは、種々の高周波回路部品、例えば、フィルタ回路の一部に用いて高周波フィルタ、インピーダンスアンテナ、遅延素子、アレイアンテナ、結合型ストリップ線路等の高周波回路部品に幅広く使用される。そして、高周波回路部品に要求される高周波における高電力に対する耐電力性を確保することができる。
【００２５】
【発明の実施の形態】
以下、本発明の可変容量コンデンサ及び高周波部品を図面に基づいて詳説する。
【００２６】
図１は本発明の可変容量コンデンサを示したものである。図１は可変容量コンデンサの構造を判りやすく説明した透視状態の平面図であり、図２は図１でのＡ−Ａ‘における断面図である。
【００２７】
図において、２１は支持基板、２２ａは第１下部電極層、２２ｂは第２下部電極層、２３は誘電体層、２４ａは第１上部電極層、２４ｂは第２上部電極層、２５、２６は密着層、２７は保護層、２８、２９は外部接続端子である。
尚、容量形成領域は、誘電体層２３を下部電極層２２と上部電極層２４とで挟持して対向しあう領域である。図１では２つの容量形成領域１０ａ、１０ｂが形成され、互いに並列接続されるものである。
【００２８】
支持基板２１は、耐熱性に優れ、平坦な表面のものであれば特に制限はなく、例えばアルミナなどのセラミック基板、サファイアなどの単結晶基板などである。この支持基板２１上に下部電極層２２（第１下部電極層、第２下部電極層を総じて２２という）を形成する。その形成法は特に限定しないが、通常スパッタ法や蒸着法などが挙げられる。そして、成膜後、パターニング加工、例えばフォトリソグラフィー法、ドライエッチングやウェットエッチングなどが施され、支持基板２１上に独立した第１下部電極層２２ａ、第２下部電極層２２ｂが形成される。
この下部電極層２２の導体材料としては、低抵抗であるＡｕあるいはＡｇなどが好適であるが、誘電体層２３の形成に高温スパッタが必要となる場合には、高融点であることが必要であり、具体的には、Ｐｔ、Ａｌ、Ｐｄなどが用いられる。
【００２９】
この下部電極層２２の厚みは０．１μｍ〜５μｍとなっている。例えば、０．１μｍよりも小さくなると、下部電極層２２自身の抵抗が大きくなると同時に、下部電極層２２の連続性がなくなり、信頼性が劣るようになる。一方、５μｍ以上にすると厚みに段差が大きくなり、例えば誘電体層２３を形成した時に、段差部分で被覆不良が発生してしまい、上部電極層２４と下部電極層２２が短絡してしまう。また、残留応力により下部電極層２２が基板２１より剥離してしまう可能性がある。なお、支持基板２１との密着性を向上させるために、抵抗値を大きく増大させない範囲において密着層を使用してもよい。
【００３０】
誘電体層２３は、スパッタリング法等の薄膜技術により作製される。尚、スパッタリング法以外にもＣＶＤ法、真空蒸着法、ゾルゲル液を用いたスピンコート法を用いて構わない。誘電体層２３の材料としては、低いリーク電流と高い誘電率を持つものが好ましく、例えば（Ba_x,Sr_1-x）_yTi_1-yO_3-zが挙げられる。
【００３１】
上部電極層２４（第１上部電極層２４ａ、第２上部電極層２４ｂを総じて２４という）は、上部電極層２４の抵抗を下げるため、抵抗率の小さなＡｕが望ましい。また、誘電体層２３との密着性を考慮してＰｔなどを誘電体層２３との界面に介在させた密着層を用いることが望ましい。この上部電極層２４の厚みは０．１μｍ〜１０μｍとなっている。厚みの下限については、下部電極層２２と同様に、上部電極層自身の抵抗を考慮して設定される。厚みの上限については、密着性を考慮して設定される。この上部電極２４は、下部電極層２２と誘電体層２３を介して容量形成領域を形成している。例えば、第１上部電極層２４ａは、第１下部電極層２２ａ及び誘電体層２３の一部に形成され、しかも、誘電体層２３を介して第２下部電極層２２ｂに対向するように、第２下部電極層２２ｂの上方にまで突出している。この第１上部電極層２４ａの突出部、誘電体層２３、第２下部電極層２２ｂによって容量形成領域１０ａを形成している。
【００３２】
また、図１において２つめの容量形成領域１０ｂを形成するため、第２の上部電極層２４ｂは第２下部電極層２２ｂ、及び誘電体層２３の一部に形成され、しかも、誘電体層２３を介して第１下部電極層２２ａに対向するように、第１下部電極層２２ａの上方にまで突出している。この第２上部電極層２４ｂの突出部、誘電体層２３、第１下部電極層２２ａによって第２の容量形成領域１０ｂを形成している。尚、図１では、容量形成領域１０ａ、１０ｂの形状を明確にし、また、下部電極層２２の形状を明確にするためドット模様で図示している。
【００３３】
この容量形成領域１０ａ、１０ｂの形状は、各上部電極層２４ａ、２４ｂの突出部の形状によって決定されることになる。
【００３４】
本発明は、各上部電極層２４ａ、２４ｂの突出部の先端形状２４ｘを円の一部を有する形状としている。即ち、図１の上部電極層２４ａ、２４ｂでは、その先端形状が半円形状となっている。また、図３（ａ）〜（ｃ）に示すように、半長円形状の先端形状２４Ｗ、半だ円形状の先端形状２４Ｙ、また、矩形状（多角形状）を基本として、その先端部の角部に所定曲率半径の丸みを付けた先端形状２４Ｚなどが例示できる。
【００３５】
また、密着層２５、２６は、導体材料としてはＡｕおよび／またはＣｕを用いて形成される。その厚みは０．０１〜１μｍとなっている。厚みの下限については半田ぬれ性を考慮して設定される。厚みの上限については、密着層２５、２６の持つ残留応力よる剥離の発生を防止するように設定される。
【００３６】
また、保護膜２７は、上部端子電極層２５の一部を露出するように形成されている。保護膜としては、ＳｉＯ₂、Ｓｉ₃Ｎ₄，ＢＣＢ（ベンゾシクロブテン）、ポリイミドなどが好適である。またこれらの材料の多層構造にしても良い。この保護膜２７は、外部からの機械的な衝撃からの保護の他、湿度による劣化、薬品の汚染、酸化等を防止する役割を持っている。
【００３７】
また、外部接続端子２８、２９は、半田ボールや金属バンプなどが例示できる。具体的には、密着層２５、２６が露出する部分には、例えば半田ボールを形成したり、また、金属ワイヤーのファーストボンディングを行い、所定長さで切断することにより、金などのバンプを形成しても構わない。
【００３８】
以上により、図２に示す可変容量コンデンサとなる。即ち、外部接続端子２９は、第１上部電極層２４ａ、第１下部電極層２２ａに接続し、外部接続端子２８は、第２上部電極層２４ｂ、第２下部電極層２２ｂに接続に接続して、この外部接続端子２８、２９間に、容量形成領域１０ａ、１０ｂの誘電体層２３に印加する外部電圧が供給されるとともに、これに伴い誘電率が変化した誘電体層２３を含むこの容量形成領域１０ａ、１０ｂの容量成分を導出している。
【００３９】
このような可変容量コンデンサは、容量成分を外部電圧によって可変させることができるため、例えば、ＬＣ共振回路の容量成分の一部に用いて共振周波数を外部電圧の制御により可変させたり、また、ＬＣ共振回路が接合されたフィルタ回路に用いてフィルタ特性を外部電圧の制御により可変させたり、インピーダンスアンテナの特性、遅延素子の特性、アレイアンテナの特性、結合型ストリップ線路の特性を外部電圧の制御により可変させることができ、高周波回路部品に幅広く使用される。しかも、耐電力性の高い高周波部品となる。
【００４０】
図４は他の実施例を示した断面図である。この実施例の可変容量コンデンサは、支持基板４１上に形成された下部電極層４２と、前記下部電極層４２上のみに形成され外部電圧の印加により誘電率が変化する誘電体層４３と、前記誘電体層４３上のみに形成された上部電極層４４とから構成されている。尚、図４において、４５は絶縁層であり、４６は上部電極層４４を外部接続端子４０２に延出するための引出し電極であり、４７、４８は密着層であり、４０１、４０２は外部接続端子である。
【００４１】
この実施例では、下部電極層４２と上部電極層４４とで挟持された誘電体層４３で容量形成領域１０が形成されることになる。そして、上部電極層４４の形状により、容量形成領域１０の形状が決定される。そして、その上部電極層４４の形状は、図５（ａ）に示すように概略円形状の上部電極層４４ａ、図５（ｂ）に示すように長円形状とした上部電極層４４ｂ、図５（ｃ）に示すように楕円形状とした上部電極層４４ｃ、図５（ｄ）に示すように矩形（多角形）状の角部をＲ加工した形状の上部電極層４４ｄが例示できる。
【００４２】
【実施例１】
実施例１として、図２に示す可変容量コンデンサを作製した。
【００４３】
支持基板２１としてサファイア基板上に、Ｔｉからなる０．０５μmの密着層を作製し、この密着層の上面に０．３μｍのＰｔ層を形成し、密着層とＰｔ層とからなる下部電極層２２ａ、２２ｂを形成した。具体的には、密着層とＰｔ層とからなる電極膜をフォトリソグラフィを用いてパターン加工した。即ち、電極膜上にレジストを塗布し所定形状に加工した後、Ａｒイオンによるドライエッチングによりパターニング加工した。その後、誘電体層２３のスパッタ開始まで、誘電体層２３のスパッタ温度である８００℃に加熱し一定時間保持することで、平坦な膜とした。
【００４４】
続いて、誘電体層２３として（Ｂａ_0.3Ｓｒ_0.7）Ｔｉ_0.85Ｏ₃ターゲットを使ってスパッタ法により成膜温度８００℃にて、０．３μｍ成膜した。その後、フォトリソグラフィ、ウエットエッチング法により誘電体層２３をパターニング加工した。
【００４５】
続いて、上部電極層２４として０．０５μｍのＰｔ、１．２μｍのＡｕをスパッタ法で順次成膜し、下部電極層２２と同様の方法でパターニング加工して形成した。続いて、密着層２５、２６として、０．１μｍのＡｕをスパッタ法で成膜し、下部電極層２２と同様の方法でパターニング加工した。
【００４６】
続いて、保護層２７として光感光性ＢＣＢ（ベンゾシクロブテン）を塗布し、密着層が露出するように、パターニング加工した。
【００４７】
最後に保護層２７の開口部に外部接続端子２８、２９を印刷法にて形成し、リフローにより半田バンプとする。素子表面に半田フラックスが残存するが、これは適当な溶剤を用いて洗浄する。
【００４８】
このようにして、作製した容量形成領域１０ａ、１０ｂの上部電極層２４ａ、２４ｂ形状は、図１に示す半円形状として、２つの容量形成領域１０ａ、１０ｂの合計面積は、約１４４μm²とした。
【００４９】
この可変容量コンデンサをＬＴＣＣフィルタに実装し、耐電力試験を行った結果、入力電力１Ｗで破壊が起こった。
【００５０】
【実施例２】
実施例２として、図４に示す可変容量コンデンサを作製した。
【００５１】
支持基板４１として、サファイア基板上に、１．０μｍのＰｔからなる下部電極層４２として成膜し、その後フォトリソグラフィを用いて、下部電極層４２をパターン加工した。具体的には、レジストを塗布し所定形状に加工した後、Ａｒイオンによるドライエッチングによりパターニング加工した。
【００５２】
続いて、誘電体層４３としてＢａ_0.3Ｓｒ_0.7Ｔｉ_0.85Ｏ₃を０．３μｍ成膜し、その後、フォトリソグラフィ、ウエットエッチング法により誘電体層４３をパターニング加工した。
【００５３】
続いて、上部電極層４４として０．３μｍのＰｔを成膜し、その後フォトリソグラフィを用いてパターン加工した。
【００５４】
続いて、絶縁体層４５としてＢＣＢ＝１μｍ、を塗布し、加工した。続いて、引出し電極層４６として、０．３μｍのＰｔ、０．９μｍのＡｕを成膜し、その後フォトリソグラフィを用いてパターン加工した。
【００５５】
このようにして、作製した容量形成領域１０の上部電極層４４の形状は、図５（ａ）に示す円形状１つとして、その容量形成領域１０の面積は、約１００μm²とした。
【００５６】
この可変容量コンデンサをＬＴＣＣフィルタに実装し、耐電力試験を行った結果、入力電力１．２Ｗで破壊が起こった。
【比較例】
図６に示すように、容量形成領域１０ｃ、１０ｄの上部電極層２４ａ、２４ｂの平面形状を長方形にした可変容量コンデンサを作製した。容量形成領域の上部電極層２４ａ、２４ｂの平面形状以外は、各層の材料、膜厚について実施例１と同様の工程で作製した。このようにして、作製した長方形状の容量形成領域１０ｃ、１０ｄの合計面積は、約１４０μm²とした。
【００５７】
この可変容量コンデンサをＬＴＣＣフィルタに実装し、耐電力試験を行った結果、入力電力０．５Ｗで破壊が起こった。
【００５８】
尚、上述の実施例では、図１に示す可変容量コンデンサとしているが、図３（ａ）〜（ｃ）に示す上部電極層２４の先端形状２４Ｗ、２４Ｙ、２４Ｚを用いた場合でも、また、図４に示す可変容量コンデンサで、図５（ａ）〜（ｄ）に示す上部電極層４４ａ〜４４ｄを用いた場合でも、ＬＴＣＣフィルタに実装し、耐電力試験を行った結果、入力電力０．５Ｗを越える値でも耐電力が向上する。即ち、容量形成領域を形成する上部電極層の先端形状及びその形状を円の一部を成す形状を有するように、また、概略円形状にすることによって、上部電極層の角部や段差部分にかかる電界の集中が緩和され耐電力性が向上する。
【００５９】
また、図１に示すように、容量形成領域１０ａ、１０ｂ上の上部電極層２４ａ、２４ｂの先端部が円弧で構成される場合、弦の長さＷと、弦から円弧の先端部までの距離Ｌとの関係を、Ｗ＞Ｌとすることにより、円弧の曲率を幅に対して大きくすることができるため、より有効に電界を分散・緩和させることができるものとなる。
【００６０】
【発明の効果】
本発明は、支持基板上に形成された下部電極層と、前記下部電極層上に形成され外部電圧の印加により誘電率が変化する誘電体層と、前記誘電体層上に形成された上部電極層とからなるコンデンサにおいて、容量形成領域上の上部電極層の平面形状または先端形状を円もしくは円の一部を用いてなる構造にすることにより、容量形成領域での容量電極層の電界の分布を抑え、外部より高電流を印加しても耐える耐電力性の高い可変容量コンデンサとなる。
【００６１】
また、この可変容量コンデンサを用いて共振回路、フィルタ回路などに用いることにより、耐電力性の高い高周波部品となる。
【図面の簡単な説明】
【図１】本発明の可変容量コンデンサの平面図である。
【図２】図１のＡ−Ａ‘線の断面図である。
【図３】 (ａ)〜（ｃ）は、本発明のかかる上部電極層の先端形状を示す平面図である。
【図４】本発明の他の可変容量コンデンサの断面図である。
【図５】 (ａ)〜(ｃ)は、図４に示す可変容量コンデンサの上部電極層の形状を示す平面図である。
【図６】比較例の可変容量コンデンサの平面図である。
【符号の説明】
１０、１０ａ、１０ｂ・・・容量形成部
２１・・・支持基板
２２、２２ａ、２２ｂ・・・下部電極層
２３・・・薄膜誘電体層
２４、２４ａ、２４ｂ・・・上部電極層
２７・・・保護層
２５、２６・・・密着層
２８、２９・・・外部接続端子
４１・・・支持基板
４２・・・下部電極層
４３・・・薄膜誘電体層
４４・・・上部電極層
４５・・・絶縁層
４６・・・引出し電極層[0001]
[Technical field to which the invention belongs]
TECHNICAL FIELD The present invention relates to a variable capacitor whose capacitance changes according to an external voltage, and is a highly reliable variable capacitor having excellent power resistance that is not easily damaged even when high power is input to a lower electrode layer or an upper electrode layer. About.
[0002]
[Prior art]
Conventionally, strontium titanate (SrTiO3) thin film (A. Walkenhorst et al., Appl. Phys. Lett. 60 (1992) 1744), which is a paraelectric, and barium strontium titanate (Ba, Sr) For TiO3 thin films (Cem Bascri et. Sl., J. Appl. Phys 82 (1997) 2497), nonlinear dielectric constant changes due to voltage application have been reported. Further, a variable capacitor using a perovskite structure ferroelectric oxide thin film such as strontium titanate or barium titanate has been proposed (Japanese Patent Laid-Open No. 11-260667).
[0003]
In these variable capacitors, a lower electrode layer, a dielectric layer, and an upper electrode layer are sequentially formed on a support substrate. Specifically, after a conductor layer serving as a lower electrode layer is deposited on the entire surface of the support substrate, pattern processing is performed to form a lower electrode layer having a predetermined shape. Next, a dielectric layer is formed on the lower electrode layer. The dielectric layer is formed by a thin film technique with a mask placed at a predetermined position, or a dielectric layer is formed by a spin coating method and then patterned into a predetermined shape. Heat curing is performed as necessary. The upper electrode layer is subjected to patterning after a conductor layer to be the upper electrode layer is formed on the dielectric layer. Here, in the dielectric layer, a facing region that is actually sandwiched between the lower electrode layer and the upper electrode layer is a capacitance forming region.
[0004]
The dielectric layer in the capacitance forming region is made of a material whose dielectric constant is changed by an external voltage supplied between the lower electrode layer and the upper electrode layer, for example, (Ba _x , Sr _1-x ) _y Ti ₁ By using _-y O _3-z , a variable capacitor is formed.
[Patent Document 1]
Japanese Patent Laid-Open No. 11-260667
[Problems to be solved by the invention]
A variable capacitor comprising a lower electrode layer formed on a substrate, a dielectric thin film formed on the lower electrode layer, and an upper electrode layer formed on the dielectric thin film is formed by applying an external voltage. Although the capacitance is varied by changing the dielectric constant of the dielectric layer, the dielectric constant of the dielectric layer must generally be high in order to ensure the rate of change. For this reason, the area where the capacitor is formed is reduced, and when high power is applied, the electric field tends to concentrate on the capacitor forming part and its surroundings, so dielectric breakdown in the dielectric layer and peeling due to peeling at each electrode layer, short circuit failure Has occurred, making it difficult to ensure power durability. On the other hand, it is conceivable to increase the area of the capacitance forming region in order to reduce the concentration of the electric field, but in order to obtain the desired capacitance characteristics, the dielectric constant of the dielectric layer must be reduced, and as a result There is a problem that the rate of change in capacity cannot be secured.
[0006]
In addition, this variable capacitor is used for high-frequency components such as a duplexer, and high output is required. For example, since the transmission side signal has high power, an electrode layer structure having power durability is required.
[0007]
The present invention has been devised in view of the above-described problems, and the object of the present invention is to use a high dielectric constant material and secure the rate of change of capacitance due to application of an external voltage, while maintaining the capacitance forming portion. An object of the present invention is to provide a variable capacitor and a high-frequency component having excellent power durability by having a shape that reduces the electric field concentration applied to the capacitance forming portion without changing the area.
[0008]
[Means for Solving the Problems]
The present invention provides a support substrate , a first lower electrode layer deposited on the support substrate, and a second layer deposited on the support substrate and spaced apart from the first lower electrode layer . A lower electrode layer, a dielectric layer formed so as to straddle the first lower electrode layer and the second lower electrode layer, and having a dielectric constant changed by application of an external voltage; and the first lower electrode layer And a first upper electrode layer having a first projecting portion facing the second lower electrode layer through the dielectric layer, and connected to the second lower electrode layer, and the dielectric layer A second upper electrode layer having a second projecting portion opposed to the first lower electrode layer, and the tip shapes of the first projecting portion and the second projecting portion each form an arc shape , A first capacitance forming region formed in a region facing the first projecting portion and the second lower electrode; It is variable capacitor, characterized in that the second capacitor forming region formed in a region opposed to the parts and the first lower electrode are connected in parallel.
[0011]
Further, W> L, where W is the length of the chord with respect to the arc of the tip of each of the first and second protrusions, and L is the length from the chord to the arc-shaped tip.
[0015]
These dielectric layers are made of a high dielectric constant material made of perovskite oxide crystal particles containing at least Ba, Sr, and Ti.
[0016]
A first external connection terminal connected to the first upper electrode layer; and a second external connection terminal connected to the second upper electrode layer. The dielectric constant of the dielectric layer is changed. wherein the external voltage first to allowed to, while being applied between the second external connection terminals, the capacitance of the capacitor forming region by the applied external voltage Ru is derived.
[0017]
Such a variable capacitor is used as a part of a resonance circuit or a part of a filter circuit and becomes a high-frequency component.
[Action]
In the present invention, on the support substrate, the first lower electrode layer and the second lower electrode layer are formed so as to be separated from each other, and straddling the first lower electrode layer and the second lower electrode layer, A dielectric layer whose dielectric constant is changed by application of an external voltage is deposited, a part of the dielectric layer is covered on the first lower electrode layer, and a capacitor is opposed to the second lower electrode layer. It has the 1st upper electrode layer which forms a formation area. The tip shape of the first upper electrode layer facing the second lower electrode layer is at least a part of a circle, that is, a semicircular shape, an arc shape, a semi-oval shape, a semi-elliptical shape, and a rectangular shape. The corner of the tip has a R shape.
Due to such an electrode layer structure, the concentration of the electric field strength of the upper electrode layer in the capacitance forming region is suppressed and dispersed at the tip portion, and it has a power durability that is unlikely to break even when a high current is applied from the outside. It becomes a high variable capacitor.
[0018]
Furthermore, when the length of the chord with respect to the arc of the tip shape of the upper electrode layer forming the capacity forming region is W and the length from the chord to the tip of the arc is L, W> L. The electric field concentrated in the surroundings can be more effectively dispersed, and a variable capacitor having high power resistance that is less likely to break down even when a high current is applied from the outside.
[0019]
In addition, a plurality of capacitance forming regions are formed and connected in parallel to each other, so that a variable capacitance capacitor that can easily obtain a high capacitance value is obtained. Further, the electric field strength applied to the capacitance forming region is further weakened, and a high current is applied from the outside. It becomes a variable capacitor with high power resistance that can withstand even when applied.
[0022]
Further a variable capacitance capacitor that said thin-film dielectric layer is formed of _{_{(Ba x, Sr 1-x}} ) y Ti 1-y O 3-z. Thereby, a variable capacitor having a large capacitance change rate of the variable capacitor and a small loss can be manufactured.
[0023]
In addition, the upper electrode layer and the lower electrode layer constituting the capacitance forming region are electrodes to which an external voltage is applied, respectively, and are also used as electrodes for deriving a predetermined capacitance value, thereby minimizing the number of electrodes. Can be made.
[0024]
The variable capacitor is widely used for various high-frequency circuit components, for example, high-frequency circuit components such as a high-frequency filter, an impedance antenna, a delay element, an array antenna, and a coupled strip line, as a part of a filter circuit. And the electric power tolerance with respect to the high electric power in the high frequency requested | required of a high frequency circuit component can be ensured.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a variable capacitor and a high-frequency component of the present invention will be described in detail with reference to the drawings.
[0026]
FIG. 1 shows a variable capacitor according to the present invention. FIG. 1 is a plan view in a transparent state illustrating the structure of a variable capacitor in an easily understandable manner, and FIG. 2 is a cross-sectional view taken along line AA ′ in FIG.
[0027]
In the figure, 21 is a support substrate, 22a is a first lower electrode layer, 22b is a second lower electrode layer, 23 is a dielectric layer, 24a is a first upper electrode layer, 24b is a second upper electrode layer, and 25 and 26 are An adhesion layer, 27 is a protective layer, and 28 and 29 are external connection terminals.
The capacitance forming region is a region where the dielectric layer 23 is sandwiched between the lower electrode layer 22 and the upper electrode layer 24 and faces each other. In FIG. 1, two capacitance forming regions 10a and 10b are formed and connected in parallel to each other.
[0028]
The support substrate 21 is not particularly limited as long as it has excellent heat resistance and a flat surface. For example, the support substrate 21 is a ceramic substrate such as alumina or a single crystal substrate such as sapphire. A lower electrode layer 22 (a first lower electrode layer and a second lower electrode layer are collectively referred to as 22) is formed on the support substrate 21. Although the formation method is not particularly limited, a normal sputtering method, vapor deposition method, or the like can be given. Then, after film formation, patterning processing, for example, photolithography, dry etching, wet etching, or the like is performed, and independent first lower electrode layer 22 a and second lower electrode layer 22 b are formed on support substrate 21.
The lower electrode layer 22 is preferably made of a low resistance material such as Au or Ag. However, when the high temperature sputtering is required to form the dielectric layer 23, it must have a high melting point. Specifically, Pt, Al, Pd, etc. are used.
[0029]
The thickness of the lower electrode layer 22 is 0.1 μm to 5 μm. For example, when the thickness is smaller than 0.1 μm, the resistance of the lower electrode layer 22 itself is increased, and at the same time, the continuity of the lower electrode layer 22 is lost and the reliability is deteriorated. On the other hand, if the thickness is 5 μm or more, a step is increased in thickness. For example, when the dielectric layer 23 is formed, a coating defect occurs at the step portion, and the upper electrode layer 24 and the lower electrode layer 22 are short-circuited. Further, the lower electrode layer 22 may be peeled off from the substrate 21 due to residual stress. In order to improve the adhesion with the support substrate 21, an adhesion layer may be used within a range in which the resistance value is not greatly increased.
[0030]
The dielectric layer 23 is produced by a thin film technique such as sputtering. In addition to the sputtering method, a CVD method, a vacuum deposition method, or a spin coating method using a sol-gel solution may be used. As a material of the dielectric layer 23, a material having a low leakage current and a high dielectric constant is preferable. For example, (Ba _x , Sr _1-x ) _y Ti _1-y O _3-z can be given.
[0031]
The upper electrode layer 24 (the first upper electrode layer 24a and the second upper electrode layer 24b are collectively referred to as 24) is preferably made of Au having a low resistivity in order to reduce the resistance of the upper electrode layer 24. Further, in consideration of adhesion with the dielectric layer 23, it is desirable to use an adhesion layer in which Pt or the like is interposed at the interface with the dielectric layer 23. The thickness of the upper electrode layer 24 is 0.1 μm to 10 μm. The lower limit of the thickness is set in consideration of the resistance of the upper electrode layer itself, similarly to the lower electrode layer 22. The upper limit of the thickness is set in consideration of adhesion. The upper electrode 24 forms a capacitance forming region via the lower electrode layer 22 and the dielectric layer 23. For example, the first upper electrode layer 24 a is formed on a part of the first lower electrode layer 22 a and the dielectric layer 23, and is opposed to the second lower electrode layer 22 b via the dielectric layer 23. 2 protrudes above the lower electrode layer 22b. The protruding portion of the first upper electrode layer 24a, the dielectric layer 23, and the second lower electrode layer 22b form a capacitance forming region 10a.
[0032]
Further, in order to form the second capacitance forming region 10b in FIG. 1, the second upper electrode layer 24b is formed on the second lower electrode layer 22b and part of the dielectric layer 23, and the dielectric layer 23 Projecting above the first lower electrode layer 22a so as to face the first lower electrode layer 22a. The protruding portion of the second upper electrode layer 24b, the dielectric layer 23, and the first lower electrode layer 22a form a second capacitance forming region 10b. In FIG. 1, the capacitance forming regions 10a and 10b are illustrated in a dot pattern in order to clarify the shape and to clarify the shape of the lower electrode layer 22.
[0033]
The shape of the capacitance forming regions 10a and 10b is determined by the shape of the protruding portions of the upper electrode layers 24a and 24b.
[0034]
In the present invention, the tip shape 24x of the protruding portion of each upper electrode layer 24a, 24b is a shape having a part of a circle. That is, the tip shape of the upper electrode layers 24a and 24b in FIG. 1 is semicircular. Further, as shown in FIGS. 3A to 3C, a semi-elliptical tip shape 24W, a semi-elliptical tip shape 24Y, and a rectangular shape (polygonal shape) A tip shape 24Z with a rounded corner having a predetermined radius of curvature can be exemplified.
[0035]
The adhesion layers 25 and 26 are formed using Au and / or Cu as a conductor material. Its thickness is 0.01-1 μm. The lower limit of the thickness is set in consideration of solder wettability. About the upper limit of thickness, it sets so that generation | occurrence | production of peeling by the residual stress which the adhesion layers 25 and 26 have may be prevented.
[0036]
The protective film 27 is formed so as to expose a part of the upper terminal electrode layer 25. As the protective film, SiO ₂ , Si ₃ N ₄ , BCB (benzocyclobutene), polyimide and the like are suitable. A multilayer structure of these materials may also be used. The protective film 27 has a role of preventing deterioration due to humidity, chemical contamination, oxidation, and the like in addition to protection from mechanical shocks from the outside.
[0037]
The external connection terminals 28 and 29 can be exemplified by solder balls and metal bumps. Specifically, for example, solder balls are formed on the exposed portions of the adhesion layers 25 and 26, or first bonding of metal wires is performed, and bumps such as gold are formed by cutting at a predetermined length. It doesn't matter.
[0038]
Thus, the variable capacitor shown in FIG. 2 is obtained. That is, the external connection terminal 29 is connected to the first upper electrode layer 24a and the first lower electrode layer 22a, and the external connection terminal 28 is connected to the second upper electrode layer 24b and the second lower electrode layer 22b. The external voltage applied to the dielectric layer 23 in the capacitance forming regions 10a and 10b is supplied between the external connection terminals 28 and 29, and the capacitance is formed including the dielectric layer 23 whose dielectric constant is changed accordingly. The capacitive components of the regions 10a and 10b are derived.
[0039]
Since such a variable capacitance capacitor can change the capacitance component by an external voltage, for example, it can be used as a part of the capacitance component of the LC resonance circuit to change the resonance frequency by controlling the external voltage, The filter characteristics can be varied by controlling the external voltage using the filter circuit to which the resonance circuit is joined, and the impedance antenna characteristics, delay element characteristics, array antenna characteristics, and coupled stripline characteristics can be controlled by external voltage control. It can be varied and is widely used for high-frequency circuit components. And it becomes a high frequency component with high electric power resistance.
[0040]
FIG. 4 is a sectional view showing another embodiment. The variable capacitor of this embodiment includes a lower electrode layer 42 formed on a support substrate 41, a dielectric layer 43 that is formed only on the lower electrode layer 42 and whose dielectric constant changes when an external voltage is applied, The upper electrode layer 44 is formed only on the dielectric layer 43. In FIG. 4, 45 is an insulating layer, 46 is an extraction electrode for extending the upper electrode layer 44 to the external connection terminal 402, 47 and 48 are adhesion layers, and 401 and 402 are external connections. Terminal.
[0041]
In this embodiment, the capacitor forming region 10 is formed by the dielectric layer 43 sandwiched between the lower electrode layer 42 and the upper electrode layer 44. The shape of the capacitor formation region 10 is determined by the shape of the upper electrode layer 44. The upper electrode layer 44 has a substantially circular upper electrode layer 44a as shown in FIG. 5A, an oval upper electrode layer 44b as shown in FIG. 5B, and FIG. An upper electrode layer 44c having an elliptical shape as shown in FIG. 5C and an upper electrode layer 44d having a shape obtained by R-processing a rectangular (polygonal) corner as shown in FIG. 5D can be exemplified.
[0042]
[Example 1]
As Example 1, the variable capacitor shown in FIG.
[0043]
A 0.05 μm adhesion layer made of Ti is formed on a sapphire substrate as the support substrate 21, a 0.3 μm Pt layer is formed on the upper surface of the adhesion layer, and a lower electrode layer 22 a composed of the adhesion layer and the Pt layer. , 22b was formed. Specifically, an electrode film composed of an adhesion layer and a Pt layer was patterned using photolithography. That is, a resist was applied on the electrode film, processed into a predetermined shape, and then patterned by dry etching with Ar ions. Thereafter, until the start of sputtering of the dielectric layer 23, the film was heated to 800 ° C., which is the sputtering temperature of the dielectric layer 23, and held for a certain period of time to form a flat film.
[0044]
Subsequently, a 0.3 μm film was formed as the dielectric layer 23 by sputtering using a (Ba _0.3 Sr _0.7 ) Ti _0.85 O ₃ target at a film forming temperature of 800 ° C. Thereafter, the dielectric layer 23 was patterned by photolithography and wet etching.
[0045]
Subsequently, 0.05 μm of Pt and 1.2 μm of Au were sequentially formed by sputtering as the upper electrode layer 24 and patterned by the same method as the lower electrode layer 22. Subsequently, 0.1 μm of Au was deposited by sputtering as the adhesion layers 25 and 26 and patterned by the same method as that for the lower electrode layer 22.
[0046]
Subsequently, photosensitive BCB (benzocyclobutene) was applied as the protective layer 27, and was patterned so that the adhesion layer was exposed.
[0047]
Finally, external connection terminals 28 and 29 are formed in the openings of the protective layer 27 by a printing method, and are made into solder bumps by reflow. Solder flux remains on the surface of the element, which is cleaned using a suitable solvent.
[0048]
Thus, the shape of the upper electrode layers 24a and 24b of the produced capacitance formation regions 10a and 10b is a semicircular shape shown in FIG. 1, and the total area of the two capacitance formation regions 10a and 10b is about 144 μm ² . .
[0049]
As a result of mounting this variable capacitor on an LTCC filter and conducting a power durability test, destruction occurred at an input power of 1 W.
[0050]
[Example 2]
As Example 2, a variable capacitor shown in FIG.
[0051]
As the support substrate 41, a lower electrode layer 42 made of 1.0 μm Pt was formed on a sapphire substrate, and then the lower electrode layer 42 was patterned using photolithography. Specifically, a resist was applied and processed into a predetermined shape, and then patterned by dry etching with Ar ions.
[0052]
Subsequently, Ba _0.3 Sr _0.7 Ti _0.85 O ₃ was formed to a thickness of 0.3 μm as the dielectric layer 43, and then the dielectric layer 43 was patterned by photolithography and wet etching.
[0053]
Subsequently, 0.3 μm of Pt was deposited as the upper electrode layer 44, and then patterned using photolithography.
[0054]
Subsequently, BCB = 1 μm was applied as the insulator layer 45 and processed. Subsequently, 0.3 μm of Pt and 0.9 μm of Au were deposited as the extraction electrode layer 46, and then patterned using photolithography.
[0055]
Thus, the shape of the upper electrode layer 44 of the produced capacitor forming region 10 was one circular shape shown in FIG. 5A, and the area of the capacitor forming region 10 was about 100 μm ² .
[0056]
As a result of mounting this variable capacitor on an LTCC filter and conducting a power durability test, destruction occurred at an input power of 1.2 W.
[Comparative example]
As shown in FIG. 6, a variable capacitor having a rectangular planar shape of the upper electrode layers 24a and 24b in the capacitance forming regions 10c and 10d was manufactured. Except for the planar shape of the upper electrode layers 24a and 24b in the capacitor formation region, the material and film thickness of each layer were fabricated in the same process as in Example 1. Thus, the total area of the produced rectangular capacitance forming regions 10c and 10d was about 140 μm ² .
[0057]
When this variable capacitor was mounted on an LTCC filter and a power durability test was conducted, destruction occurred at an input power of 0.5 W.
[0058]
In the above embodiment, the variable capacitor shown in FIG. 1 is used. However, even when the tip shapes 24W, 24Y, and 24Z of the upper electrode layer 24 shown in FIGS. 3A to 3C are used, Even when the upper electrode layers 44a to 44d shown in FIGS. 5 (a) to 5 (d) are used in the variable capacitor shown in FIG. The power durability is improved even when the value exceeds 5 W. That is, the tip shape of the upper electrode layer that forms the capacitance forming region and the shape of the tip of the upper electrode layer are part of a circle. The concentration of the electric field is alleviated and the power durability is improved.
[0059]
In addition, as shown in FIG. 1, when the tips of the upper electrode layers 24a and 24b on the capacitance forming regions 10a and 10b are formed by arcs, the length W of the string and the distance from the string to the tip of the arc Since the curvature of the arc can be increased with respect to the width by setting W> L as the relationship with L, the electric field can be more effectively dispersed and relaxed.
[0060]
【The invention's effect】
The present invention includes a lower electrode layer formed on a support substrate, a dielectric layer that is formed on the lower electrode layer and whose dielectric constant changes when an external voltage is applied, and an upper electrode formed on the dielectric layer Distribution of the electric field of the capacitor electrode layer in the capacitor formation region by making the planar shape or tip shape of the upper electrode layer on the capacitor formation region using a circle or a part of a circle And a variable capacitor with high power resistance that can withstand even when a high current is applied from the outside.
[0061]
Further, by using the variable capacitor for a resonance circuit, a filter circuit, or the like, a high-frequency component with high power durability is obtained.
[Brief description of the drawings]
FIG. 1 is a plan view of a variable capacitor according to the present invention.
FIG. 2 is a cross-sectional view taken along line AA ′ of FIG.
FIGS. 3A to 3C are plan views showing the tip shape of the upper electrode layer according to the present invention. FIGS.
FIG. 4 is a cross-sectional view of another variable capacitor of the present invention.
5A to 5C are plan views showing the shape of the upper electrode layer of the variable capacitor shown in FIG.
FIG. 6 is a plan view of a variable capacitor of a comparative example.
[Explanation of symbols]
10, 10 a, 10 b... Capacitance forming part 21... Support substrate 22, 22 a, 22 b... Lower electrode layer 23 ... Thin film dielectric layers 24, 24 a, 24 b. Protective layers 25, 26 ... adhesion layers 28, 29 ... external connection terminals 41 ... support substrate 42 ... lower electrode layer 43 ... thin film dielectric layer 44 ... upper electrode layer 45 ..Insulating layer 46 ... Lead electrode layer

Claims

A support substrate ; a first lower electrode layer deposited on the support substrate; a second lower electrode layer deposited on the support substrate and disposed apart from the first lower electrode layer; A dielectric layer formed so as to straddle the first lower electrode layer and the second lower electrode layer and having a dielectric constant changed by application of an external voltage; and connected to the first lower electrode layer; And a first upper electrode layer having a first protrusion facing the second lower electrode layer through the dielectric layer, and the second upper electrode layer connected to the second lower electrode layer and the first upper electrode layer through the dielectric layer. A second upper electrode layer having a second protrusion facing the lower electrode layer,
The tip shape of the first protrusion and the second protrusion each form an arc shape, and the first capacitance forming region and the first capacitor formed in the opposing region of the first protrusion and the second lower electrode 2. A variable capacitor according to claim 2, wherein a second capacitance forming region formed in a region facing the two protruding portions and the first lower electrode is connected in parallel .

The first, the chord length to the arc of each of the end form second protrusions W, when the length from the chord to the arc-shaped tip portion is L, and wherein W> L Der Rukoto The variable capacitor according to claim 1.

3. The variable capacitor according to claim 1, wherein the dielectric layer is made of a high dielectric constant material made of perovskite oxide crystal grains containing at least Ba, Sr, and Ti.

An external device further comprising a first external connection terminal connected to the first upper electrode layer and a second external connection terminal connected to the second upper electrode layer, wherein the dielectric constant is changed with respect to the dielectric layer. the voltage first, while being applied between the second external connection terminal, according to any one of claims 1 to 3 volume of the capacitance forming region by the applied external voltage, wherein Rukoto derived Variable capacitor.

High-frequency component formed by using the variable capacitor according to any one of claims 1 to 4.