JP4166014B2

JP4166014B2 - 高電圧感知器

Info

Publication number: JP4166014B2
Application number: JP2001402075A
Authority: JP
Inventors: 容欺金
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2000-12-30
Filing date: 2001-12-28
Publication date: 2008-10-15
Anticipated expiration: 2021-12-28
Also published as: US20020105318A1; GB2373865A; KR100550637B1; KR20020057286A; GB0131047D0; GB2373865B; JP2002319283A; US6661218B2

Description

【０００１】
【発明が属する技術分野】
本発明は、高電圧の変化を感知する高電圧感知器に関し、特に、高電圧を必要とする集積回路に供給される電源電圧が低くなっても正常に動作可能な高電圧感知回路に関する。
【０００２】
【従来の技術】
一般に、高電圧は、集積回路を駆動する内部電圧より所定レベル以上高い電圧をいい、高電圧感知器は、高電圧が一定レベル以下に低くなれば、これを検出する回路をいう。
例えば、ＤＲＡＭ（ＤｙｍａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）の場合、ＤＲＡＭを構成する各々のセルは、一つのＮＭＯＳトランジスタと一つのキャパシタとから構成され、ＤＲＡＭセルのワードラインに加えられる電圧は、ＮＭＯＳトランジスタが有するしきい電圧による損失を考慮して高い電圧を使用することになるが、このような電圧を高電圧といい、高電圧はＮＭＯＳに連結されたキャパシタの電位レベルよりは高くなければならない。
【０００３】
図１は、従来の技術に係るメモリの高電圧感知回路を示すものである。
図１を参照すると、電流ミラーから構成され、電流ミラーの電圧として高電圧とメモリのコア電圧を印加されてこの二つを比較して、所定電位レベルを出力する高電圧検出部１０、及び前記高電圧検出部１０から出力される電位レベルを論理ハイと論理ローの信号形態にして出力する信号出力部２０を含んでなる。
【０００４】
以下、図１を参照しながら上記した構成を有する従来の高電圧感知回路の動作を説明する。
まず、ＰＭＯＳ（Ｔ１）のソース端とＰＭＯＳ（Ｔ２）のソース端に各々高電圧Ｖｐｐとメモリのコア電圧ＣＶｄｄが印加されれば、高電圧検出部１０が電流ミラーから構成されるので、ＰＭＯＳ（Ｔ１）とＮＭＯＳ（Ｔ３）を貫通して流れる電流と、ＰＭＯＳ（Ｔ２）とＮＭＯＳ（Ｔ４）を貫通して流れる電流が同一になる。
この場合、高電圧Ｖｐｐが低くなる場合、ＰＭＯＳ（Ｔ１）とＮＭＯＳ（Ｔ３）を貫通して流れる電流量が減少することになるので、ＰＭＯＳ（Ｔ２）とＮＭＯＳ（Ｔ４）を貫通して流れる電流量も減少することになる。
【０００５】
次いで、ＰＭＯＳのＴ１、Ｔ２のゲート端は、接地電圧に連結されているので、ソース端とドレイン端との間の抵抗が非常に少なくなるので、ＮＭＯＳ（Ｔ４）のドレイン端の電位レベルが上昇することになり、電位レベルが一定レベル以上上昇すれば、インバータ２１がハイレバルが入力されたことと判断して、ローレベルを出力し、これをまたインバータ２２で反転してハイレバルのポンピング信号Ｖｐｐｅｎを出力することになる。
一方、上述した高電圧感知回路は、電流ミラーを利用して高電圧Ｖｐｐとメモリのコア電圧ＣＶｄｄとを単純比較するように構成されるが、もしメモリに印加される電源電圧が低くなる場合、高電圧Ｖｐｐとメモリのコア電圧ＣＶｄｄが共に低くなってしまうとこれを感知できない。
【０００６】
例えば、３．３Ｖの電源電圧が２．５Ｖ以下に低くなれば、高電圧Ｖｐｐとメモリのコア電圧ＣＶｄｄが一定の割合で共に低くなるので、高電圧Ｖｐｐをポンピング（ｐｕｍｐｉｎｇ）させるポンピング信号Ｖｐｐｅｎがイネーブルされない。
すなわち、従来の高電圧感知回路は、電源電圧変動の際、高電圧感知動作を正しく行なえないという問題点があった。
【０００７】
【発明が解決しようとする課題】
そこで、本発明は上記従来の高電圧感知器における問題点に鑑みてなされたものであって、本発明の目的は、外部から印加される電源電圧が変わっても安定的に高電圧を感知する高電圧感知回路を提供することにある。
【０００８】
【課題を達成するための手段】
上記目的を達成するためになされた本発明による高電圧感知器は、メモリのコア電圧を昇圧させた高電圧を生成する高電圧生成部を備えるＤＲＡＭにおける前記高電圧が、一定電圧以下である時、これを上昇させるポンピング制御信号を生成する高電圧感知器において、基準電圧を供給する基準電圧供給部と、前記基準電圧と前記メモリのコア電圧とを比較して前記メモリのコア電圧が所定レベル以下である時イネーブルされるハイレベルの低電圧検出信号を生成する低電圧検出部と、第１ノードと、第２ノードと、前記ハイレベルの低電圧検出信号によって、前記第１ノードと第２ノードにかかる抵抗値が増加するパスゲート部と、前記高電圧と前記メモリのコア電圧を電源電圧とする電流ミラーから構成される出力電圧生成部とを含んでなる制御信号出力部とを備え、前記パスゲート部は、ゲートは、前記低電圧検出信号が印加され、一側は、前記第１ノードに連結され、他側は、前記第２ノードに連結される第１ＰＭＯＳと、一側と他側は、前記第１ＰＭＯＳの一側と他側に各々連結され、ゲートは接地される第２ＰＭＯＳとを含んでなることを特徴とする。
（メモリのコア電圧は以下内部電圧と称す。）
【０００９】
【発明の実施の形態】
次に、本発明にかかる高電圧感知器の実施の形態の具体例を図面を参照しながら説明する。
図２は、本発明の好ましい実施例に係る半導体メモリ装置で用いられる高電圧感知器を示す。
図２を参照すると、内部電圧ＣＶｄｄを昇圧させた高電圧Ｖｐｐを生成する高電圧生成部（図示せず）を備える集積回路における高電圧Ｖｐｐが一定電圧以下である場合、これを上昇させるポンピング制御信号Ｖｐｐｅｎを生成する高電圧感知器において、基準電圧Ｖ_ＲＥＦを供給する基準電圧供給部１００と、基準電圧Ｖ_ＲＥＦと内部電圧ＣＶｄｄとを比較して、内部電圧ＣＶｄｄが所定レベル以下である場合、イネーブルされる低電圧検出信号ＬｏｗＤを生成する低電圧検出部２００と、高電圧Ｖｐｐと内部電圧ＣＶｄｄを電源電圧とする電流ミラーから構成され、低電圧検出信号ＬｏｗＤにより電流ミラーに流れる電流量を制御して、ハイまたはローレベルを有するポンピング制御信号Ｖｐｐｅｎを出力する制御信号出力部３００とを備える。
【００１０】
具体的に、基準電圧供給部１００は、一側は高電圧Ｖｐｐに連結され、ゲートは接地されるＰＭＯＳ（Ｔ２３）と、ＰＭＯＳ（Ｔ２３）の他側と接地電圧との間にダイオード接続されて直列に連結されるＮＭＯＳ（Ｔ２０、Ｔ２１、Ｔ２２）を含んで構成、実施される。
低電圧検出部２００は、各々の一側は電源電圧に連結され、ゲートは共同に連結されるＰＭＯＳ（Ｔ２４、Ｔ２５）と、一側は、ＰＭＯＳ（Ｔ２４）の他側に連結され、ゲートは基準電圧Ｖ_ＲＥＦが印加され、他側は接地されるＮＭＯＳ（Ｔ２６）と、一側は、ＰＭＯＳ（Ｔ２５）の他側に連結され、他側は接地電圧に連結され、ゲートは内部電圧ＣＶｄｄが印加されるＮＭＯＳ（Ｔ２７）と、高電圧Ｖｐｐによりイネーブルされ、ＰＭＯＳ（Ｔ２５）の他側とＮＭＯＳ（Ｔ２７）の一側とが連結されるノードの電圧が印加されて反転するインバータＩ１、及び高電圧Ｖｐｐによりイネーブルされ、インバータＩ１の出力を反転してハイまたはローレベルの低電圧検出信号ＬｏｗＤを出力するインバータＩ２を含んで構成、実施される。
【００１１】
制御信号出力部３００は、ノードＮ２、Ｎ３と、低電圧検出信号ＬｏｗＤによって、ノードＮ２、Ｎ３間にかかる抵抗値が変わるパスゲート部３１０、及び高電圧Ｖｐｐと内部電圧ＣＶｄｄにより駆動される電流ミラーから構成され、パスゲート部３１０の抵抗値によってハイまたはローレベルを有するポンピング制御信号Ｖｐｐｅｎを出力する出力電圧生成部３２０を含んで構成、実施されるが、パスゲート部３１０は、ゲートは低電圧検出信号ＬｏｗＤを印加され、一側はノードＮ２に連結され、他側はノードＮ３に連結されるＰＭＯＳ（Ｔ２８）と、一側と他側はＰＭＯＳ（Ｔ２８）の一側と他側に各々連結され、ゲートは接地されるＰＭＯＳ（Ｔ２９）を含んで構成、実施される。
【００１２】
出力電圧生成部３２０は、一側は高電圧Ｖｐｐに連結され、ゲートは接地され、他側はノードＮ２に連結されるＰＭＯＳ（Ｔ３０）と、一側とゲートはノードＮ３に連結され、他側は接地されるＮＭＯＳ（Ｔ３１）と、一側は、内部電圧ＣＶｄｄに連結され、ゲートは接地されるＰＭＯＳ（Ｔ３２）と、一側は、ＰＭＯＳ（Ｔ３２）の他側に連結され、ゲートはＮＭＯＳ（Ｔ３１）のゲートと共同に連結され、他側は接地されるＮＭＯＳ（Ｔ３３）と、ＰＭＯＳ（Ｔ３２）の他側とＮＭＯＳ（Ｔ３３）の一側とが連結されるノードＮ４の電圧を反転させるインバータＩ３、及びインバータＩ３の出力を反転させるインバータＩ４を含んで構成、実施される。
【００１３】
以下、図２を参照しながら上述した本発明の一実施例による高電圧感知器の動作を詳細に説明する。
まず、高電圧Ｖｐｐを印加されるＰＭＯＳ（Ｔ２３）は、ゲートが接地されているので、基準電圧供給部１００にダイオード接続されたＮＭＯＳ（Ｔ２０、Ｔ２１、Ｔ２２）によってＮＭＯＳ（Ｔ２２）のドレイン端子には各々のＮＭＯＳ（Ｔ２０、Ｔ２１、Ｔ２２）が有するしきい電圧を合わせた電圧が基準電圧Ｖ_ＲＥＦとしてかかることになる。
ここで、ＮＭＯＳ（Ｔ２２）のドレイン端子にかかる基準電圧Ｖ_ＲＥＦは、各々のＮＭＯＳ（Ｔ２０、Ｔ２１、Ｔ２２）が持っているしきい電圧によるものであるので、ＰＭＯＳ（Ｔ２３）のソース端に印加される高電圧Ｖｐｐの変動にほとんど影響を受けない。この場合、基準電圧Ｖ_ＲＥＦを生成するためのＮＭＯＳの個数は、印加される電源電圧に応じてその個数を異にすることができる。
次いで、低電圧検出部２００では、基準電圧Ｖ_ＲＥＦとメモリ内部を動作させる内部電圧ＣＶｄｄとを比較して、ハイまたはローレベルを有する低電圧検出信号ＬｏｗＤを出力する。
【００１４】
以下でこの過程をより詳細に説明する。
高電圧Ｖｐｐと内部電圧ＣＶｄｄが一定の電位レベルを維持する場合には、低電圧検出部２００が電流ミラーから構成されるので、高電圧Ｖｐｐと接地電圧との間に連結されたＰＭＯＳ（Ｔ２４、Ｔ２５）とＮＭＯＳ（Ｔ２６、Ｔ２７）のソースとドレインとの間に流れる電流は一定である。
一方、電源電圧（図示せず）が低くなっても基準電圧Ｖ_ＲＥＦの電位レベルがほとんど変動しないのに対し、同期式半導体メモリ装置の外部から印加される電源電圧が低くなる場合に、同期式半導体メモリ装置の内部ロジック（図示せず）を駆動する内部電圧ＣＶｄｄは低くなる。
【００１５】
したがって、ＮＭＯＳ（Ｔ２７）のソースとドレインとの間の抵抗が大きくなって、インバータＩ１の入力端に印加される電圧が上昇することになって、上昇された電圧が一定レベル以上になれば、インバータＩ１は、ローレベルを出力し、この出力がまたインバータＩ２に印加されて最終的にハイレバルの低電圧検出信号ＬｏｗＤを出力する。
ここで、インバータＩ１、Ｉ２は、高電圧Ｖｐｐによって動作が制御されるが、これは低電圧検出信号ＬｏｗＤが高電圧Ｖｐｐが印加される場合のみ生成されるようにするためのものである。
次いで、制御信号出力部３００は、低電圧検出信号ＬｏｗＤに応答して電流ミラーから構成された出力電圧生成部３２０の各々のＮＭＯＳ（Ｔ３１、Ｔ３２）とＰＭＯＳ（Ｔ３０、Ｔ３２）のソースとドレインとの間に流れる電流を加減してハイまたはローレベルを有するポンピング制御信号Ｖｐｐｅｎを生成して、同期式半導体メモリ装置に供給される電源電圧が低くなる場合に、高電圧Ｖｐｐを上昇させるようにする。
【００１６】
以下、この過程をより詳細に説明する。
ＰＭＯＳ（Ｔ２８）は、同期式半導体メモリ装置を製作する工程過程においてＰＭＯＳ（Ｔ２９）に比べて抵抗が小さくなるようにサイジング（ｓｉｚｉｎｇ）して、パスゲート部３１０に低電圧検出信号ＬｏｗＤがローレベルである場合は、ＰＭＯＳ（Ｔ３０）のソースから出力される電流の大部分がＰＭＯＳ（Ｔ２８）を経由して流れるようにする。
すなわち、低電圧検出信号ＬｏｗＤがローレベルである場合は、電流ミラーから構成された出力電圧生成部３２０のＮＭＯＳ（Ｔ３１、Ｔ３３）のソースとドレインとの間には、同じ電流が流れることになり、この場合インバータＩ３の入力端にはローレベルが印加される。
【００１７】
一方、同期式半導体メモリ装置に印加される電源電圧が低くなって内部電圧ＣＶｄｄが低くなる場合、前述したように、低電圧検出信号ＬｏｗＤがハイレバルにイネーブルされ、この場合には、ＰＭＯＳ（Ｔ２８）のゲートにハイレバルが印加されるので、ＰＭＯＳ（Ｔ２８）はターンオフされＰＭＯＳ（Ｔ２９）のみイネーブルされる。ＰＭＯＳ（Ｔ２９）は、ＰＭＯＳ（Ｔ２８）に比べてソース−ドレイン間の抵抗値が大きいので、高電圧Ｖｐｐと接地電圧との間に連結されるＰＭＯＳ（Ｔ３０、Ｔ２９）と、ＮＭＯＳ（Ｔ３１）を貫通する電流の量が減少することになる。
【００１８】
したがって、ゲートが接地電圧に連結されたＰＭＯＳ（Ｔ３２）のソース−ドレイン間の抵抗がほとんどないのに比べて、ＮＭＯＳ（Ｔ３１）と共に電流ミラーを構成するＮＭＯＳ（Ｔ３３）のソース−ドレイン間の電流が減少するので、ＮＭＯＳ（Ｔ３３）のソース−ドレイン間抵抗値が増加することになる。
したがって、インバータＩ３の入力端の電位レベルが上昇することになり、一定レベル以上上昇する場合、インバータＩ３ではローレベルを出力することになり、これをインバータＩ４でまた反転してハイレバルのポンピング制御信号Ｖｐｐｅｎを生成することになる。
【００１９】
本発明は前記同期式半導体メモリ装置を例に挙げて説明したが、本発明の高電圧感知器は、前述した実施例及び添付する図面により限定されず、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【００２０】
【発明の効果】
上述したように、本発明によれば、同期式半導体メモリ装置のように、内部に高電圧を必要とする集積回路に印加される電源電圧が規定値以下に低くなっても、高電圧感知回路が正常に作動して一定の電位レベルを維持するようにし、本発明の実施例にかかる高電圧以外にも他の電圧に対しても一定のレベルを維持できるようにする効果がある。
【図面の簡単な説明】
【図１】従来の技術にかかる高電圧感知回路の詳細回路図である。
【図２】本発明にかかる高電圧感知器の一実施例の詳細回路図である。
【符号の説明】
１００基準電圧供給部
２００低電圧検出部
３００制御信号出力部
３１０パスゲート部
３２０出力電圧生成部

Claims

メモリのコア電圧を昇圧させた高電圧を生成する高電圧生成部を備えるＤＲＡＭにおける前記高電圧が、一定電圧以下である時、これを上昇させるポンピング制御信号を生成する高電圧感知器において、
基準電圧を供給する基準電圧供給部と、前記基準電圧と前記メモリのコア電圧とを比較して前記メモリのコア電圧が所定レベル以下である時イネーブルされるハイレベルの低電圧検出信号を生成する低電圧検出部と、
第１ノードと、第２ノードと、前記ハイレベルの低電圧検出信号によって、前記第１ノードと第２ノードにかかる抵抗値が増加するパスゲート部と、前記高電圧と前記メモリのコア電圧により駆動される電流ミラーから構成される出力電圧生成部とを含んでなる制御信号出力部とを備え、
前記パスゲート部は、ゲートは、前記低電圧検出信号が印加され、一側は、前記第１ノードに連結され、他側は、前記第２ノードに連結される第１ＰＭＯＳと、一側と他側は、前記第１ＰＭＯＳの一側と他側に各々連結され、ゲートは接地される第２ＰＭＯＳとを含んでなることを特徴とする高電圧感知器。
前記出力電圧生成部は、一側は、前記高電圧に連結され、ゲートは、接地され、他側は、前記第１ノードに連結される第３ＰＭＯＳと、一側とゲートは、前記第２ノードに連結され、他側は接地される第１ＮＭＯＳと、一側は、前記内部電圧に連結され、ゲートは接地される第４ＰＭＯＳと、一側は、前記第４ＰＭＯＳの他側に連結され、ゲートは前記第１ＮＭＯＳのゲートと共同に連結され、他側は接地される第２ＮＭＯＳと、前記第４ＰＭＯＳの他側と第２ＮＭＯＳの一側が連結されるノードの電圧を反転させる第１インバータと、前記第１インバータの出力を反転させる第２インバータとを含んでなることを特徴とする請求項１に記載の高電圧感知器。
前記基準電圧供給部は、一側は、電源電圧に連結され、ゲートは接地される第５ＰＭＯＳと、前記第５ＰＭＯＳの他側と接地電圧との間に連結され、少なくとも一つのダイオード接続されるＮＭＯＳとを含んでなることを特徴とする請求項１に記載の高電圧感知器。
前記低電圧検出部は、各々の一側は、電源電圧に連結され、ゲートは共同に連結される第６ＰＭＯＳと第７ＰＭＯＳと、一側は、前記第６ＰＭＯＳの他側に連結され、ゲートは前記基準電圧が印加され、他側は接地される第３ＮＭＯＳと、一側は、前記第７ＰＭＯＳの他側に連結され、他側は接地電圧に連結され、ゲートは前記メモリのコア電圧が印加される第４ＮＭＯＳと、前記高電圧によりイネーブルされ、前記第７ＰＭＯＳの他側と第４ＮＭＯＳの一側とが連結されるノードの電圧が印加されて反転する第３インバータと、前記高電圧によりイネーブルされ、前記第３インバータの出力を反転して第１または第２電位レベルの低電圧検出信号を出力する第４インバータとを含んでなることを特徴とする請求項１に記載の高電圧感知器。