JP4169670B2 - 出力制御回路と定電圧源ｉｃおよび電子機器 - Google Patents

Description

本発明は、半導体集積回路に係わり、特に、電源立ち上げ時や入力変動、負荷変動に伴う出力電圧のオーバーシュートが問題となる定電圧電源回路に適用するのに好適な電圧検出回路および出力制御回路に関するものである。

冷蔵庫や炊飯器等の家庭用電気製品、カーオーディオやカーナビエーション、ノートパソコンやデジタルテレビ、複写機やプリンタ、ファクシミリ、スキャナ、レーダ、無線、トランシーバー等の多くの電子機器には、定電圧源ＩＣ（ボルテージレギュレータ）が設けられている。そして、この定電圧源ＩＣには、その出力電圧を制御するための出力制御回路が設けられている。

図９は、従来の出力制御機構を持たない従来の定電圧回路を示す回路図である。この定電圧回路は、差動増幅回路９１と出力回路９２からなり、差動増幅回路９１は差動増幅器Ａ１ｉと定電流駆動源Ｉ１ｉから構成されている。また出力回路９２には、ソースを電源に、ゲートを差動増幅回路９１の出力に、出力端子Ｖｏｕｔを成すドレインを抵抗Ｒ０ｉと抵抗Ｒ１ｉの直列接続を介してグランドに接続された出力トランジスタＱ３ｉが存在し、このトランジスタＱ３ｉのゲートとドレインとの間には位相補償容量Ｃ２ｉが接続されている。

抵抗Ｒ０ｉと抵抗Ｒ１ｉの接続点から得られる出力電圧の分圧成分は、差動増幅回路９１の非反転入力端子（＋）に入力され、同じく差動増幅回路９１の反転入力に入力される基準電圧Ｖｒｅｆとの誤差増幅によって出力トランジスタＱ３ｉのゲートが制御され、その出力トランジスタＱ３ｉのドレイン（出力端子Ｖｏｕｔ）に、Ｖｒｅｆ×（Ｒ０ｉ＋Ｒ１ｉ）／Ｒ１ｉに等しく制御された電圧を出力している。

図１０は、従来の直流安定化電源の構成例を示すブロック回路である。本回路は特許文献１に示された直流安定化電源およびその出力制御回路の構成を示す。

この直流安定化電源は、外部信号によって動作開始、停止状態を切り替えるように構成された電源回路であって、制御信号Ｖｃが入力されるオン／オフ回路１０１によって基準電圧回路１０２の出力を制御して、定電圧出力回路１０４における差動増幅器Ａ１ｊを制御する機構を内蔵した電源回路において、従来の定電圧回路の構成とは別に、差動増幅器Ａ２ｊで駆動される出力制御回路１０３を設けている。

この出力制御回路１０３の差動増幅器Ａ２ｊにおいて、基準電圧回路１０２からの基準電圧Ｖｒｅｆと出力電圧（Ｖｏｕｔ）の抵抗Ｒ０ｊ，Ｒ１ｊによる分圧成分（Ｖａｄｊ）を逐次比較し、出力電圧（Ｖｏｕｔ）が目標電圧より上昇した場合に、トランジスタＱ１ｊを起動（オン）して、出力トランジスタＱ３６ｊのコレクタから所定の電流Ｉ２ｊを吸収することにより、出力電圧（Ｖｏｕｔ）を早く低下させ、所定の値に収束させている。尚、この回路では、出力制御回路１０３の不感知範囲を、差動増幅器Ａ２ｊのゲインを適度に下げることで実現している。

図１１は、従来の電圧レギュレータの構成例を示すブロック回路である。本回路は特許文献２に示された電圧レギュレータの構成を示す。

電源線１１７と電源線１１８との間には、トランジスタＱ２１ｋ〜Ｑ２８ｋ、Ｑ３３ｋ、Ｑ３ｋからなるオペアンプと、トランジスタＱ２１ｋ〜Ｑ２４ｋ、Ｑ２９ｋ〜Ｑ３３ｋ、抵抗Ｒ２ｋからなるコンパレータ（オーバーシュート検出回路に相当）とが形成され、さらに、オペアンプはトランジスタＱ２１ｋ〜Ｑ２８ｋおよびＱ３３ｋからなる差動増幅回路と駆動用トランジスタＱ３ｋで構成されている。

オペアンプとコンパレータは共通の差動入力部を構成するトランジスタＱ２１ｋ，Ｑ２２ｋを有し、各ゲートにはそれぞれ基準電圧Ｖｒｅｆと後述する検出出力電圧Ｖｄｅｔが与えられている。

さらに、電源線１１７と差動増幅回路の出力ノードＮ１との間には、トランジスタＱ２ｋ（出力遮断回路、遮断トランジスタに相当）のソース・ドレイン間が接続されており、また、コンパレータの出力ノードＮ２はトランジスタＱ２ｋのゲートに接続されている。

電源入力端子Ｖｉｎと出力端子Ｖｏｕｔとの間にはＰＮＰ形トランジスタＱ３６ｋ（出力回路、出力トランジスタに相当）のエミッタ・コレクタ間が接続され、このトランジスタＱ３６ｋのベース・エミッタ間には抵抗Ｒ２２ｋが接続されており、そのトランジスタＱ３６ｋのベースはＮＰＮ形トランジスタＱ３７ｋのコレクタ・エミッタ間と抵抗Ｒ２３ｋとを介して電源線１１８に接続されている。

また、出力端子Ｖｏｕｔと電源線１１８との間には抵抗Ｒ０ｋと抵抗Ｒ１ｋが直列接続され、その中点（接続点）から出力電圧を分圧した検出電圧Ｖｄｅｔを出力している。

尚、差動増幅回路の出力ノードＮ１と出力端子Ｖｏｕｔとの間には容量Ｃ２ｋと抵抗Ｒ２６ｋとの直列回路からなる位相補償回路が接続されている。

ここでコンパレータは抵抗Ｒ２ｋによりオフセットを持たせてあるので、定常状態では、このコンパレータの出力ノードＮ２はＨレベルを出力するように構成されているが、出力電圧がある設定電圧を超えて上昇するとコンパレータの出力ノードＮ２がＬレベルとなりトランジスタＱ２ｋをオンさせる。これにより短時間で位相補償容量Ｃ２ｋが充電され、トランジスタＱ３ｋのゲート電圧が上昇し、トランジスタＱ３６ｋがオフ駆動される。

図１２は、従来の定電圧回路の構成例を示すブロック回路である。本回路は特許文献３に示された定電圧回路の構成を示す。

この定電圧回路は、差動増幅回路１２１と出力回路１２２に充放電回路１２３を設け、出力負荷回路１２５への出力端子Ｖｏｕｔにおける電源投入時のオーバーシュートの発生を抑制する構成となっている。

すなわち、この定電圧回路では、電源Ｖｃｃとグランドとの間に直列に接続された電源側の容量Ｃ３ｎとグランド側の抵抗Ｒ５ｎからなる充放電回路１２３をもち、容量Ｃ３ｎと抵抗Ｒ５ｎの接続点から出力される制御信号により、出力回路１２２の出力端子Ｖｏｕｔにおける電源投入時のオーバーシュートの発生を抑制するオーバーシュート防止回路を制御している。

このオーバーシュート防止回路としては、出力端子Ｖｏｕｔに抵抗Ｒ４ｎを介してグランドとの間に接続されたトランジスタＱ１ｎと、出力回路１２２内の出力トランジスタＱ３ｎ、および、このトランジスタＱ３ｎと電源Ｖｃｃとの間に挿入されたトランジスタＱ４ｎなどが存在する。このような構成において、電源投入時に容量Ｃ３ｎが充電されるまで、トランジスタＱ１ｎによって出力端子Ｖｏｕｔ上の電荷を放電し、トランジスタＱ４ｎによって出力トランジスタＱ３ｎを電流遮断状態に制御する。

また、ここでは図示しないが差動増幅回路１２１の定電流源Ｉ１ｎと並列に設けたトランジスタのゲートに制御信号を入力し、電源立ち上げ時に差動増幅回路１２１の駆動電流を増す技術も示され、これら３つのオーバーシュート防止手段を個別に用いた、あるいは２つ以上を組み合わせた定電圧回路が紹介されている。

しかし、図９に示す構成の従来の定電圧回路では、電源投入時や入力電圧が急激に変動するような状況において、差動増幅回路９１の応答遅れにより、出力端子Ｖｏｕｔに大きなオーバーシュートが発生し、特に、携帯電子機器に内蔵される電源回路への応用など、耐圧の低いデバイスに電源を供給しようとする場合に大きな問題となる。

このようなオーバーシュートが発生する原因としては先ず、このような電源回路が採用される多くの場合において、消費電流を低減する目的から差動増幅回路９１を駆動する定電流Ｉ１ｉの値が小さく設定され、位相補償容量Ｃ２ｉや出力トランジスタＱ３ｉの寄生容量の影響でトランジスタＱ３ｉを高速に制御できないという点があげられる。

また、電源投入時においては、差動増幅回路９１の各ノードの動作点が決定して正常動作状態になるまでにはある程度のセットリング時間を要するにもかかわらず、トランジスタＱ３ｉのゲート電圧が長期にわたりグランド電位に近い状態におかれるという事に起因している。

この問題に対し、特許文献１で提案された図１０の従来例では、定電圧出力回路１０４における差動増幅器Ａ１ｊおよび出力制御回路１０３における差動増幅器Ａ２ｊには常に電源が与えられているという条件のもとで、外部からのオン／オフ回路１０１へのオンオフ信号Ｖｃによって基準電圧回路１０２からの基準電圧Ｖｒｅｆを０Ｖから立ち上げ、オーバーシュートの発生が良好に抑制されるというものである。

しかし、この従来技術では、特にＶｃ（オンオフ信号）といった制御手段を持たず、差動増幅器Ａ２ｊも含めた全ての回路が電源投入と同時に起動を開始するというケースに対しては考慮されていない。

また、特許文献２で提案された図１１の従来例でも、差動構成のコンパレータで出力電圧の上昇を検出し、直接、出力トランジスタＱ３６ｋのゲートをオフ制御している。

これら特許文献１，２に示される回路におけるコンパレータ側には、位相補償容量が存在せず高速に動作が可能となっている。しかし、これらの回路では、その応答速度は結局、差動増幅器Ａ２ｊ（図１０）やコンパレータ（図１１）を駆動している電流量で決まっており、駆動電流を絞りすぎると、電源投入時などにはコンパレータの動作遅延が影響して出力に大きなオーバーシュートを生じる。

また、従来の定電圧回路の他に別の差動増幅器を必要とする。あるいは、それらの入力手段を共有とした特許文献２の図１１に示す従来例であっても、電源とグランドとの間に多数の電流パスが存在することなって、低消費電流が要求される用途には向かない。

これら特許文献１，２の従来例に対し、特許文献３の図１２に示す従来技術では、出力制御の信号として、電源Ｖｃｃとグランドとの間に形成された充放電回路１２３の出力を用いている。このため、電源投入時のオーバーシュートに対しては効果的に機能し、かつ常時動作している増幅器も存在しないため、全体の消費電流も従来の定電圧回路と同程度に抑えることができる。

しかしながら、この特許文献２の定電圧回路を一つのＩＣ（Integrated Circuit、集積回路）上に集積しようとする場合には、充放電回路１２３の容量Ｃ３ｎに占める面積が問題となる。また、この容量Ｃ３ｎを外付けにする場合には部品点数が増加するという問題がある。さらに、容量Ｃ３ｎへの充電が完了した後に発生したチャタリングや入力変動に対しては、抵抗Ｒ５ｎによる放電が間に合わず、有効に機能しない。また、負荷変動に起因するオーバーシュートに対しては対処できないなどの問題が含まれる。

また、トランジスタＱ４ｎで最大出力電流が制限される問題がある。さらには、充放電回路１２３を採用しているために、電源投入からの立ち上がりスピードが遅いといった点も電源回路としての性能を大きく低下させており、重大な問題である。
特開１０−２３２７２１号公報 特開２００３−１５７４９号公報 特許第３０６８４８２号

解決しようとする問題点は、例えば特許文献１，２に記載の従来の差動構成のコンパレータを用いた技術では、高速な動作ができない点、低電圧での動作ができない点、電流を余分に消費する点であり、また特許文献３に記載の従来の技術は、ＩＣ上への集積に向かない点である。

上記目的を達成するため、本発明では、出力端子における電圧の検出を行う電圧検出回路として、出力端子とグラウンド間に直列に接続された第１の抵抗手段と第２の抵抗手段、および、第１の抵抗手段と第２の抵抗手段の接続点に接続され、この接続点の電圧に応じて動作するトランジスタ手段を有し、このトランジスタ手段の動作に基づき出力端子における電圧の検出を行うことを特徴とする。また、出力端子と、第１の抵抗手段と第２の抵抗手段の接続点間に容量手段を有することを特徴とする。また、トランジスタ手段は、複数のトランジスタと、これら複数のトランジスタを直列に接続する数を変更して動作点を調整する動作点調整手段とを有することを特徴とする。あるいは、第２の抵抗手段は、複数の抵抗と、これら複数の抵抗を直列に接続する数を変更してトランジスタの動作点を調整する動作点調整手段とを有することを特徴とする。さらに、定電圧源ＩＣ内に設けられ、この定電圧源ＩＣの出力端子における電圧の上昇を抑制する出力制御回路として、上述の電圧検出回路を具備し、この電圧検出回路におけるトランジスタ手段を出力端子とグラウンド間に接続し、このトランジスタ手段を接続点の電圧に応じて動作させて、出力端子における過電荷をグラウンドに流すことを特徴とする。さらに、電圧検出回路におけるトランジスタ手段と並列に第１の抵抗手段と第２の抵抗手段の接続点に接続され、この接続点の電圧値が予め定められた値を超えるとオン動作する第２のトランジスタ手段と、この第２のトランジスタ手段のオン動作に伴い定電圧源ＩＣ内に設けられて当該定電圧源ＩＣの出力電圧を生成する出力回路における出力トランジスタをオフ制御する遮断手段とを有することを特徴とする。あるいは、トランジスタ手段は用いず、第２のトランジスタ手段と遮断手段のみを設けた構成とすることを特徴とする。また、このような出力制御回路において、定電圧源ＩＣの出力電圧調整時に外部から入力される信号に基づき、トランジスタ手段による出力端子における過電荷のグラウンドへの流出を停止する非動作選択手段をトランジスタ手段と出力端子間に設けた構成、あるいは、第２のトランジスタ手段のオン動作に伴う遮断手段の動作を停止する非動作選択手段を設けた構成とすることを特徴とする。また、定電圧源ＩＣは、入力電圧を差動増幅する差動増幅回路と、出力端子の電圧を分圧して差動増幅回路に帰還させる出力回路とからなり、電圧検出回路における第１，第２の抵抗手段を、出力回路による分圧に共有することを特徴とする。そして、本発明の定電圧源ＩＣは、このような構成の出力制御回路を具備したことを特徴とし、さらに、本発明の電子機器は、このような構成の出力制御回路を具備した定電圧源ＩＣを具備したことを特徴とする。

本発明によれば、（１）電源投入時のオーバーシュートはもちろん、入力変動や、負荷変動に起因するオーバーシュートに対しても効果的に機能することができ、また（２）余分な消費電流の増加を招かず、さらに（３）構成する素子数が少なくＩＣ上に集積が容易で、製造バラツキに対する動作点の調整が可能となり、そして（４）電源回路の起動時間低下も招かないことから、高性能な出力電圧の制御を行うことが可能となる。

以下、図を用いて本発明を実施するための最良の形態例を説明する。

図１は、本発明に係わる電圧検出回路の第１の構成例を示す回路である。本図１における電圧検出回路１は、出力端子Ｖｏｕｔとグランドとの間には抵抗Ｒ１ａ（第１の抵抗手段）と抵抗Ｒ２ａ（第２の抵抗手段）が直列に接続され、その接続点（ノード）がトランジスタＱ１ａ（トランジスタ手段）のゲートに接続されている。このトランジスタＱ１ａのソースは、グランドに接続され、またドレインはオープン構成の制御信号出力端子Ｓｏを形成している。

尚、出力端子ＶｏｕｔとトランジスタＱ１ａのゲートとの間には、トランジスタＱ１ａのゲート容量以上の容量Ｃ１ａが接続されることが望ましい。また、抵抗Ｒ１ａと抵抗Ｒ２ａは出力電圧の分圧成分を得るものであれば特に抵抗に限らず、またトランジスタＱ１ａもＭＯＳ構成ではなく、ゲートをベースに、ソースをエミッタに、ドレインをコレクタにそれぞれ置き換えたバイポーラ構成であっても良い。

このような構成で、抵抗Ｒ１ａおよび抵抗Ｒ２ａは、出力電圧が設定値を超えた時にトランジスタＱ１ａの閾値を与える比率で構成されており、例えば、３Ｖ出力の定電圧回路に対して出力電圧が３．３Ｖになった時にトランジスタＱ１ａのゲートに閾値０．７Ｖが与えられ、制御信号出力端子ＳｏからＬレベルを出力する。

このように、本例の電圧検出回路１では、出力端子Ｖｏｕｔとグラウンド間に直列に接続された第１の抵抗手段（抵抗Ｒ１ａ）と第２の抵抗手段（抵抗Ｒ２ａ）、および、第１の抵抗手段（抵抗Ｒ１ａ）と第２の抵抗手段（抵抗Ｒ２ａ）の接続点に接続され、この接続点の電圧に応じて動作するトランジスタ手段（トランジスタＱ１ａ）を有し、このトランジスタ手段（トランジスタＱ１ａ）の動作に基づき出力端子Ｖｏｕｔにおける電圧の検出を行う。

このような構成の電圧検出回路１を定電圧源ＩＣ（定電圧回路）の出力制御回路に適用した例を、図２で説明する。図２は、本発明に係わる定電圧源ＩＣに設けられた出力制御回路の第１の構成例を示す回路図である。

本図２に例示する定電圧源ＩＣ（定電圧回路）は、差動増幅回路２１と出力回路２２および出力制御回路２３からなり、図１における電圧検出回路１が電圧検出回路２０として出力制御回路２３に設けられている。

本例の出力制御回路２３に設けた電圧検出回路２０において出力電圧を分圧する抵抗手段は、出力回路２２における差動増幅回路２１への分圧手段としても利用されている。すなわち、本例では出力制御回路２３の電圧検出部２０における抵抗Ｒ１ｂと抵抗Ｒ２ｂを抵抗Ｒ０ｂと共に構成することで出力回路２２による分圧に共有するかたちとなっている。

そして、電圧検出回路２０における制御信号出力端子（図１における電圧検出回路１におけるＳｏ）は出力端子Ｖｏｕｔに接続されている。これにより、出力回路２２からの出力電圧が３．３Ｖを超えた場合にトランジスタＱ１ｂがオンして出力端子Ｖｏｕｔの余分な電荷を放電する。

本例の構成によれば、出力制御回路２３は、出力端子（Ｖｏｕｔ）電圧にのみ依存し、３．３Ｖ未満では非動作、３．３Ｖ以上で動作状態に制御されるので電源投入直後や、安定動作に移行した後の入力変動、また負荷変動によるオーバーシュートにも良好に動作する。

ここで、容量Ｃ１ｂは応答速度の向上のために挿入されている。つまり定電圧回路の消費電流を考慮した場合、直列抵抗Ｒ０ｂ〜Ｒ２ｂの値をある程度高くする事が望ましいが、そうするとトランジスタＱ１ｂのゲート容量との間でローパスフィルタが形成され、出
力制御動作を高速に行う事ができなくなる。そこで容量Ｃ１ｂを挿入し、出力電圧の上昇
に対してすばやくトランジスタＱ１ｂがオンされるようにしている。もちろん定常状態では容量Ｃ１ｂの端点にはトランジスタＱ１ｂの敷値以下の電圧が充電されトランジスタＱ１ｂはオンしない。

尚、本例では、オーバーシュートの検出手段としてトランジスタの閾値を用いるため、製造バラツキによる閾値の変動が動作点に影響を与える。この問題に対応するためには、出力制御回路２３に設ける電圧検出回路２０として、例えば次の図３および図４に示す構成とすることが有効である。

図３は、本発明に係わる電圧検出回路の第２の構成例を示す回路であり、図４は、本発明に係わる電圧検出回路の第３の構成例を示す回路である。

図３に示す電圧検出回路３０では、複数のトランジスタＱ１ｃ，Ｑｆ１ｃ〜Ｑｆｎｃを直列に接続し、さらに、これらのトランジスタＱ１ｃ，Ｑｆ１ｃ〜Ｑｆｎｃを直列に接続する数を変更して動作点を調整する動作点調整手段としてのヒューズＦ１ｃ〜Ｆｎｃを設けた構成となっている。ヒューズＦ１ｃ〜Ｆｎｃを切断することでトランジスタＱ１ｃと直列に接続されるトランジスタＱｆ１ｃ〜Ｑｆｎｃの数を変更できる。

このような構成において、トランジスタＱ１ｃと直列に接続されるトランジスタＱｆ１ｃ〜Ｑｆｎｃの数をヒューズＦ１ｃ〜Ｆｎｃによって選択することにより、本回路の動作点を調整する。

また、図４に示す電圧検出回路４０では、複数の抵抗Ｒ１ｄ，Ｒｆ１ｄ〜Ｒｆｎｄを直列に接続し、さらに、これらの複数の抵抗Ｒ１ｄ，Ｒｆ１ｄ〜Ｒｆｎｄを直列に接続する数を変更してトランジスタＱ１ｄの動作点を調整する動作点調整手段としてのヒューズＦ１ｄ〜Ｆｎ＋１ｄを設けた構成となっている。ヒューズＦ１ｄ〜Ｆｎ＋１ｄを切断することで抵抗Ｒ１ｄと直列に接続される抵抗Ｒｆ１ｄ〜Ｒｆｎｄの数を変更できる。

このような構成において、抵抗Ｒ１ｄと直列に接続される抵抗Ｒｆ１ｄ〜Ｒｆｎｄの数をヒューズＦ１ｄ〜Ｆｎ＋１ｄによって選択することにより、トランジスタＱ１ｄのゲートに与える分圧電圧を変更し、本回路の動作点を調整する。

以下、図５から図８を用いて、他の構成からなる出力制御回路について説明する。まず、図５を用いて、出力制御回路の第２の構成例を説明する。

図５は、本発明に係わる定電圧源ＩＣに設けられた出力制御回路の第２の構成例を示す回路図である。本図５に例示する定電圧源ＩＣ（定電圧回路）は、差動増幅回路５１と出力回路５２および出力制御回路５３からなり、図１における電圧検出回路１が電圧検出回路５０として出力制御回路５３に設けられている。

本例においても、電圧検出回路５０において出力電圧を分圧する抵抗手段は、出力回路５２における差動増幅回路５１への分圧手段としても利用されており、出力制御回路５３の電圧検出部５０における抵抗Ｒ１ｅと抵抗Ｒ２ｅを抵抗Ｒ０ｅと共に構成することで出力回路５２による分圧に共有するかたちとなっている。

そして、本例の出力制御回路５３においては、電圧検出回路５０のトランジスタＱ１ｅによる出力端子における異常電圧検出結果に基づき、定電圧源ＩＣ（定電圧回路）内に設けられ定電圧源ＩＣの出力電圧を生成する出力回路５２における出力トランジスタＱ３ｅをオフ制御する遮断手段としてのトランジスタＱ２ｅと抵抗Ｒ３ｅを具備している。

先の図２で示した例では、電圧検出回路２０のトランジスタＱ１ｂによる検出信号出力端子Ｓｏでもって、直接、出力端子Ｖｏｕｔの余分な電荷を放電させていたが、例えば、大きな出力電流を要求される電源回路では、出力回路５２における出力トランジスタＱ３ｅの駆動能力は非常に大きく設計される。

このような出力トランジスタＱ３ｅから引き起こされるオーバーシュートを、電圧検出回路５０のトランジスタＱ１ｅで吸収するためには、理想的には、出力トランジスタＱ３ｅと同程度の放電能力が要求されることになり、ＩＣ上の面積が大きくなりすぎる。

このような問題に対応するため、本図５に例示するように、電圧検出回路５０のトランジスタＱ１ｅからの検出信号の出力端子（Ｓｏ）を抵抗Ｒ３ｅを介して電源Ｖｃｃに接続し、検出信号（Ｓｏ）がゲートに、ソースが電源端子Ｖｃｃに、ドレインが出力トランジスタＱ３ｅのゲートに入力されるトランジスタＱ２ｅを設け、このトランジスタＱ２ｅを用いて、出力回路５２における出力トランジスタＱ３ｅを直接、電流遮断状態に制御することが効果的である。

この構成によると、オーバーシュート発生時に、差動増幅回路５１による遅延もなく出力回路５２における出力トランジスタＱ３ｅをオフ制御することが可能となる。

図６は、本発明に係わる定電圧源ＩＣに設けられた出力制御回路の第３の構成例を示す回路図である。本図６に例示する定電圧源ＩＣ（定電圧回路）は、差動増幅回路６１と出力回路６２および出力制御回路６３からなり、図１における電圧検出回路１が電圧検出回路６０として出力制御回路６３に設けられている。

本例は、図２における例と図５における例を並列に設けた例であり、抵抗Ｒ１ｆ，Ｒ２ｆとトランジスタＱ０ｆおよび容量Ｃ１ｆにより図２における電圧検出回路２０を構成しこの電圧検出回路２０により、出力端子Ｖｏｕｔ上の余分な電荷を直接放電すると共に、同じく抵抗Ｒ１ｆ，Ｒ２ｆとトランジスタＱ１ｆおよび容量Ｃ１ｆにより図５における電圧検出回路５０を構成し、トランジスタＱ２ｆを制御することで、出力回路５２における出力トランジスタＱ３ｅを直接、電流遮断状態に制御する。

このように、本図６の例によると、図５の例の効果はそのままに、図２の例の効果により出力端子Ｖｏｕｔ上の電荷も直接放電可能である。

尚、本図６では、トランジスタＱ１ｆとトランジスタＱ０ｆのそれぞれのゲートを共通接続しているが、動作点を個別に与えて動作させることも可能である。例えばトランジスタＱ０ｆは３．３Ｖで動作し、トランジスタＱ１ｆは３．２Ｖで動作するように構成しても良い。

これら図２と図５および図６で示した電圧検出回路２０，５０，６０を、定電圧源ＩＣ上に集積する場合、一般的には差動増幅回路２１，５１，６１に含まれるオフセットや基準電圧Ｖｒｅｆのバラツキの影響を除くために、定電圧源ＩＣの出力電圧調整が必要である。

その際、図２や図５あるいは図６に示した出力制御回路２３，５３，６３が、そのまま出力回路２２，５２，６２に接続されていると、両回路のバラツキにより初期状態から出力制御回路２３，５３，６３が動作してしまい、定電圧源ＩＣ（定電圧回路）の出力調整に支障をきたす可能性が考えられる。

このような問題に対応するために、図７と図８に示すような非動作選択手段（７４，８４）を設けた構成とすることが有効である。

図７は、本発明に係わる定電圧源ＩＣに設けられた出力制御回路の第４の構成例を示す回路図であり、図８は、本発明に係わる定電圧源ＩＣに設けられた出力制御回路の第５の構成例を示す回路図である。

図７に例示する定電圧源ＩＣ（定電圧回路）は、差動増幅回路７１と出力回路７２および出力制御回路７３からなり、図１における電圧検出回路１が電圧検出回路７０として出力制御回路７３に設けられている。

さらに本例では、出力制御回路７３において、出力端子Ｖｏｕｔと電圧検出回路７０のトランジスタＱ１ｇとの間にトランジスタＱｔｇが設けられており、また、このトランジスタＱｔｇを制御するための非動作選択手段７４が設けられている。

このような構成において、定電圧源ＩＣ（定電圧回路）の生産時における調整時には、非動作選択手段７４におけるテスト端子ＶｔにＬレベルを入力し、トランジスタＱｔｇをオフにしてトランジスタＱ１ｇと出力端子Ｖｏｕｔ間の接続を遮断し、トランジスタＱ１ｇによる出力端子Ｖｏｕｔにおける余分な荷電の放電を停止させ、出力制御回路７３を非動作状態にして調整する。

図８に例示する定電圧源ＩＣ（定電圧回路）は、差動増幅回路８１と出力回路８２および出力制御回路８３からなり、図１における電圧検出回路１が電圧検出回路８０として出力制御回路８３に設けられている。

さらに本例では、ヒューズＦｔｈからなる非動作選択手段８４、あるいは、抵抗ＲｐｈとトランジスタＱｔｈからなる非動作選択手段８４ａが設けられており、これらの非動作選択手段８４，８４ａにより、出力制御回路８３における抵抗Ｒ３ｈを短絡可能な構成としている。

すなわち、定電圧源ＩＣ（定電圧回路）の生産時における調整時には、非動作選択手段８４におけるヒューズＦｔｈで出力制御回路８３における抵抗Ｒ３ｈを短絡させ、あるいは、非動作選択手段８４ａにおけるテスト端子ＶｔにＬ（ロー）レベルを入力してトランジスタＱｔｈをオンさせて出力制御回路８３における抵抗Ｒ３ｈを短絡させ、電圧検出回路８０におけるトランジスタＱ１ｈの検出結果に係わらずトランジスタＱ２ｈをオフ状態として、出力回路８２における出力トランジスタＱ３ｈを常に差動増幅回路８１の制御下においている。

このようにして、出力制御回路８３を非動作状態として定電圧源ＩＣ（定電圧回路）の生産時における調整を行い、調整後に、非動作選択手段８４におけるヒューズＦｔｈを切断して、あるいは、非動作選択手段８４ａにおけるテスト端子ＶｔへのＬ（ロー）レベル入力を遮断して、出力制御回路８２を機能させる。

尚、この場合、動作点の調整に当たっては、電源電流の増減によってその値をモニター可能である。

以上、図１〜図８を用いて説明したように、本例では、入力電圧から差動増幅回路などの帰還制御によって定電圧を出力するように構成された定電圧源ＩＣ（電源回路）に設けられ、出力端子Ｖｏｕｔに設定値以上のオーバーシュートが発生した場合に出力電圧の上昇を抑制する機能を備えた出力制御回路における、オーバーシュートの検出手段（電圧検出回路）として差動構成のコンパレータを含まない構成としている。

すなわち、検出手段（電圧検出回路）として、出力端子Ｖｏｕｔとグランドとの間に接続された抵抗Ｒ１，Ｒ２と、これら抵抗Ｒ１，Ｒ２による出力電圧の分圧成分に基づき出力端子Ｖｏｕｔ上の余分な荷電を直接グランドに流す、あるいは、出力回路における出力トランジスタをオフ制御する制御信号を出力するトランジスタＱ１を設ける。このように、差動構成のコンパレータを用いない構成とすることにより、高速な動作が可能となる。

また、このように出力端子Ｖｏｕｔとグランドとの間に形成された簡単な分圧手段（抵抗Ｒ１，Ｒ２）により得られた分圧成分がトランジスタＱ１の閾値を超えることによりオーバーシュートの検出動作を実現するため、約０．７Ｖ（トランジスタＱ１の閾値）の低電圧から動作可能であり、従来のコンパレータを用いる場合より高速に動作可能であり。特に電源投入時のオーバーシュートに対して有効に機能する。また構成する素子数が少なくＩＣ上への集積が容易である。

また、分圧手段（抵抗Ｒ１，Ｒ２）と、出力回路（２）における差動増幅回路（１）に入力する信号を得るための分圧手段（抵抗Ｒ０，Ｒ１，Ｒ２）とを共有した構成としている。これにより、電圧検出回路の追加によって消費する余分な消費電流が存在しない。

また、図３，４に示すように、電圧検出回路（３０，４０）の動作点を決定する閾値の調整手段（トランジスタＱｆ１ｃ〜Ｑｆｎｃ、ヒューズＦ１ｃ〜Ｆｎｃ）、あるいは、動作点を決定する分圧比に調整手段（抵抗Ｒｆ１ｄ〜Ｒｆｎｄ、ヒューズＦ１ｄ〜Ｆｎ＋１ｄ）を備えた構成とする。これにより、製造バラツキによる出力制御回路（２３）の動作点の変動を調整することが可能である。

また、電圧検出回路のトランジスタＱ１が出力端子Ｖｏｕｔとグランドとの間に接続され、出力端子Ｖｏｕｔに設定値以上のオーバーシュートが発生した場合にトランジスタＱ１を導通状態とし、出力電圧を設定値にクランプさせるように動作する構成とする。これにより、簡単かつ最小の素子数で電源投入直後のオーバーシュートはもちろん、電源投入後の入力変動や、負荷変動に伴うオーバーシュートに対しても効果的に機能する出力制御回路を実現可能である。また、本電圧検出回路の追加によって定電圧源ＩＣ（電源回路）自体の起動時間の低下を招かない。

また、例えば図５に示すように、本例の電圧検出回路５０を出力制御回路５３に設けて、出力端子Ｖｏｕｔに設定値以上のオーバーシュートが発生した場合に、出力回路５２を電流遮断状態に制御する構成とする。このような構成とすることにより、電流駆動能力が大きな定電圧源ＩＣ（電源回路）にも適用可能である。

また、例えば図６に示すように、図２における出力制御回路２３と図５における出力制御回路５３のそれぞれの機能を併設する構成とする。これにより、出力電圧の状態によって、よりきめ細かい制限動作の設定が可能である。

また、図７および図８に示すように、出力制御回路をＩＣ上に集積してなる定電圧源ＩＣ（電源回路）において、製造時における出力電圧の調整には影響を与えずに動作点を調整できる構成とする。これにより、利用時における作用効果はそのままに、製造時における定電圧回路の出力電圧調整を容易に行うことができる。

尚、本発明は、図１〜図８を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本例では、電圧検出回路（２０）における分圧用抵抗（Ｒ１,２）と、出力回路（２２）における分圧用抵抗（Ｒ０〜Ｒ２）を共有する構成としているが、それぞれ別々に設けた構成としても良い。

また、本例の電圧検出回路を出力制御回路に設けた定電圧源ＩＣ（電源回路）を利用する電子機器としては、冷蔵庫や炊飯器等の家庭用電気製品、カーオーディオやカーナビエーション、ノートパソコンやデジタルテレビ、複写機やプリンタ、ファクシミリ、スキャナ、レーダ、無線、トランシーバー等が掲げられるが、自動車や飛行機、衛星等に搭載される電子機器および定電圧源ＩＣ（電源回路）にも適用可能である。

本発明に係わる電圧検出回路の第１の構成例を示す回路である。 本発明に係わる定電圧源ＩＣに設けられた出力制御回路の第１の構成例を示す回路図である。 本発明に係わる電圧検出回路の第２の構成例を示す回路である。 本発明に係わる電圧検出回路の第３の構成例を示す回路である。 本発明に係わる定電圧源ＩＣに設けられた出力制御回路の第２の構成例を示す回路図である。 本発明に係わる定電圧源ＩＣに設けられた出力制御回路の第３の構成例を示す回路図である。 本発明に係わる定電圧源ＩＣに設けられた出力制御回路の第４の構成例を示す回路図である。 本発明に係わる定電圧源ＩＣに設けられた出力制御回路の第５の構成例を示す回路図である。 従来の出力制御機構を持たない従来の定電圧回路を示す回路図である。 従来の直流安定化電源の構成例を示すブロック回路である。 従来の電圧レギュレータの構成例を示すブロック回路である。 従来の定電圧回路の構成例を示すブロック回路である。

符号の説明

１，２０，３０，４０，５０，６０，７０，８０：電圧検出回路、２１，５１，６１，７１：差動増幅回路、２２，５２，６２，７２，８２：出力回路、２３，５３，６３，７３，８３：出力制御回路、７４，８４，８４ａ：非動作選択手段、Ａ１ｂ，Ａ１ｅ，Ａ１ｆ，Ａ１ｇ，Ａ１ｈ：差動増幅器、Ｃ１ａ〜１ｈ、Ｃ２ｂ，Ｃ２ｅ，Ｃ２ｆ，Ｃ２ｇ，Ｃ２ｈ：容量、Ｆ１ｃ〜Ｆｎｃ，Ｆ１ｄ〜Ｆｎ＋１ｄ，Ｆｔｈ：ヒューズ、Ｑ０ｆ，Ｑ１ａ〜１ｈ，Ｑ２ｅ，Ｑ２ｆ，Ｑ２ｈ，Ｑ３ｂ，Ｑ３ｅ，Ｑ３ｆ，Ｑ３ｇ，Ｑ３ｈ，Ｑｆ１ｃ〜Ｑｆｎｃ，Ｑｔｇ，Ｑｔｈ：トランジスタ、Ｒ０ｂ，Ｒ１ａ〜１ｈ，Ｒ２ａ〜２ｈ，Ｒ３ｅ，Ｒ３ｆ，Ｒ３ｈ，Ｒｆ１ｄ〜Ｒｆｎｄ，Ｒｐｇ，Ｒｐｈ：抵抗、Ｓｏ：制御信号出力端子、Ｖｏｕｔ：出力端子、９１，１２１：差動増幅回路、９２，１２２：出力回路、１０１：オン／オフ回路、１０２：基準電圧回路、１０３：出力制御回路、１０５：負荷、１２３：充放電回路、１２５：出力負荷回路。

Claims (9)

1. 定電圧源ＩＣ内に設けられ、該定電圧源ＩＣの出力端子における電圧の上昇を抑制する出力制御回路であって、
   上記定電圧源ＩＣは、入力電圧を差動増幅する差動増幅回路と、上記出力端子の電圧を第１，第２の抵抗手段により分圧して上記差動増幅回路に帰還させる出力回路とからなり、
   該出力回路における上記第１，第２の抵抗手段とグラウンド間に直列に接続された第３の抵抗手段、および、上記出力端子におけるオーバーシュート発生時の上記第３の抵抗手段と上記第１，第２の抵抗手段の接続点の電圧に応じてオン動作する第１のトランジスタ手段からなる電圧検出回路と、
   該電圧検出回路における上記第１のトランジスタ手段と上記定電圧源ＩＣの電源間に接続された第４の抵抗手段、および、該第４の抵抗手段と上記第１のトランジスタ手段との接続点における該第１のトランジスタ手段のオン動作時の電圧に応じて、上記定電圧源ＩＣ内に設けられ該定電圧源ＩＣの上記出力端子における電圧を生成する出力トランジスタをオフ制御する第２のトランジスタ手段からなる遮断回路と
   を具備したことを特徴とする出力制御回路。
2. 請求項１に記載の出力制御回路であって、
   上記出力端子と、上記第１の抵抗手段と第２の抵抗手段の接続点間に容量手段を有することを特徴とする出力制御回路。
3. 請求項１もしくは請求項２のいずれかに記載の出力制御回路であって、
   上記第１のトランジスタ手段は、複数のトランジスタと、該複数のトランジスタを直列に接続する数を変更して動作点を調整する動作点調整手段とを有することを特徴とする出力制御回路。
4. 請求項１もしくは請求項２のいずれかに記載の出力制御回路であって、
   上記第１の抵抗手段は、複数の抵抗と、該複数の抵抗を直列に接続する数を変更して上記第１のトランジスタの動作点を調整する動作点調整手段とを有することを特徴とする出力制御回路。
5. 請求項１から請求項４のいずれかに記載の出力制御回路であって、
   上記電圧検出回路における上記トランジスタ手段と並列に上記第１の抵抗手段と第２の抵抗手段の接続点に接続され該接続点の電圧値が予め定められた値を超えるとオン動作して、上記出力端子における過電荷をグラウンドに流す第３のトランジスタ手段
   を有することを特徴とする出力制御回路。
6. 請求項５に記載の出力制御回路であって、
   上記第３のトランジスタ手段と上記出力端子間に設けられ、
   上記定電圧源ＩＣの出力電圧調整時に外部から入力される信号に基づき、上記トランジスタ手段による上記出力端子における過電荷のグラウンドへの流出を停止する非動作選択手段を有することを特徴とする出力制御回路。
7. 請求項５もしくは請求項６のいずれかに記載の出力制御回路であって、
   上記定電圧源ＩＣの出力調整時に外部から入力される信号に基づき、
   上記第２のトランジスタ手段のオン動作に伴う上記遮断手段の動作を停止する非動作選択手段を有することを特徴とする出力制御回路。
8. 請求項１から請求項７のいずれかに記載の出力制御回路を具備したことを特徴とする定電圧源ＩＣ。
9. 請求項８に記載の定電圧源ＩＣを具備したことを特徴とする電子機器。

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