JP4173763B2

JP4173763B2 - Semiconductor device

Info

Publication number: JP4173763B2
Application number: JP2003103191A
Authority: JP
Inventors: 敏則森原
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-04-07
Filing date: 2003-04-07
Publication date: 2008-10-29
Anticipated expiration: 2023-04-07
Also published as: JP2004311717A

Description

【０００１】
【発明の属する技術分野】
この発明は、不良メモリセルをスペア用のメモリセルに置換することによって不良メモリセルの機能を救済する救済回路を備えた半導体装置に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）混載ロジックプロセスによってシステムＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）にＤＲＡＭを搭載するためには、ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ−ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）ロジックプロセス以外に、複雑な立体構造を有するＤＲＡＭコアのキャパシタを形成するためのプロセスステップや、立体構造を有するキャパシタに起因する段差を低減するための平坦化プロセスステップ等が必要となり、プロセスステップ数が大幅に増大するためチップコストも増大する。ここで、ＤＲＡＭ混載ロジックプロセスとは、従来複数個に分散していたＤＲＡＭとロジック回路のＬＳＩを、単一のシリコン上に集積し、１チップ化するプロセスである。
【０００３】
一方、ＣＭＯＳロジックプロセスのみによって形成される混載メモリとしてＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）がある。ＳＲＡＭは、従来プロセッサに対するキャッシュメモリ、レジスタファイルメモリ等に使用されていたが、ＤＲＡＭに不可欠なリフレッシュに関わる複雑なメモリコントロールが不要で扱いやすいため、最近では携帯情報端末等においてメインメモリとして広く使われている。このような携帯情報端末においては、最近では動画を取り扱うなど機能が大幅に向上してきており、大容量のメモリが必要となってきている。
【０００４】
上記ＤＲＡＭでは、微細加工プロセスの進展とともにメモリセルサイズのシュリンクが進んでいる。例えば、０．１８μｍＤＲＡＭ混載ロジックプロセスでは０．３μｍ^２のセルサイズが実現している。一方、ＳＲＡＭでは、メモリセルはＰチャネルおよびＮチャネル合わせて６個のトランジスタで構成されており、微細加工プロセスが進んでもＰ−ウェル／Ｎ−ウェル間の分離距離の制約等を受けてＤＲＡＭほどはメモリセルサイズの小型化は進まない。例えば、０．１８μｍＣＭＯＳロジックプロセスでのＳＲＡＭのメモリセルサイズは７μｍ^２程度であり、ＤＲＡＭのメモリセルサイズの２０倍以上ある。したがって、大容量のＳＲＡＭを搭載するためにはチップサイズを大幅に増大する必要がある。
【０００５】
ところで、上記のようなプロセスにおいて発生する欠陥によるメモリ動作の不具合を救済して歩留まりの向上を図ることは、微細加工プロセスの進展と共に重要度を増している。歩留まりを向上させるため、半導体装置は通常、欠陥を有する不良メモリセルが存在した場合にその不良メモリセルをスペア用のメモリセルと置き換えるための救済回路を備えている。正規のメモリセルアレイ中に不良セルが存在する場合、その行に対応するアドレス信号に対して、選択動作を行うようにスペア用のデコーダをプログラミングしておく。このようにプログラムすることによって、不良セルを含むアドレスが外部から入力されたときにスペア用のデコーダが選択される。また、このとき正規の行デコーダに対して選択禁止信号が出力されるようにする。このように制御することによって、正規行の替わりにスペア行が選択される。
【０００６】
スペア用デコーダのプログラミングは、不揮発性の素子を使用して行われる場合がある。不揮発性の素子としてはヒューズ素子が多く使用され、電気的なヒューズまたはレーザによるヒューズがある。電気的なヒューズはダイソートテスト（ウエハ状態でのテスト）を行う際に、ヒューズブローすることによって同時にテストすることができるという利点があるが、大電流を流す必要がある。また、レーザによるヒューズは、ダイソート装置からウエハを外してレーザトリミング装置でヒューズブローした後に再テストする必要があり、手間はかかるが、量産規模が大きい場合はこの方法が有利である。
【０００７】
特許文献１は、ヒューズ回路の不確定ノード発生を阻止し、また冗長救済判定回路のプロセスばらつきに対する動作マージンを向上させる半導体記憶装置について開示している。
【０００８】
【特許文献１】
特開平５−７４１９０号公報
【０００９】
【発明が解決しようとする課題】
従来の半導体装置では、ヒューズ素子を用いたヒューズ配線部をレーザで溶断することによって、不良セルの替わりにスペア用のセル（以下、スペアセルと称する）が選択されるようにしていた。しかしながら、ヒューズ配線部をレーザによって溶断すると、レーザ照射後にヒューズ配線が残留する可能性があり、この残留抵抗によって、例えば不良セルの替わりにスペア用のセルが適切に選択されないなど、不良が発生する恐れがあるという課題があった。
【００１０】
この発明は上記のような課題を解決するためになされたもので、レーザ照射後のヒューズ配線の残留抵抗によって不良が発生することなく、不良セルの替わりにスペアセルが適切に選択される半導体装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】
この発明に係る半導体装置は、ヒューズ回路が、所定の電圧に固定された第１のヒューズ配線と、第１のヒューズ配線と対をなす第２のヒューズ配線と、第１のヒューズ配線と第２のヒューズ配線との間に第３のヒューズ配線とを有し、第３のヒューズ配線の物性が変化することにより第１のヒューズ配線と第２のヒューズ配線との間の容量変化を検出する判定回路を備えたものである。
【００１２】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１による半導体装置の救済回路の一部を模式的に示す図である。図に示すように、半導体装置の救済回路はヒューズ判定回路（判定回路）１０、ヒューズ配線Ａ（第２のヒューズ配線），ヒューズ配線Ｂ（第１のヒューズ配線），ヒューズ配線Ｃ（第２のヒューズ配線），ヒューズ配線Ｄ（第３のヒューズ配線）を備える。ヒューズ配線Ａ，Ｂ，Ｃはヒューズ判定回路１０に接続されている。ヒューズ配線Ｂは所定の電圧にバイアス固定されている。ヒューズ配線Ｄは電気的にフローティングな状態で配線されている。ヒューズ判定回路１０は、不良セルをスペアセルに置換するか否かの判定を行う回路であり、ヒューズ配線ＢとＡとの間、およびヒューズ配線ＢとＣとの間の容量変化を検出する。
【００１３】
この実施の形態１による半導体装置では、システムＬＳＩの検査工程で不良セルが存在することが判明しそのセルをスペアセルに置換することによって不良セルの機能を救済したい場合には、製造者が検査後に、救済したい行に相当するヒューズ配線Ｄをレーザ照射して物性を変化（この物性の変化には、溶融、あるいは誘電率、抵抗の変化を含む）させておく。すると、物性が変化したヒューズ配線を挟むヒューズ配線間の容量が変化する。ヒューズ判定回路１０は、半導体装置の動作時にこのヒューズ配線間の容量変化を検出することによって、セルの置換を行うか否かを判定する。
【００１４】
図２は図１のヒューズ判定回路１０の回路図である。図に示すように、ヒューズ判定回路１０は、インバータ１１，１２，１３，１４，１５，１６、ＥＸ−ＯＲ回路１７，１８、Ｄ型フリップフロップ回路１９、ヒューズ部２０、比較用ヒューズ部２１を備える。ヒューズ部２０は不良セルの機能を救済する場合にヒューズ配線Ｄがレーザ照射される回路であり、比較用ヒューズ部２１はヒューズ部２０との容量比較のために使用される参照用の回路である。ヒューズ部２０および比較用ヒューズ部２１のヒューズ配線Ａ，Ｂ，Ｃが、図１に示す救済回路のヒューズ配線Ａ，Ｂ，Ｃに相当する。ヒューズ配線Ｂは接地されている。
【００１５】
まず、セルの置換を行わない場合のヒューズ判定回路１０の動作について説明する。
図３はセルの置換を行わない場合のヒューズ判定回路１０の信号波形を示す図である。初期状態では、入力信号ＩＮ、信号Ａ、信号Ｂ、信号Ｃ、信号Ｅおよび出力信号ＯＵＴは電圧レベルで‘Ｌ’である。電源投入時、入力信号ＩＮとして外部からリセット信号が入力される。置換を行わない場合はヒューズ部２０および比較用ヒューズ部２１でのヒューズ配線間の容量に差はないため、信号Ａおよび信号Ｂは同時に‘Ｈ’となる。信号Ａ，信号Ｂに由来する信号Ｃは、信号Ａおよび信号Ｂが同時に‘Ｈ’となるため、‘Ｌ’のまま変化しない。また、入力信号ＩＮから入力されたリセット信号に由来する信号Ｅは一時的に‘Ｈ’となる。この信号ＥがＣＬＫ入力としてＤ型フリップフロップ回路１９に入力されるとき、信号Ｃ、すなわち入力Ｄは常に‘Ｌ’である。したがって、出力信号ＯＵＴは‘Ｌ’のまま変化しない。
【００１６】
続いて、セルの置換を行う場合のヒューズ判定回路１０の動作について説明する。
図４はセルの置換を行う場合のヒューズ判定回路１０の信号波形を示す図である。置換を行う場合、ヒューズ部２０のヒューズ配線２１はレーザ照射によって物性が変化されている。このときヒューズ部２０の容量は、ヒューズ配線Ｄをレーザ照射していない比較用ヒューズ部２１の容量よりも低下する。電源投入時に入力信号ＩＮとして外部からリセット信号が入力されると、レーザ照射によってヒューズ部２０の容量値は低下しているため、信号Ａが信号Ｂよりも早く立ち上がる。また、信号Ｃは信号Ａと信号Ｂとで電位差が発生している間は‘Ｈ’となる。また、入力信号ＩＮから入力されたリセット信号に由来する信号Ｅは一時的に‘Ｈ’となる。この信号ＥがＣＬＫ入力としてＤ型フリップフロップ回路１９に入力されるとき、信号Ｃ、すなわち入力Ｄは一時的に‘Ｈ’となる。このとき、出力信号ＯＵＴも‘Ｈ’となる。ヒューズ判定回路１０はこの出力信号ＯＵＴの変化を検出して、不良セルの替わりにスペアセルが選択されるようにする。
【００１７】
図５は図２のヒューズ判定回路１０を半導体装置に組み込んだ例を示す図である。この半導体装置は、正規の４つのメモリアレイ（ワード線ＷＬ０〜ＷＬ３で示す）に対して１つのスペア用のメモリアレイを備える。また、正規のメモリアレイＷＬ０〜ＷＬ３に対応するヒューズ判定回路１０−０〜１０−３を備える。例えば、ヒューズ判定回路１０−０のみが不良セルの救済有りと判定するときにＡ０，Ａ１からアドレス（０，０）が入力された場合について説明する。ヒューズ判定回路１０−０に対応するＮＡＮＤ回路の出力が‘０’、ヒューズ判定回路１０−１〜１０−３に対応する各ＮＡＮＤ回路の出力がすべて‘１’となるため、ＡＮＤ回路の出力は‘０’となる。この出力‘０’が反転して‘１’となるため、スペア用のメモリセルＷＬ０が選択される。また、ＡＮＤ回路の出力‘０’が正規のメモリアレイＷＬ０〜ＷＬ３に対応する各ＮＡＮＤ回路に選択禁止信号として供給されるため、正規のメモリセルアレイＷＬ０は選択されなくなる。
【００１８】
図６は図２のヒューズ判定回路１０を半導体装置に組み込んだ別の例を示す図である。この半導体装置では、検査時に不良であると判明したセルを選択するヒューズ判定回路のみを備える。例えば、入力されるアドレスＡ０，Ａ１が不良セルを含むメモリアレイＷＬ０を指定する場合、アドレスＡ０，Ａ１を選択するヒューズ判定回路を備えるようする。また、正規のメモリアレイとスペア用のメモリアレイとを切り替える切り替え回路によって、使用するメモリアレイの切り替えを行う。このように構成することで、図５の半導体装置ではヒューズ判定回路がメモリアレイの数分必要であったが、この構成ではヒューズ判定回路の数を減らすことができる。
【００１９】
図７はこの発明の実施の形態１による半導体装置の別の救済回路の一部を模式的に示す図である。図１と共通する構成要素には同一符号を付し、その説明を省略する。図７に示すように、ヒューズ配線Ｄは所定の電圧にバイアス固定されていてもよい。
【００２０】
以上のように、この実施の形態１によれば、ヒューズ配線Ａ，Ｂの間にフローティング状態のヒューズ配線Ｄを配置し、不良セルの機能の救済を行う場合にはヒューズ配線Ｄをレーザ照射によって物性を変化させ、ヒューズ判定回路１０がヒューズ配線Ａ−Ｂ間の容量変化を検出することによって救済の有無を判定するようにしたので、レーザ照射後のヒューズ配線の残留抵抗によって不良が発生することなく、不良セルの替わりにスペアセルが適切に選択される効果が得られる。
なお、上記のような不良セルの機能を救済する方法は、メモリの他に、マイコン等のヒューズ回路を有する半導体装置にも使用できることは言うまでもない。
【００２１】
実施の形態２．
図８はこの発明の実施の形態２による半導体装置の救済回路の一部を模式的に示す図である。図１と共通する要素には同一符号を付し、その説明を省略する。この実施の形態２の半導体装置の救済回路では、レーザ照射するヒューズ配線Ｄの体積を実施の形態１の場合よりも縮小した複数の矩形パターンとなっている。図８に示した複数の矩形パターンのうち１つでもレーザ照射すれば、ヒューズ配線Ａ−Ｂ間の容量は変化する。したがって、レーザ照射するヒューズ配線Ｄの体積を縮小することによって、実施の形態１の効果に加えて照射エネルギーを低下できる効果が得られる。また、照射エネルギーを低下できるため、ヒューズ配線下層部の基板や層間絶縁膜等へのダメージを低減することができる効果が得られる。
なお、上記のような不良セルの機能を救済する方法は、メモリの他に、マイコン等のヒューズ回路を有する半導体装置にも使用できることは言うまでもない。
【００２２】
実施の形態３．
図９（ａ）はこの発明の実施の形態３による半導体装置の救済回路の一部を模式的に示す図であり、図９（ｂ）は図９（ａ）のＨ−Ｈ線断面図である。図９（ｂ）に示すように、半導体装置は一般に層間絶縁膜によって絶縁される複数の配線層を備える。ヒューズ配線Ａ，Ｂをヒューズ上層配線とし、ヒューズ上層配線と層間絶縁膜３０を隔てて位置する配線をヒューズ下層配線３１とする。図９（ａ）に示すように、ヒューズ配線Ａ，Ｂは不良セルをスペアセルに置換するか否かの判定を行うヒューズ判定回路１０に接続されている。ヒューズ下層配線３１はヒューズ判定回路１０に接続され、また所定の電圧にバイアス固定されている。
【００２３】
この実施の形態３による半導体装置の救済回路では、不良セルをスペアセルに置換することによって不良セルの機能を救済する場合は、救済したい行に相当するヒューズ配線（Ａとする）の下部の層間絶縁膜３０を製造者がレーザ照射しておく。これによって層間絶縁膜３０の物性が変化するため、ヒューズ配線Ａとヒューズ下層配線との間の容量が変化する。ヒューズ判定回路１０は、ヒューズ配線Ａ−ヒューズ下層配線間の容量と、層間絶縁膜３０をレーザ照射しないヒューズ配線Ｂ−ヒューズ下層配線間の容量との差を検出して救済の有無を判定する。
【００２４】
以上のように、この実施の形態３によれば、層間絶縁膜３０をレーザ照射したヒューズ配線間の容量と、層間絶縁膜３０をレーザ照射しないヒューズ配線間の容量との差を検出して不良セル機能の救済の有無を判定するようにしたので、レーザ照射後のヒューズ配線の残留抵抗によって不良が発生することなく、不良セルの替わりにスペアセルが適切に選択される効果が得られる。
なお、上記のような不良セルの機能を救済する方法は、メモリの他に、マイコン等のヒューズ回路を有する半導体装置にも使用できることは言うまでもない。
【００２５】
実施の形態４．
図１０（ａ）はこの発明の実施の形態４による半導体装置の救済回路の一部を模式的に示す図であり、図１０（ｂ）は図１０（ａ）のＩ−Ｉ線断面図である。図１０（ｂ）に示すように、半導体装置は一般に絶縁層によって絶縁される複数の配線層を備える。配線層を構成する材料として、例えば現在開発されつつある０．１３μ世代の半導体装置では銅を使用している。この実施の形態４による半導体装置は、ヒューズ配線Ａ，Ｂを含むヒューズ上層配線と、ヒューズ下層配線３１との間に、絶縁層３３によって絶縁されるフローティング状態の導電層３２が配置されている。ヒューズ配線Ａ，Ｂおよびヒューズ下層配線３１はヒューズ判定回路１０に接続されている。ヒューズ下層配線３１は所定の電圧にバイアス固定しておく。
【００２６】
この実施の形態４による半導体装置の救済回路では、不良セル機能の救済を行う場合は、救済したい行に相当するヒューズ配線（Ａとする）の下部の導電層３２をレーザ照射しておく。これによって導電層３２に穴が開く等の変化が起こるため、ヒューズ配線Ａ−ヒューズ下層配線間の容量が変化する。ヒューズ判定回路１０は、ヒューズ配線Ａ−ヒューズ下層配線間の容量とヒューズ配線Ｂ−ヒューズ下層配線間の容量の差を検出して救済の有無を判定する。
【００２７】
以上のように、この実施の形態４によれば、配線層を構成する導電層３２をレーザ照射した位置のヒューズ配線間の容量と、レーザ照射しないヒューズ配線間の容量との差を検出して不良セル機能の救済の有無を判定するようにしたので、レーザ照射後のヒューズ配線の残留抵抗によって不良が発生することなく、不良セルの替わりにスペアセルが適切に選択される効果が得られる。
【００２８】
なお、この発明ではレーザを使用した例を示したが、容量検出のためＥＢ（ＥｌｅｃｔｒｏｎＢｅａｍ）、赤外レーザ以外のレーザ光を使用するものにも対応できる。また、上記のような不良セルの機能を救済する方法は、メモリの他に、マイコン等のヒューズ回路を有する半導体装置にも使用できることは言うまでもない。
【００２９】
【発明の効果】
以上のように、発明によれば、ヒューズ回路を有する半導体装置において、ヒューズ回路が、所定の電圧に固定された第１のヒューズ配線と、第１のヒューズ配線と対をなす第２のヒューズ配線と、第１のヒューズ配線と第２のヒューズ配線との間に第３のヒューズ配線とを有し、第３のヒューズ配線の物性が変化することにより第１のヒューズ配線と第２のヒューズ配線との間の容量変化を検出する判定回路を備えるように構成したので、レーザ照射後のヒューズ配線の残留抵抗によって不良が発生することなく、不良セルの替わりにスペアセルが適切に選択される効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の救済回路の一部を模式的に示す図である。
【図２】図１のヒューズ判定回路の回路図である。
【図３】セルの置換を行わない場合のヒューズ判定回路の信号波形を示す図である。
【図４】セルの置換を行う場合のヒューズ判定回路の信号波形を示す図である。
【図５】図２のヒューズ判定回路を半導体装置に組み込んだ例を示す図である。
【図６】図２のヒューズ判定回路を半導体装置に組み込んだ別の例を示す図である。
【図７】この発明の実施の形態１による半導体装置の別の救済回路の一部を模式的に示す図である。
【図８】同実施の形態２による半導体装置の救済回路の一部を模式的に示す図である。
【図９】（ａ）はこの発明の実施の形態３による半導体装置の救済回路の一部を模式的に示す図であり、（ｂ）は（ａ）のＨ−Ｈ線断面図である。
【図１０】（ａ）はこの発明の実施の形態４による半導体装置の救済回路の一部を模式的に示す図であり、（ｂ）は（ａ）のＩ−Ｉ線断面図である。
【符号の説明】
１０，１０−０〜１０−３ヒューズ判定回路、１１，１２，１３，１４，１５，１６インバータ、１７，１８ＥＸ−ＯＲ回路、１９Ｄ型フリップフロップ、２０ヒューズ部、２１比較用ヒューズ部、３０層間絶縁膜、３１ヒューズ下層配線、３２導電層、３３絶縁層、Ａ，Ｂ，Ｃ，Ｄヒューズ配線。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device including a relief circuit that relieves the function of a defective memory cell by replacing the defective memory cell with a spare memory cell.
[0002]
[Prior art]
In order to mount a DRAM in a system LSI (Large Scale Integration) by a DRAM (Dynamic Random Access Memory) mixed logic process, a DRAM having a complex three-dimensional structure other than a CMOS (Complementary Metal-Oxide Semiconductor) logic process. A process step for forming the semiconductor substrate, a planarization process step for reducing a step due to a capacitor having a three-dimensional structure, and the like are required, and the number of process steps is greatly increased, so that the chip cost is also increased. Here, the DRAM-embedded logic process is a process in which DRAMs and logic circuit LSIs, which are conventionally distributed in plural, are integrated on a single silicon to form a single chip.
[0003]
On the other hand, there is a static random access memory (SRAM) as an embedded memory formed only by a CMOS logic process. SRAM has been conventionally used for cache memory, register file memory, etc. for processors. However, since it does not require complicated memory control related to refresh, which is indispensable for DRAM, it is easy to handle. Recently, it is widely used as main memory in portable information terminals. It has been broken. In such portable information terminals, functions such as handling moving images have been greatly improved recently, and a large-capacity memory is required.
[0004]
In the DRAM, the shrinking of the memory cell size is progressing with the progress of the microfabrication process. For example, a 0.18 μm DRAM mixed logic process realizes a cell size of 0.3 μm ² . On the other hand, in the SRAM, the memory cell is composed of 6 transistors in total including the P channel and the N channel. Even if the microfabrication process progresses, the DRAM and the like are subject to restrictions on the separation distance between the P-well / N-well. However, the memory cell size has not been reduced. For example, the SRAM memory cell size in a 0.18 μm CMOS logic process is about 7 μm ^2, which is 20 times or more the DRAM memory cell size. Therefore, in order to mount a large capacity SRAM, it is necessary to greatly increase the chip size.
[0005]
By the way, it is becoming more important to improve the yield by relieving the malfunction of the memory operation due to the defects generated in the process as described above with the progress of the microfabrication process. In order to improve the yield, the semiconductor device usually includes a relief circuit for replacing the defective memory cell with a spare memory cell when there is a defective memory cell having a defect. When a defective cell exists in a normal memory cell array, a spare decoder is programmed so as to perform a selection operation on an address signal corresponding to the row. By programming in this way, a spare decoder is selected when an address including a defective cell is input from the outside. At this time, a selection prohibition signal is output to the regular row decoder. By controlling in this way, a spare row is selected instead of a regular row.
[0006]
The programming of the spare decoder may be performed using a non-volatile element. As the non-volatile element, a fuse element is often used, and there is an electric fuse or a laser fuse. Although an electrical fuse has an advantage that it can be tested simultaneously by blowing a fuse when performing a die sort test (test in a wafer state), a large current needs to flow. Further, it is necessary to retest the laser fuse after removing the wafer from the die sort apparatus and blowing the fuse with the laser trimming apparatus. This takes time, but this method is advantageous when the mass production scale is large.
[0007]
Patent Document 1 discloses a semiconductor memory device that prevents an indefinite node of a fuse circuit from being generated and improves an operation margin against process variations of a redundancy repair determination circuit.
[0008]
[Patent Document 1]
JP-A-5-74190 [0009]
[Problems to be solved by the invention]
In a conventional semiconductor device, a spare cell (hereinafter referred to as a spare cell) is selected instead of a defective cell by fusing a fuse wiring portion using a fuse element with a laser. However, if the fuse wiring part is melted by a laser, the fuse wiring may remain after laser irradiation, and this residual resistance causes a defect such as a spare cell not being properly selected instead of a defective cell. There was a problem of fear.
[0010]
The present invention has been made to solve the above-described problems. A semiconductor device in which a spare cell is appropriately selected in place of a defective cell without causing a defect due to residual resistance of a fuse wiring after laser irradiation. The purpose is to obtain.
[0011]
[Means for Solving the Problems]
In the semiconductor device according to the present invention, the fuse circuit includes a first fuse wiring fixed at a predetermined voltage, a second fuse wiring paired with the first fuse wiring, the first fuse wiring, and the second fuse wiring. A third fuse wiring between the first fuse wiring and the second fuse wiring is detected by detecting a change in capacitance between the first fuse wiring and the second fuse wiring. A circuit is provided.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
FIG. 1 is a diagram schematically showing a part of a relief circuit of a semiconductor device according to Embodiment 1 of the present invention. As shown in the figure, the relief circuit of the semiconductor device includes a fuse determination circuit (determination circuit) 10, a fuse wiring A (second fuse wiring), a fuse wiring B (first fuse wiring), and a fuse wiring C (second circuit). Fuse wiring) and fuse wiring D (third fuse wiring). The fuse wirings A, B, and C are connected to the fuse determination circuit 10. The fuse wiring B is bias-fixed at a predetermined voltage. The fuse wiring D is wired in an electrically floating state. The fuse determination circuit 10 is a circuit that determines whether or not to replace a defective cell with a spare cell, and detects capacitance changes between the fuse wirings B and A and between the fuse wirings B and C.
[0013]
In the semiconductor device according to the first embodiment, when it is determined that a defective cell exists in the inspection process of the system LSI and it is desired to relieve the function of the defective cell by replacing the cell with a spare cell, the manufacturer The fuse wiring D corresponding to the row to be remedied is irradiated with laser to change the physical properties (this physical property change includes a change in melting, dielectric constant, or resistance). Then, the capacitance between the fuse wirings that sandwich the fuse wiring whose physical properties have changed changes. The fuse determination circuit 10 determines whether or not to replace a cell by detecting a change in capacitance between the fuse wirings during the operation of the semiconductor device.
[0014]
FIG. 2 is a circuit diagram of the fuse determination circuit 10 of FIG. As shown in the figure, the fuse determination circuit 10 includes inverters 11, 12, 13, 14, 15, 16, EX-OR circuits 17, 18, a D-type flip-flop circuit 19, a fuse unit 20, and a comparison fuse unit 21. Prepare. The fuse unit 20 is a circuit to which the fuse wiring D is irradiated with laser when the function of the defective cell is relieved, and the comparison fuse unit 21 is a reference circuit used for capacity comparison with the fuse unit 20. . The fuse wirings A, B, and C of the fuse unit 20 and the comparison fuse unit 21 correspond to the fuse wirings A, B, and C of the relief circuit shown in FIG. The fuse wiring B is grounded.
[0015]
First, the operation of the fuse determination circuit 10 when no cell replacement is performed will be described.
FIG. 3 is a diagram showing signal waveforms of the fuse determination circuit 10 when no cell replacement is performed. In the initial state, the input signal IN, the signal A, the signal B, the signal C, the signal E, and the output signal OUT are “L” in voltage level. When the power is turned on, a reset signal is input from the outside as the input signal IN. When the replacement is not performed, there is no difference in the capacitance between the fuse wirings in the fuse portion 20 and the comparison fuse portion 21, and therefore the signal A and the signal B are simultaneously “H”. The signal C derived from the signal A and the signal B remains “L” because the signal A and the signal B simultaneously become “H”. Further, the signal E derived from the reset signal input from the input signal IN temporarily becomes “H”. When the signal E is input to the D-type flip-flop circuit 19 as the CLK input, the signal C, that is, the input D is always “L”. Therefore, the output signal OUT remains “L”.
[0016]
Next, the operation of the fuse determination circuit 10 when performing cell replacement will be described.
FIG. 4 is a diagram showing a signal waveform of the fuse determination circuit 10 in the case of cell replacement. When the replacement is performed, the physical properties of the fuse wiring 21 of the fuse portion 20 are changed by laser irradiation. At this time, the capacity of the fuse portion 20 is lower than the capacity of the comparative fuse portion 21 that does not irradiate the fuse wiring D with the laser. When a reset signal is input from the outside as the input signal IN when the power is turned on, the capacitance value of the fuse portion 20 is reduced due to laser irradiation, so that the signal A rises earlier than the signal B. Further, the signal C becomes “H” while the potential difference between the signal A and the signal B is generated. Further, the signal E derived from the reset signal input from the input signal IN temporarily becomes “H”. When the signal E is input to the D-type flip-flop circuit 19 as the CLK input, the signal C, that is, the input D temporarily becomes “H”. At this time, the output signal OUT also becomes “H”. The fuse determination circuit 10 detects the change of the output signal OUT so that a spare cell is selected instead of a defective cell.
[0017]
FIG. 5 is a diagram showing an example in which the fuse determination circuit 10 of FIG. 2 is incorporated in a semiconductor device. This semiconductor device includes one spare memory array for four regular memory arrays (indicated by word lines WL0 to WL3). In addition, fuse determination circuits 10-0 to 10-3 corresponding to the regular memory arrays WL0 to WL3 are provided. For example, a case where the address (0, 0) is input from A0, A1 when only the fuse determination circuit 10-0 determines that there is a repair of a defective cell will be described. Since the output of the NAND circuit corresponding to the fuse determination circuit 10-0 is “0” and the outputs of the NAND circuits corresponding to the fuse determination circuits 10-1 to 10-3 are all “1”, the output of the AND circuit is It becomes '0'. Since this output “0” is inverted to “1”, the spare memory cell WL0 is selected. Since the output “0” of the AND circuit is supplied as a selection prohibition signal to each NAND circuit corresponding to the normal memory arrays WL0 to WL3, the normal memory cell array WL0 is not selected.
[0018]
FIG. 6 is a diagram showing another example in which the fuse determination circuit 10 of FIG. 2 is incorporated in a semiconductor device. This semiconductor device includes only a fuse determination circuit that selects a cell that is found to be defective at the time of inspection. For example, when the input addresses A0 and A1 specify the memory array WL0 including the defective cell, a fuse determination circuit for selecting the addresses A0 and A1 is provided. Further, the memory array to be used is switched by a switching circuit that switches between a regular memory array and a spare memory array. With this configuration, the semiconductor device of FIG. 5 requires as many fuse determination circuits as the number of memory arrays, but with this configuration, the number of fuse determination circuits can be reduced.
[0019]
FIG. 7 schematically shows a part of another relief circuit of the semiconductor device according to the first embodiment of the present invention. Constituent elements common to those in FIG. As shown in FIG. 7, the fuse wiring D may be bias-fixed to a predetermined voltage.
[0020]
As described above, according to the first embodiment, when the fuse wiring D in the floating state is arranged between the fuse wirings A and B and the function of the defective cell is relieved, the fuse wiring D is irradiated by laser irradiation. Since the physical property is changed and the fuse determination circuit 10 determines the presence / absence of relief by detecting the capacitance change between the fuse wirings A and B, a defect occurs due to the residual resistance of the fuse wiring after laser irradiation. In addition, an effect is obtained in which a spare cell is appropriately selected instead of a defective cell.
Needless to say, the method for relieving the function of a defective cell as described above can be used for a semiconductor device having a fuse circuit such as a microcomputer in addition to the memory.
[0021]
Embodiment 2. FIG.
FIG. 8 schematically shows a part of the relief circuit of the semiconductor device according to the second embodiment of the present invention. Elements common to those in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted. In the relief circuit of the semiconductor device according to the second embodiment, the volume of the fuse wiring D to be irradiated with the laser is a plurality of rectangular patterns that are smaller than those in the first embodiment. If even one of the plurality of rectangular patterns shown in FIG. 8 is irradiated with laser, the capacitance between the fuse wirings A and B changes. Therefore, by reducing the volume of the fuse wiring D that is irradiated with the laser, an effect of reducing the irradiation energy in addition to the effect of the first embodiment can be obtained. In addition, since the irradiation energy can be reduced, an effect of reducing damage to the substrate, the interlayer insulating film and the like in the lower part of the fuse wiring can be obtained.
Needless to say, the method for relieving the function of a defective cell as described above can be used for a semiconductor device having a fuse circuit such as a microcomputer in addition to the memory.
[0022]
Embodiment 3 FIG.
FIG. 9A is a diagram schematically showing a part of the relief circuit of the semiconductor device according to the third embodiment of the present invention, and FIG. 9B is a cross-sectional view taken along the line HH of FIG. 9A. is there. As shown in FIG. 9B, the semiconductor device generally includes a plurality of wiring layers insulated by an interlayer insulating film. The fuse wirings A and B are referred to as fuse upper layer wirings, and the wiring located between the fuse upper layer wirings and the interlayer insulating film 30 is referred to as a fuse lower layer wiring 31. As shown in FIG. 9A, the fuse wirings A and B are connected to a fuse determination circuit 10 that determines whether or not to replace a defective cell with a spare cell. The fuse lower layer wiring 31 is connected to the fuse determination circuit 10 and is bias-fixed at a predetermined voltage.
[0023]
In the relief circuit of the semiconductor device according to the third embodiment, when the function of the defective cell is relieved by replacing the defective cell with a spare cell, the interlayer insulation under the fuse wiring (A) corresponding to the row to be relieved The manufacturer irradiates the film 30 with a laser. As a result, the physical properties of the interlayer insulating film 30 change, so that the capacitance between the fuse wiring A and the fuse lower layer wiring changes. The fuse determination circuit 10 determines the presence or absence of relief by detecting the difference between the capacitance between the fuse wiring A and the fuse lower layer wiring and the capacitance between the fuse wiring B and the fuse lower layer wiring that does not irradiate the interlayer insulating film 30 with laser.
[0024]
As described above, according to the third embodiment, the difference between the capacitance between the fuse wirings irradiated with the interlayer insulating film 30 by laser and the capacitance between the fuse wirings not irradiated with the laser at the interlayer insulating film 30 is detected and defective. Since the presence / absence of repair of the cell function is determined, there is an effect that a spare cell is appropriately selected instead of a defective cell without causing a defect due to a residual resistance of a fuse wiring after laser irradiation.
Needless to say, the method for relieving the function of a defective cell as described above can be used for a semiconductor device having a fuse circuit such as a microcomputer in addition to the memory.
[0025]
Embodiment 4 FIG.
FIG. 10A is a diagram schematically showing a part of the relief circuit of the semiconductor device according to the fourth embodiment of the present invention, and FIG. 10B is a cross-sectional view taken along the line II of FIG. 10A. is there. As shown in FIG. 10B, the semiconductor device generally includes a plurality of wiring layers insulated by an insulating layer. As a material constituting the wiring layer, for example, a 0.13 μ generation semiconductor device currently being developed uses copper. In the semiconductor device according to the fourth embodiment, a floating conductive layer 32 insulated by an insulating layer 33 is arranged between a fuse upper layer wiring including fuse wirings A and B and a fuse lower layer wiring 31. The fuse wirings A and B and the fuse lower layer wiring 31 are connected to the fuse determination circuit 10. The fuse lower layer wiring 31 is bias-fixed to a predetermined voltage.
[0026]
In the relief circuit of the semiconductor device according to the fourth embodiment, when the defective cell function is relieved, the conductive layer 32 under the fuse wiring (A) corresponding to the row to be relieved is irradiated with laser. As a result, a change such as opening a hole in the conductive layer 32 occurs, so that the capacitance between the fuse wiring A and the fuse lower layer wiring changes. The fuse determination circuit 10 determines the presence or absence of relief by detecting the difference between the capacitance between the fuse wiring A and the fuse lower layer wiring and the capacitance between the fuse wiring B and the fuse lower layer wiring.
[0027]
As described above, according to the fourth embodiment, the difference between the capacitance between the fuse wires at the position where the conductive layer 32 constituting the wiring layer is laser-irradiated and the capacitance between the fuse wires not irradiated with the laser is detected. Since it is determined whether or not the defective cell function is relieved, there is an effect that a spare cell is appropriately selected instead of a defective cell without causing a defect due to a residual resistance of the fuse wiring after laser irradiation.
[0028]
Although an example in which a laser is used is shown in the present invention, the present invention can be applied to an EB (Electron Beam) or a laser beam other than an infrared laser for capacity detection. It goes without saying that the method for relieving the function of a defective cell as described above can be used for a semiconductor device having a fuse circuit such as a microcomputer in addition to the memory.
[0029]
【The invention's effect】
As described above, according to the present invention, in a semiconductor device having a fuse circuit, the fuse circuit has the first fuse wiring fixed at a predetermined voltage and the second fuse wiring paired with the first fuse wiring. And a third fuse wiring between the first fuse wiring and the second fuse wiring, and the first fuse wiring and the second fuse wiring are changed by changing the physical properties of the third fuse wiring. Therefore, the spare cell is appropriately selected instead of the defective cell without causing a defect due to the residual resistance of the fuse wiring after the laser irradiation. is there.
[Brief description of the drawings]
FIG. 1 is a diagram schematically showing a part of a relief circuit of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram of the fuse determination circuit of FIG. 1;
FIG. 3 is a diagram illustrating a signal waveform of a fuse determination circuit when cell replacement is not performed.
FIG. 4 is a diagram showing signal waveforms of a fuse determination circuit in the case of cell replacement.
5 is a diagram showing an example in which the fuse determination circuit of FIG. 2 is incorporated in a semiconductor device.
6 is a diagram showing another example in which the fuse determination circuit of FIG. 2 is incorporated in a semiconductor device.
FIG. 7 schematically shows a part of another relief circuit of the semiconductor device according to the first embodiment of the present invention;
8 is a diagram schematically showing a part of the relief circuit of the semiconductor device according to the second embodiment; FIG.
9A is a diagram schematically showing a part of a relief circuit of a semiconductor device according to a third embodiment of the present invention, and FIG. 9B is a sectional view taken along the line HH in FIG. 9A.
10A is a diagram schematically showing a part of a relief circuit of a semiconductor device according to a fourth embodiment of the present invention, and FIG. 10B is a cross-sectional view taken along the line II of FIG. 10A.
[Explanation of symbols]
10, 10-0 to 10-3 fuse determination circuit, 11, 12, 13, 14, 15, 16 inverter, 17, 18 EX-OR circuit, 19 D-type flip-flop, 20 fuse portion, 21 comparison fuse portion, 30 interlayer insulating film, 31 fuse lower layer wiring, 32 conductive layer, 33 insulating layer, A, B, C, D fuse wiring.

Claims

In a semiconductor device having a fuse circuit,
The fuse circuit is
A first fuse wire fixed at a predetermined voltage, a second fuse wire paired with the first fuse wire, and a third space between the first fuse wire and the second fuse wire. Fuse wiring, and
A semiconductor device comprising: a determination circuit that detects a change in capacitance between the first fuse wiring and the second fuse wiring due to a change in physical properties of the third fuse wiring.

2. The semiconductor device according to claim 1, wherein the third fuse wiring is a rectangular pattern having a volume smaller than that of the first fuse wiring and the second fuse wiring.

In a semiconductor device having a fuse circuit,
The fuse circuit is
Fuse upper layer wiring,
A fuse lower layer wiring located below the fuse upper layer wiring;
An interlayer insulating film located between the fuse upper layer wiring and the fuse lower layer wiring;
A semiconductor device comprising: a determination circuit that detects a change in capacitance between the fuse upper layer wiring and the fuse lower layer wiring due to a change in physical properties of the interlayer insulating film.

In a semiconductor device having a fuse circuit,
The fuse circuit is
Fuse upper layer wiring,
A fuse lower layer wiring located below the fuse upper layer wiring;
A conductive layer located between the fuse upper layer wiring and the fuse lower layer wiring;
A semiconductor device comprising: a determination circuit that detects a change in capacitance between the fuse upper layer wiring and the fuse lower layer wiring due to a change in physical properties of the conductive layer.