JP4173919B2

JP4173919B2 - Manufacturing method of semiconductor integrated circuit device

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Publication number: JP4173919B2
Application number: JP17254695A
Authority: JP
Inventors: 和佳志波
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1995-07-07
Filing date: 1995-07-07
Publication date: 2008-10-29
Anticipated expiration: 2015-07-07
Also published as: JPH0922947A

Description

【０００１】
【産業上の利用分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、高いホットキャリア耐性を必要とするＭＩＳ（Metal Insulator Semiconductor ）トランジスタを有する半導体集積回路装置の製造方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の性能および素子集積度の向上に伴い半導体集積回路装置を構成するＭＩＳトランジスタの微細化が進められるにつれて、ホットキャリア効果に起因する素子特性の劣化が問題となってくる。ホットキャリア効果は、ＭＩＳトランジスタのドレイン領域近傍の空乏層に高電界が印加されることにより生じたホットキャリアがＭＩＳトランジスタに種々の悪影響を及ぼす現象である。
【０００３】
この現象がＭＩＳトランジスタの微細化に伴って問題になる理由は、ＭＩＳトランジスタの寸法縮小が進められる一方で、それに比例した駆動電圧のスケーリングが追従しないために、チャネル中の電界強度が極めて増大し、ＭＩＳトランジスタのドレイン領域近傍の空乏層における電界集中がさらに高くなるからである。
【０００４】
この高電界下で発生したホットキャリアは、ゲート絶縁膜等のバリアを越えるのに充分なエネルギーを与えられて、ゲート絶縁膜中に捕縛されたり、衝突電離によってさらにキャリアを発生させたりして、デバイス特性の変動や信頼性の劣化を引き起こす。
【０００５】
このゲート絶縁膜に捕縛されたキャリアは、例えば表面準位の形成、ゲート絶縁膜の劣化、しきい値電圧のシフトまたはサブスレショールドリーク等のような不具合を引き起こす。また、衝突電離で発生した電子・正孔対は基板電流となってドレインのブレークダウン電圧を低下させたり、ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）構造におけるラッチアップのトリガ電流となったりする。
【０００６】
これらの問題は、ｐチャネル形のＭＯＳ・ＦＥＴ（以下、ｐＭＯＳという）よりもｎチャネル形のＭＯＳ・ＦＥＴ（以下、ｎＭＯＳという）でより大きな問題となる。これは、電子の方が正孔よりも衝突電離を起こし易いことと、シリコン（Ｓｉ）とゲート絶縁膜との間のバリアの高さが小さくゲート絶縁膜中に注入され易いこと等による。
【０００７】
ところで、ホットキャリア効果は、ドレイン領域近傍のピンチオフ領域に生じる高電界に起因しているが、その電界はドレイン領域とチャネル領域との間の接合部分における不純物濃度分布が急峻なほど大きくなることが知られている。
【０００８】
そこで、ドレイン領域とチャネル領域との間に、低濃度で、かつ、なだらかな不純物濃度プロファイルを持つ半導体領域を形成することにより、電界を低減させ、ホットキャリア効果を緩和することができる。この構造は、ＬＤＤ（Lightly Doped Drain ）構造と呼ばれており、電界を低く抑え、かつ、ドレイン方向に広げる効果を持ち、基板電流の発生や素子劣化を低減させることができる。
【０００９】
このようなＬＤＤ構造については、例えば１９８８年、信学技報、Ｖｏl.８８、Ｎo.２７６、三菱電機（株）ＬＳＩ研究所、「サブミクロンＭＯＳ・ＦＥＴにおけるホットキャリア効果」Ｐ３７〜Ｐ４０に記載があり、ＬＤＤを構成するｎ^-領域を形成するためのイオン注入工程の際に、その不純物イオンを半導体基板の主面に対して斜めの方向からイオン注入することにより、ゲート電極端部下方にもｎ^-領域が若干入り込むようにすることで、ホットキャリア効果を抑制できることが報告されている。
【００１０】
また、ＭＯＳ・ＦＥＴのＬＤＤ構造を構成するｎ^-領域の形成に際して不純物イオンを斜め方向からイオン注入する技術については、例えばアイ・イー・イー・イー（ＩＥＥＥ）、１９９５年、エレクトロンアール・アンド・ディー研究所（Electron R＆D Laboratory）、「デバイスリライアビィリティアンドオプティマイゼイションオンハロー（Device Reliability and Optimization on Halo ）ＭＯＳ・ＦＥＴ’ｓ」Ｐ２７１〜Ｐ２７５に記載がある。
【００１１】
【発明が解決しようとする課題】
ところが、上記従来のＬＤＤ技術においては、同一半導体基板上にｐＭＯＳおよびｎＭＯＳの両方を形成する場合について充分な考慮がなされておらず、以下の問題があることを本発明者は見出した。
【００１２】
すなわち、上記した従来技術においては、ｐＭＯＳおよびｎＭＯＳのＬＤＤを構成する低不純物濃度の半導体領域を各々形成する際に、一方のＭＯＳ・ＦＥＴのためのイオン注入処理の際に他方のＭＯＳ・ＦＥＴの形成領域に不純物イオン阻止用のフォトレジストパターンを形成する必要があり、２回のフォトレジストパターン形成工程が必要となるので、その度にフォトレジスト膜の塗布、露光、現像および洗浄等のような一連の処理を施さねばならず、半導体集積回路装置の製造時間が長くなるとともに、半導体集積回路装置の製造コストが増大する問題がある。
【００１３】
そこで、ｐＭＯＳの低不純物濃度の半導体領域を形成する際のイオン注入工程時にｎＭＯＳ形成領域にフォトレジストパターンを形成しないで、ｎＭＯＳ形成領域にもｐＭＯＳの低不純物濃度の半導体領域形成用の不純物を導入することで、フォトレジストパターンの形成工程を１回分減らし、ｎＭＯＳ形成領域に形成されたｐ形の低不純物濃度の半導体領域の導電形を、ｎＭＯＳの低不純物濃度の半導体領域を形成する際のイオン注入によって打ち消すようにすることが考えられる。
【００１４】
しかし、上記従来技術の場合、ｎＭＯＳのＬＤＤ構造を構成する低不純物濃度の半導体領域を形成する際に不純物イオンを斜め方向から注入しているので、その打ち消しのためにドーズ量等を多くすると、その不純物がゲート電極の下方に延び過ぎてしまう結果、ショートチャネル効果に起因して素子特性が劣化してしまう。
【００１５】
一方、ショートチャネル効果による素子特性の劣化を防ぐためにドーズ量を下げると、ｎＭＯＳ形成領域に形成されたｐ形の半導体領域の導電形を充分に打ち消すことができないため、チャネル領域に低不純物濃度のｐ形半導体領域が存在する結果、ホットキャリア耐性が劣化してしまう。また、しきい電圧が高くなるとともに、拡散抵抗も高くなるため、ＭＯＳの駆動電流が低下してしまう。
【００１６】
本発明の目的は、ｐチャネル形のＭＩＳトランジスタおよびｎチャネル形のＭＩＳトランジスタを同一半導体基板上に備える半導体集積回路装置の製造において、ホットキャリア耐性およびショートチャネル特性の劣化を招くことなく、工程数を低減することのできる技術を提供することにある。
【００１７】
また、他の本発明の目的は、ｐチャネル形のＭＩＳトランジスタおよびｎチャネル形のＭＩＳトランジスタを同一半導体基板上に備える半導体集積回路装置の製造において、ＭＯＳトランジスタのチャネル電流の低下を招くことなく、工程数を低減することのできる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明の半導体集積回路装置の製造方法は、ｎチャネル形の第１ＭＩＳトランジスタおよびｐチャネル形の第２ＭＩＳトランジスタを同一半導体基板に備え、前記第１ＭＩＳトランジスタの少なくともドレイン領域を構成する半導体領域が、チャネル側に配置された低不純物濃度のｎ形の第１半導体領域と、前記ｎ形の第１半導体領域の不純物濃度よりも高不純物濃度に設定されたｎ形の第２半導体領域とを有し、前記第２ＭＩＳトランジスタの少なくともドレイン領域を構成する半導体領域が、チャネル側に配置された低不純物濃度のｐ形の第１半導体領域と、前記ｐ形の第１半導体領域の不純物濃度よりも高不純物濃度に設定されたｐ形の第２半導体領域とを有する半導体集積回路装置の製造方法であって、以下の工程を有するものである。
【００２１】
（ａ）前記第１および第２ＭＩＳトランジスタのゲート電極を形成した後、前記第２ＭＩＳトランジスタのｐ形の第１半導体領域を形成するための不純物を前記半導体基板の第１ＭＩＳトランジスタおよび第２ＭＩＳトランジスタの形成領域の前記第１および第２ＭＩＳトランジスタのゲート電極で覆われていない領域に導入する工程。
【００２２】
（ｂ）前記第２ＭＩＳトランジスタの形成領域にマスク膜を形成した後、前記第１ＭＩＳトランジスタのｎ形の第１半導体領域を形成するための不純物を前記第１ＭＩＳトランジスタの形成領域の前記第１ＭＩＳトランジスタのゲート電極で覆われていない領域にイオン注入する際に、前記半導体基板の主面に対するイオン注入角度の異なる２種類のイオン注入処理を個々に行う工程。
前記（ｂ）工程のイオン注入は、前記半導体基板の主面に対してほぼ垂直に不純物イオンを注入する工程と、前記半導体基板の主面に対して斜め方向から不純物イオンを注入する工程とを有し、前記斜め方向から注入される不純物イオンは、前記第１ＭＩＳトランジスタの形成領域において、前記第１ＭＩＳトランジスタのゲート電極の下方であって、かつ前記（ａ）工程で導入された前記第２ＭＩＳトランジスタのｐ形の第１半導体領域形成用の不純物の領域のチャネル側の先端部に前記第１ＭＩＳトランジスタのｎ形の第１半導体領域を形成するために導入されることを特徴とする。
【００２３】
【作用】
上記した半導体集積回路装置の製造方法によれば、第１ＭＩＳトランジスタの第１半導体領域を形成する際に、例えば不純物イオンを半導体基板の主面にほぼ垂直に注入する工程と、不純物イオンを半導体基板の主面に対して斜め方向から注入する工程とを行うことにより、その各々のイオン注入条件を各々の主目的に合わせて設定することができるので、その目的を達成する上でのイオン注入条件の設定精度を向上させることができる。
【００２４】
例えば不純物イオンを半導体基板の主面に対してほぼ垂直に注入する場合は、第２ＭＩＳトランジスタの第１半導体領域を形成する時に第１ＭＩＳトランジスタ形成領域にも形成されてしまう第１半導体領域の導電形を打ち消すことを主目的としてイオン注入条件を設定することができる。
【００２５】
また、例えば不純物イオンを半導体基板の主面に対して斜め方向から注入する場合は、第１ＭＩＳトランジスタの第１半導体領域の端部がゲート電極の下方に周り込む寸法を良好に設定することを主目的としてイオン注入条件を設定することができる。このため、その第１半導体領域をゲート電極下方にも良好に周り込ませることができるので、第１ＭＩＳトランジスタのホットキャリア耐性を向上させることができる。また、その第１ＭＩＳトランジスタの第１半導体領域がチャネル側に延び過ぎてしまうことに起因するショートチャネル効果を抑制することができる。
【００２６】
そして、第１ＭＩＳトランジスタにおいてショートチャネル効果による素子不良を生じさせることなく、その第２ＭＩＳトランジスタの第１半導体領域形成時に第１ＭＩＳトランジスタ形成領域にも形成されてしまう第２ＭＩＳトランジスタの第１半導体領域の導電形を打ち消すことができる。
【００２７】
このため、第２ＭＩＳトランジスタの第１半導体領域を形成するためのイオン注入工程に際して、第１ＭＩＳトランジスタの形成領域に不純物注入を阻止するマスク膜を形成しなくて済む。このため、そのマスク膜形成に伴うマスク膜堆積処理、フォトマスク等を用いた露光処理、現像処理および洗浄処理等のような一連の処理を省くことができるので、半導体集積回路装置の製造時間を短縮することができるとともに、半導体集積回路装置の製造コストを低減することができる。
【００２８】
また、第１ＭＩＳトランジスタ形成領域に第２ＭＩＳトランジスタの第１半導体領域が残ってしまうことに起因する第１ＭＩＳトランジスタのしきい電圧の増大や第１ＭＩＳトランジスタのソース・ドレイン用の半導体領域における抵抗値の増大を防ぐことができるので、それらに起因する第１ＭＩＳトランジスタのチャネル電流の低下を防止することができる。
【００２９】
【実施例】
以下、本発明の実施例を図面に基づいて詳細に説明する（なお、実施例を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。）。
【００３０】
図１は本発明の半導体集積回路装置の製造工程中における半導体ウエハの平面図、図２は図１の半導体ウエハの要部断面図、図３〜図５は半導体集積回路装置の図２に続く製造工程中における要部断面図、図６はイオン注入角度を説明するための説明図、図７は半導体ウエハ上のｎチャネル形のＭＩＳトランジスタの配置を説明するための平面図、図８〜図１１は半導体集積回路装置の図５に続く製造工程中における要部断面図である。
【００３１】
本実施例の半導体集積回路装置の製造方法は、例えばマイクロコントローラ等のような論理回路を有する半導体集積回路装置の製造方法である。この半導体集積回路装置の製造工程中における半導体ウエハの平面図を図１に示す。
【００３２】
半導体ウエハ１は、例えば平面略円形状の薄いｐ形のシリコン（Ｓｉ）単結晶板からなり、その主面には、四角形状のチップ領域１ａが図１の縦横方向に規則的に所定の間隔を置いて複数配置されている。なお、半導体ウエハ１において図１の下部には、オリエンテーションフラット（以下、オリフラという）ＯＦが形成されている。このオリフラＯＦは、半導体集積回路装置の製造に際して、例えば基準面あるいは位置合わせ面等として機能している。
【００３３】
このチップ領域１ａの要部断面図を図２に示す。図２には、例えばｎチャネル形のＭＯＳ・ＦＥＴ（以下、単にｎＭＯＳという）形成領域Ｎおよびｐチャネル形のＭＯＳ・ＦＥＴ（以下、単にｐＭＯＳという）形成領域Ｐが示されている。
【００３４】
半導体ウエハ１を構成する半導体基板１Ｓは、例えばｐ形のＳｉ単結晶からなり、その上層には互いに導電形の異なる２種類のウエル２ｐ，２ｎが形成されている。
【００３５】
一方のウエル２ｐには、例えばｐ形不純物のホウ素が導入されており、その不純物濃度は、例えば１０¹⁷atoms/cm³程度である。また、他方のウエル２ｎには、例えばｎ形不純物のリンまたはヒ素（Ａｓ）が導入されており、その不純物濃度は、例えば１０¹⁷atoms/cm³程度である。また、半導体基板１Ｓの上部には、フィールド絶縁膜３が形成されている。このフィールド絶縁膜３は、例えば二酸化シリコン（ＳｉＯ₂）からなり、このフィールド絶縁膜３に囲まれた素子形成領域において半導体基板１Ｓの上面には、ゲート絶縁膜４が形成されている。このゲート絶縁膜４は、例えばＳｉＯ₂からなり、その厚さは、例えば１０〜１５ｎｍ程度である。
【００３６】
ゲート絶縁膜４の上面には、ゲート電極５が形成されている。ゲート電極５は、例えば２つの導電層５ａ, ５ｂが下層から順に堆積されて形成されている。下層の導電層５ａは、例えばｎ⁺形のポリシリコンからなり、その上層の導電層５ｂは、例えばタングステンシリサイド等のようなシリサイドからなる。なお、ゲート電極５の上部には、例えばＳｉＯ₂からなるキャップ絶縁膜６が形成されている。
【００３７】
まず、このような半導体ウエハ１に、図３に示すように、例えばフッ化ホウ素（ＢＦ₂）イオンをイオン注入法等によって注入する。この際の不純物イオンのドーズ量は、例えば１０¹³ atoms/cm²程度であり、イオン打ち込みエネルギーは、例えば６０ｋｅＶ以下である。この処理は、ｐＭＯＳにおけるＬＤＤ構造を構成する低不純物濃度の半導体領域を形成するための処理であり、これにより、ｎＭＯＳ形成領域ＮおよびｐＭＯＳ形成領域Ｐの各々にｐ形の低不純物濃度の半導体領域（第１半導体領域）７ａが形成されるようになっている。
【００３８】
続いて、図４に示すように、半導体ウエハ１上に、ｐＭＯＳ形成領域Ｐが被覆されるようなフォトレジストパターン８ａをフォトリソグラフィ技術によって形成する。
【００３９】
その後、半導体ウエハ１に、例えばｎ形不純物のリン（Ｐ）をイオン注入法等によって注入する。この際の不純物イオンのドーズ量は、例えば１０¹³ atoms/cm²程度であり、イオン打ち込みエネルギーは、例えば６０ｋｅＶ以下である。
【００４０】
この処理は、主としてｎＭＯＳにおけるＬＤＤ構造を構成する低不純物濃度の半導体領域を形成するための処理であり、これにより、ｎＭＯＳ形成領域Ｎにｎ形の低不純物濃度の半導体領域（第１半導体領域）９ａが形成されるようになっている。ただし、この処理段階では、ｎＭＯＳ形成領域Ｎにおけるｐ形の半導体領域７ａの導電形を完全に打ち消す必要はなく、若干残されていても良い。
【００４１】
次いで、図５に示すように、半導体ウエハ１の主面に対して斜めの方向から、例えばｎ形不純物のＰをイオン注入法等によって注入する。この際の不純物イオンのドーズ量は、例えば１０¹³ atoms/cm²程度であり、イオン打ち込みエネルギーは、例えば６０ｋｅＶ以下であり、不純物イオンの注入角度θ1 は、例えば２０度〜６０度程度、好ましくは３０度程度である。
【００４２】
この処理は、主としてｎＭＯＳにおけるＬＤＤ構造を構成する低不純物濃度の半導体領域９ａをゲート電極５の下層に若干入り込ませることで、ｎＭＯＳのホットキャリア耐性を向上させるための処理であり、これにより、低不純物濃度の半導体領域９ａの先端部にｎ形の低不純物濃度の半導体領域（第１半導体領域）９ａ1 が形成されるようになっている。
【００４３】
この斜め方向からのイオン注入処理に際しては、ゲート電極５によるシャドウイング効果をなくす観点から図６に示すステージ回転角度φを、例えば０度、９０度、１８０度、２７０度および３６０度と変えながらその都度イオン注入処理を施す。
【００４４】
このステージ回転角度φは、イオン注入装置のステージの面内回転角度であり、半導体ウエハ１のオリフラＯＦを基準として設定される。本実施例では、例えばステージを１回転、すなわち、イオン注入処理を４回またはステージを２転、すなわち、イオン注入処理を８回行う。
【００４５】
このようにするのは、例えば以下のような理由からである。すなわち、図７に示すように、半導体ウエハ１上には、同じｎＭＯＳであっても、例えばゲート電極５のゲート長の方向が互いに直交するように配置されている等、配置の仕方が異なる場合があり、一方向のみからイオン注入したのでは、シャドウィング効果により充分なイオン注入が行われない箇所が生じてしまうので、これを防ぐためである。なお、図７において、矢印は、不純物イオンを注入する際の注入方向を示している。
【００４６】
ところで、この処理段階では、ｎＭＯＳ形成領域Ｎ（図５参照）におけるｐ形の半導体領域７ａの導電形を完全に打ち消しても良いし、打ち消さないで若干残しておくようにしても良い。本実施例では、例えばこの処理段階でｎＭＯＳ形成領域Ｎに形成されたｐ形の低不純物濃度の半導体領域７ａの導電形を完全に打ち消すものとする。
【００４７】
すなわち、この処理段階では、半導体領域７ａにおける導電形の打ち消しを目的とした条件をイオン注入条件にあまり加味する必要がない。このため、イオン注入条件、例えば不純物イオンのドーズ量やイオン打ち込みエネルギー等を、ｎ形の低不純物濃度の半導体領域９ａがゲート電極５の下層に良好に（高い寸法精度で）入り込むように、すなわち、ホットキャリア耐性を向上させ、かつ、ショートチャネル効果が生じないように、設定することができるようになっている。したがって、この処理段階での目的を達成する上で高い精度での条件設定が可能となっている。
【００４８】
続いて、図８に示すように、半導体ウエハ１上に、例えばＳｉＯ₂からなる絶縁膜１０をＣＶＤ法等によって堆積した後、その絶縁膜１０をドライエッチング処理によってエッチバックすることにより、図９に示すように、ゲート電極５の側壁にサイドウォール１０ａを形成する。
【００４９】
その後、ｐＭＯＳ形成領域Ｐをフォトレジストパターンで被覆した後、ｎＭＯＳ形成領域Ｎに、例えばｎ形不純物のヒ素（Ａｓ）をイオン注入する。その後、ｐＭＯＳ形成領域Ｐのフォトレジストパターンを除去した後、ｎＭＯＳ形成領域Ｎをフォトレジストパターンで被覆した状態で、ｐＭＯＳ形成領域Ｐに、例えばｐ形不純物のＢＦ₂をイオン注入する。
【００５０】
次いで、ｎＭＯＳ形成領域Ｎのフォトレジストパターンを除去した後、半導体ウエハ１に対して熱処理を施す。これにより、図１０に示すように、ｎＭＯＳ形成領域Ｎに、ｎ形の高不純物濃度の半導体領域１１ａを形成してｎＭＯＳ（第１ＭＩＳトランジスタ）１２を形成する。また、ｐＭＯＳ形成領域Ｐに、ｐ形の高不純物濃度の半導体領域１３ａを形成してｐＭＯＳ（第２ＭＩＳトランジスタ）１４を形成する。
【００５１】
続いて、図１１に示すように、半導体ウエハ１上に、例えばＳｉＯ₂からなる層間絶縁膜１５ａをＣＶＤ法等によって形成した後、その層間絶縁膜１５ａの一部に半導体領域１１ａ, １３ａが露出するような接続孔１６ａをフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。
【００５２】
その後、半導体ウエハ１上に、例えばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる導体膜をスパッタリング法等によって堆積した後、その導体膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、電極１７ａおよび第１層配線１７ｂを形成する。
【００５３】
次いで、半導体ウエハ１上に、例えばＳｉＯ₂からなる層間絶縁膜１５ｂをＣＶＤ法等によって形成した後、その層間絶縁膜１５ｂの一部に接続孔をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。
【００５４】
続いて、半導体ウエハ１上に、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる導体膜をスパッタリング法等によって堆積した後、その導体膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、電極および第２層配線１８を形成する。
【００５５】
その後、半導体ウエハ１上に、例えばＳｉＯ₂またはＳｉＯ₂と窒化シリコンとの積層膜からなる表面保護膜１９をＣＶＤ法等によって形成した後、その表面保護膜１９の所定位置にボンディングパッド用の孔を開けてウエハプロセスを終了する。
【００５６】
その後は、半導体集積回路装置の通常の組立工程に従って、ウエハ検査等の結果に基づいて半導体ウエハ１から個々の良品の半導体チップを切り出し、その半導体チップをパッケージングすることで半導体集積回路装置の製造を終了する。
【００５７】
このように、本実施例によれば、以下の効果を得ることが可能となる。
【００５８】
(1).本実施例の半導体集積回路装置の製造方法によれば、ｎＭＯＳ１２におけるＬＤＤ構造を構成する半導体領域９ａを形成する際に、不純物イオンを半導体基板１Ｓの主面にほぼ垂直に注入する工程と、不純物イオンを半導体基板１Ｓの主面に対して斜め方向から注入する工程とを行うことにより、その各々のイオン注入条件を各々の主目的に合わせて設定することができるので、その目的を達成する上でのイオン注入条件の設定精度を向上させることができる。
【００５９】
(2).上記(1) により、不純物イオンを半導体基板１Ｓの主面に対してほぼ垂直に注入する場合は、ｐＭＯＳ１４のＬＤＤ構造を構成する半導体領域７ａの形成時にｎＭＯＳ形成領域Ｎにも形成されてしまう半導体領域７ａを打ち消すことを主目的としてイオン注入条件を設定することができる。
【００６０】
(3).上記(1) により、不純物イオンを半導体基板１Ｓの主面に対して斜め方向から注入する場合は、ｎＭＯＳ１２のゲート電極５の下方に周り込半導体領域９ａ1 の寸法を良好に設定することを主目的としてイオン注入条件を設定することができる。
【００６１】
(4).上記(3) により、ｎＭＯＳ１２のゲート電極５の下方にも良好に半導体領域９ａ1 を入り込ませることができるのでそのｎＭＯＳ１２のホットキャリア耐性を向上させることができる。
【００６２】
(5). 上記(3) により、ｎＭＯＳ１２のＬＤＤ構造を構成する半導体領域９ａがチャネル側に延び過ぎてしまうことに起因するショートチャネル効果を抑制することができる。
【００６３】
(6).上記(2),(4) および(5) により、ｎＭＯＳ１２においてショートチャネル効果による素子不良を生じることなく、そのｎＭＯＳ形成領域Ｎに形成されたｐＭＯＳ１４のＬＤＤ構造用の半導体領域７ａの導電形を打ち消すことができる。
【００６４】
(7).上記(6) により、ｐＭＯＳ１４の半導体領域７ａを形成するためのイオン注入工程に際して、ｎＭＯＳ形成領域Ｎに、不純物導入阻止用のマスク膜を形成しなくて済む。このため、そのマスク膜形成に伴う一連の処理を省くことができるので、半導体集積回路装置の製造時間を短縮することができるとともに、半導体集積回路装置の製造コストを低減することが可能となる。
【００６５】
(8).上記(6) により、ｎＭＯＳ形成領域Ｎにｐ形の半導体領域７ａが残ってしまうことに起因するｎＭＯＳ１２のしきい電圧の増大や半導体領域９ａの抵抗値の増大を防ぐことができるので、それらに起因するｎＭＯＳ１２のチャネル電流の低下を防止することが可能となる。
【００６６】
(9).上記(4),(8) により、半導体集積回路装置の信頼性を向上させることが可能となる。
【００６７】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６８】
例えば前記実施例においては、不純物イオンを半導体基板の主面に対して斜めの方向からイオン注入する際に、ｎＭＯＳ形成領域におけるｐ形の半導体領域の導電形を完全に打ち消したが、これに限定されるものではなく、例えば図１２に示すように、ｎＭＯＳ形成領域ＮのｎＭＯＳ１２における半導体領域９ａ下部の一領域に、ｐＭＯＳ１４におけるＬＤＤ構造用のｐ形の半導体領域７ａが自己整合的に若干残るようにしても良い。これにより、前記実施例で得られた効果の他に、その残されたｐ形の半導体領域７ａがｎＭＯＳ１２のパンチスルーを抑制するという効果を得ることが可能となっている。
【００６９】
また、前記実施例においては、ｐＭＯＳのＬＤＤを構成する低不純物濃度の半導体領域を形成するためのイオン注入工程後に、ｎＭＯＳのＬＤＤを構成する低不純物濃度の半導体領域を形成するためのイオン注入処理を行う際に、不純物イオンを半導体基板面に対して垂直にイオン注入する工程の後に、半導体基板の斜め方向からイオン注入する工程を行う場合について説明したが、これらの工程の順序については、これに限定されるものではなく種々変更可能である。
【００７０】
例えばｎＭＯＳのＬＤＤを構成する低不純物濃度の半導体領域を形成するためのイオン注入を行う際に、不純物イオンを半導体基板面に対して斜め方向からイオン注入する工程の後に、半導体基板に対して垂直にイオン注入する工程を行っても良いし、ｎＭＯＳのＬＤＤを構成する低不純物濃度の半導体領域を形成するためのイオン注入工程後に、ｐＭＯＳのＬＤＤを構成する低不純物濃度の半導体領域を形成するためのイオン注入を行っても良い。
【００７１】
また、前記実施例においては、ＭＯＳ・ＦＥＴのゲート電極をポリシリコンとシリサイドとの積層膜とした場合について説明したが、これに限定されるものではなく種々変更可能であり、ポリシリコンの単層膜としても良い。また、ＭＯＳ・ＦＥＴのソース・ドレイン領域を構成する半導体領域上にもシリサイド層を形成する、いわゆるサリサイド構造としても良い。
【００７２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコントローラに適用した場合について説明したが、それに限定されるものではなく、例えばＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory ）等のようなメモリ回路を有する半導体集積回路装置に適用することも可能である。本発明は、少なくともＭＩＳトランジスタを有する半導体集積回路装置の製造方法に適用できる。
【００７３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００７４】
(1).前記した半導体集積回路装置の製造方法によれば、第１ＭＩＳトランジスタの第１半導体領域を形成する際に、例えば不純物イオンを半導体基板の主面にほぼ垂直に注入する工程と、不純物イオンを半導体基板の主面に対して斜め方向から注入する工程とを行うことにより、その各々のイオン注入条件を各々の主目的に合わせて設定することができるので、その目的を達成する上でのイオン注入条件の設定精度を向上させることができる。
【００７５】
(2).上記(1) により、例えば不純物イオンを半導体基板の主面に対してほぼ垂直に注入する場合は、第２ＭＩＳトランジスタの第１半導体領域形成時に第１ＭＩＳトランジスタ形成領域にも形成されてしまう第１半導体領域の導電形を打ち消すことを主目的としてイオン注入条件を設定することができる。
【００７６】
(3).上記(1) により、例えば不純物イオンを半導体基板の主面に対して斜め方向から注入する場合は、第１ＭＩＳトランジスタのゲート電極の下方に周り込む第１半導体領域の寸法を良好に設定することを主目的としてイオン注入条件を設定することができる。
【００７７】
(4).上記(3) により、その第１ＭＩＳトランジスタの第１半導体領域がチャネル側に延び過ぎてしまうことに起因するショートチャネル効果を抑制することができる。
【００７８】
(5).上記(3) により、その第１半導体領域をゲート電極の下方にも良好に周り込ませることができるので、第１ＭＩＳトランジスタのホットキャリア耐性を向上させることができる。
【００７９】
(6).上記(3),(4) および(5) により、第１ＭＩＳトランジスタにおいてショートチャネル効果による素子不良を生じさせることなく、その第２ＭＩＳトランジスタの第１半導体領域形成時に第１ＭＩＳトランジスタ形成領域に形成されてしまう第２ＭＩＳトランジスタ用の第１半導体領域の導電形を打ち消すことができる。
【００８０】
(7).上記(6) により、第２ＭＩＳトランジスタの第１半導体領域を形成するためのイオン注入工程に際して、第１ＭＩＳトランジスタ形成領域に不純物注入阻止用のマスク膜を形成しなくて済む。このため、そのマスク膜形成に伴う一連の処理を省くことができるので、半導体集積回路装置の製造時間を短縮することができるとともに、半導体集積回路装置の製造コストを低減することが可能となる。
【００８１】
(8).上記(6) により、第１ＭＩＳトランジスタ形成領域に第２ＭＩＳトランジスタの第１半導体領域が残ってしまうことに起因する第１ＭＩＳトランジスタのしきい電圧の増大や第１ＭＩＳトランジスタのソース・ドレイン用の半導体領域における抵抗値の増大を防ぐことができるので、それらに起因する第１ＭＩＳトランジスタのチャネル電流の低下を防止することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置の製造工程中における半導体ウエハの平面図である。
【図２】図１の半導体ウエハの要部断面図である。
【図３】半導体集積回路装置の図２に続く製造工程中における要部断面図である。
【図４】半導体集積回路装置の図３に続く製造工程中における要部断面図である。
【図５】半導体集積回路装置の図４に続く製造工程中における要部断面図である。
【図６】イオン注入角度を説明するための説明図である。
【図７】半導体ウエハ上のｎチャネル形のＭＩＳトランジスタの配置を説明するための平面図である。
【図８】半導体集積回路装置の図５に続く製造工程中における要部断面図である。
【図９】半導体集積回路装置の図８に続く製造工程中における要部断面図である。
【図１０】半導体集積回路装置の図９に続く製造工程中における要部断面図である。
【図１１】半導体集積回路装置の図１０に続く製造工程中における要部断面図である。
【図１２】本発明の他の実施例である半導体集積回路装置の要部断面図である。
【符号の説明】
１半導体ウエハ
１Ｓ半導体基板
１ａチップ領域
２ｎ, ２ｐウエル
３フィールド絶縁膜
４ゲート絶縁膜
５ゲート電極
５ａ, ５ｂ導電層
６キャップ絶縁膜
７ａ半導体領域（第１半導体領域）
８ａフォトレジストパターン
９ａ，９ａ1 半導体領域（第１半導体領域）
１０絶縁膜
１０ａサイドウォール
１１ａ半導体領域
１２ｎチャネル形のＭＯＳ・ＦＥＴ（第１ＭＩＳトランジスタ）
１３ａ半導体領域
１４ｐチャネル形のＭＯＳ・ＦＥＴ（第２ＭＩＳトランジスタ）
１５ａ, １５ｂ層間絶縁膜
１６ａ接続孔
１７ａ電極
１７ｂ第１層配線
１８第２層配線
１９表面保護膜
ＯＦオリエンテーションフラット
Ｎｎチャネル形のＭＯＳ・ＦＥＴ形成領域
Ｐｐチャネル形のＭＯＳ・ＦＥＴ形成領域[0001]
[Industrial application fields]
The present invention relates to a technology for manufacturing a semiconductor integrated circuit device, and particularly to a technology effective when applied to a method for manufacturing a semiconductor integrated circuit device having a MIS (Metal Insulator Semiconductor) transistor that requires high hot carrier resistance. .
[0002]
[Prior art]
As the performance of the semiconductor integrated circuit device and the degree of element integration are improved, miniaturization of the MIS transistor constituting the semiconductor integrated circuit device is advanced, and deterioration of element characteristics due to the hot carrier effect becomes a problem. The hot carrier effect is a phenomenon in which hot carriers generated by applying a high electric field to the depletion layer near the drain region of the MIS transistor have various adverse effects on the MIS transistor.
[0003]
The reason why this phenomenon becomes a problem with the miniaturization of the MIS transistor is that the size of the MIS transistor is reduced, but the proportional scaling of the drive voltage does not follow, so that the electric field strength in the channel is extremely increased. This is because the electric field concentration in the depletion layer near the drain region of the MIS transistor is further increased.
[0004]
The hot carriers generated under this high electric field are given enough energy to cross the barrier such as the gate insulating film, and are trapped in the gate insulating film or generate more carriers by impact ionization, It causes fluctuations in device characteristics and deterioration of reliability.
[0005]
The carriers trapped in the gate insulating film cause problems such as formation of surface states, deterioration of the gate insulating film, threshold voltage shift, subthreshold leakage, and the like. In addition, electron-hole pairs generated by impact ionization become a substrate current, which lowers the breakdown voltage of the drain, or a latch-up trigger current in a CMOS (Complementary Metal Oxide Semiconductor) structure.
[0006]
These problems are more serious in n-channel MOS • FETs (hereinafter referred to as nMOS) than in p-channel MOS • FETs (hereinafter referred to as pMOS). This is because electrons are more likely to cause impact ionization than holes, the barrier height between silicon (Si) and the gate insulating film is small, and they are easily injected into the gate insulating film.
[0007]
By the way, the hot carrier effect is caused by a high electric field generated in the pinch-off region near the drain region. However, the electric field increases as the impurity concentration distribution at the junction between the drain region and the channel region becomes steeper. Are known.
[0008]
Thus, by forming a semiconductor region having a low impurity concentration and a gentle impurity concentration profile between the drain region and the channel region, the electric field can be reduced and the hot carrier effect can be reduced. This structure is called an LDD (Lightly Doped Drain) structure, which has an effect of suppressing the electric field low and spreading in the drain direction, and can reduce generation of substrate current and device deterioration.
[0009]
Such an LDD structure is described in, for example, 1988, Shingaku Giho, Vol. 88, No. 276, Mitsubishi Electric Corp. LSI Research Laboratories, “Hot Carrier Effect in Submicron MOS FET” P37-P40 N which constitutes LDD^-In the ion implantation step for forming the region, the impurity ions are implanted from a direction oblique to the main surface of the semiconductor substrate, so that n is also formed below the edge of the gate electrode.^-It has been reported that the hot carrier effect can be suppressed by slightly entering the region.
[0010]
In addition, n which constitutes the LDD structure of MOS • FET^-For the technique of implanting impurity ions from an oblique direction when forming a region, see, for example, IEE (IEEE), 1995, Electron R & D Laboratory, “Device Reliable Device Reliability and Optimization on Halo (MOS / FET's) P271 to P275.
[0011]
[Problems to be solved by the invention]
However, in the above-described conventional LDD technology, the present inventors have found that sufficient consideration has not been given to the case where both the pMOS and the nMOS are formed on the same semiconductor substrate, and there are the following problems.
[0012]
That is, in the above-described prior art, when each of the low impurity concentration semiconductor regions constituting the pMOS and nMOS LDD is formed, the ion implantation process for one MOS • FET is performed in the other MOS • FET. It is necessary to form a photoresist pattern for blocking impurity ions in the formation region, and two photoresist pattern forming steps are required. Thus, each time a photoresist film is applied, exposed, developed, washed, etc. A series of processes must be performed, and there is a problem that the manufacturing time of the semiconductor integrated circuit device becomes long and the manufacturing cost of the semiconductor integrated circuit device increases.
[0013]
Therefore, an impurity for forming a pMOS low impurity concentration is introduced into the nMOS formation region without forming a photoresist pattern in the nMOS formation region during the ion implantation process when forming the pMOS low impurity concentration semiconductor region. Thus, the number of steps of forming the photoresist pattern is reduced by one, the conductivity type of the p-type low impurity concentration semiconductor region formed in the nMOS formation region is changed to the ion for forming the nMOS low impurity concentration semiconductor region. It is conceivable to cancel by injection.
[0014]
However, in the case of the above prior art, impurity ions are implanted from an oblique direction when forming a low impurity concentration semiconductor region that constitutes an nMOS LDD structure. As a result of the impurities extending too much below the gate electrode, device characteristics are degraded due to the short channel effect.
[0015]
On the other hand, if the dose is lowered in order to prevent deterioration of device characteristics due to the short channel effect, the conductivity type of the p-type semiconductor region formed in the nMOS formation region cannot be sufficiently canceled. As a result of the presence of the p-type semiconductor region, the hot carrier resistance is degraded. In addition, the threshold voltage increases and the diffusion resistance also increases, so that the MOS drive current decreases.
[0016]
An object of the present invention is to manufacture a semiconductor integrated circuit device including a p-channel type MIS transistor and an n-channel type MIS transistor on the same semiconductor substrate, without causing deterioration of hot carrier resistance and short channel characteristics. It is an object of the present invention to provide a technique capable of reducing the above.
[0017]
Another object of the present invention is to manufacture a semiconductor integrated circuit device including a p-channel type MIS transistor and an n-channel type MIS transistor on the same semiconductor substrate without causing a decrease in channel current of the MOS transistor. The object is to provide a technique capable of reducing the number of steps.
[0018]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0019]
[Means for Solving the Problems]
Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
[0020]
  A method for manufacturing a semiconductor integrated circuit device of the present invention includes:n-channel typeA first MIS transistor andp-channel typeThe second MIS transistor is provided on the same semiconductor substrate, and the semiconductor region constituting at least the drain region of the first MIS transistor has a low impurity concentration disposed on the channel side.n-typeA first semiconductor region;n-typeThe impurity concentration is set higher than the impurity concentration of the first semiconductor region.n-typeA semiconductor region having at least a drain region of the second MIS transistor, and having a low impurity concentration disposed on the channel side.p-shapedA first semiconductor region;p-shapedThe impurity concentration is set higher than the impurity concentration of the first semiconductor region.p-shapedA method for manufacturing a semiconductor integrated circuit device having a second semiconductor region, comprising the following steps.
[0021]
  (A)After forming the gate electrodes of the first and second MIS transistors,Of the second MIS transistor.p-shapedImpurities for forming the first semiconductor region are formed in the first MIS transistor and second MIS transistor formation region of the semiconductor substrate.Of the first and second MIS transistors not covered by the gate electrodeThe process to introduce into.
[0022]
  (B) After forming a mask film in the formation region of the second MIS transistor, the first MIS transistorn-typeImpurities for forming the first semiconductor regionIn a region not covered with the gate electrode of the first MIS transistor in the formation region of the first MIS transistorA step of individually performing two types of ion implantation processes with different ion implantation angles with respect to the main surface of the semiconductor substrate when ion implantation is performed.
  The ion implantation in the step (b) includes a step of implanting impurity ions substantially perpendicular to the main surface of the semiconductor substrate and a step of implanting impurity ions from an oblique direction with respect to the main surface of the semiconductor substrate. The impurity ions implanted from the oblique direction are below the gate electrode of the first MIS transistor in the formation region of the first MIS transistor, and are introduced in the step (a). The p-type first semiconductor region is introduced to form the n-type first semiconductor region of the first MIS transistor at the channel-side tip of the impurity region for forming the p-type first semiconductor region.
[0023]
[Action]
According to the method of manufacturing a semiconductor integrated circuit device described above, when forming the first semiconductor region of the first MIS transistor, for example, a step of implanting impurity ions substantially perpendicularly to the main surface of the semiconductor substrate, and impurity ions are injected into the semiconductor substrate. The ion implantation conditions can be set in accordance with each main purpose by performing the step of implanting from the oblique direction with respect to the main surface of the ion implantation conditions. The setting accuracy can be improved.
[0024]
For example, when impurity ions are implanted substantially perpendicularly to the main surface of the semiconductor substrate, the conductivity type of the first semiconductor region that is also formed in the first MIS transistor formation region when the first semiconductor region of the second MIS transistor is formed. It is possible to set ion implantation conditions with the main purpose of canceling.
[0025]
In addition, for example, when impurity ions are implanted from an oblique direction with respect to the main surface of the semiconductor substrate, the size of the end of the first semiconductor region of the first MIS transistor to go below the gate electrode is preferably set favorably. Ion implantation conditions can be set for the purpose. For this reason, since the first semiconductor region can be satisfactorily provided under the gate electrode, the hot carrier resistance of the first MIS transistor can be improved. In addition, it is possible to suppress the short channel effect resulting from the first semiconductor region of the first MIS transistor extending too far toward the channel.
[0026]
Then, the first MIS transistor does not cause an element failure due to the short channel effect, and the first MIS transistor is electrically conductive in the first MIS transistor formation region that is also formed in the first MIS transistor formation region when the first MIS transistor is formed. The shape can be countered.
[0027]
Therefore, in the ion implantation process for forming the first semiconductor region of the second MIS transistor, it is not necessary to form a mask film for preventing impurity implantation in the formation region of the first MIS transistor. Therefore, a series of processing such as mask film deposition processing, exposure processing using a photomask, development processing, cleaning processing, and the like accompanying the mask film formation can be omitted, so that the manufacturing time of the semiconductor integrated circuit device can be reduced. It can be shortened and the manufacturing cost of the semiconductor integrated circuit device can be reduced.
[0028]
Further, the threshold voltage of the first MIS transistor is increased due to the first semiconductor region of the second MIS transistor remaining in the first MIS transistor formation region, and the resistance value of the source / drain semiconductor region of the first MIS transistor is increased. Therefore, it is possible to prevent a decrease in channel current of the first MIS transistor caused by them.
[0029]
【Example】
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. (Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.) ).
[0030]
1 is a plan view of a semiconductor wafer during a manufacturing process of a semiconductor integrated circuit device according to the present invention, FIG. 2 is a cross-sectional view of the main part of the semiconductor wafer in FIG. 1, and FIGS. 3 to 5 are continued from FIG. FIG. 6 is an explanatory view for explaining an ion implantation angle, FIG. 7 is a plan view for explaining the arrangement of n-channel type MIS transistors on a semiconductor wafer, and FIGS. 11 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during the manufacturing process subsequent to FIG.
[0031]
The method for manufacturing a semiconductor integrated circuit device according to the present embodiment is a method for manufacturing a semiconductor integrated circuit device having a logic circuit such as a microcontroller. A plan view of the semiconductor wafer during the manufacturing process of the semiconductor integrated circuit device is shown in FIG.
[0032]
The semiconductor wafer 1 is made of, for example, a thin p-type silicon (Si) single crystal plate having a substantially planar shape, and a rectangular chip region 1a is regularly arranged at predetermined intervals in the vertical and horizontal directions in FIG. It is arranged in multiple places. In the semiconductor wafer 1, an orientation flat (hereinafter referred to as orientation flat) OF is formed in the lower part of FIG. The orientation flat OF functions as, for example, a reference plane or an alignment plane when manufacturing a semiconductor integrated circuit device.
[0033]
FIG. 2 shows a cross-sectional view of the main part of the chip region 1a. FIG. 2 shows, for example, an n-channel MOS • FET (hereinafter simply referred to as nMOS) formation region N and a p-channel MOS • FET (hereinafter simply referred to as pMOS) formation region P.
[0034]
A semiconductor substrate 1S constituting the semiconductor wafer 1 is made of, for example, a p-type Si single crystal, and two types of wells 2p and 2n having different conductivity types are formed in an upper layer thereof.
[0035]
For example, boron of p-type impurity is introduced into one well 2p, and the impurity concentration is, for example, 10¹⁷atoms / cm^ThreeDegree. The other well 2n is doped with, for example, an n-type impurity such as phosphorus or arsenic (As).¹⁷atoms / cm^ThreeDegree. A field insulating film 3 is formed on the semiconductor substrate 1S. The field insulating film 3 is made of, for example, silicon dioxide (SiO 2₂The gate insulating film 4 is formed on the upper surface of the semiconductor substrate 1S in the element formation region surrounded by the field insulating film 3. This gate insulating film 4 is made of, for example, SiO.₂The thickness thereof is, for example, about 10 to 15 nm.
[0036]
A gate electrode 5 is formed on the upper surface of the gate insulating film 4. The gate electrode 5 is formed, for example, by depositing two conductive layers 5a and 5b in order from the lower layer. The lower conductive layer 5a is, for example, n⁺The upper conductive layer 5b is made of silicide such as tungsten silicide. In addition, on the upper part of the gate electrode 5, for example, SiO₂A cap insulating film 6 made of is formed.
[0037]
First, as shown in FIG. 3, for example, boron fluoride (BF)₂) Ions are implanted by an ion implantation method or the like. The dose amount of the impurity ions at this time is, for example, 10¹³ atoms / cm²The ion implantation energy is, for example, 60 keV or less. This process is a process for forming a low impurity concentration semiconductor region that constitutes the LDD structure in the pMOS, whereby a p-type low impurity concentration semiconductor region is formed in each of the nMOS formation region N and the pMOS formation region P. A (first semiconductor region) 7a is formed.
[0038]
Subsequently, as shown in FIG. 4, a photoresist pattern 8 a that covers the pMOS formation region P is formed on the semiconductor wafer 1 by a photolithography technique.
[0039]
Thereafter, for example, phosphorus (P) of n-type impurity is implanted into the semiconductor wafer 1 by an ion implantation method or the like. The dose of impurity ions at this time is, for example, 10¹³ atoms / cm²The ion implantation energy is, for example, 60 keV or less.
[0040]
This process is mainly a process for forming a low impurity concentration semiconductor region constituting an LDD structure in an nMOS, whereby an n-type low impurity concentration semiconductor region (first semiconductor region) is formed in the nMOS formation region N. 9a is formed. However, in this processing step, it is not necessary to completely cancel the conductivity type of the p-type semiconductor region 7a in the nMOS formation region N, and a slight amount may be left.
[0041]
Next, as shown in FIG. 5, for example, an n-type impurity P is implanted from an oblique direction with respect to the main surface of the semiconductor wafer 1 by an ion implantation method or the like. The dose amount of the impurity ions at this time is, for example, 10¹³ atoms / cm²The ion implantation energy is, for example, 60 keV or less, and the impurity ion implantation angle θ1 is, for example, about 20 to 60 degrees, preferably about 30 degrees.
[0042]
This process is mainly a process for improving the hot carrier resistance of the nMOS by slightly entering the low impurity concentration semiconductor region 9a constituting the LDD structure in the nMOS into the lower layer of the gate electrode 5. An n-type low impurity concentration semiconductor region (first semiconductor region) 9a1 is formed at the tip of the impurity concentration semiconductor region 9a.
[0043]
In the ion implantation process from the oblique direction, the stage rotation angle φ shown in FIG. An ion implantation process is performed each time.
[0044]
This stage rotation angle φ is an in-plane rotation angle of the stage of the ion implantation apparatus, and is set with reference to the orientation flat OF of the semiconductor wafer 1. In this embodiment, for example, the stage is rotated once, that is, the ion implantation process is performed four times, or the stage is rotated twice, that is, the ion implantation process is performed eight times.
[0045]
This is done for the following reasons, for example. That is, as shown in FIG. 7, even when the same nMOS is provided on the semiconductor wafer 1, for example, the arrangement of the gate electrodes 5 is arranged so that the gate length directions are orthogonal to each other. In order to prevent this, if ion implantation is performed from only one direction, a portion where sufficient ion implantation is not performed due to the shadowing effect occurs. In FIG. 7, arrows indicate the implantation direction when impurity ions are implanted.
[0046]
By the way, in this processing step, the conductivity type of the p-type semiconductor region 7a in the nMOS formation region N (see FIG. 5) may be completely canceled or may be left slightly without being canceled. In this embodiment, for example, the conductivity type of the p-type low impurity concentration semiconductor region 7a formed in the nMOS formation region N in this processing step is completely canceled.
[0047]
That is, in this processing stage, it is not necessary to consider the conditions for the purpose of canceling the conductivity type in the semiconductor region 7a so much as the ion implantation conditions. For this reason, ion implantation conditions such as the dose amount of impurity ions and ion implantation energy are set so that the n-type low impurity concentration semiconductor region 9a enters the lower layer of the gate electrode 5 satisfactorily (with high dimensional accuracy), that is, It can be set so that the hot carrier resistance is improved and the short channel effect does not occur. Therefore, it is possible to set conditions with high accuracy in achieving the object at this processing stage.
[0048]
Subsequently, as shown in FIG. 8, on the semiconductor wafer 1, for example, SiO 2₂After the insulating film 10 made of is deposited by the CVD method or the like, the insulating film 10 is etched back by a dry etching process, thereby forming a sidewall 10a on the side wall of the gate electrode 5 as shown in FIG.
[0049]
Thereafter, after covering the pMOS formation region P with a photoresist pattern, n-type impurity arsenic (As), for example, is ion-implanted into the nMOS formation region N. Thereafter, after removing the photoresist pattern of the pMOS formation region P, the nMOS formation region N is covered with the photoresist pattern, and the pMOS formation region P is subjected to, for example, p-type impurity BF.₂Ion implantation.
[0050]
Next, after removing the photoresist pattern in the nMOS formation region N, the semiconductor wafer 1 is subjected to heat treatment. As a result, as shown in FIG. 10, an n-type high impurity concentration semiconductor region 11 a is formed in the nMOS formation region N to form an nMOS (first MIS transistor) 12. Further, a p-type high impurity concentration semiconductor region 13 a is formed in the pMOS formation region P to form a pMOS (second MIS transistor) 14.
[0051]
Subsequently, as shown in FIG. 11, on the semiconductor wafer 1, for example, SiO 2₂After the interlayer insulating film 15a is formed by a CVD method or the like, a connection hole 16a that exposes the semiconductor regions 11a and 13a in a part of the interlayer insulating film 15a is formed by a photolithography technique and a dry etching technique.
[0052]
Thereafter, a conductor film made of, for example, an aluminum (Al) -Si-copper (Cu) alloy is deposited on the semiconductor wafer 1 by a sputtering method or the like, and then the conductor film is patterned by a photolithography technique and a dry etching technique. The electrode 17a and the first layer wiring 17b are formed.
[0053]
Next, on the semiconductor wafer 1, for example, SiO.₂After the interlayer insulating film 15b is formed by the CVD method or the like, a connection hole is formed in a part of the interlayer insulating film 15b by a photolithography technique and a dry etching technique.
[0054]
Subsequently, after a conductor film made of, for example, an Al—Si—Cu alloy is deposited on the semiconductor wafer 1 by a sputtering method or the like, the conductor film is patterned by a photolithography technique and a dry etching technique to thereby form the electrode and the second film. Layer wiring 18 is formed.
[0055]
Thereafter, on the semiconductor wafer 1, for example, SiO.₂Or SiO₂After a surface protective film 19 made of a laminated film of silicon nitride and silicon nitride is formed by a CVD method or the like, a hole for a bonding pad is opened at a predetermined position of the surface protective film 19 and the wafer process is completed.
[0056]
Thereafter, according to a normal assembly process of the semiconductor integrated circuit device, each non-defective semiconductor chip is cut out from the semiconductor wafer 1 based on the result of wafer inspection and the like, and the semiconductor chip is packaged to manufacture the semiconductor integrated circuit device. Exit.
[0057]
Thus, according to the present embodiment, the following effects can be obtained.
[0058]
(1) According to the method of manufacturing a semiconductor integrated circuit device of this embodiment, when forming the semiconductor region 9a constituting the LDD structure in the nMOS 12, impurity ions are implanted substantially perpendicularly to the main surface of the semiconductor substrate 1S. By performing the process and the process of implanting impurity ions from an oblique direction with respect to the main surface of the semiconductor substrate 1S, each ion implantation condition can be set according to each main purpose. The accuracy of setting ion implantation conditions for achieving the above can be improved.
[0059]
(2) According to the above (1), when impurity ions are implanted substantially perpendicular to the main surface of the semiconductor substrate 1S, they are also formed in the nMOS formation region N when the semiconductor region 7a constituting the LDD structure of the pMOS 14 is formed. The ion implantation conditions can be set mainly for the purpose of canceling the semiconductor region 7a.
[0060]
(3) According to the above (1), when the impurity ions are implanted obliquely with respect to the main surface of the semiconductor substrate 1S, the size of the wraparound semiconductor region 9a1 is set well below the gate electrode 5 of the nMOS 12. For this purpose, ion implantation conditions can be set.
[0061]
(4) According to the above (3), the semiconductor region 9a1 can be satisfactorily inserted also below the gate electrode 5 of the nMOS 12, so that the hot carrier resistance of the nMOS 12 can be improved.
[0062]
(5) By the above (3), it is possible to suppress the short channel effect caused by the semiconductor region 9a constituting the LDD structure of the nMOS 12 extending too far to the channel side.
[0063]
(6) According to the above (2), (4) and (5), the semiconductor device 7a for the LDD structure of the pMOS 14 formed in the nMOS formation region N without causing element failure due to the short channel effect in the nMOS 12 The conductivity type can be canceled out.
[0064]
(7) According to the above (6), it is not necessary to form an impurity introduction blocking mask film in the nMOS formation region N in the ion implantation step for forming the semiconductor region 7a of the pMOS 14. Therefore, a series of processes associated with the mask film formation can be omitted, so that the manufacturing time of the semiconductor integrated circuit device can be shortened and the manufacturing cost of the semiconductor integrated circuit device can be reduced.
[0065]
(8) By the above (6), it is possible to prevent an increase in the threshold voltage of the nMOS 12 and an increase in the resistance value of the semiconductor region 9a due to the p-type semiconductor region 7a remaining in the nMOS formation region N. Therefore, it is possible to prevent the channel current of the nMOS 12 from being lowered due to them.
[0066]
(9) By the above (4) and (8), it becomes possible to improve the reliability of the semiconductor integrated circuit device.
[0067]
The invention made by the inventor has been specifically described based on the embodiments. However, the present invention is not limited to the embodiments, and various modifications can be made without departing from the scope of the invention. Not too long.
[0068]
For example, in the above embodiment, when impurity ions are ion-implanted from a direction oblique to the main surface of the semiconductor substrate, the conductivity type of the p-type semiconductor region in the nMOS formation region is completely canceled, but this is not limitative. For example, as shown in FIG. 12, a p-type semiconductor region 7a for the LDD structure in the pMOS 14 is slightly left in a self-aligned manner in a region below the semiconductor region 9a in the nMOS 12 in the nMOS formation region N. Anyway. Thereby, in addition to the effect obtained in the above embodiment, the remaining p-type semiconductor region 7a can obtain the effect of suppressing the punch-through of the nMOS 12.
[0069]
In the above-described embodiment, after the ion implantation process for forming the low impurity concentration semiconductor region constituting the pMOS LDD, the ion implantation process for forming the low impurity concentration semiconductor region constituting the nMOS LDD. In the description, the step of implanting impurity ions from the oblique direction of the semiconductor substrate after the step of implanting impurity ions perpendicularly to the surface of the semiconductor substrate has been described. The order of these steps is described below. The present invention is not limited to the above and can be variously changed.
[0070]
For example, when performing ion implantation for forming a semiconductor region having a low impurity concentration constituting an nMOS LDD, a step of implanting impurity ions from an oblique direction with respect to the surface of the semiconductor substrate is followed by a step perpendicular to the semiconductor substrate. In order to form a low impurity concentration semiconductor region constituting a pMOS LDD after an ion implantation step for forming a low impurity concentration semiconductor region constituting an nMOS LDD. Alternatively, ion implantation may be performed.
[0071]
In the above-described embodiment, the case where the gate electrode of the MOS / FET is a laminated film of polysilicon and silicide has been described. However, the present invention is not limited to this, and various modifications can be made. It may be a film. Further, a so-called salicide structure in which a silicide layer is also formed on a semiconductor region that constitutes a source / drain region of a MOS • FET may be employed.
[0072]
In the above description, the case where the invention made mainly by the present inventor is applied to a microcontroller, which is a field of use behind the present invention, has been described. However, the present invention is not limited to this. For example, DRAM (Dynamic Random Access Memory) or It is also possible to apply to a semiconductor integrated circuit device having a memory circuit such as SRAM (Static Random Access Memory). The present invention can be applied to a method for manufacturing a semiconductor integrated circuit device having at least a MIS transistor.
[0073]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed by the present application will be briefly described as follows.
[0074]
(1) According to the method of manufacturing a semiconductor integrated circuit device described above, when forming the first semiconductor region of the first MIS transistor, for example, a step of implanting impurity ions substantially perpendicularly to the main surface of the semiconductor substrate, By performing the step of implanting ions from an oblique direction with respect to the main surface of the semiconductor substrate, each ion implantation condition can be set according to each main purpose. The accuracy of setting the ion implantation conditions can be improved.
[0075]
(2) According to the above (1), for example, when impurity ions are implanted substantially perpendicularly to the main surface of the semiconductor substrate, they are also formed in the first MIS transistor formation region when the first semiconductor region of the second MIS transistor is formed. The ion implantation conditions can be set mainly for the purpose of canceling the conductivity type of the first semiconductor region.
[0076]
(3) According to the above (1), for example, when impurity ions are implanted in an oblique direction with respect to the main surface of the semiconductor substrate, the dimension of the first semiconductor region that goes under the gate electrode of the first MIS transistor is improved. The ion implantation conditions can be set mainly for the purpose of setting.
[0077]
(4) By the above (3), it is possible to suppress the short channel effect caused by the first semiconductor region of the first MIS transistor extending too far to the channel side.
[0078]
(5) According to the above (3), since the first semiconductor region can be satisfactorily provided below the gate electrode, the hot carrier resistance of the first MIS transistor can be improved.
[0079]
(6) By the above (3), (4) and (5), the first MIS transistor forming region can be formed at the time of forming the first semiconductor region of the second MIS transistor without causing the element failure due to the short channel effect in the first MIS transistor. The conductivity type of the first semiconductor region for the second MIS transistor that is formed in the step can be canceled out.
[0080]
(7) By the above (6), it is not necessary to form an impurity implantation blocking mask film in the first MIS transistor formation region in the ion implantation step for forming the first semiconductor region of the second MIS transistor. Therefore, a series of processes associated with the mask film formation can be omitted, so that the manufacturing time of the semiconductor integrated circuit device can be shortened and the manufacturing cost of the semiconductor integrated circuit device can be reduced.
[0081]
(8) Due to the above (6), the threshold voltage of the first MIS transistor increases due to the first semiconductor region of the second MIS transistor remaining in the first MIS transistor formation region, and the source / drain for the first MIS transistor. Since an increase in resistance value in the semiconductor region can be prevented, it is possible to prevent a decrease in channel current of the first MIS transistor caused by them.
[Brief description of the drawings]
FIG. 1 is a plan view of a semiconductor wafer during a manufacturing process of a semiconductor integrated circuit device of the present invention.
2 is a cross-sectional view of main parts of the semiconductor wafer of FIG. 1;
3 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 2;
4 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 3; FIG.
5 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 4; FIG.
FIG. 6 is an explanatory diagram for explaining an ion implantation angle;
FIG. 7 is a plan view for explaining the arrangement of n-channel MIS transistors on a semiconductor wafer.
8 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 5; FIG.
9 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 8; FIG.
10 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 9; FIG.
11 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 10; FIG.
FIG. 12 is a fragmentary cross-sectional view of a semiconductor integrated circuit device according to another embodiment of the present invention.
[Explanation of symbols]
1 Semiconductor wafer
1S semiconductor substrate
1a Chip area
2n, 2p well
3 Field insulating film
4 Gate insulation film
5 Gate electrode
5a, 5b conductive layer
6 Cap insulation film
7a Semiconductor region (first semiconductor region)
8a Photoresist pattern
9a, 9a1 semiconductor region (first semiconductor region)
10 Insulating film
10a sidewall
11a Semiconductor region
12 n-channel MOS • FET (first MIS transistor)
13a Semiconductor region
14 p-channel type MOS • FET (second MIS transistor)
15a, 15b interlayer insulation film
16a connection hole
17a electrode
17b First layer wiring
18 Second layer wiring
19 Surface protective film
OF orientation flat
N n-channel MOS / FET formation region
P p channel type MOS / FET formation region

Claims

An n-channel first MIS transistor and a p-channel second MIS transistor are provided on the same semiconductor substrate, and a semiconductor region constituting at least the drain region of the first MIS transistor is a low impurity concentration n-type transistor disposed on the channel side . It has a first semiconductor region and a second semiconductor region of n-type, which is set to a high impurity concentration than the impurity concentration of the first semiconductor region of the n-type semiconductor constituting at least the drain region of the first 2MIS transistor region, a first semiconductor region of p-type low impurity concentration disposed on the channel side, a second semiconductor region of p-type which is set to a high impurity concentration than the impurity concentration of the first semiconductor region of the p-type and A method for manufacturing a semiconductor integrated circuit device comprising:
(A) After forming the gate electrodes of the first and second MIS transistors, impurities for forming the p-type first semiconductor region of the second MIS transistor are formed as the first MIS transistor and the second MIS transistor on the semiconductor substrate. Introducing into a region of the region not covered by the gate electrodes of the first and second MIS transistors ;
(B) After forming a mask film in the formation region of the second MIS transistor, impurities for forming the n-type first semiconductor region of the first MIS transistor are used as impurities of the first MIS transistor in the formation region of the first MIS transistor. when ions are implanted into a region not covered with the gate electrode, and performing two different types of ion implantation of the semiconductor ion implantation angle against the principal surface of the substrate individually,
Have
The ion implantation in the step (b) includes a step of implanting impurity ions substantially perpendicular to the main surface of the semiconductor substrate;
And implanting impurity ions from an oblique direction with respect to the main surface of the semiconductor substrate,
The impurity ions implanted from the oblique direction are below the gate electrode of the first MIS transistor in the formation region of the first MIS transistor and in the p-type of the second MIS transistor introduced in the step (a). A method for manufacturing a semiconductor integrated circuit device , wherein the first semiconductor region is introduced to form an n-type first semiconductor region of the first MIS transistor at a tip portion on the channel side of the impurity region for forming the first semiconductor region .

An n-channel first MIS transistor and a p-channel second MIS transistor are provided on the same semiconductor substrate, and a semiconductor region constituting at least the drain region of the first MIS transistor is a low impurity concentration n-type transistor disposed on the channel side . It has a first semiconductor region and a second semiconductor region of n-type, which is set to a high impurity concentration than the impurity concentration of the first semiconductor region of the n-type semiconductor constituting at least the drain region of the first 2MIS transistor region, a first semiconductor region of p-type low impurity concentration disposed on the channel side, a second semiconductor region of p-type which is set to a high impurity concentration than the impurity concentration of the first semiconductor region of the p-type and A method for manufacturing a semiconductor integrated circuit device comprising:
(A) After forming the gate electrodes of the first and second MIS transistors, impurities for forming the p-type first semiconductor region of the second MIS transistor are formed as the first MIS transistor and the second MIS transistor on the semiconductor substrate. Introducing into a region of the region not covered by the gate electrodes of the first and second MIS transistors ;
(B) After forming a mask film in the formation region of the second MIS transistor, impurities for forming the n-type first semiconductor region of the first MIS transistor are used as impurities of the first MIS transistor in the formation region of the first MIS transistor. when ions are implanted into a region not covered with the gate electrode, and performing two different types of ion implantation of the semiconductor ion implantation angle against the principal surface of the substrate individually,
Have
The ion implantation in the step (b) includes a step of implanting impurity ions substantially perpendicular to the main surface of the semiconductor substrate;
And implanting impurity ions from an oblique direction with respect to the main surface of the semiconductor substrate,
The impurity ions implanted from the oblique direction are below the gate electrode of the first MIS transistor in the formation region of the first MIS transistor and in the p-type of the second MIS transistor introduced in the step (a). An n-type first semiconductor region of the first MIS transistor is formed at a channel-side tip of the impurity region for forming the first semiconductor region, and the n-type first semiconductor region of the first MIS transistor is formed below the n-type first semiconductor region. the method of manufacturing a semiconductor integrated circuit device characterized by being introduced to the region of the impurity for the first semiconductor region forming the p-type first 2MIS transistor remaining Sutame.

An n-channel first MIS transistor and a p-channel second MIS transistor are provided on the same semiconductor substrate, and a semiconductor region constituting at least the drain region of the first MIS transistor is a low impurity concentration n-type transistor disposed on the channel side . It has a first semiconductor region and a second semiconductor region of n-type, which is set to a high impurity concentration than the impurity concentration of the first semiconductor region of the n-type semiconductor constituting at least the drain region of the first 2MIS transistor region, a first semiconductor region of p-type low impurity concentration disposed on the channel side, a second semiconductor region of p-type which is set to a high impurity concentration than the impurity concentration of the first semiconductor region of the p-type and A method for manufacturing a semiconductor integrated circuit device comprising:
(A) After forming the gate electrodes of the first and second MIS transistors, impurities for forming the p-type first semiconductor region of the second MIS transistor are formed as the first MIS transistor and the second MIS transistor on the semiconductor substrate. Introducing into a region of the region not covered by the gate electrodes of the first and second MIS transistors ;
(B) After forming a mask film in the formation region of the second MIS transistor, impurities for forming the n-type first semiconductor region of the first MIS transistor are used as impurities of the first MIS transistor in the formation region of the first MIS transistor. A step of individually performing two types of ion implantation processes having different ion implantation angles with respect to the main surface of the semiconductor substrate when ion implantation is performed in a region not covered with the gate electrode ;
Have
The step (b) includes a step of implanting impurity ions substantially perpendicular to the main surface of the semiconductor substrate;
And implanting impurity ions from an oblique direction with respect to the main surface of the semiconductor substrate,
Impurity ions injected from the oblique direction, in a region of the first 1MIS transistor, p of the first 2MIS transistor a lower gate electrode, and introduced in the step (a) of the first 1MIS transistor the method of manufacturing a semiconductor integrated circuit device characterized in that it is introduced to the first conductivity type of the front end portion of the channel side of the region of the impurity semiconductor region formed in the form on opposite conductivity type region.

An n-channel first MIS transistor and a p-channel second MIS transistor are provided on the same semiconductor substrate, and a semiconductor region constituting at least the drain region of the first MIS transistor is a low impurity concentration n-type transistor disposed on the channel side . It has a first semiconductor region and a second semiconductor region of n-type, which is set to a high impurity concentration than the impurity concentration of the first semiconductor region of the n-type semiconductor constituting at least the drain region of the first 2MIS transistor region, a first semiconductor region of p-type low impurity concentration disposed on the channel side, a second semiconductor region of p-type which is set to a high impurity concentration than the impurity concentration of the first semiconductor region of the p-type and A method for manufacturing a semiconductor integrated circuit device comprising:
(A) After forming the gate electrodes of the first and second MIS transistors, impurities for forming the p-type first semiconductor region of the second MIS transistor are formed as the first MIS transistor and the second MIS transistor on the semiconductor substrate. Introducing into a region of the region not covered by the gate electrodes of the first and second MIS transistors ;
(B) After forming a mask film in the formation region of the second MIS transistor, impurities for forming the n-type first semiconductor region of the first MIS transistor are used as impurities of the first MIS transistor in the formation region of the first MIS transistor. A step of individually performing two types of ion implantation processes having different ion implantation angles with respect to the main surface of the semiconductor substrate when ion implantation is performed in a region not covered with the gate electrode ;
Have
The step (b) includes a step of implanting impurity ions substantially perpendicular to the main surface of the semiconductor substrate;
And implanting impurity ions from an oblique direction with respect to the main surface of the semiconductor substrate,
Wherein (b) ions are implanted obliquely to the principal surface of the semiconductor substrate in the process, in the formation region of the first 1MIS transistor, a lower gate electrode of the first 1MIS transistors, and the ( the conductivity type of the channel side of the distal end portion of the area of impurities for the first semiconductor region forming the p-type introduced the first 2MIS transistor in a) step the opposite conductivity type region, the lower portion of the tip the method of manufacturing a semiconductor integrated circuit device characterized by being introduced to the region of the impurity for the first semiconductor region forming the p-type first 2MIS transistor remaining Sutame.

The method for manufacturing a semiconductor integrated circuit device according to any one of claims 1-4, the ion implantation angle when implanting impurity ions from an oblique direction to the main surface of the semiconductor substrate, 20 ° 60 A method of manufacturing a semiconductor integrated circuit device, wherein

In the manufacturing method of the semiconductor integrated circuit device according to any one of claims 1 to 5 ,
After the step (b), forming a sidewall spacer on the side walls of the gate electrodes of the first MIS transistor and the second MIS transistor;
After the side wall spacers formed, and forming a p-type second semiconductor region of the second semiconductor region and the second 2MIS transistor of n-type of the first 1MIS transistor,
A method for manufacturing a semiconductor integrated circuit device, comprising: