JP4179769B2

JP4179769B2 - 半導体装置の製造方法

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Inventors: 芳英鈴木
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Publication date: 2008-11-12
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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、詳しくは、半導体基板上にバンプ電極を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近時は、電子機器の軽量コンパクト化に伴い、これらの機器に組込まれる半導体集積回路等(以下、半導体装置と称する)自体にも軽量コンパクト化が求められるようになったが、その実装形態として、ＴＡＢ(ＴａｐｅＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）方式やフリップチップ（ＦｌｉｐＣｈｉｐ）方式が広く用いられている。
【０００３】
これらの方式は、半導体装置の表面に形成された入出力用の電極パッド上に金（Ａｕ）などにより所謂バンプ電極を形成し、このバンプ電極を介してインナーリード（ＩｎｎｅｒＬｅａｄ）や、実装基板上のプリント配線と接続を行うものである。特に、近年、携帯電子機器の発展に伴い、高密度化、多入出力化への要求が大きくなり、ＴＡＢ方式やフリップチップ方式による実装方式がますます脚光を浴びつつある。
【０００４】
バンプ電極を形成する方法としては、めっきによる方法や、導電性樹脂の塗布による方法、物理的蒸着による方法など種々の方法があるが、その中でも生産性や再現性が良いという点から、現在は「めっき」による方法、特に「電解めっき」による方法が主流となっている。
【０００５】
また、バンプ電極を形成する材料としては、インナーリードやプリント配線の金属への圧接性や溶接性を考慮して、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）等の貴金属やそれらの合金、はんだ等が用いられている。
【０００６】
しかし、これらバンプ電極を形成する材料と半導体装置の入出力パッドを形成する材料であるＡｌ系金属は、反応性が高く容易に金属間化合物を形成するため、入出力パッドとバンプ電極の密着性不良を起こしやすい。
【０００７】
そこで、このような反応を防ぐために、バンプ電極材料と入出力パッド材料との間に、所謂バリア層(バリアメタル)を設けるのが一般的である。そのバリアメタルとしては、チタン(Ｔｉ）、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）等の高融点金属や、Ｔｉ−Ｗ、Ｔｉ−Ｎなどの高融点金属の合金や窒化物等の薄膜が用いられる。
【０００８】
半導体基板表面の所定の位置に、電解めっき法によってバンプを形成する場合、形成されたバンプの高さなどの均一性を確保するためには、電解めっきを行っている工程中はバンプが形成される半導体基板の表面を同電位に保つ必要があり、半導体基板の全表面にわたって導電層を形成する。これをカレントフィルムと称している。
【０００９】
図２は、半導体装置の製作工程の説明図であり、以下に、同図に基づいて、カレントフィルムを用いたバンプ電極形成法の工程について順を追って説明する。なお、同図において、１１は半導体基板、１２は半導体基板表面に形成された絶縁膜、１３は入出力用の電極パッド、１４は表面保護膜、１５はバリアメタル、１６はカレントフィルム、１７は非導電性フォトレジスト、１８はバンプ電極を示す。
【００１０】
（１）トランジスタ等の素子(図示せず)から成る半導体装置が組込まれた半導体基板１１の表面に形成された絶縁膜１２の上方に、ＡｌまたはＡｌ系金属膜を堆積させ、電極パッド１３を形成する。次いで、表面保護膜１４として、例えばＳｉ₃ Ｎ₄ 膜(シリコン窒化膜)を全表面に堆積させ、電極パッド１３の周辺部を覆うように、表面保護膜１４の所定の位置を開口する。
【００１１】
（２）電極パッド１３の表面に空気中で形成された自然酸化膜を、真空中で、例えばＡｒイオンによるスパッタリングにより除去し、続いてバリアメタル１５として例えばＴｉ−Ｗ層、カレントフィルム１６として例えばＡｕ層を、真空中で連続して堆積させる。
【００１２】
（３）非導電性フォトレジスト１７を塗布して所定の位置（バンプ電極１８を形成する位置）を開口し、この非導電性フォトレジスト１７をマスクとして、カレントフィルム１６をカソード電極とし、電解めっき法で金バンプ電極１８を形成する（図２（ａ）参照）。
【００１３】
（４）金バンプ電極１８の形成後、非導電性フォトレジスト１７を除去し、金バンプ電極１８を犠牲マスクとして、ヨウ素ヨウ化カリウム溶液でＡｕ層（カレントフィルム）１６をエッチングし、過酸化水素水でＴｉ−Ｗ層１５をエッチングして、金バンプ電極１８の形成を完了する（図２（ｂ）参照）。
【００１４】
この従来法では、半導体基板１の全表面に厚手のカレントフィルム１６を堆積し、金バンプ電極１８を形成した後には、このカレントフィルム１６を除去する必要がある。電解めっきの処理中に半導体基板表面の電位を同電位にするためには、カレントフィルム１６として、導電性の高い金属、例えば金などを用いる必要があり、均一性の高い金バンプ電極形成のためには不可欠であり、工程が複雑となり、且つ金など高価な材料を用いるためコストアップは避けられなかった。
【００１５】
このような従来技術における難点の解消を図ることを目的とした技術が、特開平４−１７４５２２号公報に開示されている。図３は、バンプ電極を形成する工程の説明図であり、以下に、同図に基づいて、その工程について順を追って説明する。なお、図３において、２１は半導体基板、２２は半導体基板の表面に形成された絶縁膜、２３は入出力用の電極パッド、２４は表面保護膜、２５は第１のバリアメタル、２６はポジ型フォトレジスト、２７は導電性フォトレジスト、２８は非導電性フォトレジスト、２９は第２のバリアメタル、３０はバンプ電極を示す。
【００１６】
（１）トランジスタ等の素子(図示せず)から成る半導体装置が組込まれた半導体基板１の表面に形成された絶縁膜２、例えばＳｉＯ₂ 膜の上面に、電極パッド２３を形成するための金属薄膜、例えばＡｌを堆積し、電極パッド２３を形成する。
【００１７】
（２）全表面に表面保護膜２４として絶縁膜を堆積し、電極パッド２３の周辺部を覆うように、表面保護膜２４の所定の位置を開口する。
【００１８】
（３）全表面に（ポジ型）フォトレジスト２６を塗布し、所定の位置即ち電極パッド２３の上方を開口する。
【００１９】
（４）全表面にバリアメタル２５として、例えばＴｉ膜を堆積し、更にその上に第２のバリアメタル２９としてＰｔ膜を堆積させる。
この場合、バリアメタル２５の堆積方法及び堆積条件により、フォトレジスト２６の開口部の側壁には堆積されない様にすることは可能であり、バリアメタル２５の堆積後、フォトレジスト２６を除去する際に、フォトレジスト２６の上に堆積したバリアメタル２５，２９を所謂リフトオフ法により除去する（以上、図３（ａ）参照）。
【００２０】
（５）リフトオフ法によりフォトレジスト２６の上方のバリアメタル２５，２９を除去した後、導電性フォトレジスト２７と非導電性フォトレジスト２８とを塗布し、所定の位置を開口した後、電極パッド２３の上方に残ったバリアメタル２５，２９と導電性フォトレジスト２７をカレントフィルムにして、電解めっき法により金バンプ電極３０を形成する（図３（ｂ）参照）。
【００２１】
次いで、導電性フォトレジスト２７及び非導電性フォトレジスト２８を除去すれば、金バンプ電極３０を有する半導体装置が完成する(図３（ｃ）参照）。
【００２２】
【発明が解決しようとする課題】
従来のバンプ電極を有する半導体装置の製造工程では、電極パッドとなる導電層を真空中で堆積し、真空中から取出した後に所定の形状に加工する。次いで、表面保護膜となる絶縁膜を堆積し、電極パッドの上方を開口した後に、真空中でバリアメタルの堆積を行う。
【００２３】
従って、図２（ｂ)の円（Ａ）内に示す部分、及び、図３（ｃ)の円（Ｂ）内に示す部分では、電極パッド１３と表面保護膜１４の間、及び、電極パッド２３と表面保護膜２４との間にはバリアメタル１５、及び、２５は存在しない。従って、電極パッドとバリアメタルとの接触面積が少なくなり、その接続強度等に問題が生じる。
【００２４】
また、真空中で電極パッド１３，２３を堆積した後、バリアメタル１５，２５を堆積するまでの間は、電極パッド１３，２３の表面は空気中に曝されかつ加工のための薬液にも浸漬されるので、その表面には自然酸化膜が形成される。この自然酸化膜が存在すると、電極パッド１３，２３とバリアメタル１５，２５とのオーミックな接続が阻害されるばかりでなく、密着性にも問題が生じる可能性がある。
【００２５】
従来の工程においては、真空中でバリアメタルを堆積させる際に、この自然酸化膜を、例えばＡｒイオンのスパッタリングにより除去した後に、バリアメタルを堆積させている。しかし、Ａｒイオンによりスパッタリングを行うと、その電気的、機械的ダメージによって、半導体基板、例えばシリコン基板の表面に組込まれているトランジスタの特性、例えば閾値電圧（Ｖｔｈ）を変動させてしまう虞があり、そのダメージを最小にするようにスパッタリングの条件等を制御する必要がある。
【００２６】
特開平４−１７４５２２号公報に開示された技術においても、バリアメタルを堆積させる直前に、入出力用の電極パッドの表面に形成された自然酸化膜を、例えばＡｒイオンのスパッタリングにより除去する必要があることは自明である。
【００２７】
また、表面保護膜としては、通常はＳｉＯ₂ 等の酸化膜などが用いられるが、半導体装置によっては、表面保護膜としてポリイミド膜が用いられている場合もある。その場合は、電極パッドの表面に形成された自然酸化膜を除去するために、例えばＡｒイオンのスパッタリングを行うと、ポリイミド膜の表面がアモルファスカーボンとなって導電性を有し、入出力パッド間を短絡してしまう問題が生じ、スパッタリングの条件等をより精密に制御しなければならなくなる。
【００２８】
又、従来のめっき法によるバンプ電極の形成工程が終了した後には、バンプ電極を犠牲マスクとして、不要な部分のカレントフィルム及びバリアメタルを除去する工程が必要とされ工程が煩雑であった。
【００２９】
特開平４−１７４５２２号公報に開示された技術では、不要な部分のバリアメタルの除去はリフトオフ法により行っている。バンプ電極を犠牲マスクとした除去工程に比べると、工程の煩雑さは緩和されるが、リフトオフ法を行うためだけのフォトリソグラフ工程を必要とし、工程の本質的な削減にはならなかった。
本発明は、このような実情に鑑みてなされ、入出力用の電極パッドの表面に形成された自然酸化膜を除去する必要がなく、又、カレントフィルムを除去するための特段の工程を必要とせず、電極パッドとバリアメタルとの接触面積が大で、安定してバンプ電極を形成することができる半導体装置の製造方法を提供することを目的とする。
【００３０】
【課題を解決するための手段】
本発明は、上述の課題を解決するための手段を以下のように構成している。
【００３６】
（１）半導体集積回路が組み込まれた半導体基板上に、絶縁膜を介して、第１の導電層と第２の導電層とを真空中で連続して堆積する工程と、前記第１の導電層と第２の導電層とをパターニングして電極パッドを形成する工程と、全表面に保護膜を堆積した後、前記電極パッドの上方に第１の開口を形成する工程と、全表面に導電性フォトレジストと非導電性フォトレジストを堆積して、前記第１の開口より内側に開口する第２の開口を有する導電性フォトレジストと非導電性フォトレジストとを積層形成する工程と、前記導電性フォトレジストに電圧を印加し、前記非導電性フォトレジストをマスクとして電解メッキ法を用いて金バンプ電極を形成する工程と、を含むことを特徴とする。
【００３７】
この方法においては、バリアメタルの加工は、入出力電極パッドの加工と同じに行うため、特段の工程の増加はない。特開平４−１７４５２２号公報に開示されている、リフトオフのためのフォトリソグラフ工程を必要としない。
【００３８】
また、導電性フォトレジストと、入出力電極パッド及びその上に形成されたバリアメタルを、電解めっき法に必要なカレントフィルムとして用いており、特段の工程の増加はなく、安価な半導体装置を提供することが可能となる。
【００３９】
（２）前記第１の導電層は、ＡｌもしくはＡｌ合金であり、前記第２の導電層は、高融点金属もしくは高融点金属金属の窒化物で形成されていることを特徴とする。
【００４０】
この方法においては、電極パッドとなるＡｌ又はＡｌ系金属層の上層に、真空中で連続してバリアメタルとなる高融点金属層又は高融点金属の窒化物層を堆積させるため、電極パッドの表面には自然酸化膜は形成されない。
【００４１】
従って、Ａｒイオンのスパッタリングによる自然酸化膜の除去は必要がなくなり、ＬＳＩ内部のトランジスタ特性の変動や、表面保護膜の変質によるパッド間の短絡を防止することが出来る。このため製造ばらつきが抑えられ半導体装置の収率向上が期待出来る。
【００４２】
（３）前記導電性フォトレジストの膜厚は、前記金バンプ電極の膜厚より薄く形成されていることを特徴とする。
【００４３】
導電性フォトレジスト膜厚がめっきの厚さより厚いと、中央部が凹状になったバンプ電極が形成されるような不具合が発生するが、本方法では、導電性フォトレジストの膜厚は、前記金バンプ電極の膜厚より薄く形成しているので、このような不具合の発生を防止することができる。
【００４４】
【発明の実施の形態】
以下に、本発明の実施形態に係る半導体装置及びその製造方法について図面を参照しつつ説明する。
【００４５】
図１は、半導体装置の製造工程を説明するための断面図で、同図において、符号１は半導体基板、２は絶縁膜、３は第１の導電層（電極パッド）、４は第２の導電層（バリアメタル）、５は表面保護膜、６は表面保護膜５の開口（第１の開口）、６ａは第２の開口、７は第１のフォトレジスト、８は第２のフオトレジスト、９はバンプ電極を示す。尚、本実施形態におけるバンプ電極９の形成工程や条件等は、通常の半導体集積回路の製造工程にて用いられているものと基本的には同じであり、特段の場合を除いてその詳細な説明は省略する。
【００４６】
以下に、半導体装置の製造工程について順を追って説明する。
（１）トランジスタなどの素子を組み入れた半導体基板１の表面に、例えば、ＳｉＯ₂等の絶縁膜２を所定の厚さに堆積させる。なお、トランジスタなどの素子の製作工程については、通常、半導体集積回路の製造工程で用いられているものであり、その詳細な説明は省略する。又、これらトランジスタなどの形状等の図示は省略する。
【００４７】
（２）絶縁膜２の全表面に入出力用の電極パッド３となる第１の導電層として、例えば膜厚１μｍのＡｌ系金属層と、バリアメタル４となる第２の導電層として、例えば膜厚０．２μｍのＴｉ薄膜とを、真空中で連続して例えば物理的蒸着によって形成する。バリアメタル４としては、高融点金属薄膜もしくは高融点金属の窒化物薄膜が用いられる。高融点金属としては、Ｔｉの他に、Ｔａ、Ｃｒ、Ｎｉ、高融点金属の窒化物としてはＴｉＮ、ＴａＮなどがある。
【００４８】
（３）公知のフォトリソグラフ技術及び金属薄膜のエッチング技術によって、第１の導電層３としての例えばＡｌ系金属層と、第２の導電層４としての例えば、Ｔｉ層の加工を行い、入出力用の電極パッド３を形成する。その電極パッド３の大きさは、１００μｍ×１００μｍとした。
【００４９】
（４）電極パッド３を形成した半導体基板１の全表面に、表面保護膜５として、例えばシリコン窒化膜（Ｓｉ₃ Ｎ₄ 膜）を化学的気相成長法によって形成する。表面保護膜５は、シリコン窒化膜以外に、ポリイミド膜や、ＳｉＯ₂ 膜、これらの積層膜等が用いられる。その膜厚は、保護膜の耐久性の要求に応じ１μｍ〜５μｍ程度形成するが、本実施形態では、シリコン窒化膜を約１．５μｍ厚に形成した。
【００５０】
（５）公知のフォトリソグラフ技術及び表面保護膜５のエッチング技術によって、表面保護膜５の所定の位置、即ち電極パッド３の上方に開口（第１の開口）６を形成する（以上、図１（ａ）参照）。
【００５１】
（６）表面保護膜５の所定の位置を開口した半導体基板１の全表面に、第１のフォトレジスト７として導電性フォトレジストを塗布し、続いて第２のフォトレジスト８として非導電性フォトレジストを塗布する。
【００５２】
フォトレジスト中に、導電性高分子物質や導電性物質の微粒子粉末を混入することで、フォトレジストが導電性を具備するようになることが知られており、その抵抗率は１Ω・ｃｍ以下である。本実施形態では、抵抗率が約０．８Ω・ｃｍの導電性フォトレジストを用いた。
【００５３】
第１のフォトレジスト７として用いる導電性フォトレジスト膜は、バンプ電極９のめっき膜厚さより薄く塗布する。メッキの初期の段階では、メッキ金属は電極パッド３の上方のみならず、導電性フォトレジスト７の側壁にも析出するので、この導電性フォトレジスト膜厚がめっきの厚さより厚いと、中央部が凹になったバンプ電極９が形成される。バンプ電極９のめっき膜厚が１５〜２０μｍ程度なので、導電性フォトレジスト膜厚を通常５〜１０μｍとする。
【００５４】
（７）第１のフォトレジスト７（導電性フォトレジスト）の上層に、第２のフォトレジスト８としての非導電性フォトレジスト膜を通常５〜１０μｍ塗布し、これらフォトレジスト７，８の所定の位置に第２の開口６ａを形成する。第２の開口６ａの大きさは８０μｍ×８０μｍとした。
【００５５】
入出力用パッド部も、電解めっき法でのカレントフィルムの一部として用いる必要があるため、フォトレジスト７，８の第２の開口６ａは、表面保護膜５の開口部６の内側に形成する。これにより、導電性フォトレジスト７と電極パッド３とが電気的に接続され、半導体基板１の表面にカレントフィルムが隙間無く形成されることになる。
【００５６】
（８）第１のフォトレジスト７、つまり導電性フォトレジストに電圧を印加することにより、第２のフォトレジスト８、つまり非導電性フォトレジストをマスクとして、例えばＡｕを電解めっき法によりめっきして、入出力用の電極パッド３の上方にバンプ電極９を形成する。バンプ電極９の高さ（Ａｕめっきの厚さ）は１５〜２０μｍとした（以上、図１（ｂ）参照）。
【００５７】
（９）第１のフォトレジスト７と第２のフォトレジスト８を、公知の技術で剥離して、バンプ電極９の形成を完了する（図１（ｃ）参照）。
【００５８】
以下、図示は省略するが、半導体基板１を所定の大きさ(チップ）に細分し、所定の筐体に実装すれば半導体集積回路が完成する。又チップを直接実装基板の所定の位置に組込む方法もある。
【００５９】
以上詳細に説明したとおり、本実施形態では、入出力用の電極パッド３を形成する第１の導電層たとえばＡｌ又はＡｌ系金属層と、バリアメタル４となる第２の導電層たとえば高融点金属層又は高融点金属の窒化物層を、真空中で連続して堆積させ、フォトリソグラフィー及びエッチング技術によりパターニングを行うようにしている。従って、第１の導電層３の表面には自然酸化膜は成長せず、従来技術において必要であった例えばＡｒイオンを用いたスパッタリングによる自然酸化膜の除去作業は不要となる。
【００６０】
又、上記工程（３）において、電極パッド３の全表面にバリアメタル４を被着形成し、その構成が最終工程（９）まで残るため、その電極パッド３（の周縁部）と表面保護膜５との間にバリアメタル４が介在する。従って、電極パッド３と表面保護膜５との接触面積が増加し、これにより、十分な接続強度を確保することができる。
【００６１】
図４に、本発明によるバンプ電極形成方法でのＭＯＳトランジスタの閾値電圧（Ｖｔｈ）の変動を、従来のバンプ電極形成方法による場合と比較して示す。同図より、本発明の方法によれば、閾値電圧の変動は約０．０５Ｖと非常に少なく、実用上は変動はないといえる。これに対して、従来の方法では、バンプ電極を形成すると、閾値電圧は、バンプ電極形成前の値に比べて、約０．６Ｖ増大し、閾値電圧の許容範囲（例えば、０．５〜０．９Ｖ）を逸脱してしまう。これは、例えばＡｒイオンのスパッタリングによる電気的、機械的ダメージの有無の違いによるものと考えられる。
【００６２】
図５は、本発明のバンプ形成方法による入出力パッド間のリーク電流を、表面保護膜にポリイミドを用いた従来のバンプ形成方法による場合と比較して示す。本発明の方法では、リーク電流は非常に少なくｌｎＡ以下であり、実用上ほとんど問題のないレベルである。
【００６３】
これに対して、従来の方法では、リーク電流は５μＡに達する。これは、従来の方法では、表面保護膜であるポリイミド膜の一部がアモルファスカーボンとなって導電層を呈するようになったためと考えられる。
【００６４】
したがって、本発明のバンプ電極の形成方法によれば、半導体装置に組込まれたトランジスタ特性の変動が抑えられ、又表面保護膜の変質によるパッド間の短絡を防止することが出来等により、高い信頼性を確保することができる。
【００６５】
図６には、本発明に係るバンプ電極形成工程の主要な工程のステップ例を、特開平４−１７４５２２号公報に開示されている工程と比較して示す。
本発明では、表面保護膜の所定の位置を開口した後、直ちに導電性フォトレジスト塗布の工程に進むが、従来の方法では、表面保護膜の開口後に「フォトレジストの塗布、パッド上方の開口」、「電極パッド表面の自然酸化膜除去、バリアメタル薄膜堆積」及び「フォトレジスト除去」の工程を経て、導電性フォトレジスト塗布の工程に至る。
以上から、本発明においては、バンプ電極形成にかかる工程の簡略化が達成されていることが判る。
【００６６】
また、本発明にかかるバンプ電極の形成法においては、従来の方法に見られるようなカレントフィルムの除去のための工程を必要とせず、又、カレントフィルムの除去法としてリフトオフ法を採用した特開平４−１７４５２２号公報に記載のようなフォトリソグラフ工程も必要としない。従って、工程の煩雑さが解消され、半導体装置の製造コストを大幅に低減することができる。
【００６７】
以上、本発明の実施形態では、半導体基板１の表面に形成する配線としては、１層配線技術を例に説明を行ったが、２層配線以上の多層配線技術に対しても適用可能なことは言うまでも無い。即ち、入出力用の電極パッド３を形成する電極材料を堆積する際に、連続してバリアメタル４となる導電層を堆積すれば良く、入出力用の電極パッド３を形成する電極が、所謂１層目の配線か、２層目の配線かの区別は必要無いことは自明である。
【００６８】
【発明の効果】
以上説明したように、本発明によれば、以下の効果を奏する。
【００７１】
（１）バリアメタルの加工は、入出力用の電極パッドの加工と同じに行うため、特段の工程の増加はなく、従来のようなリフトオフのためのフォトリソグラフ工程を必要とせず、また、導電性フォトレジストと、入出力用の電極パッド及びその上に形成されたバリアメタルを、電解めっき法に必要なカレントフィルムとして用いており、特段の工程の増加はなく、工程の簡素化が達成され、安価な半導体装置を提供することができる。
【００７２】
（２）電極パッドとなるＡｌ又はＡｌ系金属層の上層に、真空中で連続してバリアメタルとなる高融点金属層又は高融点金属の窒化物層を堆積させるので、電極パッドの表面には自然酸化膜は形成されない。従って、Ａｒイオンのスパッタリングによる自然酸化膜の除去は必要がなくなり、ＬＳＩ内部のトランジスタ特性の変動や、表面保護膜の変質によるパッド間の短絡を防止することが出来、製造ばらつきが抑えられ、半導体装置の収率向上を図ることができる。
【００７３】
（３）導電性フォトレジストの膜厚を、前記金バンプ電極の膜厚より薄く形成しているので、金バンプ電極の中央部が凹状となるような不具合の発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造工程の説明図である。
【図２】従来の半導体装置の製造工程の一例を示す説明図である。
【図３】従来の半導体装置の製造工程の他の例を示す説明図である。
【図４】本発明の実施形態に係る半導体装置の素子特性の一例を従来の半導体装置と比較して示す図である。
【図５】同素子特性の他の例を従来の半導体装置と比較して示す図である。
【図６】同製造工程を従来の製造工程と比較して示す図である。
【符号の説明】
１−半導体基板
２−絶縁膜
３−電極パッド（第１の導電層）
４−バリアメタル（第２の導電層）
５−表面保護膜
６−第１の開口
６ａ−第２の開口
７−導電性フォトレジスト
８−非導電性フォトレジスト
９−金バンプ電極

Claims

半導体集積回路が組み込まれた半導体基板上に、絶縁膜を介して、第１の導電層と第２の導電層とを真空中で連続して堆積する工程と、
前記第１の導電層と第２の導電層とをパターニングして電極パッドを形成する工程と、
全表面に保護膜を堆積した後、前記電極パッドの上方に第１の開口を形成する工程と、
前記第１の開口より内側に開口する第２の開口を有する導電性フォトレジストと非導電性フォトレジストとを積層形成する工程と、
前記導電性フォトレジストに電圧を印加し、前記非導電性フォトレジストをマスクとして電解メッキ法を用いて金バンプ電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記第１の導電層は、ＡｌもしくはＡｌ合金であり、前記第２の導電層は、高融点金属もしくは高融点金属金属の窒化物で形成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
前記導電性フォトレジストの膜厚は、前記金バンプ電極の膜厚より薄く形成されていることを特徴とする請求項１に記載の半導体装置の製造方法。