JP4180959B2

JP4180959B2 - メモリシステム及びメモリ装置

Info

Publication number: JP4180959B2
Application number: JP2003106685A
Authority: JP
Inventors: 沈載潤; 徐東一
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-04-25
Filing date: 2003-04-10
Publication date: 2008-11-12
Anticipated expiration: 2023-04-10
Also published as: DE10318814A1; US6798709B2; US20030201673A1; KR100456595B1; DE10318814B4; JP2004005571A; KR20030084145A

Description

【０００１】
【発明の属する技術分野】
本発明はメモリシステムに関するものであり、特に、二重電圧ポートを有するメモリ装置を含むメモリシステムに関するものである。
【０００２】
【従来の技術】
一般的に、メモリシステムは外部電源電圧（以下、“Ｖｅｘｔ電圧”という）を入力してＶｅｘｔより低い電圧（以下、“ＶＣＣ電圧”という）、またはＶｅｘｔより高い電圧（以下“ＶＰＰ電圧”という）を発生させて動作電源として使用する。ＶＣＣ電圧は低電力消耗を満足させるために使用され、図１に示したように、メモリシステム１００内の電圧レギュレータ１１０はＶｅｘｔ電圧、例えば、５Ｖの電圧を受けて、それを所定電圧だけ降下させて３．３ＶのＶＣＣ電圧を発生する。ＶＣＣ電圧はコントローラ１２０とＤＲＡＭ１３０の動作電源として使用される。
【０００３】
ＶＰＰ電圧はトランジスタのしきい値電圧（ｔｈｒｅｓｈｏｌｄ
ｖｏｌｔａｇｅ、以下、“Ｖｔ”という）損失を補うために使用される。特に、ＶＰＰ電圧は、ＤＲＡＭのワードラインドライバ回路や、ビットラインアイソレーション（ｉｓｏｌａｔｉｏｎ）回路、またはデータ出力バッファなどに使用される。ワードラインドライバ回路はＶＰＰ電圧をワードライン電圧に提供する。これにより、ＤＲＡＭセルのＮＭＯＳトランジスタのＶｔ損失が存在しても、書き込み動作時にデータ“ハイ（Ｈ）”をＤＲＡＭセルに書き込むことができ、また、読み出し動作時にＤＲＡＭセルデータ“Ｈ”を十分にビットラインに伝達することができる。ビットラインアイソレーション回路は、ＤＲＡＭが共有センスアンプ（Ｓｈａｒｅｄｓｅｎｓｅａｍｐｌｉｆｉｅｒ）構造を有する場合に、共有センスアンプとメモリブロックとの連結のためにＮＭＯＳトランジスタを使用する。このＮＭＯＳトランジスタのゲート電圧としてＶＰＰ電圧を使用すると、データラインの“Ｈ”データを選択されたメモリブロックのメモリセルに完全なＶＣＣ（ＦｕｌｌＶＣＣ）電圧を伝送することができる。データ出力バッファは、ＶＣＣ電圧が例えば５Ｖから３．３Ｖに低電圧化され、またラッチアップ防止のためにＣＭＯＳ回路に代えてＮＭＯＳ回路が使用されると、ＮＭＯＳトランジスタのＶｔ損失により負荷の充電速度が低下し、ＶＯＨレベルが不十分になる。そこで、ＮＭＯＳトランジスタのゲート電圧にＶＰＰ電圧に印加することにより、十分なＶＯＨレベルまで高速に駆動する。
【０００４】
ＶＰＰ電圧を提供する技術が米国特許第６，３２０，４５７号公報に開示されている。前記６，３２０，４５７特許によると、ＶＰＰ電圧は第１及び第２高電圧ポンプ部（ＨｉｇｈＶｏｌｔａｇｅＰｕｍｐＰａｒｔ）を通じて発生する。高電圧ポンプ部はオシレーション部のパルス信号に従ってポンピング動作を行なうことによってＶＰＰレベルを得る。通常、ポンピング動作はチャージポンプ回路を通じて行われ、特に、チャージポンピング動作は多くの電流を消耗する。さらに、より高いＶＰＰ電圧を生成するためには、さらに多い電流を消耗しなければならないし、より高い電圧のためのチャージポンピング動作のポンピング効率はＶＰＰ電圧のポンピング効率より相対的に低下する。
【０００５】
したがって、低電圧システムで６，３２０，４５７特許のような高電圧ポンプ部を含む電圧発生部を採用すると、チャージポンピング電流が低電圧システム全体の動作電流で占める比率が大きくなる。これは低電力消耗を目的とする低電圧システムの性能を低下させる問題点になる。
【０００６】
したがって、低電力化の要求を満足し、ＶＣＣ電圧とＶＰＰ電圧を選択的に使用することができるメモリシステムが要求される。
【０００７】
【特許文献１】
米国特許第６，３２０，４５７号公報
【０００８】
【発明が解決しようとする課題】
本発明の目的は、低電力化の要求を満足し、ＶＣＣ電圧とＶＰＰ電圧を使用するメモリシステムを提供することにある。
【０００９】
本発明の他の目的は、前記メモリシステム内にＶＣＣ電圧とＶＰＰ電圧を入力する半導体メモリ装置を提供することにある。
【００１０】
【課題を解決するための手段】
前述の目的を達成するために、本発明の第１実施形態によるメモリシステムは第１電源電圧を受信し、第２電源電圧を発生する電圧レギュレータと、第２電源電圧に連結され、制御信号を発生するメモリコントローラと、第２電源電圧に連結され、制御信号に応答して第１電源電圧と連結されるか否かを決めるメモリ装置とを含む。制御信号はメモリ装置のモードレジスタ情報であり得る。
【００１１】
前述の目的を達成するために、本発明の第２実施形態によるメモリシステムは第１電源電圧を受信して第２電源電圧を発生する第１電圧レギュレータと、第１電源電圧を受信して第３電源電圧を発生する第２電圧レギュレータと、第２電源電圧に連結され、制御信号を発生するメモリコントローラと、第２電源電圧に連結され、制御信号に応答して第３電源電圧と連結されるか否かを決めるメモリ装置とを含む。
【００１２】
前述の他の目的を達成するために、本発明の第１実施形態によるメモリ装置は、第１電源電圧を受けて第１内部電圧を発生する第１電圧発生部と、第１電源電圧を受けて第２内部電圧を発生する第２電圧発生部と、第２電源電圧を受けて第２内部電圧を発生する第３電圧発生部と、制御信号を受けて第２電圧発生部及び第３電圧発生部を選択的に動作させるスイッチング部とを含む。制御信号は、例えば、メモリ装置内のモードレジスタによって与えられる信号でる。
【００１３】
前述の他の目的を達成するために、本発明の第２実施形態によるメモリ装置は、第１電源電圧を受けて第１内部電圧を発生する第１電圧発生部と、第１電源電圧と第２電源電圧を受けて第２内部電圧を発生する第２電圧発生部と、制御信号を受けて第２電圧発生部の入力に第１電源電圧を連結するか、第２電源電圧を連結するかを決めるスイッチング部とを含む。
【００１４】
前述の他の目的を達成するために、本発明の第３実施形態によるメモリ装置は、第１電源電圧を受けて高電圧を発生する電圧発生部と、制御信号に応答して、電圧発生部が発生した高電圧及び第２電源電圧のいずれを選択するかを決めるスイッチング部とを含む。具体例を挙げると、スイッチング部の一例は、例えば、制御信号を入力しその出力により前記電圧発生部をイネーブルさせるインバーターと、制御信号に応答して第２電源電圧を高電圧に連結するスイッチとを含みうる。スイッチング部の他の例は、制御信号を入力してその出力により電圧発生部をイネーブルさせるインバーターと、制御信号を入力するレベルシフトと、レベルシフトの出力に応答して第２電源電圧を昇圧電圧に連結するトランジスタとを含みうる。
【００１５】
したがって、本発明はメモリ装置の内部で昇圧電圧を発生せず、外部電源を所定電圧だけ降下させるか、または外部電源をそのまま昇圧電圧として使用する。本発明のメモリ装置及びこれを含むメモリシステムは昇圧電圧発生のためのチャージポンピング動作を必要としないので、低電力化が可能である。
【００１６】
【発明の実施の形態】
以下では、二重電圧を入力するメモリ装置及びこれを含むメモリシステムについて説明する。ここで、二重電圧はＶＣＣ１及びＶＣＣ２として示し、ＶＣＣ２はＶＣＣ１より高い電圧（高電圧）であり、一種のＶＰＰ電圧を意味する。
【００１７】
図２は本発明の一実施形態によるメモリシステムを示す図面である。図２において、メモリシステム２００は電圧レギュレータ２１０、コントローラ２２０、及びメモリ装置２３０を示す。電圧レギュレータ２１０は外部電源である第１電源電圧Ｖｅｘｔ、例えば５Ｖの電圧を受けて、これを所定電圧だけ降下させて３．３Ｖの第２電源電圧ＶＣＣ１を発生する。メモリコントローラ２２０は第２電源電圧ＶＣＣ１により駆動され、メモリシステム２００の動作を制御する。メモリコントローラ２２０から発生する制御信号ＣＮＴＬはメモリ装置２３０に印加され、メモリ装置２３０の動作電源を選択する。メモリ装置２３０は、３．３Ｖの第２電源電圧ＶＣＣ１と連結されている他、また５Ｖの第１電源電圧Ｖｅｘｔとも連結可能に構成され、制御信号ＣＮＴＬに応答して第１電源電圧Ｖｅｘｔと連結されるか否かを決める。メモリ装置２３０が第１電源電圧Ｖｅｘｔと連結されると、５Ｖの第１電源電圧Ｖｅｘｔは、メモリ装置２３０内の電圧発生部において、高電圧を発生させるための電圧源として使用される。この電圧発生部は入力された電圧を所定電圧だけ降下させるように構成されており、５Ｖの第１電源電圧Ｖｅｘｔを受けて４．５Ｖ程度の高電圧を発生する。この詳細については、図４を参照しながら後述する。
【００１８】
制御信号ＣＮＴＬはメモリコントローラ２２０からメモリ装置２３０に提供される外部信号であり、この制御信号ＣＮＴＬは低電力モードであることを示す信号であり、この信号に相当する情報がメモリ装置２３０内モードレジスタＭＲＳにセッティングされうる。これによって、メモリ装置２３０はモードレジスタＭＲＳに格納された情報に従って第１電源電圧Ｖｅｘｔと連結される。したがって、本実施形態のメモリ装置２００は５Ｖの第１電源電圧Ｖｅｘｔを４．５Ｖの高電圧を発生させるための電源として使用するので、従来のような昇圧電圧発生のためのチャージポンピング動作が不要であり、電力の消費を抑えることができる。
【００１９】
図３は本発明の第２実施形態によるメモリシステム３００を示す図面である。図３において、メモリシステム３００は第１電圧レギュレータ３１０、第２電圧レギュレータ３２０、コントローラ３３０及びメモリ装置３４０を含む。第１電圧レギュレータ３１０は５Ｖの第１電源電圧Ｖｅｘｔを受けて３．３Ｖの第２電源電圧ＶＣＣ１を発生する。第２電圧レギュレータ３２０は５Ｖの第１電源電圧Ｖｅｘｔを受けて４Ｖの第３電源電圧ＶＣＣ２を発生する。メモリコントローラ３３０は、３．３Ｖの第２電源電圧ＶＣＣ１に連結されていて、制御信号ＣＮＴＬを発生してメモリシステム３００の動作を制御する。メモリ装置３４０は、３．３Ｖの第２電源電圧ＶＣＣ１に連結されていて、制御信号ＣＮＴＬに応答して４Ｖの第３電源電圧ＶＣＣ２と連結されるか否かを決める。制御信号ＣＮＴＬに相当する情報は、メモリ装置３４０内モードレジスタＭＲＳにセッティングされうる。
【００２０】
したがって、本実施形態のメモリ装置３４０は、５Ｖの第１電源電圧Ｖｅｘｔより低い４Ｖ程度の高電圧を必要とする場合に、制御信号ＣＮＴＬに応答してメモリ装置３４０で必要な高電圧として第３電源電圧ＶＣＣ２を使用するので、昇圧電圧発生のためのチャージポンピング動作が不要である。したがって、メモリ装置３４０の消費電力が低くなって、メモリシステム３００の低電力化の要求を満足させる。
【００２１】
図４乃至図７は二重電圧ポートを有するメモリ装置を示す図面である。図４の第１実施形態によるメモリ装置４００は、第１乃至第３電圧発生部４１０、４２０、４３０とスイッチング部４４０を含む。第１電圧発生部４１０は、３．３Ｖの第１電源電圧ＶＣＣ１を受けて、これを所定電圧だけ降下させて２．４Ｖの第１内部電圧Ｖｉｎｔ１を発生する。第２電圧発生部４２０は、３．３Ｖの第１電源電圧ＶＣＣ１を受けて、これを所定電圧だけ昇圧して４．５Ｖの第２内部電圧Ｖｉｎｔ２を発生する。第３電圧発生部４３０は、５Ｖの第２電源電圧ＶＣＣ２を受けて、これを所定電圧だけ降下させて４．５Ｖの第２内部電圧Ｖｉｎｔ２を発生する。したがって、第３電圧発生部４３０はチャージポンピング動作が不要である。
【００２２】
一方、第２電源電圧ＶＣＣ２が４Ｖ程度であれば、第３電圧発生部４３０は４Ｖの第２電源電圧ＶＣＣ２を所定電圧だけ昇圧して４．５Ｖの第２内部電源電圧Ｖｉｎｔ２を発生する。ここで、第３電圧発生部４３０は、第２電圧発生部４２０が昇圧する１．２Ｖの電圧差より小さい０．５Ｖの電圧差分を昇圧するので、チャージポンピング量が少なくてもよい。スイッチング部４４０は制御信号ＣＮＴＬまたはモードレジスタ情報を受信して第２電圧発生部４２０と第３電圧発生部４３０を選択的に動作させる。スイッチング部４４０は制御信号ＣＮＴＬまたはモードレジスタ情報と連結されるインバーター４４２を内蔵する。第２電圧発生部４２０はインバーター４４２出力である反転された制御信号ＣＮＴＬまたは反転されたモードレジスタ情報によりイネーブルされ、第３電圧発生部４３０はインバーター４４２入力である制御信号ＣＮＴＬまたはモードレジスタ情報によりイネーブルされる。
【００２３】
したがって、本実施形態のメモリ装置４００は電力モード仕様に従って選択的に第２電圧発生部４２０または第３電圧発生部４３０を動作させる。低電力モードである場合には、メモリ装置は、第３電圧発生部４３０による第２電源電圧ＶＣＣ２レベルからのチャージポンピング動作が不要になるので、または、チャージポンピング動作をしたとしてもポンピング量が少ないので、低消費電力化の要求を満足する。
【００２４】
図５は第２実施形態によるメモリ装置を示す図面である。図５において、メモリ装置５００は、第１電圧発生部５１０、第２電圧発生部５２０及びスイッチング部５３０を含む。第１電圧発生部５１０は、３．３Ｖの第１電源電圧ＶＣＣ１を受けて、これを所定電圧だけ降下させて２．４Ｖの第１内部電圧Ｖｉｎｔ１を発生する。第２電圧発生部５２０は、第１電源電圧ＶＣＣ１又は第２電源電圧ＶＣＣ２に選択的に連結されて第２内部電圧Ｖｉｎｔ２を発生する。スイッチング部５３０は制御信号ＣＮＴＬまたはモードレジスタＭＲＳ情報に応答して第２電圧発生部５２０の入力を第１電源電圧ＶＣＣ１と連結するか、第２電源電圧ＶＣＣ２と連結するかを決める。第２電圧発生部５２０が３．３Ｖの第１電源電圧ＶＣＣ１と連結されると、４．５Ｖの第２内部電圧Ｖｉｎｔ２を発生するために、３．３Ｖの第１電源電圧ＶＣＣ１を所定電圧だけ昇圧する。
【００２５】
一方、第２電圧発生部５２０が５Ｖの第２電源電圧ＶＣＣ２と連結されると、３Ｖの第２内部電圧Ｖｉｎｔ２を発生するために、第２電圧発生部５２０は５Ｖの第２電源電圧ＶＣＣ２を所定電圧だけ降下させる。この場合は、第２電圧発生部５２０はチャージポンピング動作が不要である。第２電源電圧ＶＣＣ２が４Ｖ程度であれば、第２電圧発生部５２０は４．５Ｖの第２内部電圧Ｖｉｎｔ２を発生させるために０．５Ｖ程度昇圧させる。この場合には、３．３Ｖの第１電源電圧ＶＣＣ１を４．５Ｖに昇圧させることに比べてチャージポンピング量が小さい。
【００２６】
したがって、本実施形態のメモリ装置５００は通常の電力モードである場合には、第１電源電圧ＶＣＣ１を第２電圧発生部５２０に連結させる。そして、低電力モードである場合には、第２電源電圧ＶＣＣ２を第２電圧発生部５２０に連結させて第２電源電圧ＶＣＣ２レベルからのチャージポンピング動作が不要になるか、またはチャージポンピング動作をしたとしてもポンピング量が少ないので、低消費電力化の要求を満足する。
【００２７】
図６は第３実施形態によるメモリ装置を示す図面である。図６において、メモリ装置６００は昇圧電圧発生部６１０とスイッチング部６２０を含む。昇圧電圧発生部６１０は３．３Ｖの第１電源電圧ＶＣＣ１を受けて４Ｖの昇圧電圧ＶＰＰを発生する。スイッチング部６２０は、制御信号ＣＮＴＬまたはモードレジスタＭＲＳ情報に応答して、昇圧電圧発生部６１０から発生する昇圧電圧を選択するか、第２電源電圧ＶＣＣ２を昇圧電圧ＶＰＰとして選択するかを決める。スイッチング部６２０は、制御信号ＣＮＴＬまたはモードレジスタＭＲＳ情報を入力してその出力により昇圧電圧発生部６１０をイネーブルさせるインバーター６２２と、制御信号ＣＮＴＬまたはモードレジスタＭＲＳ情報により第２電源電圧ＶＣＣ２を昇圧電圧ＶＰＰに連結させるスイッチ６２４を含む。
【００２８】
したがって、本実施形態によるメモリ装置６００は、第２電源電圧ＶＣＣ２を昇圧電圧ＶＰＰとして使用する場合において、昇圧電圧発生部６１０を動作させず、第２電源電圧ＶＣＣ２を昇圧電圧ＶＰＰに連結させる。これによって、チャージポンピング動作による電力消費が発生しないので、メモリ装置６００の消費電力を低減することができるという利点がある。
【００２９】
図７は第４実施形態によるメモリ装置を示す図面である。図７において、メモリ装置７００は昇圧電圧発生部７１０とスイッチング部７２０を含む。スイッチング部７２０は、図６のスイッチング部６２０と比較して、レベルシフト７２４とトランジスタ７２６を含む点において異なる。説明の重複を避けるために、昇圧電圧発生部７１０とスイッチング部７２０内のインバーター７２２についての説明は省略する。レベルシフト７２４は制御信号ＣＮＴＬまたはモードレジスタＭＲＳ情報を入力して所定の電圧レベル、例えば第２電源電圧（ＶＣＣ２）＋Ｖｔｈ程度の電圧レベルにして出力する。レベルシフト７２４の出力に応答してトランジスタ７２６がターンオンされ、第２電源電圧ＶＣＣ２が昇圧電圧ＶＰＰに連結される。この時、第２電源電圧ＶＣＣ２はトランジスタ７２６のしきい値電圧Ｖｔｈの損失なしに、昇圧電圧ＶＰＰに伝達される。
【００３０】
以上、本発明を幾つかの実施形態を挙げて説明したが、これは例示的な説明に過ぎず、本発明の技術的思想及び範囲を制限または限定することを意図したものではない。例えば、本発明の第１乃至第４実施形態のメモリ装置内の電圧発生部は、低消費電力化の要求を満足するために、入力電圧を所定電圧だけ降下させるように構成されてもよいし、入力電圧を所定電圧だけ昇圧するように構成されてもよい。このように、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能である。
【００３１】
【発明の効果】
前述のように、本発明のメモリ装置及びこれを含むメモリシステムは、メモリ装置の内部で昇圧電圧を発生せずに外部電源を所定電圧だけ降下させるか、またはチャージポンピング量が少ない範囲で所定の電圧だけ昇圧するので、低消費電力化の要求を満足する。或いは、外部電源をそのまま昇圧電圧として使用することにより、昇圧電圧発生のためのチャージポンピング動作を必要としなくなるので、低消費電力化が可能である。
【図面の簡単な説明】
【図１】従来のメモリシステムを示す図面である。
【図２】本発明の第１実施形態によるメモリシステムを示す図面である。
【図３】本発明の第２実施形態によるメモリシステムを示す図面である。
【図４】本発明の第１実施形態によるメモリ装置を示す図面である。
【図５】本発明の第２実施形態によるメモリ装置を示す図面である。
【図６】本発明の第３実施形態によるメモリ装置を示す図面である。
【図７】本発明の第４実施形態によるメモリ装置を示す図面である。
【符号の説明】
２１０電圧レギュレータ
２２０コントローラ
２３０メモリ装置

Claims

第１電源電圧を受けて第２電源電圧を発生する第１電圧レギュレータと、
前記第１電源電圧を受けて第３電源電圧を発生する第２電圧レギュレータと、
前記第２電源電圧に連結され、制御信号を発生するメモリコントローラと、
前記第２電源電圧に連結され、前記制御信号に応答して前記第３電源電圧と連結されるか否かを決めるメモリ装置とを具備することを特徴とするメモリシステム。
前記制御信号によって与えられる情報は、
前記メモリ装置のモードレジスタに格納されることを特徴とする請求項１に記載のメモリシステム。
前記メモリ装置は、
前記第２電源電圧を受けて第１内部電圧を発生する第１電圧発生部と、
前記第２電源電圧を受けて第２内部電圧を発生する第２電圧発生部と、
前記第３電源電圧を受けて前記第２内部電圧を発生する第３電圧発生部と、
前記制御信号を受けて前記第２電圧発生部と前記第３電圧発生部を選択的に動作させるスイッチング部とを具備することを特徴とする請求項１に記載のメモリシステム。
前記制御信号は、
前記メモリ装置内のモードレジスタによって与えられる信号であることを特徴とする請求項３に記載のメモリシステム。
前記メモリ装置は、
前記第２電源電圧を受けて第１内部電圧を発生する第１電圧発生部と、
前記第２電源電圧と前記第３電源電圧を受けて第２内部電圧を発生する第２電圧発生部と、
前記制御信号を応答して、前記第２電圧発生部に前記第２電源電圧及び前記第３電圧のいずれを連結するかを決めるスイッチング部とを具備することを特徴とする請求項１に記載のメモリシステム。
前記制御信号は、
前記メモリ装置内のモードレジスタによって与えられる信号であることを特徴とする請求項５に記載のメモリシステム。
前記メモリ装置は、
前記第２電源電圧を受けて高電圧を発生する電圧発生部と、
前記制御信号に応答して、前記電圧発生部が発生した高電圧及び前記第３電源電圧のいずれかの選択するかを決めるスイッチング部とを具備することを特徴とする請求項１に記載のメモリシステム。
前記制御信号は、
前記メモリ装置内のモードレジスタによって与えられる信号であることを特徴とする請求項７に記載のメモリシステム。
前記スイッチング部は、
前記制御信号を入力してその出力により前記電圧発生部をイネーブルさせるインバーターと、
前記制御信号に応答して前記第３電源電圧を前記高電圧に連結するスイッチとを具備することを特徴とする請求項７に記載のメモリシステム。
前記スイッチング部は、
前記制御信号を入力してその出力により前記電圧発生部をイネーブルさせるインバーターと、
前記制御信号を入力するレベルシフトと、
前記レベルシフトの出力に応答して前記第３電源電圧を前記高電圧に連結するトランジスタとを具備することを特徴とする請求項７に記載のメモリシステム。