JP4190906B2 - シリコン半導体基板及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路素子の製造に使われる単結晶シリコン半導体基板及びその製造方法に関するものである。
【０００２】
【関連技術】
単結晶シリコンウェーハを用いて製造されるＭＩＳ・ＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲート絶縁膜には、低リーク電流特性、低界面準位密度、イオン注入に対する高耐性などの高性能電気特性と高信頼性が要求される。これらの要求を満足するゲート絶縁膜形成技術としては、熱酸化法による二酸化珪素膜（単に酸化膜という場合もある）の形成技術が主流である。いわゆる、ＭＯＳ・ＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。この熱酸化法によって良好な酸化膜／シリコン界面特性、酸化膜耐圧特性、リーク電流特性が得られるのは、｛１００｝を主面とするシリコンウェーハを基板とした場合である。それ以外の｛１１０｝や｛１１１｝面を主面とするシリコンウェーハが集積回路素子の基板として活用されていない主な理由は、｛１１０｝面及び｛１１１｝面に形成された酸化膜の界面準位密度が高いからである。界面準位密度が高いと酸化膜の耐圧特性やリーク電流特性などの電気特性が劣る。
【０００３】
したがって、ＭＯＳ・ＦＥＴが形成されるシリコンウェーハ基板には、今まで｛１００｝面のウェーハか、｛１００｝から４°程度傾けられたウェーハが使用されてきた。
【０００４】
しかし、｛１００｝面の半導体素子ではｎ型ＦＥＴと比較して、ｐ型ＦＥＴの電流駆動能力、つまりキャリア移動度が約０．３倍であることが問題とされてきた。近年、シリコンウェーハの表面の面方位に依存することのない良質の絶縁膜を形成する手法、つまりラジカル酸化法、あるいはラジカル窒化法が開発された（非特許文献１）。この手法を用いれば、｛１００｝以外の面に対しても良質な絶縁膜を形成できることになる。
【０００５】
したがって、ＭＯＳＦＥＴのチャネル方向のキャリア移動度が高くなる可能性のある｛１１０｝面を主面とするシリコン半導体基板を用いた半導体集積回路素子の実現性が高くなった。本発明者等は｛１１０｝面を主面とする半導体素子を作製し、その特性の評価を行い、種々の知見を得ることができた。
【０００６】
そのｐ型ＦＥＴの電流駆動能力は｛１００｝に比べて約２．５倍も上昇するが、ｎ型ＦＥＴの電流駆動能力は約０．６倍に低下してしまうという期待に反する結果になった。このｎ型ＦＥＴの電子移動度を｛１００｝面の電子移動度と同等か、それ以上に挙げることができれば｛１１０｝面を用いた半導体集積回路素子が実用化され、広く用いられることになる。
【０００７】
キャリア移動度は、不純物散乱、フォノン散乱（格子振動散乱）、表面ラフネス散乱の影響を受ける。これらの散乱の影響が大きい場合にはキャリア移動度は低下する。｛１００｝面の電子移動度は、シリコン表面のラフネスに大きく影響を受け、ラフネスが悪いほど電子移動度は低下することが明らかにされた（非特許文献２）。その後、表面ラフネスを低減するための方法として次の２つの手法が提案されている。即ち、（１）酸素ラジカルを含む雰囲気下での半導体基板表面への酸化膜の形成（非特許文献３）、及び（２）ＲＣＡ洗浄（非特許文献４）以外の基板表面の洗浄方法である。
【０００８】
（１）のラジカル酸化では、酸化種であるラジカル酸素がシリコン表面の突起部に付着する確率が高いことと、負に帯電した突起部にＯ+やＯ2 +の酸素イオンが引き寄せられる効果が相乗して、突起部が優先的に酸化されることによって表面ラフネスが低減すると考えられている。従来のドライ酸素（乾燥酸素）雰囲気下の酸化では２０％程度の表面ラフネスの悪化が起こるが、ラジカル酸化では４０％程度の表面ラフネスの低減が起こる。
【０００９】
また、（２）の洗浄方法は既に特許文献１として公開されている。従来から広く用いられているＲＣＡ洗浄のアルカリ液による洗浄工程が表面のラフネスを悪化させることから、特許文献１として公開されている洗浄はアルカリ液を含まない洗浄工程で、かつＲＣＡ洗浄と同等以上のパーティクル除去、有機物汚染除去、金属不純物除去の能力を有する。この新しい洗浄工程は５つの工程で構成されることから、本明細書では以下５工程洗浄と略記することにする。
【００１０】
ＲＣＡ洗浄のアルカリ液を含む洗浄工程で表面ラフネスが悪化する理由は、Ｓｉ−Ｓｉ結合の弱い部分が水酸化物イオン（ＯＨイオン）により優先的にエッチングされることにある。
【００１１】
表面ラフネスを低減するための上記の２つの手法のうち、（１）のラジカル酸化法は表面ラフネスを低減させる方法であるが、（２）の５工程洗浄は表面ラフネスを低減させる方法というよりも、ＲＣＡ洗浄で荒れる量を抑制する方法である。実際、従来のＲＣＡ洗浄によって５０％程度悪化するところを５工程洗浄では０％から１０％の悪化に留めることができる。
【００１２】
ラジカル酸化法で表面ラフネスが低減することから、ゲート酸化膜を形成する前に、このラジカル酸化を繰り返すことによってさらに表面ラフネスを低減することが可能であるが、その繰り返しを行うことの弊害もある。ラジカル酸化は３００℃〜５００℃程度の低温で行われる。この温度では酸素ドナーが形成され、基板内部の電気抵抗率が変化してしまう。もし５００℃以上で酸化する場合には、酸素析出核の形成とその成長が基板表層でも起こり、リーク電流やゲート酸化膜の絶縁破壊の原因になる。
【００１３】
シリコン半導体基板の表面ラフネスを低減することは表面を原子レベルで平坦化することである。ある特定の結晶面をもつ鏡面研磨され洗浄されたシリコンウェーハの表面は、原子レベルで見ると無数の凹凸が存在し、これがマイクロラフネスと呼ばれる表面ラフネスの要因である。これは切り出し面と異なるマイクロファセットが研磨や洗浄で用いる薬液とシリコン表面との化学反応によって表面に多数出現することによって形成される。
【００１４】
｛１１１｝面に切り出されたシリコンウェーハでは、｛１１１｝面自体がファセット面であるから、原子レベルで平坦な面が形成されやすい。Ｙ．Ｊ．Ｃｈａｂａｌ等はフッ化アンモニウム水溶液で洗浄することによって、表面シリコン原子のダングリングボンド（共有結合の相手が無い結合手）を水素原子で終端し安定化させ、原子的に平坦化できることを公表している（非特許文献５）。
【００１５】
また、｛１１１｝面を
【００１６】
【外１】
【００１７】
方向に数度だけ微傾斜させ、フッ化アンモニウム水溶液で洗浄することによって、原子レベルでステップとテラスを形成し原子的に平坦化できることも明らかにされた（非特許文献６）。しかし、最も広く使われている｛１００｝面シリコン基板において、鏡面研磨された基板を洗浄だけによって原子レベルでの平坦化を実現したという報告はない。
【００１８】
微傾斜した｛１００｝面にエピタキシャル成長させたエピタキシャルシリコン半導体基板においては、ステップとテラスを形成することによって表面ラフネスを低減したという報告はある（非特許文献７）。また、水素雰囲気下で高温熱処理を行うことによってもシリコン半導体基板にステップとテラスを形成して、表面ラフネスを低減したという報告もある（非特許文献８）。しかし、本発明者等が注目している｛１１０｝面においては原子レベルでの平坦化の報告はない。
【００１９】
超高真空下での加熱処理による｛１００｝面の平坦化については、数多く報告されている。しかし、２００ｍｍ以上の大口径シリコン基板に対しては、その熱処理炉が大型化することと生産性が低下することから、シリコン基板製造工程に導入することは困難である。
【００２０】
【特許文献１】
特開平１１−０５７６３６号公報
【非特許文献１】
２０００ Ｓｙｎｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，Ｈｏｎｏｌｕｌｕ，Ｈａｗａｉｉ，Ｊｕｎｅ １３−１５，２０００“Ａｄｖａｎｃｅｄ ｏｆ Ｒａｄｉｃａｌ Ｏｘｉｄａｔｉｏｎ ｆｏｒ Ｉｍｐｒｏｖｉｎｇ Ｒｅｌｉａｂｉｌｉｔｙ ｏｆ Ｕｌｔｒａ−Ｔｈｉｎ Ｇａｔｅ Ｏｘｉｄｅ”
【非特許文献２】
Ｔ．Ｏｈｍｉ ｅｔ ａｌ．：ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ．１３７，ｐ．５３７，１９９２
【非特許文献３】
Ｍ．Ｎａｇａｍｉｎｅ ｅｔ ａｌ．，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ． ｐ．５９３，１９９８
【非特許文献４】
Ｗ．Ｋｅｒｎ ｅｔ ａｌ．：ＲＣＡ Ｒｅｖｉｅｗ，ｖｏｌ．３１，ｐ．１８７，１９７０
【非特許文献５】
Ｙ．Ｊ．Ｃｈａｂａｌ ｅｔ ａｌ．，Ｊ．Ｖａｃ．Ｓｃｉ．＆Ｔｅｃｈｎｏｌ．ｖｏｌ．Ａ７，ｐｐ．２１０４，１９８９
【非特許文献６】
Ｈ．Ｓａｋａｕｅ ｅｔ ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．ｖｏｌ．７８，ｐ．３０９，２００１
【非特許文献７】
Ｋ．Ｉｚｕｎｏｍｅ ｅｔ ａｌ．：Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｖｏｌ．３１，ｐｐ．Ｌ１２７７，１９９２
【非特許文献８】
Ｏ．Ｖａｔｅｌ ｅｔ ａｌ．：Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｖｏｌ．３２，ｐｐ．Ｌ１４８９，１９９３
【００２１】
【発明が解決しようとする課題】
シリコン半導体基板を製造、供給する点からは、上記のラジカル酸化によって表面ラフネスを改善することは、工程が増えることになり生産性が低下する。現状のシリコン基板製造工程では、鏡面研磨した後にＲＣＡ洗浄を施す工程が一般的である。以下、研磨・洗浄処理されたシリコン半導体基板を鏡面研磨シリコン半導体基板と呼ぶ。エピタキシャルシリコン半導体基板などを含めて総称としてシリコン半導体基板と呼ぶことにする。鏡面研磨シリコン半導体基板の表面ラフネスは平方根平均ラフネス（ｒｏｏｔ−ｍｅａｎ−ｓｑｕａｒｅ ｒｏｕｇｈｎｅｓｓ；Ｒｍｓ）で表すと、０．１２ｎｍ程度である。半導体集積回路素子を製造するデバイスメーカーではシリコン半導体基板を受け入れた後、ＲＣＡ洗浄を施す。前述のようにＲＣＡ洗浄を施すと一般に表面ラフネスは悪化する。
【００２２】
従ってデバイスメーカーにおけるＲＣＡ洗浄後のシリコン半導体基板の一般的なＲｍｓは０．１８ｎｍ程度である。この基板にゲート酸化膜を形成するために従来のドライ酸素（乾燥酸素）雰囲気下で、５ｎｍ程度の酸化膜を形成した場合、その界面のＲｍｓは０．２２ｎｍに悪化する。一方、前述のラジカル犠牲酸化の後にラジカル酸化により５ｎｍ程度の酸化膜を形成した場合のＲｍｓは０．０８ｎｍ程度になり、表面ラフネスは大幅に低減できる。このラジカル犠牲酸化の工程をシリコン半導体基板メーカーに導入することも表面ラフネス低減の１つの手法になるが、前述のように工程が増えることになり生産性の低下になる。したがって、半導体集積回路素子製造に使用されるシリコン半導体基板を製造する立場においては、ラジカル酸化などの犠牲酸化や特別な洗浄を施すことなく、表面ラフネスが低減されたシリコン半導体基板を製造することが必要になる。
【００２３】
本発明は、｛１１０｝面のキャリア移動度、特にｎ型ＦＥＴのキャリアである電子の移動度がより高い値を示す半導体集積回路素子用シリコン半導体基板を製造するためになされたものであり、上述の５工程洗浄のような特別な洗浄を用いず従来のＲＣＡ洗浄を用い、またラジカル酸化を行うことなく、原子レベルで表面が平坦化され、表面ラフネスが低減されたシリコン半導体基板及びその製造方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、本発明のシリコン半導体基板の第１の態様は、｛１１０｝面を＜１００＞方向に傾けた面を主面としかつその＜１００＞方向への傾斜角度が０．１°〜７．９°であるシリコン半導体基板であって、その表面に平均的に＜１１０＞方向に沿った原子レベルのステップを有することを特徴とする。
【００２５】
｛１１０｝面を傾けた面を主面とするシリコン半導体基板を半導体集積回路素子に用いることの最大の特長は、ｐ型ＦＥＴにおける正孔移動度が＜１１０＞方向で｛１００｝面の場合に比べて約２．５倍も高くなることである。したがって、これらのシリコン半導体基板におけるｎ型ＦＥＴ電子移動度が｛１００｝面の電子移動度以上に向上させた半導体集積回路素子では電子と正孔の流れるチャネル方向を＜１１０＞方向に作製することによって、さらに回路素子の微細化が実現できる。しかし、＜１１０＞方向に原子レベルのステップを有さない｛１１０｝面を主面とするシリコン半導体基板では、表面ラフネスが｛１００｝面の表面ラフネス以下にならず、その電子移動度は｛１００｝面の電子移動度よりも小さいというのが現状である。
【００２６】
表面ラフネスを低減するためには、原子レベルでの表面平坦化が必要である。表面にステップを形成することによって、ステップ間にはテラスが形成され、そのテラス面では原子レベルで平坦な面となる。ステップのエッジを＜１１０＞方向になるようにすれば、＜１１０＞方向に流れるキャリアは、平坦なテラス面直下を流れるか、あるいはステップの段差による散乱を受けることなく流れることによって、表面ラフネスによる散乱の影響が低減され、高い移動度を実現できる。なお、ステップのエッジは原子レベルでは直線にはならず数原子の凹凸があり、その部分はキンク部と呼ばれる。したがって、＜１１０＞方向に沿ったステップというのは、マイクロメーターオーダーで平均的に見て、＜１１０＞方向に沿ったステップの意味である。
【００２７】
本発明のシリコン半導体基板の第１の態様において、｛１１０｝面を＜１００＞方向に傾けた面を主面とするシリコン半導体基板の表面にエピタキシャル成長法によりシリコン単結晶薄膜を形成することができる。このエピタキシャル成長法によりシリコン単結晶薄膜を表面に形成したシリコン半導体基板は、換言すれば、エピタキシャルシリコン半導体基板であり、以下、これを本発明のエピタキシャルシリコン半導体基板と称することがある。
【００２８】
シリコン半導体基板のエピタキシャル成長は、テラス上にできるステップのキンク部にシリコン原子が堆積しながらステップが２次元的に成長するモデルで説明されている。主面が微傾斜されていない、研磨・洗浄処理されたままの｛１１０｝面の鏡面研磨シリコン半導体基板の表面には通常のＲＣＡ洗浄ではテラスとステップは形成されず、無数のマイクロファセットが存在する。これが表面ラフネス悪化の要因である。この表面にエピタキシャル成長を行うと、無数のマイクロファセットがキンクの役割を担いシリコン原子の堆積は均一に起こる。したがって、＜１１０＞方向に向いたステップとテラスは形成されない。
【００２９】
しかし、本発明のエピタキシャルシリコン半導体基板においては、エピタキシャル成長を行う前の鏡面研磨シリコン半導体基板の主面が微傾斜された面である微斜面であるにも拘わらずテラスとステップは観察されないが、その表面にシリコン原子をエピタキシャル成長させると、その成長過程でテラスとステップが形成される。テラスの表面は原子レベルで平坦であることから、表面ラフネスが改善される。微傾斜された鏡面研磨シリコン半導体基板は、潜在的にテラスとステップが形成される要因を含んでいる。微傾斜の方向を本発明の＜１００＞方向にすることによって、キャリアを流す方向とする＜１１０＞方向に平行にステップが現われ、ステップ間の平坦な面であるテラス面直下でキャリアを流すことができる。したがって、ステップの段差によるキャリアの散乱も起こらない。
【００３０】
本発明のシリコン半導体基板の第１の態様において、｛１１０｝面を＜１００＞方向に傾けた面を主面とするシリコン半導体基板を、水素ガス、あるいはアルゴンガス、またはこれらの混合ガス雰囲気中で熱処理を施すこともできる（以下、このシリコン半導体基板を熱処理シリコン半導体基板と称することがある）。水素ガスやアルゴンガス、あるいはこれらの混合ガス雰囲気下で高温で熱処理を施した、微傾斜｛１１０｝面シリコン基板においても、高温処理により表面のシリコン原子が再配列することによって、その表面にはステップとテラスが形成される。微傾斜の方向を＜１００＞方向とすることによって、キャリアを流す方向とする＜１１０＞方向に平行にステップが現われ、ステップ間の平坦な面であるテラス面直下でキャリアを流すことができる。したがって、ステップの段差によるキャリアの散乱も起こらない。
【００３１】
本発明のシリコン半導体基板の第２の態様は、｛１１０｝面を＜１００＞方向に傾けた面を主面としかつその＜１００＞方向への傾斜角度が０．１°〜７．９°であるシリコン半導体基板であって、その表面を鏡面研磨したことを特徴とする（以下、このシリコン半導体基板を鏡面研磨シリコン半導体基板ということがある）。前述のように、｛１１０｝面を＜１００＞方向に微傾斜し、研磨・洗浄処理を施されたままのシリコン基板においては、ステップとテラスは形成されないが、その基板にエピタキシャル成長や水素ガスやアルゴンガス雰囲気下で熱処理を施すことによって、ステップとテラスを形成することができることから、シリコン基板の表面にはステップとテラスを形成するための要因を内在している。半導体集積回路素子を形成するための初期工程の洗浄工程や熱処理工程においてステップとテラスを形成することができる。
【００３２】
本発明のシリコン半導体基板における微傾斜角度は０°以上８°未満とすることが好ましい。｛１１０｝面を＜１００＞方向に８°傾斜した面は、別の低指数面｛５５１｝面となり、この表面にステップとテラスを形成するためには｛５５１｝面を僅かに傾斜させる必要がある。したがって、８°未満が好ましい。微傾斜角度が大きくなるとテラス幅は小さくなり、ステップの密度が高くなる。｛１１０｝面の単原子層ステップの段差は０．１９２ｎｍであるから、８°の場合の計算上のテラス幅は１．３６ｎｍであり、２原子ステップの段差は０．３９４ｎｍであるからテラス幅は２．７３ｎｍとなり、テラス幅とステップ段差は同じオーダーになる。ステップの密度が高くなるとキンク密度も高くなり、ステップによる２次元エピタキシャル成長が難しくなり、特定の方向を向いたステップとテラスが形成されなくなる。０°を含めるのは装置精度の問題に因る。結晶インゴットからウェーハを切断する場合、０°に設定しても切断機と方位測定機の精度の問題で実際は１０分程度の誤差を持つのが一般的である。したがって、０°のウェーハといえども完全に０°となることは極稀である。
【００３３】
本発明のシリコン半導体基板においてオリエンテーションフラットあるいはノッチを＜１１０＞方向に形成することが好適である。このような構成とすることによって、結晶インゴットより切断されたウェーハの表裏に対して傾斜方向は同一方向になり、ウェーハの表裏管理を行う必要がないため、表裏を間違える危険性を排除することができる。
【００３４】
本発明のシリコン半導体基板の製造方法の第１の態様は、｛１１０｝面を＜１００＞方向に傾けた面を主面とするシリコン半導体基板を作製し、その表面にエピタキシャル成長法によりシリコン単結晶薄膜を成長させることにより上述した本発明の第１の態様のシリコン半導体基板を製造することを特徴とする。
【００３５】
本発明のシリコン半導体基板の製造方法の第２の態様は、｛１１０｝面を＜１００＞方向に傾けた面を主面とするシリコン半導体基板を作製し、そのシリコン半導体基板を水素ガス、あるいはアルゴンガス、またはこれらの混合ガス雰囲気中で熱処理することにより上述した本発明の第１の態様のシリコン半導体基板を製造することを特徴とする。
【００３６】
【発明の実施の形態】
以下に本発明の実施の形態を添付図面に基づいて説明するが、図示例は例示的に示されるもので、本発明の技術思想から逸脱しない限り種々の変形が可能なことはいうまでもない。
【００３７】
まず、本発明に係るシリコン半導体基板について、図１〜図６を用いて説明する。図１は｛１１０｝面を＜１００＞方向に０．１°傾斜した本発明のエピタキシャルシリコン半導体基板ＷのＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）像を示し、図２はその模式図である。図３は｛１１０｝面を＜１００＞方向に７．９°傾斜した本発明のエピタキシャルシリコン半導体基板ＷのＡＦＭ像を示し、図４はその模式図である。図５は｛１１０｝面を＜１００＞方向に０．１°傾斜した水素熱処理シリコン半導体基板ＷのＡＦＭ像を示し、図６はその模式図である。
【００３８】
本発明のシリコン半導体基板Ｗは、｛１１０｝面又は｛１１０｝面を傾けた面を主面とし、その表面に＜１１０＞方向に沿った原子レベルのステップＳを有するものである（図１〜図６の図示例は｛１１０｝面を傾けた面を主面とした場合である）。
【００３９】
シリコン半導体基板Ｗの表面ラフネスを低減するためには、原子レベルでの表面平坦化が必要である。シリコン半導体基板Ｗの表面にステップＳを形成することによって、ステップＳ間にはテラスＴが形成され、そのテラスＴ面では原子レベルで平坦な面となる。ステップＳのエッジを＜１１０＞方向になるようにすれば、＜１１０＞方向に流れるキャリアは、平坦なテラスＴ面直下を流れるか、あるいはステップＳの段差による散乱を受けることなく流れることによって、表面ラフネスによる散乱の影響が低減され、高い移動度を実現できる。なお、ステップＳのエッジは原子レベルでは直線にはならず数原子の凹凸があり、その部分はキンク部と呼ばれる。したがって、＜１１０＞方向に沿ったステップＳというのは、マイクロメーターオーダーで平均的に見て、＜１１０＞方向に沿ったステップＳの意味である。
【００４０】
｛１１０｝面又は｛１１０｝面を傾けた面上に形成される半導体集積回路素子のキャリア移動度を高めるには、キャリアが流れる＜１１０＞方向の表面が原子レベルで平坦であることが必要である。｛１１０｝面又は｛１１０｝面を傾けた面を主面とするシリコン半導体基板において、その表面に平均的に＜１１０＞方向にステップを形成することができれば、ステップ間に現われる平坦な面であるテラス面の直下を＜１１０＞方向に沿ってキャリアを流すことができる。本発明のエピタキシャルシリコン半導体基板は、＜１１０＞方向に沿ってステップを形成するために発明されたもので、｛１１０｝面を＜１００＞方向に傾けた面を主面とする鏡面研磨シリコン半導体基板表面にエピタキシャル成長によりシリコン単結晶薄膜を形成したものである。
【００４１】
次に、主面が｛１１０｝面を＜１００＞方向に傾けた面であるシリコン半導体基板において、オリエンテーションフラットあるいはノッチを＜１１０＞方向に形成することについて、図７を用いて説明する。図７は本発明のシリコン半導体基板においてオリエンテーションフラットを＜１００＞方向に付けることによって表裏等価になることを示す説明図である。本発明の効果の一つは、シリコン半導体基板の表裏の管理を不要とすることにある。図７にシリコン半導体基板Ｗの｛１１０｝面を代表して（１１０）面とし、
【００４２】
【外２】
【００４３】
方向にオリエンテーションフラットＯＦ（以下ノッチの場合も同様なのでオリエンテーションフラットで代表する）を形成した場合を示す。（１１０）面に垂直な［１１０］軸（矢印ＯＡ）を［００１］方向に傾けた場合、新たな軸は図中では矢印ＯＡ’になる。それにより主面は新たな軸ＯＡ’に垂直な面となる。ウェーハの表裏が反転して裏面側を研磨した場合には、傾斜方位はウェーハ下面側に示す矢印ＯＡ”となり、傾斜方位はオリエンテーションフラットＯＦに対して同一方向になる。言い換えれば、オリエンテーションフラットＯＦを基準にして傾斜方位はウェーハの表裏反転に対して同一方向になる。したがって、シリコン半導体基板の製造工程において、表裏の管理を実施することなく、オリエンテーションフラットＯＦを基準にして結晶学的に等価な構造をもつシリコン半導体基板を提供できる。
【００４４】
比較のために、図８にシリコン半導体基板ＷのオリエンテーションフラットＯＦを［００１］方向に形成した場合を示す。図７と同様に（１１０）面に垂直な［１１０］軸（矢印ＯＡ）を［００１］方向に傾けた場合、新たな軸は図中では矢印ＯＡ’になる。それにより主面は新たな軸ＯＡ’に垂直な面となる。ウェーハの表裏が反転して裏面側を研磨した場合には、傾斜方位はウェーハ下面側に示す矢印ＯＡ”となり、傾斜方位はオリエンテーションフラットＯＦに対して１８０度回転した方向になる。あるウェーハでは傾斜方位はオリエンテーションフラットの方向（［００１］）に向いているが、別のウェーハではオリエンテーションフラットの方向（［００１］）と反対側になる。したがって、オリエンテーションフラットを基準にしてシリコン半導体基板の方向を揃えて種々の処理を施して半導体素子を作製するデバイス作製工程においては、傾斜方向が１８０度異なるウェーハが混在することになり、同一の特性を示す素子を作製することができなくなる。
【００４５】
本発明のシリコン半導体基板の製造方法の第１の態様は、｛１１０｝面を＜１００＞方向に傾けた面を主面とするシリコン半導体基板を作製し、その表面にエピタキシャル成長法によりシリコン単結晶薄膜を成長させることにより本発明のシリコン半導体基板を製造するものである。
【００４６】
本発明のシリコン半導体基板の製造方法の第２の態様は、｛１１０｝面を＜１００＞方向に傾けた面を主面とするシリコン半導体基板を作製し、そのシリコン半導体基板を水素ガス、あるいはアルゴンガス、またはこれらの混合ガス雰囲気中で熱処理することにより本発明のシリコン半導体基板を製造するものである。
【００４７】
【実施例】
以下に実施例をあげて本発明をさらに詳細に説明するが、これらの実施例は例示的に示されるもので、限定的に解釈されるべきでないことはいうまでもない。
【００４８】
（実施例１）
［１１０］方向に引き上げられたシリコン単結晶を［００１］方向に０°、０．１°、１．０°、２．０°、４．０°、６．０°、７．９°、１０．０°傾けて切断し、ウェーハを作製した。結晶はボロンを添加したｐ型で、電気抵抗率は１０〜１２Ωｃｍである。口径は１５０ｍｍである。切断されたウェーハを通常の化学的機械的研磨によって鏡面ウェーハにした後、ＲＣＡ洗浄を施した。これらの鏡面研磨シリコン半導体基板にエピタキシャル成長により厚さ約５μｍのシリコン単結晶薄膜を形成した。原料ガスとしてトリクロロシラン（ＳｉＨＣｌ3）を用い、水素雰囲気中にて１１３０℃の反応温度で成長させた。
【００４９】
表面ラフネスの測定は、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）の機能によって表面の微小な凹凸を測定することができるＳＥＩＫＯ ＩＮＳＴＲＵＭＥＮＴＳ社のＳＰＡ３６０によって行い、その表面ラフネスの量をＲｍｓによって表す。図９にエピタキシャルシリコン半導体基板のＲｍｓの微傾斜角度依存性を示す。比較のためにそれぞれの傾斜角度をもつ鏡面研磨シリコン半導体基板についても表している。微傾斜角度が０°の場合、鏡面研磨シリコン半導体基板のＲｍｓとエピタキシャルシリコン半導体基板のＲｍｓはそれぞれ０．１１８ｎｍ、０．１１２ｎｍである。
【００５０】
なお、傾斜のない｛１１０｝面の鏡面研磨シリコン半導体基板のＲｍｓ＝０．１１８ｎｍは傾斜のない｛１００｝面の鏡面研磨半導体基板のＲｍｓとほぼ同じ値である。微傾斜角が０．１°においてもエピタキシャルシリコン半導体基板の表面ラフネスは鏡面研磨シリコン半導体基板よりも低減されている。その低減効果は、少なくとも７．９°の傾斜角まで認められる。｛１１０｝面の単原子層ステップの段差は０．１９２ｎｍであるから、７．９°の場合の計算上のテラス幅は１．３８ｎｍであり、２原子ステップの段差は０．３９４ｎｍであるからテラス幅は２．７６ｎｍとなり、テラス幅とステップ段差は同じオーダーになる。ステップ間隔が狭くなりその密度が高くなるとキンク密度も高くなり、ステップによる２次元エピタキシャル成長が難しくなる。１０．０°では表面ラフネスは悪くなっている。
【００５１】
微傾斜角が０．１°のエピタキシャルシリコン半導体基板の表面ラフネスのＡＦＭ像を図１に示し、その模式図を図２に示す。図１及び図２に示したように、ステップＳとテラスＴを認めることができる。ステップＳは平均的に＜１１０＞方向に形成されている。テラスＴの幅は約１００ｎｍである。テラスＴの幅Ｌは、簡略化したモデルでステップＳの段差ｈと微傾斜角αの間に成り立つ式：ｔａｎα＝ｈ／Ｌによって予測することができる。｛１１０｝の場合、単原子ステップの段差は０．１９２ｎｍで、２原子ステップの段差は０．３８４ｎｍである。微傾斜角度が０．１°の場合、単原子ステップに対してテラス幅は１１０ｎｍになる。予測とほぼ一致する。微傾斜角度が１°を超えると、見積もられる単原子ステップによるテラス幅は１０ｎｍ以下になる。
【００５２】
この場合のステップとテラスをＡＦＭで観察することは困難である。表面ラフネスＲｍｓが鏡面研磨シリコン半導体基板よりも低減していることから、ステップとテラスは形成されていると考えられる。このように微傾斜角度が大きくなるほどテラス幅は小さくなると予測されるが、微傾斜角度が７．９°の場合に例外が認められる。その場合のＡＦＭ像を図３に示し、その模式図を図４に示す。図３及び図４から明らかなように、予測されるテラス幅である１．３８ｎｍまたは２．７６ｎｍよりもかなり広いテラスＴが形成されている。またステップＳの方向は概ね＜１１０＞方向であるが、曲線的であることから、ステップＳの成長が揺らいでいることを意味している。かなり広いテラスＴが形成された理由は、｛１１０｝面を＜１００＞方向に７．９°傾けた場合に、その主面は低指数面である｛５５１｝面が０．１５°傾いた面になることから、その主面がファセット面｛５５１｝から僅かに傾いた面になっていることにある。これはファセット面である｛１１１｝面を＜１１２＞方向に僅かに傾けた場合にステップとテラスが形成されることから推察される。
【００５３】
（実施例２）
次に、熱処理シリコン半導体基板の表面ラフネスについて説明する。エピタキシャルシリコン半導体基板の場合と同じように、［１１０］方向に引き上げられたシリコン単結晶を［００１］方向に０°、０．１°、１．０°、２．０°、４．０°、６．０°、７．９°、１０．０°傾けて切断し、ウェーハを作製した。通常の化学的機械的研磨によって鏡面ウェーハにした後、ＲＣＡ洗浄を施した。これらの鏡面研磨シリコン半導体基板に水素ガス雰囲気中で１１５０℃で１時間の熱処理を施した。図１０に水素熱処理シリコン半導体基板のＲｍｓの微傾斜角度依存性を示す。
【００５４】
比較のために鏡面研磨シリコン半導体基板についても表している。微傾斜角度が０°の場合、鏡面研磨シリコン半導体基板のＲｍｓと水素熱処理シリコン半導体基板のＲｍｓはそれぞれ０．１１８ｎｍ、０．１１１ｎｍである。Ｒｍｓの微傾斜角度依存性はエピタキシャルシリコン半導体基板の場合と同じである。すなわち微傾斜角が０．１°から７．９°まで水素熱処理シリコン半導体基板の表面ラフネスは鏡面研磨シリコン半導体基板よりも低減されている。
【００５５】
図５に微傾斜角が０．１°の場合のＡＦＭ像を示し、その模式図を図６に示す。エピタキシャルシリコン半導体基板の場合ほど明瞭ではないがステップとテラスは形成されている。このようにステップとテラスはエピタキシャルシリコン半導体基板に比べて形成され難いといえるが、微傾斜された熱処理シリコン半導体基板の表面ラフネスＲｍｓは鏡面研磨シリコン半導体基板より低減することからキャリアの表面ラフネスによる散乱は低減できる。
【００５６】
（実施例３）
以下に、本発明のシリコン半導体基板に半導体素子を形成し、キャリア移動度の測定について説明する。主面が｛１１０｝面を＜１００＞方向に傾けた角度を０°、０．１°、７．９°とした鏡面研磨シリコン半導体基板とそれらの表面に厚さ５μｍのシリコン単結晶薄膜を成膜されたエピタキシャルシリコン半導体基板及び水素雰囲気中で熱処理を施された熱処理シリコン半導体基板を用いた。鏡面研磨シリコン基板の直径、電気抵抗率、酸素濃度はそれぞれ１５０ｍｍ、ｐ型１０〜１２Ωｃｍ、１６ｐｐｍａ（ＪＥＩＤＡ換算）である。エピタキシャルシリコン層の電気抵抗率は１１Ωｃｍを中心値とした。水素熱処理は１１５０℃で１時間の処理である。参照試料として、傾斜のない｛１００｝面の鏡面研磨シリコン半導体基板も加えた。電気抵抗率、酸素濃度は上記の値とほぼ同じである。なお、ＪＥＩＤＡは日本電子工業振興協会（現在は、ＪＥＩＴＡ：日本電子情報技術産業協会に改称された）の略称である。
【００５７】
電子移動度の改善効果を実証するためにｎ型電界効果トランジスタを形成した。最初に素子分離のために、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により素子分離のためのトレンチを形成し、シリコン酸化膜（ＳｉＯ2）によってトレンチを埋めた。次にＲＣＡ洗浄を施し、有機物、パーティクル、金属を除去した後、乾燥酸化雰囲気中で５ｎｍのゲート酸化膜を形成した。ゲートの閾値電圧を制御するために基板全面にボロン（Ｂ）をイオン注入した。
【００５８】
次に、基板全面に多結晶シリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により堆積させ、これをパターニングしてトランジスタ形成領域のゲート酸化膜の上に多結晶シリコン電極を形成した。次に、リン（Ｐ）を低濃度でイオン注入して高電界を緩和するｎ―・ソースとｎ―・ドレイン領域を形成した。電子の流れる方向は＜１１０＞方向である。次にゲート電極を被覆するようにＣＶＤによって基板全面にシリコン酸化膜を堆積させ、異方性エッチングを行ってゲート電極の側壁に側壁絶縁膜を形成した。最後に砒素（Ａｓ）を高濃度にイオン注入してｎ＋ソースとｎ＋ドレイン領域を形成した。こうして作製されたｎ型電界効果トランジスタの電子移動度を評価した。
【００５９】
基準になる｛１００｝面の鏡面研磨シリコン半導体基板における電子移動度を１として、それぞれの基板の電子移動度を表１に示す。微傾斜エピタキシャルシリコン半導体基板の電子移動度は、現在広く用いられている｛１００｝面鏡面研磨シリコン半導体基板の電子移動度の１．４倍になる。微傾斜された水素熱処理シリコン半導体基板の電子移動度でも約１．２倍になる。微傾斜された鏡面研磨シリコン半導体基板の電子移動度は、｛１００｝面の場合に比べて約０．８倍であり、見劣りするが、傾斜のない｛１１０｝面の場合に比べると１．３倍になることから、傾斜することの効果は現われている。この実施例では、半導体素子作製工程で従来のＲＣＡ洗浄方法を用いたが、洗浄方法や熱処理方法を改善することによって、電子移動度はさらに改善される可能性がある。例えば、前述の５工程洗浄やラジカル犠牲酸価処理を施すことによって表面ラフネスはさらに改善され、キャリア移動度もさらに高くなるものと期待できる。
【００６０】
【表１】
【００６１】
【発明の効果】
以上述べたごとく、本発明のシリコン半導体基板は、原子レベルで平坦化され、従来のシリコン半導体基板に比べて表面ラフネスが約１０％低減されること、及び原子レベルの表面ステップが半導体素子のキャリアの流れる方向に沿って形成されることから半導体素子のキャリア移動度を従来のシリコン半導体基板の場合よりも最大で４０％も向上させることができる。本発明のシリコン半導体基板を半導体集積回路素子の基板として用いることによって、素子性能の高性能化を実現できる。また、本発明方法によれば、本発明のシリコン半導体基板を効果的に製造することができる。
【図面の簡単な説明】
【図１】 実施例１におけるエピタキシャルシリコン半導体基板で傾斜角が０．１°の場合に表面に形成されるステップとテラスの状態を示すＡＦＭ像である。
【図２】 図１の模式図である。
【図３】 実施例１におけるエピタキシャルシリコン半導体基板で微傾斜角が７．９°の場合に表面に形成されるステップとテラスの状態を示すＡＦＭ像である。
【図４】 図３の模式図である。
【図５】 本発明の水素熱処理シリコン半導体基板で微傾斜角が０．１°の場合に表面に形成されるステップとテラスの状態を示すＡＦＭ像である。
【図６】 図５の模式図である。
【図７】 本発明のシリコン半導体基板でオリエンテーションフラットを＜１１０＞方向に付けることによって表裏等価になることを示す説明図である。
【図８】 シリコン半導体基板でオリエンテーションフラットを＜１００＞方向に付ける場合には表裏等価にならず表裏管理が必要であることを示す説明図である。
【図９】 実施例１における本発明のエピタキシャルシリコン半導体基板と鏡面研磨シリコン半導体基板の表面ラフネス（Ｒｍｓ）の微傾斜角度依存性を示すグラフである。
【図１０】 実施例２における水素熱処理シリコン半導体基板と鏡面研磨シリコン半導体基板の表面ラフネス（Ｒｍｓ）の微傾斜角度依存性を示すグラフである。
【符号の説明】
ＯＦ：オリエンテーションフラット、Ｓ：ステップ、Ｔ：テラス、Ｗ：シリコン半導体基板。
【発明の属する技術分野】
本発明は、半導体集積回路素子の製造に使われる単結晶シリコン半導体基板及びその製造方法に関するものである。
【０００２】
【関連技術】
単結晶シリコンウェーハを用いて製造されるＭＩＳ・ＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲート絶縁膜には、低リーク電流特性、低界面準位密度、イオン注入に対する高耐性などの高性能電気特性と高信頼性が要求される。これらの要求を満足するゲート絶縁膜形成技術としては、熱酸化法による二酸化珪素膜（単に酸化膜という場合もある）の形成技術が主流である。いわゆる、ＭＯＳ・ＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。この熱酸化法によって良好な酸化膜／シリコン界面特性、酸化膜耐圧特性、リーク電流特性が得られるのは、｛１００｝を主面とするシリコンウェーハを基板とした場合である。それ以外の｛１１０｝や｛１１１｝面を主面とするシリコンウェーハが集積回路素子の基板として活用されていない主な理由は、｛１１０｝面及び｛１１１｝面に形成された酸化膜の界面準位密度が高いからである。界面準位密度が高いと酸化膜の耐圧特性やリーク電流特性などの電気特性が劣る。
【０００３】
したがって、ＭＯＳ・ＦＥＴが形成されるシリコンウェーハ基板には、今まで｛１００｝面のウェーハか、｛１００｝から４°程度傾けられたウェーハが使用されてきた。
【０００４】
しかし、｛１００｝面の半導体素子ではｎ型ＦＥＴと比較して、ｐ型ＦＥＴの電流駆動能力、つまりキャリア移動度が約０．３倍であることが問題とされてきた。近年、シリコンウェーハの表面の面方位に依存することのない良質の絶縁膜を形成する手法、つまりラジカル酸化法、あるいはラジカル窒化法が開発された（非特許文献１）。この手法を用いれば、｛１００｝以外の面に対しても良質な絶縁膜を形成できることになる。
【０００５】
したがって、ＭＯＳＦＥＴのチャネル方向のキャリア移動度が高くなる可能性のある｛１１０｝面を主面とするシリコン半導体基板を用いた半導体集積回路素子の実現性が高くなった。本発明者等は｛１１０｝面を主面とする半導体素子を作製し、その特性の評価を行い、種々の知見を得ることができた。
【０００６】
そのｐ型ＦＥＴの電流駆動能力は｛１００｝に比べて約２．５倍も上昇するが、ｎ型ＦＥＴの電流駆動能力は約０．６倍に低下してしまうという期待に反する結果になった。このｎ型ＦＥＴの電子移動度を｛１００｝面の電子移動度と同等か、それ以上に挙げることができれば｛１１０｝面を用いた半導体集積回路素子が実用化され、広く用いられることになる。
【０００７】
キャリア移動度は、不純物散乱、フォノン散乱（格子振動散乱）、表面ラフネス散乱の影響を受ける。これらの散乱の影響が大きい場合にはキャリア移動度は低下する。｛１００｝面の電子移動度は、シリコン表面のラフネスに大きく影響を受け、ラフネスが悪いほど電子移動度は低下することが明らかにされた（非特許文献２）。その後、表面ラフネスを低減するための方法として次の２つの手法が提案されている。即ち、（１）酸素ラジカルを含む雰囲気下での半導体基板表面への酸化膜の形成（非特許文献３）、及び（２）ＲＣＡ洗浄（非特許文献４）以外の基板表面の洗浄方法である。
【０００８】
（１）のラジカル酸化では、酸化種であるラジカル酸素がシリコン表面の突起部に付着する確率が高いことと、負に帯電した突起部にＯ+やＯ2 +の酸素イオンが引き寄せられる効果が相乗して、突起部が優先的に酸化されることによって表面ラフネスが低減すると考えられている。従来のドライ酸素（乾燥酸素）雰囲気下の酸化では２０％程度の表面ラフネスの悪化が起こるが、ラジカル酸化では４０％程度の表面ラフネスの低減が起こる。
【０００９】
また、（２）の洗浄方法は既に特許文献１として公開されている。従来から広く用いられているＲＣＡ洗浄のアルカリ液による洗浄工程が表面のラフネスを悪化させることから、特許文献１として公開されている洗浄はアルカリ液を含まない洗浄工程で、かつＲＣＡ洗浄と同等以上のパーティクル除去、有機物汚染除去、金属不純物除去の能力を有する。この新しい洗浄工程は５つの工程で構成されることから、本明細書では以下５工程洗浄と略記することにする。
【００１０】
ＲＣＡ洗浄のアルカリ液を含む洗浄工程で表面ラフネスが悪化する理由は、Ｓｉ−Ｓｉ結合の弱い部分が水酸化物イオン（ＯＨイオン）により優先的にエッチングされることにある。
【００１１】
表面ラフネスを低減するための上記の２つの手法のうち、（１）のラジカル酸化法は表面ラフネスを低減させる方法であるが、（２）の５工程洗浄は表面ラフネスを低減させる方法というよりも、ＲＣＡ洗浄で荒れる量を抑制する方法である。実際、従来のＲＣＡ洗浄によって５０％程度悪化するところを５工程洗浄では０％から１０％の悪化に留めることができる。
【００１２】
ラジカル酸化法で表面ラフネスが低減することから、ゲート酸化膜を形成する前に、このラジカル酸化を繰り返すことによってさらに表面ラフネスを低減することが可能であるが、その繰り返しを行うことの弊害もある。ラジカル酸化は３００℃〜５００℃程度の低温で行われる。この温度では酸素ドナーが形成され、基板内部の電気抵抗率が変化してしまう。もし５００℃以上で酸化する場合には、酸素析出核の形成とその成長が基板表層でも起こり、リーク電流やゲート酸化膜の絶縁破壊の原因になる。
【００１３】
シリコン半導体基板の表面ラフネスを低減することは表面を原子レベルで平坦化することである。ある特定の結晶面をもつ鏡面研磨され洗浄されたシリコンウェーハの表面は、原子レベルで見ると無数の凹凸が存在し、これがマイクロラフネスと呼ばれる表面ラフネスの要因である。これは切り出し面と異なるマイクロファセットが研磨や洗浄で用いる薬液とシリコン表面との化学反応によって表面に多数出現することによって形成される。
【００１４】
｛１１１｝面に切り出されたシリコンウェーハでは、｛１１１｝面自体がファセット面であるから、原子レベルで平坦な面が形成されやすい。Ｙ．Ｊ．Ｃｈａｂａｌ等はフッ化アンモニウム水溶液で洗浄することによって、表面シリコン原子のダングリングボンド（共有結合の相手が無い結合手）を水素原子で終端し安定化させ、原子的に平坦化できることを公表している（非特許文献５）。
【００１５】
また、｛１１１｝面を
【００１６】
【外１】
方向に数度だけ微傾斜させ、フッ化アンモニウム水溶液で洗浄することによって、原子レベルでステップとテラスを形成し原子的に平坦化できることも明らかにされた（非特許文献６）。しかし、最も広く使われている｛１００｝面シリコン基板において、鏡面研磨された基板を洗浄だけによって原子レベルでの平坦化を実現したという報告はない。
【００１８】
微傾斜した｛１００｝面にエピタキシャル成長させたエピタキシャルシリコン半導体基板においては、ステップとテラスを形成することによって表面ラフネスを低減したという報告はある（非特許文献７）。また、水素雰囲気下で高温熱処理を行うことによってもシリコン半導体基板にステップとテラスを形成して、表面ラフネスを低減したという報告もある（非特許文献８）。しかし、本発明者等が注目している｛１１０｝面においては原子レベルでの平坦化の報告はない。
【００１９】
超高真空下での加熱処理による｛１００｝面の平坦化については、数多く報告されている。しかし、２００ｍｍ以上の大口径シリコン基板に対しては、その熱処理炉が大型化することと生産性が低下することから、シリコン基板製造工程に導入することは困難である。
【００２０】
【特許文献１】
特開平１１−０５７６３６号公報
【非特許文献１】
２０００ Ｓｙｎｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，Ｈｏｎｏｌｕｌｕ，Ｈａｗａｉｉ，Ｊｕｎｅ １３−１５，２０００“Ａｄｖａｎｃｅｄ ｏｆ Ｒａｄｉｃａｌ Ｏｘｉｄａｔｉｏｎ ｆｏｒ Ｉｍｐｒｏｖｉｎｇ Ｒｅｌｉａｂｉｌｉｔｙ ｏｆ Ｕｌｔｒａ−Ｔｈｉｎ Ｇａｔｅ Ｏｘｉｄｅ”
【非特許文献２】
Ｔ．Ｏｈｍｉ ｅｔ ａｌ．：ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ．１３７，ｐ．５３７，１９９２
【非特許文献３】
Ｍ．Ｎａｇａｍｉｎｅ ｅｔ ａｌ．，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ． ｐ．５９３，１９９８
【非特許文献４】
Ｗ．Ｋｅｒｎ ｅｔ ａｌ．：ＲＣＡ Ｒｅｖｉｅｗ，ｖｏｌ．３１，ｐ．１８７，１９７０
【非特許文献５】
Ｙ．Ｊ．Ｃｈａｂａｌ ｅｔ ａｌ．，Ｊ．Ｖａｃ．Ｓｃｉ．＆Ｔｅｃｈｎｏｌ．ｖｏｌ．Ａ７，ｐｐ．２１０４，１９８９
【非特許文献６】
Ｈ．Ｓａｋａｕｅ ｅｔ ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．ｖｏｌ．７８，ｐ．３０９，２００１
【非特許文献７】
Ｋ．Ｉｚｕｎｏｍｅ ｅｔ ａｌ．：Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｖｏｌ．３１，ｐｐ．Ｌ１２７７，１９９２
【非特許文献８】
Ｏ．Ｖａｔｅｌ ｅｔ ａｌ．：Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｖｏｌ．３２，ｐｐ．Ｌ１４８９，１９９３
【００２１】
【発明が解決しようとする課題】
シリコン半導体基板を製造、供給する点からは、上記のラジカル酸化によって表面ラフネスを改善することは、工程が増えることになり生産性が低下する。現状のシリコン基板製造工程では、鏡面研磨した後にＲＣＡ洗浄を施す工程が一般的である。以下、研磨・洗浄処理されたシリコン半導体基板を鏡面研磨シリコン半導体基板と呼ぶ。エピタキシャルシリコン半導体基板などを含めて総称としてシリコン半導体基板と呼ぶことにする。鏡面研磨シリコン半導体基板の表面ラフネスは平方根平均ラフネス（ｒｏｏｔ−ｍｅａｎ−ｓｑｕａｒｅ ｒｏｕｇｈｎｅｓｓ；Ｒｍｓ）で表すと、０．１２ｎｍ程度である。半導体集積回路素子を製造するデバイスメーカーではシリコン半導体基板を受け入れた後、ＲＣＡ洗浄を施す。前述のようにＲＣＡ洗浄を施すと一般に表面ラフネスは悪化する。
【００２２】
従ってデバイスメーカーにおけるＲＣＡ洗浄後のシリコン半導体基板の一般的なＲｍｓは０．１８ｎｍ程度である。この基板にゲート酸化膜を形成するために従来のドライ酸素（乾燥酸素）雰囲気下で、５ｎｍ程度の酸化膜を形成した場合、その界面のＲｍｓは０．２２ｎｍに悪化する。一方、前述のラジカル犠牲酸化の後にラジカル酸化により５ｎｍ程度の酸化膜を形成した場合のＲｍｓは０．０８ｎｍ程度になり、表面ラフネスは大幅に低減できる。このラジカル犠牲酸化の工程をシリコン半導体基板メーカーに導入することも表面ラフネス低減の１つの手法になるが、前述のように工程が増えることになり生産性の低下になる。したがって、半導体集積回路素子製造に使用されるシリコン半導体基板を製造する立場においては、ラジカル酸化などの犠牲酸化や特別な洗浄を施すことなく、表面ラフネスが低減されたシリコン半導体基板を製造することが必要になる。
【００２３】
本発明は、｛１１０｝面のキャリア移動度、特にｎ型ＦＥＴのキャリアである電子の移動度がより高い値を示す半導体集積回路素子用シリコン半導体基板を製造するためになされたものであり、上述の５工程洗浄のような特別な洗浄を用いず従来のＲＣＡ洗浄を用い、またラジカル酸化を行うことなく、原子レベルで表面が平坦化され、表面ラフネスが低減されたシリコン半導体基板及びその製造方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、本発明のシリコン半導体基板の第１の態様は、｛１１０｝面を＜１００＞方向に傾けた面を主面としかつその＜１００＞方向への傾斜角度が０．１°〜７．９°であるシリコン半導体基板であって、その表面に平均的に＜１１０＞方向に沿った原子レベルのステップを有することを特徴とする。
【００２５】
｛１１０｝面を傾けた面を主面とするシリコン半導体基板を半導体集積回路素子に用いることの最大の特長は、ｐ型ＦＥＴにおける正孔移動度が＜１１０＞方向で｛１００｝面の場合に比べて約２．５倍も高くなることである。したがって、これらのシリコン半導体基板におけるｎ型ＦＥＴ電子移動度が｛１００｝面の電子移動度以上に向上させた半導体集積回路素子では電子と正孔の流れるチャネル方向を＜１１０＞方向に作製することによって、さらに回路素子の微細化が実現できる。しかし、＜１１０＞方向に原子レベルのステップを有さない｛１１０｝面を主面とするシリコン半導体基板では、表面ラフネスが｛１００｝面の表面ラフネス以下にならず、その電子移動度は｛１００｝面の電子移動度よりも小さいというのが現状である。
【００２６】
表面ラフネスを低減するためには、原子レベルでの表面平坦化が必要である。表面にステップを形成することによって、ステップ間にはテラスが形成され、そのテラス面では原子レベルで平坦な面となる。ステップのエッジを＜１１０＞方向になるようにすれば、＜１１０＞方向に流れるキャリアは、平坦なテラス面直下を流れるか、あるいはステップの段差による散乱を受けることなく流れることによって、表面ラフネスによる散乱の影響が低減され、高い移動度を実現できる。なお、ステップのエッジは原子レベルでは直線にはならず数原子の凹凸があり、その部分はキンク部と呼ばれる。したがって、＜１１０＞方向に沿ったステップというのは、マイクロメーターオーダーで平均的に見て、＜１１０＞方向に沿ったステップの意味である。
【００２７】
本発明のシリコン半導体基板の第１の態様において、｛１１０｝面を＜１００＞方向に傾けた面を主面とするシリコン半導体基板の表面にエピタキシャル成長法によりシリコン単結晶薄膜を形成することができる。このエピタキシャル成長法によりシリコン単結晶薄膜を表面に形成したシリコン半導体基板は、換言すれば、エピタキシャルシリコン半導体基板であり、以下、これを本発明のエピタキシャルシリコン半導体基板と称することがある。
【００２８】
シリコン半導体基板のエピタキシャル成長は、テラス上にできるステップのキンク部にシリコン原子が堆積しながらステップが２次元的に成長するモデルで説明されている。主面が微傾斜されていない、研磨・洗浄処理されたままの｛１１０｝面の鏡面研磨シリコン半導体基板の表面には通常のＲＣＡ洗浄ではテラスとステップは形成されず、無数のマイクロファセットが存在する。これが表面ラフネス悪化の要因である。この表面にエピタキシャル成長を行うと、無数のマイクロファセットがキンクの役割を担いシリコン原子の堆積は均一に起こる。したがって、＜１１０＞方向に向いたステップとテラスは形成されない。
【００２９】
しかし、本発明のエピタキシャルシリコン半導体基板においては、エピタキシャル成長を行う前の鏡面研磨シリコン半導体基板の主面が微傾斜された面である微斜面であるにも拘わらずテラスとステップは観察されないが、その表面にシリコン原子をエピタキシャル成長させると、その成長過程でテラスとステップが形成される。テラスの表面は原子レベルで平坦であることから、表面ラフネスが改善される。微傾斜された鏡面研磨シリコン半導体基板は、潜在的にテラスとステップが形成される要因を含んでいる。微傾斜の方向を本発明の＜１００＞方向にすることによって、キャリアを流す方向とする＜１１０＞方向に平行にステップが現われ、ステップ間の平坦な面であるテラス面直下でキャリアを流すことができる。したがって、ステップの段差によるキャリアの散乱も起こらない。
【００３０】
本発明のシリコン半導体基板の第１の態様において、｛１１０｝面を＜１００＞方向に傾けた面を主面とするシリコン半導体基板を、水素ガス、あるいはアルゴンガス、またはこれらの混合ガス雰囲気中で熱処理を施すこともできる（以下、このシリコン半導体基板を熱処理シリコン半導体基板と称することがある）。水素ガスやアルゴンガス、あるいはこれらの混合ガス雰囲気下で高温で熱処理を施した、微傾斜｛１１０｝面シリコン基板においても、高温処理により表面のシリコン原子が再配列することによって、その表面にはステップとテラスが形成される。微傾斜の方向を＜１００＞方向とすることによって、キャリアを流す方向とする＜１１０＞方向に平行にステップが現われ、ステップ間の平坦な面であるテラス面直下でキャリアを流すことができる。したがって、ステップの段差によるキャリアの散乱も起こらない。
【００３１】
本発明のシリコン半導体基板の第２の態様は、｛１１０｝面を＜１００＞方向に傾けた面を主面としかつその＜１００＞方向への傾斜角度が０．１°〜７．９°であるシリコン半導体基板であって、その表面を鏡面研磨したことを特徴とする（以下、このシリコン半導体基板を鏡面研磨シリコン半導体基板ということがある）。前述のように、｛１１０｝面を＜１００＞方向に微傾斜し、研磨・洗浄処理を施されたままのシリコン基板においては、ステップとテラスは形成されないが、その基板にエピタキシャル成長や水素ガスやアルゴンガス雰囲気下で熱処理を施すことによって、ステップとテラスを形成することができることから、シリコン基板の表面にはステップとテラスを形成するための要因を内在している。半導体集積回路素子を形成するための初期工程の洗浄工程や熱処理工程においてステップとテラスを形成することができる。
【００３２】
本発明のシリコン半導体基板における微傾斜角度は０°以上８°未満とすることが好ましい。｛１１０｝面を＜１００＞方向に８°傾斜した面は、別の低指数面｛５５１｝面となり、この表面にステップとテラスを形成するためには｛５５１｝面を僅かに傾斜させる必要がある。したがって、８°未満が好ましい。微傾斜角度が大きくなるとテラス幅は小さくなり、ステップの密度が高くなる。｛１１０｝面の単原子層ステップの段差は０．１９２ｎｍであるから、８°の場合の計算上のテラス幅は１．３６ｎｍであり、２原子ステップの段差は０．３９４ｎｍであるからテラス幅は２．７３ｎｍとなり、テラス幅とステップ段差は同じオーダーになる。ステップの密度が高くなるとキンク密度も高くなり、ステップによる２次元エピタキシャル成長が難しくなり、特定の方向を向いたステップとテラスが形成されなくなる。０°を含めるのは装置精度の問題に因る。結晶インゴットからウェーハを切断する場合、０°に設定しても切断機と方位測定機の精度の問題で実際は１０分程度の誤差を持つのが一般的である。したがって、０°のウェーハといえども完全に０°となることは極稀である。
【００３３】
本発明のシリコン半導体基板においてオリエンテーションフラットあるいはノッチを＜１１０＞方向に形成することが好適である。このような構成とすることによって、結晶インゴットより切断されたウェーハの表裏に対して傾斜方向は同一方向になり、ウェーハの表裏管理を行う必要がないため、表裏を間違える危険性を排除することができる。
【００３４】
本発明のシリコン半導体基板の製造方法の第１の態様は、｛１１０｝面を＜１００＞方向に傾けた面を主面とするシリコン半導体基板を作製し、その表面にエピタキシャル成長法によりシリコン単結晶薄膜を成長させることにより上述した本発明の第１の態様のシリコン半導体基板を製造することを特徴とする。
【００３５】
本発明のシリコン半導体基板の製造方法の第２の態様は、｛１１０｝面を＜１００＞方向に傾けた面を主面とするシリコン半導体基板を作製し、そのシリコン半導体基板を水素ガス、あるいはアルゴンガス、またはこれらの混合ガス雰囲気中で熱処理することにより上述した本発明の第１の態様のシリコン半導体基板を製造することを特徴とする。
【００３６】
【発明の実施の形態】
以下に本発明の実施の形態を添付図面に基づいて説明するが、図示例は例示的に示されるもので、本発明の技術思想から逸脱しない限り種々の変形が可能なことはいうまでもない。
【００３７】
まず、本発明に係るシリコン半導体基板について、図１〜図６を用いて説明する。図１は｛１１０｝面を＜１００＞方向に０．１°傾斜した本発明のエピタキシャルシリコン半導体基板ＷのＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）像を示し、図２はその模式図である。図３は｛１１０｝面を＜１００＞方向に７．９°傾斜した本発明のエピタキシャルシリコン半導体基板ＷのＡＦＭ像を示し、図４はその模式図である。図５は｛１１０｝面を＜１００＞方向に０．１°傾斜した水素熱処理シリコン半導体基板ＷのＡＦＭ像を示し、図６はその模式図である。
【００３８】
本発明のシリコン半導体基板Ｗは、｛１１０｝面又は｛１１０｝面を傾けた面を主面とし、その表面に＜１１０＞方向に沿った原子レベルのステップＳを有するものである（図１〜図６の図示例は｛１１０｝面を傾けた面を主面とした場合である）。
【００３９】
シリコン半導体基板Ｗの表面ラフネスを低減するためには、原子レベルでの表面平坦化が必要である。シリコン半導体基板Ｗの表面にステップＳを形成することによって、ステップＳ間にはテラスＴが形成され、そのテラスＴ面では原子レベルで平坦な面となる。ステップＳのエッジを＜１１０＞方向になるようにすれば、＜１１０＞方向に流れるキャリアは、平坦なテラスＴ面直下を流れるか、あるいはステップＳの段差による散乱を受けることなく流れることによって、表面ラフネスによる散乱の影響が低減され、高い移動度を実現できる。なお、ステップＳのエッジは原子レベルでは直線にはならず数原子の凹凸があり、その部分はキンク部と呼ばれる。したがって、＜１１０＞方向に沿ったステップＳというのは、マイクロメーターオーダーで平均的に見て、＜１１０＞方向に沿ったステップＳの意味である。
【００４０】
｛１１０｝面又は｛１１０｝面を傾けた面上に形成される半導体集積回路素子のキャリア移動度を高めるには、キャリアが流れる＜１１０＞方向の表面が原子レベルで平坦であることが必要である。｛１１０｝面又は｛１１０｝面を傾けた面を主面とするシリコン半導体基板において、その表面に平均的に＜１１０＞方向にステップを形成することができれば、ステップ間に現われる平坦な面であるテラス面の直下を＜１１０＞方向に沿ってキャリアを流すことができる。本発明のエピタキシャルシリコン半導体基板は、＜１１０＞方向に沿ってステップを形成するために発明されたもので、｛１１０｝面を＜１００＞方向に傾けた面を主面とする鏡面研磨シリコン半導体基板表面にエピタキシャル成長によりシリコン単結晶薄膜を形成したものである。
【００４１】
次に、主面が｛１１０｝面を＜１００＞方向に傾けた面であるシリコン半導体基板において、オリエンテーションフラットあるいはノッチを＜１１０＞方向に形成することについて、図７を用いて説明する。図７は本発明のシリコン半導体基板においてオリエンテーションフラットを＜１００＞方向に付けることによって表裏等価になることを示す説明図である。本発明の効果の一つは、シリコン半導体基板の表裏の管理を不要とすることにある。図７にシリコン半導体基板Ｗの｛１１０｝面を代表して（１１０）面とし、
【００４２】
【外２】
方向にオリエンテーションフラットＯＦ（以下ノッチの場合も同様なのでオリエンテーションフラットで代表する）を形成した場合を示す。（１１０）面に垂直な［１１０］軸（矢印ＯＡ）を［００１］方向に傾けた場合、新たな軸は図中では矢印ＯＡ’になる。それにより主面は新たな軸ＯＡ’に垂直な面となる。ウェーハの表裏が反転して裏面側を研磨した場合には、傾斜方位はウェーハ下面側に示す矢印ＯＡ”となり、傾斜方位はオリエンテーションフラットＯＦに対して同一方向になる。言い換えれば、オリエンテーションフラットＯＦを基準にして傾斜方位はウェーハの表裏反転に対して同一方向になる。したがって、シリコン半導体基板の製造工程において、表裏の管理を実施することなく、オリエンテーションフラットＯＦを基準にして結晶学的に等価な構造をもつシリコン半導体基板を提供できる。
【００４４】
比較のために、図８にシリコン半導体基板ＷのオリエンテーションフラットＯＦを［００１］方向に形成した場合を示す。図７と同様に（１１０）面に垂直な［１１０］軸（矢印ＯＡ）を［００１］方向に傾けた場合、新たな軸は図中では矢印ＯＡ’になる。それにより主面は新たな軸ＯＡ’に垂直な面となる。ウェーハの表裏が反転して裏面側を研磨した場合には、傾斜方位はウェーハ下面側に示す矢印ＯＡ”となり、傾斜方位はオリエンテーションフラットＯＦに対して１８０度回転した方向になる。あるウェーハでは傾斜方位はオリエンテーションフラットの方向（［００１］）に向いているが、別のウェーハではオリエンテーションフラットの方向（［００１］）と反対側になる。したがって、オリエンテーションフラットを基準にしてシリコン半導体基板の方向を揃えて種々の処理を施して半導体素子を作製するデバイス作製工程においては、傾斜方向が１８０度異なるウェーハが混在することになり、同一の特性を示す素子を作製することができなくなる。
【００４５】
本発明のシリコン半導体基板の製造方法の第１の態様は、｛１１０｝面を＜１００＞方向に傾けた面を主面とするシリコン半導体基板を作製し、その表面にエピタキシャル成長法によりシリコン単結晶薄膜を成長させることにより本発明のシリコン半導体基板を製造するものである。
【００４６】
本発明のシリコン半導体基板の製造方法の第２の態様は、｛１１０｝面を＜１００＞方向に傾けた面を主面とするシリコン半導体基板を作製し、そのシリコン半導体基板を水素ガス、あるいはアルゴンガス、またはこれらの混合ガス雰囲気中で熱処理することにより本発明のシリコン半導体基板を製造するものである。
【００４７】
【実施例】
以下に実施例をあげて本発明をさらに詳細に説明するが、これらの実施例は例示的に示されるもので、限定的に解釈されるべきでないことはいうまでもない。
【００４８】
（実施例１）
［１１０］方向に引き上げられたシリコン単結晶を［００１］方向に０°、０．１°、１．０°、２．０°、４．０°、６．０°、７．９°、１０．０°傾けて切断し、ウェーハを作製した。結晶はボロンを添加したｐ型で、電気抵抗率は１０〜１２Ωｃｍである。口径は１５０ｍｍである。切断されたウェーハを通常の化学的機械的研磨によって鏡面ウェーハにした後、ＲＣＡ洗浄を施した。これらの鏡面研磨シリコン半導体基板にエピタキシャル成長により厚さ約５μｍのシリコン単結晶薄膜を形成した。原料ガスとしてトリクロロシラン（ＳｉＨＣｌ3）を用い、水素雰囲気中にて１１３０℃の反応温度で成長させた。
【００４９】
表面ラフネスの測定は、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）の機能によって表面の微小な凹凸を測定することができるＳＥＩＫＯ ＩＮＳＴＲＵＭＥＮＴＳ社のＳＰＡ３６０によって行い、その表面ラフネスの量をＲｍｓによって表す。図９にエピタキシャルシリコン半導体基板のＲｍｓの微傾斜角度依存性を示す。比較のためにそれぞれの傾斜角度をもつ鏡面研磨シリコン半導体基板についても表している。微傾斜角度が０°の場合、鏡面研磨シリコン半導体基板のＲｍｓとエピタキシャルシリコン半導体基板のＲｍｓはそれぞれ０．１１８ｎｍ、０．１１２ｎｍである。
【００５０】
なお、傾斜のない｛１１０｝面の鏡面研磨シリコン半導体基板のＲｍｓ＝０．１１８ｎｍは傾斜のない｛１００｝面の鏡面研磨半導体基板のＲｍｓとほぼ同じ値である。微傾斜角が０．１°においてもエピタキシャルシリコン半導体基板の表面ラフネスは鏡面研磨シリコン半導体基板よりも低減されている。その低減効果は、少なくとも７．９°の傾斜角まで認められる。｛１１０｝面の単原子層ステップの段差は０．１９２ｎｍであるから、７．９°の場合の計算上のテラス幅は１．３８ｎｍであり、２原子ステップの段差は０．３９４ｎｍであるからテラス幅は２．７６ｎｍとなり、テラス幅とステップ段差は同じオーダーになる。ステップ間隔が狭くなりその密度が高くなるとキンク密度も高くなり、ステップによる２次元エピタキシャル成長が難しくなる。１０．０°では表面ラフネスは悪くなっている。
【００５１】
微傾斜角が０．１°のエピタキシャルシリコン半導体基板の表面ラフネスのＡＦＭ像を図１に示し、その模式図を図２に示す。図１及び図２に示したように、ステップＳとテラスＴを認めることができる。ステップＳは平均的に＜１１０＞方向に形成されている。テラスＴの幅は約１００ｎｍである。テラスＴの幅Ｌは、簡略化したモデルでステップＳの段差ｈと微傾斜角αの間に成り立つ式：ｔａｎα＝ｈ／Ｌによって予測することができる。｛１１０｝の場合、単原子ステップの段差は０．１９２ｎｍで、２原子ステップの段差は０．３８４ｎｍである。微傾斜角度が０．１°の場合、単原子ステップに対してテラス幅は１１０ｎｍになる。予測とほぼ一致する。微傾斜角度が１°を超えると、見積もられる単原子ステップによるテラス幅は１０ｎｍ以下になる。
【００５２】
この場合のステップとテラスをＡＦＭで観察することは困難である。表面ラフネスＲｍｓが鏡面研磨シリコン半導体基板よりも低減していることから、ステップとテラスは形成されていると考えられる。このように微傾斜角度が大きくなるほどテラス幅は小さくなると予測されるが、微傾斜角度が７．９°の場合に例外が認められる。その場合のＡＦＭ像を図３に示し、その模式図を図４に示す。図３及び図４から明らかなように、予測されるテラス幅である１．３８ｎｍまたは２．７６ｎｍよりもかなり広いテラスＴが形成されている。またステップＳの方向は概ね＜１１０＞方向であるが、曲線的であることから、ステップＳの成長が揺らいでいることを意味している。かなり広いテラスＴが形成された理由は、｛１１０｝面を＜１００＞方向に７．９°傾けた場合に、その主面は低指数面である｛５５１｝面が０．１５°傾いた面になることから、その主面がファセット面｛５５１｝から僅かに傾いた面になっていることにある。これはファセット面である｛１１１｝面を＜１１２＞方向に僅かに傾けた場合にステップとテラスが形成されることから推察される。
【００５３】
（実施例２）
次に、熱処理シリコン半導体基板の表面ラフネスについて説明する。エピタキシャルシリコン半導体基板の場合と同じように、［１１０］方向に引き上げられたシリコン単結晶を［００１］方向に０°、０．１°、１．０°、２．０°、４．０°、６．０°、７．９°、１０．０°傾けて切断し、ウェーハを作製した。通常の化学的機械的研磨によって鏡面ウェーハにした後、ＲＣＡ洗浄を施した。これらの鏡面研磨シリコン半導体基板に水素ガス雰囲気中で１１５０℃で１時間の熱処理を施した。図１０に水素熱処理シリコン半導体基板のＲｍｓの微傾斜角度依存性を示す。
【００５４】
比較のために鏡面研磨シリコン半導体基板についても表している。微傾斜角度が０°の場合、鏡面研磨シリコン半導体基板のＲｍｓと水素熱処理シリコン半導体基板のＲｍｓはそれぞれ０．１１８ｎｍ、０．１１１ｎｍである。Ｒｍｓの微傾斜角度依存性はエピタキシャルシリコン半導体基板の場合と同じである。すなわち微傾斜角が０．１°から７．９°まで水素熱処理シリコン半導体基板の表面ラフネスは鏡面研磨シリコン半導体基板よりも低減されている。
【００５５】
図５に微傾斜角が０．１°の場合のＡＦＭ像を示し、その模式図を図６に示す。エピタキシャルシリコン半導体基板の場合ほど明瞭ではないがステップとテラスは形成されている。このようにステップとテラスはエピタキシャルシリコン半導体基板に比べて形成され難いといえるが、微傾斜された熱処理シリコン半導体基板の表面ラフネスＲｍｓは鏡面研磨シリコン半導体基板より低減することからキャリアの表面ラフネスによる散乱は低減できる。
【００５６】
（実施例３）
以下に、本発明のシリコン半導体基板に半導体素子を形成し、キャリア移動度の測定について説明する。主面が｛１１０｝面を＜１００＞方向に傾けた角度を０°、０．１°、７．９°とした鏡面研磨シリコン半導体基板とそれらの表面に厚さ５μｍのシリコン単結晶薄膜を成膜されたエピタキシャルシリコン半導体基板及び水素雰囲気中で熱処理を施された熱処理シリコン半導体基板を用いた。鏡面研磨シリコン基板の直径、電気抵抗率、酸素濃度はそれぞれ１５０ｍｍ、ｐ型１０〜１２Ωｃｍ、１６ｐｐｍａ（ＪＥＩＤＡ換算）である。エピタキシャルシリコン層の電気抵抗率は１１Ωｃｍを中心値とした。水素熱処理は１１５０℃で１時間の処理である。参照試料として、傾斜のない｛１００｝面の鏡面研磨シリコン半導体基板も加えた。電気抵抗率、酸素濃度は上記の値とほぼ同じである。なお、ＪＥＩＤＡは日本電子工業振興協会（現在は、ＪＥＩＴＡ：日本電子情報技術産業協会に改称された）の略称である。
【００５７】
電子移動度の改善効果を実証するためにｎ型電界効果トランジスタを形成した。最初に素子分離のために、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により素子分離のためのトレンチを形成し、シリコン酸化膜（ＳｉＯ2）によってトレンチを埋めた。次にＲＣＡ洗浄を施し、有機物、パーティクル、金属を除去した後、乾燥酸化雰囲気中で５ｎｍのゲート酸化膜を形成した。ゲートの閾値電圧を制御するために基板全面にボロン（Ｂ）をイオン注入した。
【００５８】
次に、基板全面に多結晶シリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により堆積させ、これをパターニングしてトランジスタ形成領域のゲート酸化膜の上に多結晶シリコン電極を形成した。次に、リン（Ｐ）を低濃度でイオン注入して高電界を緩和するｎ―・ソースとｎ―・ドレイン領域を形成した。電子の流れる方向は＜１１０＞方向である。次にゲート電極を被覆するようにＣＶＤによって基板全面にシリコン酸化膜を堆積させ、異方性エッチングを行ってゲート電極の側壁に側壁絶縁膜を形成した。最後に砒素（Ａｓ）を高濃度にイオン注入してｎ＋ソースとｎ＋ドレイン領域を形成した。こうして作製されたｎ型電界効果トランジスタの電子移動度を評価した。
【００５９】
基準になる｛１００｝面の鏡面研磨シリコン半導体基板における電子移動度を１として、それぞれの基板の電子移動度を表１に示す。微傾斜エピタキシャルシリコン半導体基板の電子移動度は、現在広く用いられている｛１００｝面鏡面研磨シリコン半導体基板の電子移動度の１．４倍になる。微傾斜された水素熱処理シリコン半導体基板の電子移動度でも約１．２倍になる。微傾斜された鏡面研磨シリコン半導体基板の電子移動度は、｛１００｝面の場合に比べて約０．８倍であり、見劣りするが、傾斜のない｛１１０｝面の場合に比べると１．３倍になることから、傾斜することの効果は現われている。この実施例では、半導体素子作製工程で従来のＲＣＡ洗浄方法を用いたが、洗浄方法や熱処理方法を改善することによって、電子移動度はさらに改善される可能性がある。例えば、前述の５工程洗浄やラジカル犠牲酸価処理を施すことによって表面ラフネスはさらに改善され、キャリア移動度もさらに高くなるものと期待できる。
【００６０】
【表１】
【発明の効果】
以上述べたごとく、本発明のシリコン半導体基板は、原子レベルで平坦化され、従来のシリコン半導体基板に比べて表面ラフネスが約１０％低減されること、及び原子レベルの表面ステップが半導体素子のキャリアの流れる方向に沿って形成されることから半導体素子のキャリア移動度を従来のシリコン半導体基板の場合よりも最大で４０％も向上させることができる。本発明のシリコン半導体基板を半導体集積回路素子の基板として用いることによって、素子性能の高性能化を実現できる。また、本発明方法によれば、本発明のシリコン半導体基板を効果的に製造することができる。
【図面の簡単な説明】
【図１】 実施例１におけるエピタキシャルシリコン半導体基板で傾斜角が０．１°の場合に表面に形成されるステップとテラスの状態を示すＡＦＭ像である。
【図２】 図１の模式図である。
【図３】 実施例１におけるエピタキシャルシリコン半導体基板で微傾斜角が７．９°の場合に表面に形成されるステップとテラスの状態を示すＡＦＭ像である。
【図４】 図３の模式図である。
【図５】 本発明の水素熱処理シリコン半導体基板で微傾斜角が０．１°の場合に表面に形成されるステップとテラスの状態を示すＡＦＭ像である。
【図６】 図５の模式図である。
【図７】 本発明のシリコン半導体基板でオリエンテーションフラットを＜１１０＞方向に付けることによって表裏等価になることを示す説明図である。
【図８】 シリコン半導体基板でオリエンテーションフラットを＜１００＞方向に付ける場合には表裏等価にならず表裏管理が必要であることを示す説明図である。
【図９】 実施例１における本発明のエピタキシャルシリコン半導体基板と鏡面研磨シリコン半導体基板の表面ラフネス（Ｒｍｓ）の微傾斜角度依存性を示すグラフである。
【図１０】 実施例２における水素熱処理シリコン半導体基板と鏡面研磨シリコン半導体基板の表面ラフネス（Ｒｍｓ）の微傾斜角度依存性を示すグラフである。
【符号の説明】
ＯＦ：オリエンテーションフラット、Ｓ：ステップ、Ｔ：テラス、Ｗ：シリコン半導体基板。
Claims (7)
- ｛１１０｝面を＜１００＞方向に傾けた面を主面としかつその＜１００＞方向への傾斜角度が０．１°〜７．９°であるシリコン半導体基板であって、その表面に平均的に＜１１０＞方向に沿った原子レベルのステップを有することを特徴とするシリコン半導体基板。
- 前記｛１１０｝面を＜１００＞方向に傾けた面を主面とするシリコン半導体基板の表面にエピタキシャル成長法によりシリコン単結晶薄膜を形成したことを特徴とする請求項１記載のシリコン半導体基板。
- 前記｛１１０｝面を＜１００＞方向に傾けた面を主面とするシリコン半導体基板を、水素ガス、あるいはアルゴンガス、またはこれらの混合ガス雰囲気中で熱処理を施したことを特徴とする請求項１記載のシリコン半導体基板。
- ｛１１０｝面を＜１００＞方向に傾けた面を主面としかつその＜１００＞方向への傾斜角度が０．１°〜７．９°であるシリコン半導体基板であって、その表面を鏡面研磨したことを特徴とするシリコン半導体基板。
- オリエンテーションフラットあるいはノッチを＜１１０＞方向に形成したことを特徴とする請求項１〜４のいずれか１項に記載のシリコン半導体基板。
- ｛１１０｝面を＜１００＞方向に傾けた面を主面とするシリコン半導体基板を作製し、その表面にエピタキシャル成長法によりシリコン単結晶薄膜を成長させることにより請求項１記載のシリコン半導体基板を製造することを特徴とするシリコン半導体基板の製造方法。
- ｛１１０｝面を＜１００＞方向に傾けた面を主面とするシリコン半導体基板を作製し、そのシリコン半導体基板を水素ガス、あるいはアルゴンガス、またはこれらの混合ガス雰囲気中で熱処理することにより請求項１記載のシリコン半導体基板を製造することを特徴とするシリコン半導体基板の製造方法。
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