JP4190969B2 - バスシステム及びａｍｂａにおけるバス調停システム - Google Patents

Description

この発明は、バスシステム、及びＡＭＢＡを用いたマイクロコンピュータシステムにおけるバス調停システムに係り、詳しくは、固定プライオリティ方式のバス調停方式において、ＣＰＵバーストサイクルよりも優先順位の低いＤＭＡ転送の処理手順を改良した、バスシステム、及びＡＭＢＡにおけるバス調停システムに関する。

マイクロコンピュータシステムにおけるバス調停方式としては、従来、図４において（ａ）に示す固定プライオリティ方式と、（ｂ）に示すラウンドロビン方式とが一般的に知られている。

図４（ａ）に示す固定プライオリティ方式においては、予め固定的にバス使用優先順位が定められており、複数のバスマスタＡ，Ｂ，Ｃ，Ｄからのバス使用要求が同時に発生した場合には、例えば図示のように、常にＡ＞Ｂ＞Ｃ＞Ｄの順からなる、固定の優先順位に従ってバスの調停が行われる。

また、図４（ｂ）に示すラウンドロビン方式では、例えば現時点でバスを使用していたバスマスタＡに対するバスの優先使用許可が終了すると、バスマスタＡの優先順位を最下位に下げて、前回、第２位の優先順位を持っていたバスマスタＢが、次のバス調停時には、最高位の優先順位を持つというように、優先順位を時系列的に変化させながら、順次、交代させる。従って、この方式では、各バスマスタは、固定した優先順位を持っていない。

以下、具体的に従来例に基づいて説明する。まず、従来例１として、特許文献１においては、上述の固定プライオリティ方式とラウンドロビン方式とを組み合わせたようなバス調停方式が開示されている。図４において（ｃ）は、この従来の組み合わせ方式のバス調停方式を、イメージ的に示したものであって、図示のように、各バスマスタの使用頻度を監視して、優先判定変換テーブル１００に基づいてバス調停を行うことによって、通常の固定プライオリティ方式の優先順位の与え方を可変にしたことが示されている。特許文献１によれば、このバス調停方式の場合、図４（ａ）に示す固定プライオリティ方式と、図４（ｂ）に示すラウンドロビン方式のそれぞれの短所を補いあうので、バスの使用効率が向上すると説明されいてる。

また、従来例２として、特許文献２においては、バーストモードのＤＭＡ（Direct Memory Access）転送中に他の転送要求があった場合には、まず、現状のＤＭＡ処理状態を保持した上で、バスをＣＰＵ（Central Processing Unit ）に開放し、さらにＣＰＵの割り込み調停後、要求された転送サイクルを処理したのち、残りのＤＭＡ転送を再開するというフローが開示されている。

また、従来例３として、特許文献３においては、マイクロコンピュータシステムにおいて、命令キャッシュに優先処理領域のアドレスタグ情報を持たせ、予め内部レジスタ等に設定された優先領域のアドレスが命令キャッシュ内に取り込まれたアドレスと一致した場合には、ＤＭＡバースト転送中でも、ＣＰＵが割り込み処理を行えるようにすることが開示されている。

さらに、従来例４として、特許文献４においては、ＡＲＭ（Advanced RISC Machines）社のＡＭＢＡ（Advanced Micro-controller Bus Architecture system ）仕様を拡張した構成でのバス調停手段が開示されている。このバス調停手段においては、ＡＭＢＡ仕様の通常の高機能バスであるＡＨＢバスと、ＡＨＢバスとは別個のバス（ＨＴＢバス）を設け、それぞれのバスに対して独立したバス調停回路を備えることによって、ＡＭＢＡ標準仕様よりもＡＨＢバスの使用効率が向上すると説明されている。

最後に、従来例５として、本発明の基となった従来技術における、バスシステムの構成を説明する。このバスシステムにおいては、ＡＨＢバスの他に、メモリバスと称する固有の低速バスを有し、バス調停手法としては、優先順位が「ＣＰＵ＞ＤＭＡＣ（ＤＭＡ Controller ）＞その他のバスマスタ」の関係を有する、固有プライオリティ方式を仕様として採用していた。また、データ転送の核となるブロックとして、ＡＨＢバスとメモリバスとを接続するブリッジ回路を設けて、これから単一の転送完了信号（ＨＲＥＡＤＹ）を、ＣＰＵと、他のバスマスタに供給するという構成をとっていた。

特開平８−１２９５２４号公報 特開平４−３０６７５４号公報 特開２００１−９２７７４号公報 特開２００２−１２３４８４号公報

近年における携帯電話装置向けのＳＯＣ（System On a Chip：複合機能チップ）製品においては、アプリケーションプログラムのリアルタイム処理能力の向上が必須要件となっている。具体的には、音声やパケットデータの通信処理をＤＭＡ転送で行うため、不定期に到来するデータを効率よく処理できるか否かが、データ品質の保持と、さらには製品スペックにも影響する。

ところが、上述の従来例５に示されたバス調停方式は、優先順位が「ＣＰＵ＞ＤＭＡＣ＞その他バスマスタ」の関係で、完全な固定プライオリティ方式となっていたため、ＣＰＵバースト転送中にＤＭＡ要求があっても受け付けられず、ＣＰＵのバースト転送が完了するまで、ＤＭＡ処理が待たされることとなって、その結果、有効なＤＭＡデータ処理が間に合わないために、破棄されてしまう可能性があり、従って、製品スペック上に制限を設けなければならないという問題点があった。

また、一般的に外部メモリバスは、内部ＣＰＵバスよりもバスサイズが小さいため、例えばＣＰＵバスが３２ビット幅のとき、外部メモリバスが１６ビット幅または８ビット幅とすると、外部メモリバスのアクセスサイクルは、ＣＰＵバスの２倍または４倍となり、さらにＤＭＡ処理が遅れる原因となるが、この点は、上述の従来技術でも同様であった。

このような問題点の回避のために、製品の仕様として、単純に優先順位を「ＤＭＡＣ＞ＣＰＵ」となるように変えたり、外部メモリ仕様を変えたりすることは、システム全体にも、製品開発ＴＡＴ（Turn Around Time：持ち時間）にも多大な影響を及ぼすことなるため、効率的な解決策とはならない。また、従来例３〜４のような事例には、根本的に仕様を変えなければ対応できないため、短開発ＴＡＴを要求される製品には不向きである。

また、従来例１の事例では、アルゴリズム的に複雑になることが予想されるので、これも不適当であると考えられる。また、従来例２の事例では、いちいち割り込みサイクルを起動する必要があるため、近年の携帯電話向けＳＯＣ製品開発のためには、バス効率の上から、もはや有用な技術とはなり得ない。

この発明は上述の事情に鑑みてなされたものであって、単一のバス調停システムを用いて、ＣＰＵを最上位とする固定プライオリティ方式の場合でも、バス効率を低下させることなく、ＤＭＡ転送効率を向上させることが可能なバスシステム、及びＡＭＢＡにおけるバス調停システム及びバスシステムを提供することを目的としている。

上記の課題を解決するために、請求項１記載の発明は、ＡＭＢＡにおけるバス調停システムに係り、ＡＲＭ系ＣＰＵからなる第１のバスマスタとこれより優先順位が低い第２のバスマスタとを接続したＡＭＢＡ仕様の第１のバスと、メモリ手段を接続した第２のバスとの間に、前記第１のバスと第２のバス間を接続するバス接続手段を備えたバスシステムにおいて、前記第１のバスに、バスの優先順位を制御するバス調停手段と、前記メモリ手段に対するデータのＤＭＡ転送を制御するＤＭＡ制御手段とを備えると共に、前記バス接続手段に、前記第１のバスマスタにおけるデータの転送中か否かを示す第１の転送完了信号と、前記第１のバスマスタと第２のバスマスタにおけるデータの転送中か否かを示す第２の転送完了信号とを出力する機能を設け、前記第１のバスマスタがバースト転送中に前記第２のバスマスタからＤＭＡ転送要求があったとき、前記バス調停手段からの制御信号に応じて前記バス接続手段が、前記第１の転送完了信号を「転送中を示す状態」に固定することによって、前記第１のバスマスタがバースト転送中の状態を保持すると共に、前記バス調停手段からのバス許可信号によって、前記ＤＭＡ制御手段が前記第２の転送完了信号ごとにＤＭＡ転送を繰り返し、ＤＭＡ転送要求の終了によって、前記バス調停手段からの前記バス許可信号が終了したとき、前記ＤＭＡ制御手段がＤＭＡ転送を終了して、前記第１のバスマスタが前記バースト転送を再開することを特徴としている。

また、請求項２記載の発明は、請求項１記載のＡＭＢＡにおけるバス調停システムに係り、前記第２のバスが、前記第１のバスより低速であることを特徴としている。

また、請求項３記載の発明は、請求項１又は２記載のＡＭＢＡにおけるバス調停システムに係り、前記バス接続手段が、前記メモリに対するデータ読み書きの制御を行う機能を有することを特徴としている。

また、請求項４記載の発明は、請求項１乃至３のいずれか一記載のＡＭＢＡにおけるバス調停システムに係り、前記バス調停手段が、前記第１のバスマスタのバースト転送中に、ＤＭＡ制御手段がＤＭＡ転送を挿入するか否かを制御する機能を有することを特徴としている。

また、請求項５記載の発明は、請求項１乃至４のいずれか一記載のＡＭＢＡにおけるバス調停システムに係り、前記ＤＭＡ制御手段が、前記第１のバスマスタのバースト転送の特定の位置または時間を管理する機能を備え、前記第１のバスマスタのバースト転送の特定の位置または時間のみに、前記ＤＭＡ転送を挿入可能にしたことを特徴としている。
また、請求項６記載の発明は、請求項１乃至５のいずれか一記載のＡＭＢＡにおけるバス調停システムに係り、前記ＤＭＡ制御手段に、前記第１のバスマスタのバースト転送中に、挿入するＤＭＡ転送回数または転送データ量を制御する機能を付加したことを特徴としている。

また、請求項７記載の発明は、バスシステムに係り、第１のバスと、前記第１のバスを介してデータ転送を行う第１のバスマスタと、前記第１のバスを介してデータ転送を行う第２のバスマスタと、前記第１のバスマスタが前記第１のバスを介してデータ転送を行っている際に前記第２のバスマスタからデータ転送の要求が発生した場合、前記第１のバスマスタがデータを転送している状態を保持し続けるよう指示する第１の制御信号を出力すると共に、前記第１のバスの使用権を前記第２のバスマスタに付与するバス調停部と、前記第１の制御信号を受信したら、当該第１の制御信号が解除されるまで、「前記第１のバスマスタがデータを転送中の状態である」ことを示す第２の制御信号を前記第１のバスマスタに供給し続けるコントローラとを有することを特徴としている。
また、請求項８記載の発明は、請求項７記載のバスシステムに係り、前記第２のバスマスタが行うデータ転送の終了後、前記コントローラは、前記第２の制御信号に変えて、前記第１のバスマスタがデータを転送しているか否かを示す第３の制御信号を前記第１のバスマスタに出力し、前記バス調停部は前記第１のバスの使用権を前記第１のバスマスタに付与することを特徴としている。
また、請求項９記載の発明は、請求項７又は８記載のバスシステムに係り、第２のバスと、前記第１のバスと前記第２のバスとを接続する前記コントローラと、前記第２のバスに接続され、前記第１のバスと前記コントローラと前記第２のバスとを介して、前記第２のバスマスタから転送されるデータを記憶するメモリとが付加されていることを特徴としている。
また、請求項１０記載の発明は、請求項７乃至９のいずれか一に記載のバスシステムに係り、前記第２のバスマスタが行うデータ転送はＤＭＡ転送であることを特徴としている。

本発明のバスシステム、及びＡＭＢＡにおけるバス調停システムによれば、通常のＣＰＵバースト転送中においても、ＤＭＡ転送を処理するというバースト調停の基本構成に基づいて、必要最小限のクロックサイクル数でバス調停を行うことによって、迅速なＤＭＡ処理を実現したバス調停システムを提供することができると共に、マイクロコンピュータのバス使用効率を向上させることが可能となる。

この発明の最良の実施の形態は、必要最小限のクロックサイクル数でバス調停を行って、ＣＰＵバースト転送中のＤＭＡ転送を可能にすることである。以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。

図１は、本発明のＡＭＢＡにおけるバス調停システムの一実施例の構成を示すブロック図、図２は、本実施例におけるＡＨＢバス調停部の動作を説明するためのステートマシンイメージ図、図３は、本実施例のバス調停システムの基本動作を示すタイミングチャートである。

この例のバスシステムは、図１に示すように、ＡＨＢバス１と、メモリバス２とを備えている。ＡＨＢバス１には、ＡＨＢバス調停部３と、ＡＲＭ系ＣＰＵ４と、ＤＭＡコントローラ（ＤＭＡＣ）５と、他バスマスタ６と、メモリコントローラ（ＭＥＭＣ）兼バスブリッジ７とが接続されている。またメモリバス２には、メモリ８と、低速バススレーブ９が接続されている。

ＡＨＢバス１は、ＡＭＢＡ仕様の高機能バスであって、図１に示されたバスシステムの基幹バスとなるものである。メモリバス２は、主としてメモリ８に対するデータの入出力を行うための、当該バスシステム固有の低速バスからなっている。ＡＨＢバス調停部３は、ＡＨＢバス１上のＡＲＭ系ＣＰＵ４，ＤＭＡＣ５，他バスマスタ６間のバス調停を行うものであって、ＣＰＵバースト転送中におけるＤＭＡ転送を指示する制御信号１３をＭＥＭＣ兼バスブリッジ７に供給する。

ＡＲＭ系ＣＰＵ４は、ＡＨＢバス１を介して，図１に示されたバスシステムの全体の動作を主導するバスマスタであって、ＡＲＭ社の提唱に係るＣＰＵからなっている。ＤＭＡＣ５は、他バスマスタ６とメモリ８間における、データのＤＭＡ転送を制御する。他バスマスタ６は、ＡＨＢバス１に接続された、ＡＲＭ系ＣＰＵ４を除く他のすべてのバスマスタを指すものである。

ＭＥＭＣ兼バスブリッジ７は、ＡＨＢバス１上における唯一のバススレーブであって、メモリ８に対するデータの読み書きを制御するメモリコントローラの機能を有すると共に、バスサイズの異なるＡＨＢバス１とメモリバス２とを接続するためのバスブリッジの機能を有し、ＡＨＢバス１に接続されている各バスマスタとメモリバス２上のメモリ８，低速バススレーブ９との間のデータ転送を行うと共に、ＨＲＥＡＤＹ ＣＰＵ信号１１とＨＲＥＡＤＹ信号１２とを発生して、それぞれ、ＡＲＭ系ＣＰＵ４と、それ以外のバスマスタである、ＡＨＢバス調停部３，ＤＭＡＣ５，他バスマスタ６に供給する。

ここで、ＨＲＥＡＤＹ ＣＰＵ信号１１とＨＲＥＡＤＹ信号１２とは、ともにデータの転送中か否かを示す信号（転送完了信号）であって、例えばハイレベル（ "Ｈ”）のとき転送完了を示し、ロウレベル（ "Ｌ”）のとき転送中を示す。ＡＲＭ系ＣＰＵ４および、ＡＨＢバス調停部３，ＤＭＡＣ５，他バスマスタ６は、それぞれＨＲＥＡＤＹ ＣＰＵ信号１１およびＨＲＥＡＤＹ信号１２の "Ｈ”／ "Ｌ”の状態に追従して動作する。

メモリ８は、メモリバス２に接続されて、図１に示されたバスシステムにおける、主記憶装置となるものである。低速バススレーブ９は、メモリバス２に接続されて、ＡＨＢバス１に接続されたバスマスタの制御に応じて動作する装置である。

以下、この例のバス調停システムの動作について説明する。まず、図１に示すＡＨＢバス調停部３の動作について、図２に示すステートマシンイメージ図を用いて説明する。この例のバスシステムにおける、バスのステートと各ステート間の優先順位は、次のように定められている。「ＣＰＵ burst＞ＤＭＡ in burst ＞ＣＰＵ default＞ＤＭＡ＞ＯＴＨＥＲ」

この例において、他にバス使用要求がない場合のバスマスタは、ＡＲＭ系ＣＰＵ４であり、この際のステートは、図２に示すように、ＣＰＵ defaultステートとなる。ＡＲＭ系ＣＰＵ４のバースト転送命令が実行される場合には、図２のＣＰＵ burstステートに遷移し、ＡＲＭ系ＣＰＵ４にバス使用権が与えられる。

ＣＰＵ burstステートに遷移している状態で、ＤＭＡＣ５からのＤＭＡ要求が発生すると、バースト転送中の任意の適当なタイミングから、ＤＭＡ in burst ステートに遷移して、ＤＭＡ転送が実行される。ＤＭＡ転送が終了すると、再びＣＰＵ burstステートに遷移して、残りのバースト転送を再開する。

次に、この場合の動作を、図３に示すタイミングチャートを用いてさらに詳細に説明する。図３においては、１転送周期を５クロックとした場合を例示している。ＤＭＡ in burst ステートに遷移しない限り、ＨＲＥＡＤＹ ＣＰＵ信号１１とＨＲＥＡＤＹ信号１２とは、全く同じ動作となる。

図３においては、最初、ＣＰＵ burstステートであって、ＡＲＭ系ＣＰＵ４のバースト転送が行われていたが、ＤＭＡ要求が発生したことによって、ＡＨＢバス調停部３は、ＨＲＥＡＤＹ ＣＰＵ信号１１のみを、転送中を示す状態（例えば "Ｌ”）に強制的に固定するための制御信号１３をＭＥＭＣ兼バスブリッジ７に出力すると同時に、バス使用権をＤＭＡＣ５側にスイッチする。図３においてＡは、ＤＭＡ転送期間に、ＨＲＥＡＤＹ ＣＰＵ信号１１が "Ｌ”固定になった状態を示している。

これによってＤＭＡＣ５によって設定されたＤＭＡ転送を、ＭＥＭＣ兼バスブリッジ７を介して実行する。この間、ＨＲＥＡＤＹ信号１２は、転送状態に追従して、ＤＭＡ転送中は "Ｌ”となり、ＤＭＡ転送完了時は "Ｈ”となる変化を繰り返す。

ＤＭＡ転送が終了すると、再びＣＰＵ burstステートに遷移し、ＡＨＢバス調停部３は、ＨＲＥＡＤＹ ＣＰＵ信号１１を "Ｌ”固定にする制御信号１３を解除するとともに、バス使用権をＡＲＭ系ＣＰＵ４側にスイッチする。これによって、ＡＲＭ系ＣＰＵ４は、再びバースト転送を継続して終了する。

図３においては、Ａに示す期間において、ＨＲＥＡＤＹ ＣＰＵ信号１１が "Ｌ”固定になったことによって、ＤＭＡ転送が繰り返して行われたが、ＤＭＡ要求の終了によって、３回目のＤＭＡ転送の完了時に、ＡＨＢバス調停部３からのＤＭＡ許可信号が終了したため、以後、ＤＭＡ転送は行われなくなり、次の転送周期から、再びＣＰＵ burstステートに遷移して、以後、ＡＲＭ系ＣＰＵ４のＣＰＵバースト転送が継続して行われたことが示されている。

このように、この例のバスシステムでは、ＣＰＵのバースト転送を、ソフトウエアに基づく割り込み処理によって中断することなく、物理的にＣＰＵ側に対してウェイト状態を作り出しているので、前述の従来例５に示された従来技術の場合でも、ＣＰＵ上位優先にもかかわらず、最小限のクロックサイクル数で、不定期なＤＭＡ転送要求に対応することができるようになる。

以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、上述の実施例においては、ＤＭＡ転送の挿入位置が任意であるとして説明したが、ＤＭＡＣ５にＣＰＵバースト転送の特定の位置または時間を管理する機能を付加することによって、ＣＰＵバースト転送における特定の位置または時間のみに、ＤＭＡ転送を挿入可能にすることもできる。

また、上述の実施例では、ＣＰＵバースト転送中にＤＭＡ転送を挿入することを可能にすると説明したが、ＡＨＢバス調停部３に、ＤＭＡＣ５にＤＭＡ転送を行わせるか否かを制御する機能を付加することによって、前述の従来例４に相当する動作を切り替えて行わせることも可能である。

さらに、上述の実施例においては、挿入するＤＭＡ転送の回数は任意であるとして説明したが、ＤＭＡＣ５に、挿入するＤＭＡ転送回数またはデータ量を制御する機能を付加することによって、必要以上にＣＰＵバースト転送を中断したためにバス効率が悪化するのを防止することも可能である。

本発明のＡＭＢＡにおけるバス調停システムの一実施例の構成を示すブロック図である。 同実施例におけるＡＨＢバス調停部の動作を説明するためのステートマシンイメージ図である。 同実施例のバス調停システムの基本動作を示すタイミングチャートである。 従来のバス調停方式を示すイメージ図である。

符号の説明

１ ＡＨＢバス（第１のバス）
２ メモリバス（第２のバス）
３ ＡＨＢバス調停部（バス調停手段、バス調停部）
４ ＡＲＭ系ＣＰＵ（第１のバスマスタ）
５ ＤＭＡＣ（ＤＭＡ制御手段）
６ 他バスマスタ（第２のバスマスタ）
７ ＭＥＭＣ兼バスブリッジ（バス接続手段、コントローラ）
８ メモリ（メモリ手段）
９ 低速バススレーブ
１１ ＨＲＥＡＤＹ ＣＰＵ信号
１２ ＨＲＥＡＤＹ信号
１３ 制御信号

Claims (10)

1. ＡＲＭ系ＣＰＵからなる第１のバスマスタとこれより優先順位が低い第２のバスマスタとを接続したＡＭＢＡ仕様の第１のバスと、メモリ手段を接続した第２のバスとの間に、前記第１のバスと第２のバス間を接続するバス接続手段を備えたバスシステムにおいて、
   前記第１のバスに、バスの優先順位を制御するバス調停手段と、前記メモリ手段に対するデータのＤＭＡ転送を制御するＤＭＡ制御手段とを備えると共に、前記バス接続手段に、前記第１のバスマスタにおけるデータの転送中か否かを示す第１の転送完了信号と、前記第１のバスマスタと第２のバスマスタにおけるデータの転送中か否かを示す第２の転送完了信号とを出力する機能を設け、
   前記第１のバスマスタがバースト転送中に前記第２のバスマスタからＤＭＡ転送要求があったとき、前記バス調停手段からの制御信号に応じて前記バス接続手段が、前記第１の転送完了信号を「転送中を示す状態」に固定することによって、前記第１のバスマスタがバースト転送中の状態を保持すると共に、前記バス調停手段からのバス許可信号によって、前記ＤＭＡ制御手段が前記第２の転送完了信号ごとにＤＭＡ転送を繰り返し、ＤＭＡ転送要求の終了によって、前記バス調停手段からの前記バス許可信号が終了したとき、前記ＤＭＡ制御手段がＤＭＡ転送を終了して、前記第１のバスマスタが前記バースト転送を再開することを特徴とするＡＭＢＡにおけるバス調停システム。
2. 前記第２のバスが、前記第１のバスより低速であることを特徴とする請求項１記載のＡＭＢＡにおけるバス調停システム。
3. 前記バス接続手段が、前記メモリに対するデータ読み書きの制御を行う機能を有することを特徴とする請求項１又は２記載のＡＭＢＡにおけるバス調停システム。
4. 前記バス調停手段が、前記第１のバスマスタのバースト転送中に、ＤＭＡ制御手段がＤＭＡ転送を挿入するか否かを制御する機能を有することを特徴とする請求項１乃至３のいずれか一に記載のＡＭＢＡにおけるバス調停システム。
5. 前記ＤＭＡ制御手段が、前記第１のバスマスタのバースト転送の特定の位置又は時間を管理する機能を備え、前記第１のバスマスタのバースト転送の特定の位置又は時間のみに、前記ＤＭＡ転送を挿入可能にしたことを特徴とする請求項１乃至４のいずれか一記載のＡＭＢＡにおけるバス調停システム。
6. 前記ＤＭＡ制御手段に、前記第１のバスマスタのバースト転送中に、挿入するＤＭＡ転送回数又は転送データ量を制御する機能を付加したことを特徴とする請求項１乃至５のいずれか一記載のＡＭＢＡにおけるバス調停システム。
7. 第１のバスと、
   前記第１のバスを介してデータ転送を行う第１のバスマスタと、
   前記第１のバスを介してデータ転送を行う第２のバスマスタと、
   前記第１のバスマスタが前記第１のバスを介してデータ転送を行っている際に前記第２のバスマスタからデータ転送の要求が発生した場合、前記第１のバスマスタがデータを転送している状態を保持し続けるよう指示する第１の制御信号を出力すると共に、前記第１のバスの使用権を前記第２のバスマスタに付与するバス調停部と、
   前記第１の制御信号を受信したら、当該第１の制御信号が解除されるまで、「前記第１のバスマスタがデータを転送中の状態である」ことを示す第２の制御信号を前記第１のバスマスタに供給し続けると共に、前記第２のバスマスタからのデータ転送の前記要求に基づくデータ転送を行うコントローラとを有することを特徴とするバスシステム。
8. 前記第２のバスマスタが行うデータ転送の終了後、前記コントローラは、前記第２の制御信号に変えて、前記第１のバスマスタがデータを転送しているか否かを示す第３の制御信号を前記第１のバスマスタに出力し、前記バス調停部は前記第１のバスの使用権を前記第１のバスマスタに付与することを特徴とする請求項７記載のバスシステム。
9. 第２のバスと、 前記第１のバスと前記第２のバスとを接続する前記コントローラと、前記第２のバスに接続され、前記第１のバスと前記コントローラと前記第２のバスとを介して、前記第２のバスマスタから転送されるデータを記憶するメモリとが付加されていることを特徴とする請求項７又は８記載のバスシステム。
10. 前記第２のバスマスタが行うデータ転送はＤＭＡ転送であることを特徴とする請求項７乃至９のいずれか一に記載のバスシステム。
    

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