JP4192353B2

JP4192353B2 - 炭化珪素半導体装置及びその製造方法

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Publication number: JP4192353B2
Application number: JP26752999A
Authority: JP
Inventors: 英一奥野; 伸治天野
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1999-09-21
Filing date: 1999-09-21
Publication date: 2008-12-10
Anticipated expiration: 2019-09-21
Also published as: US6455892B1; JP2001094096A

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
従来、プレーナ型のＭＯＳＦＥＴとして特開平１１−３０８５１０号公報に示されるものが知られている。
【０００３】
このプレーナ型ＭＯＳＦＥＴの断面図を図７に示す。この図に基づいてプレーナ型ＭＯＳＦＥＴの構造について説明する。
【０００４】
ｎ⁺型炭化珪素半導体基板（以下、ｎ⁺型基板という）１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ⁺型基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有するｎ^-型炭化珪素エピタキシャル層（以下、ｎ^-型エピ層という）２が積層されている。
【０００５】
ｎ^-型エピ層２の表層部における所定領域には、所定深さを有するｐ^-型炭化珪素ベース領域３ａおよびｐ^-型炭化珪素ベース領域３ｂ（以下、ｐ^-型ベース領域３ａ、３ｂという）が離間して形成されている。また、ｐ^-型ベース領域３ａの表層部における所定領域には、ｐ^-型ベース領域３ａよりも浅いｎ⁺型ソース領域４ａが、また、ｐ^-型ベース領域３ｂの表層部における所定領域には、ｐ^-型ベース領域３ｂよりも浅いｎ⁺型ソース領域４ｂがそれぞれ形成されている。
【０００６】
さらに、ｎ⁺型ソース領域４ａとｎ⁺型ソース領域４ｂとの間におけるｎ^-型エピ層２およびｐ^-型ベース領域３ａ、３ｂの表面部にはｎ^-型ＳｉＣ層５が延設されている。つまり、ｐ^-型ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ^-型エピ層２とを繋ぐようにｎ^-型ＳｉＣ層５が配置されている。このｎ^-型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシャル層は下地の基板に関係なく各種の結晶を形成できるものである。デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、ｎ^-型ＳｉＣ層５を表面チャネル層という。
【０００７】
表面チャネル層５のドーパント濃度は、１×１０¹⁵ｃｍ^-3〜１×１０¹⁷ｃｍ^-3程度の低濃度となっており、かつ、ｎ^-型エピ層２及びｐ^-型ベース領域３ａ、３ｂのドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
【０００８】
また、ｐ^-型ベース領域３ａ、３ｂ、ｎ⁺型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成されている。
【０００９】
表面チャネル層５の上面およびｎ⁺型ソース領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸化膜）７が形成されている。さらに、ゲート絶縁膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（ＬｏｗＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）膜が用いられている。その上にはソース電極１０が形成され、ソース電極１０はｎ⁺型ソース領域４ａ、４ｂおよびｐ^-型ベース領域３ａ、３ｂと接している。また、ｎ⁺型基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【００１０】
このように構成された蓄積モードにおいては、動作モードをチャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードとできるため、導電型を反転させる反転モードのＭＯＳＦＥＴに比べ、チャネル移動度を大きくでき、オン抵抗の低減が図れるようになっている。
【００１１】
【発明が解決しようとする課題】
上述したように、蓄積モードのＭＯＳＦＥＴを用いることによりオン抵抗の低減を図ることができる。しかしながら、さらなるオン抵抗の低減が望まれている。
【００１２】
本発明は上記点に鑑みて成され、蓄積モードのＭＯＳＦＥＴにおいて、さらなるオン抵抗の低減を図ることを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するべく、本発明者らはＭＯＳ構造のオン抵抗について検討を行った。
【００１４】
ＭＯＳ構造でのオン抵抗のうちチャネル抵抗はチャネル移動度及びチャネル内でのキャリア濃度により決定される。そして、キャリア濃度については、蓄積チャネル部のドーピング濃度とゲート電圧によって決定され、チャネル移動度については、チャネル領域の結晶性などによって決定される。
【００１５】
本発明者らは、このうちチャネル移動度に着目し、オン抵抗増加要因についてのさらなる検討を行った。
【００１６】
上記従来のＭＯＳＦＥＴでは、チャネル領域が表面チャネル層５の表層部、具体的には表面チャネル層５とゲート絶縁膜７との界面に形成される。従って、チャネル移動度は、蓄積モードのＭＯＳＦＥＴにおいても界面の影響が無視できない。そして、炭化珪素半導体装置においては、ＭＯＳ界面のラフネス又は残留炭素による欠陥が生じ易く、これらが原因となってチャネル移動度の低下が生じ、オン抵抗増大要因となっていると考えられる。
【００１７】
そこで、上記目的を達成するため、請求項１乃至５に記載の発明においては、表面チャネル層（５）は、ベース領域（３ａ、３ｂ）の表面部及び半導体層（２）の表面部と接するように形成された第１導電型の第１のチャネル層（５ａ、５ｂ）と、第１のチャネル層の上に形成された第２導電型の第２のチャネル層（５ｃ、５ｄ）と、を備えて構成されていることを特徴としている。
【００１８】
このように、表面チャネル層にＰＮ接合を形成することにより、ゲート絶縁膜と接する第２のチャネル層の下部に位置する第１チャネル層にチャネルを形成して電流を流すことができるため、ゲート絶縁膜と表面チャネル層との界面（ＭＯＳ界面）のラフネス又は残留欠陥とは関係なく、チャネルを形成することができる。これにより、チャネル移動度を向上させ、さらなるオン抵抗の低減を図ることができる。
【００１９】
この場合、請求項５に示すように、第２チャネル層におけるキャリア濃度及び膜厚は、第２チャネル層とゲート絶縁膜との界面に三角ポテンシャルが形成される前に、第１チャネル層にチャネルが形成されるように設定されるようにする。
【００２０】
また、請求項４に示すように、ゲート電極（８）の電位が略零である時において、表面チャネル層は、ゲート絶縁膜から伸びる空乏層と、第２チャネル層から延びる空乏層と、ベース領域から伸びる空乏層とによってピンチオフされているようにすることで、ノーマリオフ型とすることができる。
【００２１】
なお、請求項６乃至９に記載の発明は、請求項１乃至５に記載の炭化珪素半導体装置を製造する方法の発明である。
【００２２】
請求項８に示すように、第２のチャネル層を形成する工程は、第１のチャネル層に第２導電型不純物をイオン注入することによって行うことができる。また、請求項９に示すように、第２のチャネル層を形成する工程は、第１のチャネル層上に第２導電型の不純物層をエピタキシャル成長させるによって行うことができる。
【００２３】
なお、上記手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示している。
【００２４】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
【００２５】
図１に、本実施の形態におけるノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【００２６】
図１に基づいて本ＭＯＳＦＥＴの構造について説明する。但し、本実施形態におけるＭＯＳＦＥＴは、上述した図７に示すＭＯＳＦＥＴとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。なお、本実施形態におけるＭＯＳＦＥＴのうち、図７に示すＭＯＳＦＥＴと同様の部分については同様の符号を付してある。
【００２７】
図７に示すＭＯＳＦＥＴでは、表面チャネル層５を全てｎ型炭化珪素で形成しているが、本実施形態におけるＭＯＳＦＥＴでは表面チャネル層５をｎ型炭化珪素（以下、ｎ型チャネル層という）及びｐ型炭化珪素（以下、ｐ型チャネル層という）で形成し、これらｎ型チャネル層とｐ型チャネル層によってＰＮ接合を形成している。具体的には、以下のように構成されている。
【００２８】
ｎ型チャネル層のうちチャネル領域となる部分５ａは高抵抗なｎ^-型層となっており、チャネル領域となる部分以外の部分５ｂは低抵抗なｎ⁺型層となっている。すなわち、表面チャネル層５は、ｐ^-型ベース領域３ａ、３ｂの表面部及びｎ^-型エピ層２の表層部においてソース領域４ａ、４ｂとｎ^-型エピ層２とを繋ぐように形成されているが、このうちｐ^-型ベース領域３ａ、３ｂの表面部となる部分５ａをｎ^-型層とし、ｎ^-型エピ層２の表面部となる部分５ｂをｎ⁺型層としている。
【００２９】
そして、ｎ型チャネル層の上に、つまり表面チャネル層５の最表面に、エピタキシャル成長によって形成されたｐ型チャネル層が備えられている。このｐ型チャネル層はｎ^-型層で構成された部分５ａの上に位置するｐ^-型エピ層５ｃとｎ⁺型層で構成された部分５ｂの上に位置するｐ^-型エピ層５ｄによって構成されている。
【００３０】
なお、後述するように、ｎ型チャネル層のうちチャネル領域となる部分５ａ以外の部分５ｂを低抵抗とするために、イオン注入法によるドーピングを行う場合には、ｐ型エピ層５ｄはイオン注入によるドーピングによりｎ^-型となる場合もある。
【００３１】
ところで、ＭＯＳＦＥＴのオン抵抗Ｒonは、ソース電極１０とｎ⁺型ソース領域４ａ、４ｂとのコンタクト抵抗Ｒs-cont、ｎ⁺型ソース領域４ａ、４ｂに内部抵抗（ドリフト抵抗）Ｒsource、表面チャネル層５に形成されたチャネル領域における蓄積チャネル抵抗Ｒchannel 、表面チャネル層５における内部抵抗（蓄積ドリフト抵抗）Ｒacc-drift 、ＪＦＥＴ部におけるＪＦＥＴ抵抗ＲJFET、ｎ⁺型炭化珪素エピ層２における内部抵抗（ドリフト抵抗）Ｒdrift 、ｎ⁺型基板１の内部抵抗Ｒsub 、及びｎ⁺型基板１とドレイン電極１１とのコンタクト抵抗Ｒd-contによって決定される。すなわち、次式で表される。
【００３２】
【数１】
【００３３】
Ｒon＝Ｒs-cont＋Ｒsource＋Ｒchannel ＋Ｒchannel
＋ＲJFET＋Ｒdrift ＋Ｒsub ＋Ｒd-cont
このうち、表面チャネル層５における内部抵抗（蓄積ドリフト抵抗）Ｒacc-drift については、上述したように、表面チャネル層５のうちチャネル領域となる部分５ａ以外の部分５ｂをｎ⁺型層で形成していることから、この部分５ｂをｎ^-型層で形成する場合に比して低くなる。このため、オン抵抗Ｒonの総和が小さくなり、オン抵抗Ｒonを低減することができる。
【００３４】
一方、蓄積チャネル抵抗は、チャネル移動度及びチャネル内部抵抗のキャリア濃度により決定される。キャリア濃度は蓄積チャネル部のドーピング濃度とゲート電圧により決定される。一方、チャネル移動度は、最大値をバルク移動度としており、従来構造では、ＭＯＳ界面のラフネス、残留欠陥及びイオン化不純物による散乱によりバルク移動度が低減された値となるが、本実施形態では、チャネル部がＭＯＳ界面から隔離されているために、バルク移動度とほぼ同等の移動度とすることができる。
【００３５】
同じゲート電圧の下では、ドーピング濃度が高いほどキャリア濃度が高くなる。ドーピング濃度とバルク移動度はトレードオフの関係にあるものの、従来構造では１×１０¹⁶ｃｍ^-3のドーピング濃度においてチャネル移動度が１００ｃｍ²／Ｖｓ程度となっていたが、本実施形態では１×１０¹⁷〜１０¹⁸ｃｍ^-3のドーピング濃度でも２００ｃｍ²／Ｖｓ以上のチャネル移動度を実現可能である。
【００３６】
次に、図１に示すＭＯＳＦＥＴの製造工程を、図２〜図４を用いて説明する。
【００３７】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ⁺型基板１を用意する。ここで、ｎ⁺型基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ^-型エピ層２をエピタキシャル成長する。本例では、ｎ^-型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００３８】
〔図２（ｂ）に示す工程〕
ｎ^-型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢ⁺（若しくはアルミニウム）をイオン注入して、ｐ^-型ベース領域３ａ、３ｂを形成する。このときのイオン注入条件は、温度が７００℃で、ドーズ量が１×１０¹⁶ｃｍ^-2としている。
【００３９】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去した後、基板１の上面からＮ⁺をイオン注入して、ｎ^-型エピ層２の表層部及びｐ^-型ベース領域３ａ、３ｂの表面部（表層部）に表面チャネル層５のうちのｎ型チャネル層を形成する。このときのイオン注入条件は、温度が７００℃、ドーズ量が１×１０¹⁶ｃｍ^-2としている。これにより、表面チャネル層５は、ｐ^-型ベース領域３ａ、３ｂの表面部となる部分５ａでは補償されてｎ型の不純物濃度が薄いｎ^-型層として形成され、ｎ^-型エピ層２の表面部となる部分５ｂではｎ型の不純物濃度が濃いｎ⁺型層５ｂとして形成される。
【００４０】
〔図３（ａ）に示す工程〕
続いて、ｎ型チャネル層の上にエピタキシャル成長によりｐ型炭化珪素からなるｐ型チャネル層を形成する。これにより、ｎ型チャネル層とｐ型チャネル層とによるＰＮ接合が形成される。
【００４１】
この場合、最表面のｐ型チャネル層はゲート電圧に対する影響が大きいため、ｐ型チャネル層の厚みを０．１μｍ以下にする必要がある。この厚みが薄いほど良いため、望ましくは５０ｎｍ、より望ましくは１０ｎｍ以下にするとよい。
【００４２】
一方、ｐ型チャネル層のドーピング濃度においては、ｐ型チャネル層の厚みとトレードオフの関係にあるが、層厚が０．１μｍであれば１×１０¹⁷ｃｍ^-3程度とするのが望ましい。また、層厚が１０ｎｍ以下である場合には、１×１０¹⁸ｃｍ^-3以上とすることができる。
【００４３】
ここで、図２（ｃ）、及び図３（ａ）に示す工程にて、表面チャネル層５を形成したが、本実施形態におけるＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）は以下の数式に基づいて決定している。
【００４４】
まず、図７に示した従来のＭＯＳＦＥＴをノーマリオフ型とするための条件について説明する。図７に示すＭＯＳＦＥＴをノーマリオフ型とするには、ゲート電圧を印加していない状態の際に、ｎ^-型層に広がる空乏層が電気伝導を妨げるように十分なバリア高さを有している必要がある。この条件は次式にて示される。
【００４５】
【数２】

但し、Ｔepi はｎ^-型層に広がる空乏層の高さ、φｍｓは金属と半導体の仕事関数差（電子のエネルギー差）、Ｑｓはゲート絶縁膜（酸化膜）７中の空間電荷、Ｑｆｃはゲート酸化膜（ＳｉＯ₂）とｎ^-型層５ａとの間の界面（以下ＳｉＯ₂／ＳｉＣ界面という）の固定電荷、Ｑｉは酸化膜中の可動イオン、ＱｓｓはＳｉＯ₂／ＳｉＣ界面の表面電荷、Ｃｏｘはゲート絶縁膜７の容量である。
【００４６】
この数式２に示される右辺第１項は表面チャネル層５とｐ^-型ベース領域３ａ、３ｂとのＰＮ接合のビルトイン電圧Ｖbuilt による空乏層の伸び量、すなわちｐ^-型ベース領域３ａ、３ｂから表面チャネル層５に広がる空乏層の伸び量であり、第２項はゲート絶縁膜７の電荷とφmsによる空乏層の伸び量、すなわちゲート絶縁膜７から表面チャネル層５に広がる空乏層の伸び量である。従って、ｐ^-型ベース領域３ａ、３ｂから広がる空乏層の伸び量と、ゲート絶縁膜７から広がる空乏層の伸び量との和が表面チャネル層５の厚み以上となるようにすればＭＯＳＦＥＴをノーマリオフ型にすることができるため、この条件を満たすようなイオン注入条件で表面チャネル層５を形成している。
【００４７】
そして、本実施形態においては、次の工程で表面チャネル層５の最表面にｐ型層５ｃ、５ｄを形成し、ＰＮ接合が形成されるようにしているため、上記数２において、ビルトイン電圧Ｖbuiltによる空乏層の伸びが最表面側からも生じ、全体の空乏層の伸び量が従来技術よりも大きくなる。従って、ｎ^-型層５ａの厚みを厚くする又はドーピング濃度を高くすることができる。
【００４８】
このようなノーマリオフ型のＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
【００４９】
また、図１に示すように、ｐ^-型ベース領域３ａ、３ｂは、ソース電極１０と接触していて接地状態となっている。このため、表面チャネル層５とｐ^-型ベース領域３ａ、３ｂとのＰＮ接合のビルトイン電圧Ｖbuilt を利用して表面チャネル層５をピンチオフすることができる。例えば、ｐ^-型ベース領域３ａ、３ｂが接地されてなくてフローティング状態となっている場合には、ビルトイン電圧Ｖbuilt を利用してｐ^-型ベース領域３ａ、３ｂから空乏層を延ばすということができないため、ｐ^-型ベース領域３ａ、３ｂをソース電極１０と接触させることは、表面チャネル層５をピンチオフするのに有効な構造であるといえる。なお、本実施形態では、不純物濃度が低いものでｐ^-型ベース領域３ａ、３ｂを形成しているが、不純物濃度を高くすることによりビルトイン電圧Ｖbuilt をより大きく利用することができる。
【００５０】
なお、チャネル部の最表面側のｐ型層５ｃ、５ｄは積極的な接地状態となっていないが、ゲート酸化膜を介してゲート電極の電位の影響を受けており、空乏層を形成することが可能となっている。また、デバイス構造を工夫することにより、ソース又はドレイン電極と接合することも可能であり、この場合にはより安定した動作が行われるようにできる。
【００５１】
〔図３（ｂ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＮ⁺をイオン注入し、ｎ⁺型ソース領域４ａ、４ｂを形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０¹⁵ｃｍ^-2としている。
【００５２】
〔図３（ｃ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ^-型ベース領域３ａ、３ｂ上の表面チャネル層５を部分的にエッチング除去する。
【００５３】
〔図４（ａ）に示す工程〕
さらに、ＬＴＯ膜２２をマスクにしてＢ⁺をイオン注入し、ディープベース層３０ａ、３０ｂを形成する。これにより、ベース領域３ａ、３ｂの一部が厚くなったものとなる。このディープベース層３０ａ、３０ｂは、ｎ⁺型ソース領域４ａ、４ｂに重ならない部分に形成されると共に、ｐ^-型ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００５４】
〔図４（ｂ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化によりゲート絶縁膜（ゲート酸化膜）７を形成する。このとき、雰囲気温度は１０８０℃とする。
【００５５】
その後、ゲート絶縁膜７の上にポリシリコンゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。
【００５６】
〔図４（ｃ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。
【００５７】
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。
【００５８】
このようにして、図１に示すＭＯＳＦＥＴが完成する。
【００５９】
次に、このＭＯＳＦＥＴの作用（動作）を説明する。
【００６０】
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極８に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ^-型ベース領域３ａ、３ｂと表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５のうちのｐ型チャネル層とゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化される。そして、ゲート電極８に電圧を印加することにより、表面チャネル層５とゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００６１】
図５に、本実施形態におけるオフ及びオン状態におけるエネルギーバンド図を示す。ｐ^-型ベース領域３ａ、３ｂ及びｐ型エピ層５ｃから形成された空乏層によりオフ状態を実現していたところに、ゲート電圧として正電圧を印加することにより表面電位が減少し、表面チャネル層５のうちのｎ型チャネル層の部分に蓄積チャネルが形成される。
【００６２】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
【００６３】
そして、図５からも明らかなように、蓄積キャリアはＭＯＳ界面から離れた位置に存在し、この位置で電流が流れることになるため、表面チャネル層５とゲート絶縁膜７との界面状態（ＭＯＳ界面）と関係なく高移動度が実現できる。
【００６４】
また、本実施形態におけるＭＯＳＦＥＴは上述したように動作するため、ｐ型チャネル層のドーピング濃度は以下のように定義される。図６（ａ）、（ｂ）にｐ型チャネル層のドーピング濃度が低い場合と高い場合それぞれにおけるエネルギーバンド図を示す。
【００６５】
まず、ｐ型チャネル層のドーピング濃度が低い場合においては、ｐ型チャネル層とｎ型チャネル層とのビルトインポテンシャル差が小さいために、チャネルオフ時に生じているフェルミ準位と伝導帯とのエネルギー差ΔＥ１が小さくなる。
【００６６】
従って、小さなゲート電圧(ＶＧ)によりΔＥ１をｎ型ＳｉＣの不純物の活性化エネルギーと同一とすることができるため、ｎ型チャネル層部分にキャリア(ここでは電子)を蓄積することが可能となる。
【００６７】
一方、ｐ型チャネル層のドーピング濃度が高い場合には、ビルトインポテンシャル差が大きくなり、ΔＥ２が大きくなる。ΔＥ２が大きい場合には、ゲート電圧を大きく印加した場合においても不純物の活性化エネルギーと同一とはなり得ない。
【００６８】
ここで、ＭＯＳＦＥＴのチャネル領域における電子密度を式で表わすと以下のように表わされる。
【００６９】
【数３】
ｎ∝ｅｘｐ（−ΔＥ／ｋＴ）
上記式からも分かるように、ΔＥ２が大きくなれば、チャネル領域に蓄積される電子（電子密度）が小さくなる。
【００７０】
従って、ｎ型チャネル層がオンする前に表面のｐ型チャネル層が反転状態となり、いわゆる三角ポテンシャルを形成することにより表面にチャネルが形成される。逆に本実施形態のＭＯＳＦＥＴでは三角ポテンシャルが形成される前に、ｎ型チャネル層にチャネル領域が形成される。
【００７１】
以上の考察により、ゲート電圧を印加した場合に、ｐ型チャネル層とｎ型チャネル層とのビルトインポテンシャル差により形成されたΔＥが不純物の活性化エネルギーとほぼ同一となることが必要であり、ｐ型チャネル層のドーピング濃度はこの条件を成立する範囲とすることが重要である。
【００７２】
なお、ｐ型チャネル層が厚い場合にも同様な現象が生ずる。従って、ｐ型チャネル層が厚い場合にはｐ型チャネル層のドーピング濃度をより低くする必要があり、逆に薄くした場合にはｐ型チャネル層の濃度を高くすることができる。
（他の実施形態）
本実施形態においては、ｎ^-型エピ層２の表面部となる部分５ｂをｎ⁺型層とするためにイオン注入によって表面チャネル層５のうちのｎ型チャネル層を形成する場合について説明したが、例えばエピタキシャル成長によってｎ型チャネル層を形成するようにしてもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態におけるＭＯＳＦＥＴの断面図である。
【図２】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続くＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続くＭＯＳＦＥＴの製造工程を示す図である。
【図５】図１に示すＭＯＳＦＥＴの動作を説明するための図である。
【図６】ｐ型チャネル層の濃度とＭＯＳＦＥＴの動作との関係を説明するための図である。
【図７】従来のＭＯＳＦＥＴの断面図である。
【符号の説明】
１…ｎ⁺型基板、２…ｎ^-型エピ層、３ａ、３ｂ…ｐ^-型ベース領域、
４ａ、４ｂ…ｎ⁺型ソース領域、５…表面チャネル層（ｎ^-型ＳｉＣ層）、
５ａ、５ｂ…ｎ型チャネル層（５ａ…ｎ^-型層の部分、５ｂ…ｎ⁺型層の部分）、５ｃ、５ｄ…ｐ型チャネル層（５ｃ…ｐ^-型層、５ｄ…ｐ^-型層）、
７…ゲート酸化膜、８…ゲート電極、１０…ソース電極、１１…ドレイン電極。

Claims

主表面及び主表面と反対面である裏面を有し、炭化珪素よりなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（３ａ、３ｂ）と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）と、
前記ベース領域の表面部の表面部上において、前記ソース領域と前記半導体層とを繋ぐように形成された、炭化珪素よりなる表面チャネル層（５）と、
前記表面チャネル層の表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の上に形成されたゲート電極（８）と、
前記ベース領域及び前記ソース領域に接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを備え、
前記表面チャネル層は、
前記ベース領域の表面部及び前記半導体層の表面部と接するように形成された第１導電型の第１のチャネル層（５ａ、５ｂ）と、
前記第１のチャネル層の上に形成された第２導電型の第２のチャネル層（５ｃ、５ｄ）と、を備えて構成されていることを特徴とする炭化珪素半導体装置。
前記第１のチャネル層のうち、前記半導体層の表面部上に形成された部分（５ｂ）は、前記半導体層よりも不純物濃度が高くなっていることを特徴とする請求項１に記載の炭化珪素半導体装置。
前記第２のチャネル層のうち、前記半導体層の表面部上に形成された部分（５ｄ）は、前記ベース領域上に形成された部分よりもキャリア濃度が低くなっていることを特徴とする請求項１又は２に記載の炭化珪素半導体装置。
前記ゲート電極の電位が略零である時において、前記表面チャネル層は、前記ゲート絶縁膜から伸びる空乏層と、前記第２チャネル層から延びる空乏層と、前記ベース領域から伸びる空乏層とによってピンチオフされていることを特徴とする請求項１乃至３のいずれか１つに記載の炭化珪素半導体装置。
前記第２チャネル層におけるキャリア濃度及び膜厚は、前記第２チャネル層と前記ゲート絶縁膜との界面に三角ポテンシャルが形成される前に、前記第１チャネル層にチャネルが形成されるように設定されていることを特徴とする請求項１乃至４のいずれか１つに記載の炭化珪素半導体装置。
第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有する第２導電型のベース領域（３ａ、３ｂ）を形成する工程と、
前記半導体層及び前記ベース領域の上部に第１導電型の第１のチャネル層（５ａ、５ｂ）を形成すると共に、該第１チャネル層の上部に第２導電型の第２のチャネル層（５ｃ、５ｄ）を形成することにより、チャネル領域を構成する表面チャネル層（５）を形成する工程と、
前記ベース領域の表層部の所定領域に、前記表面チャネル層に接すると共に該ベース領域の深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、を備えていることを特徴とする炭化珪素半導体装置の製造方法。
前記表面チャネル層を形成する工程は、該表面チャネル層における前記第１チャネル層（５ａ、５ｂ）のうち、前記半導体層の表面部に配置された部分（５ｂ）の不純物濃度を前記半導体層の不純物濃度よりも高くする工程を含むことを特徴とする請求項６に記載の炭化珪素半導体装置。
前記第２のチャネル層を形成する工程は、前記第１のチャネル層に第２導電型不純物をイオン注入する工程であることを特徴とする請求項６又は７に記載の炭化珪素半導体装置の製造方法。
前記第２のチャネル層を形成する工程は、前記第１のチャネル層上に第２導電型の不純物層をエピタキシャル成長させる工程であることを特徴とする請求項６又は７に記載の炭化珪素半導体装置の製造方法。