JP4192469B2

JP4192469B2 - Junction field effect transistor and method of manufacturing junction field effect transistor

Info

Publication number: JP4192469B2
Application number: JP2001397972A
Authority: JP
Inventors: 一洋藤川; 真原田; 研一弘津; 聡初川; 孝志星野; 弘之松波; 恒暢木本
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2001-12-27
Filing date: 2001-12-27
Publication date: 2008-12-10
Anticipated expiration: 2021-12-27
Also published as: JP2003197641A

Description

【０００１】
【発明の属する技術分野】
本発明は、接合型電界効果トランジスタ、及び接合型電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
ゲート電圧によりソース電極とドレイン電極間の電流を制御する電庄制御素子として、横型の接合型電界効果トランジスタ（ＪＦＥＴ：Junction Field Effect Transistor）が使用されている。横型ＪＦＥＴは、チャネル領域を流れる多数キャリアの量を制御することによりドレイン電流を制御する。この制御は、ゲート領域に形成されたｐｎ接合における空乏層の幅を変化させて行う。
【０００３】
【発明が解決しようとする課題】
発明者は、ＪＦＥＴの開発に携わっている。発明者は、ＪＦＥＴのドレイン耐圧を向上するためには、次のような手法があると考えている。その一つは、チャネル部とドレインとの間にドリフト領域を設けることであり、別のものは、ドリフト領域の不純物濃度を低くすることである。
【０００４】
しかしながら、発明者の検討によれば、これら何れの手法によっても、ＪＦＥＴのオン抵抗は増加してしまう。すなわち、オン抵抗の増加を抑えることが可能なＪＦＥＴが求められている。そこで、本発明の目的は、ドレイン耐圧を維持しつつオン抵抗を低減できる接合型電界効果トランジスタ、及び接合型電界効果トランジスタの製造方法を提供することである。
【０００５】
この課題を解決するために、発明者らは検討を行った。その結果、基板に形成されるＪＦＥＴにおいて、基板の表面から裏面へ向かう方向に電流を流す構造のＪＦＥＴ（以下、「縦型ＪＦＥＴ」と記す。）の着想を得た。そして、この縦型ＪＦＥＴの構造において、オン抵抗を小さくするために検討を続けた結果、次のような発明をするに至った。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る接合型電界効果トランジスタは、ドレイン半導体部と、ドリフト半導体部と、第１のゲート半導体部と、第２のゲート半導体部と、第１のソース半導体部と、チャネル半導体部とを備える。ドリフト半導体部は、その主面が第１、第２及び第３の領域を有し、ドレイン半導体部上に設けられている。第１のゲート半導体部は、ドリフト半導体部の第１の領域上に設けられ、ドレイン半導体部の導電型と逆導電型を有する。第２のゲート半導体部は、ドリフト半導体部の第３の領域上に設けられ、ドレイン半導体部の導電型と逆導電型を有する。チャネル半導体部は、前記第２の領域上に設けられ、前記第１のゲート半導体部と前記第２のゲート半導体部に制御されるように前記第１のゲート半導体部と前記第２のゲート半導体部との間に位置しており、前記ドレイン半導体部の導電型と同一の導電型を有する。第１のソース半導体部は、前記チャネル半導体部上に設けられ、前記ドレイン半導体部の導電型と同一導電型を有する。
前記第１のゲート半導体部及び前記第２のゲート半導体部のドーパント濃度は、前記チャネル半導体部のドーパント濃度より高く、前記ドリフト半導体部は、前記ドレイン半導体部の主面と交差する方向に延びると共に、各ゲート半導体部と前記ドレイン半導体部との間に位置するように接合面が形成された第１及び第２の半導体領域を有する。前記第１の半導体領域は、前記チャネル半導体部と前記ドレイン半導体部の間に設けられ、前記ドレイン半導体部の導電型と同一の導電型を有しており、前記第２の半導体領域は、各ゲート半導体部と前記ドレイン半導体部の間に設けられ、前記ドレイン半導体部の導電型と逆導電型を有する。前記ドレイン半導体部のドーパント濃度は、前記第１及び第２の半導体領域のドーパント濃度よりも大きい。
【０００７】
この様な接合型電界効果トランジスタは、第１のゲート半導体部と第２のゲート半導体部の間にチャネル半導体部を有するので、チャネル半導体部の両側からチャネルを制御できる。この構造によれば、チャネル半導体部の片側からチャネルを制御する場合に比べて、制御できるチャネルの幅が増す。
【０００８】
この様な接合型電界効果トランジスタは、チャネル半導体部及びゲート半導体部をドリフト半導体部上に配置できる。故に、ドリフト半導体部の厚さにより所望のドレイン耐圧を得ることができる。また、チャネル半導体部の下だけでなく、ゲート半導体部の下に位置するドリフト半導体部にもキャリアが流れる。
【０００９】
また、第１及び第２のゲート半導体領域、並びに、第１のソース半導体領域は、ドリフト半導体部の主面に沿って、所定の方向に延びる、構造であることが好ましい。
【００１０】
この様な接合型電界効果トランジスタは、第１のゲート半導体部と第２のゲート半導体部が共に所定の方向に延びるので、これらの間隔により閾値を制御できる。
【００１１】
また、第１のゲート半導体部と第２のゲート半導体部との間の間隔は、当該接合型電界効果トランジスタがノーマリオフ特性を示すように決定されていることが好ましい。
【００１２】
この様な接合型電界効果トランジスタによれば、第１のゲート半導体部と第２のゲート半導体部との間の間隔は、ビルトインポテンシャルの２倍以下の値に対応するように決定される。したがって、ゲート電圧が印加されていなくても、チャネル半導体部が空乏化されているので、ノーマリオフ型のトランジスタを実現できる。
【００１３】
また、チャネル半導体部は、第１の部分と第２の部分に更に分けられる。第１の部分は、第１のゲート半導体部と第２のゲート半導体部との両方に挟まれている。第２の部分は、第１のゲート半導体部と第２のゲート半導体部とに挟まれることがないように、第１の部分上に位置することが好ましい。
【００１４】
この様な接合型電界効果トランジスタによれば、第２の部分を形成することにより、チャネル半導体部を第１のソース半導体領域から離すことができる。これにより、ゲートとソース間の耐圧が向上される。また、チャネル半導体部と第１のソース半導体領域との距離は、縦方向にとられるので、この距離をとってもトランジスタのチップサイズは、大きくならない。
【００１５】
本発明に係る接合型電界効果トランジスタは、第３のゲート半導体部と、第２のソース半導体部とを更に備えるようにしてもよい。この場合、第３のゲート半導体部は、ドリフト半導体部上に所定の方向に延びており、ドレイン半導体部の導電型と逆導電型を有する。また、第２のソース半導体部は、ドリフト半導体部上に所定の方向に延びており、ドリフト半導体部と同一導電型を有する。チャネル半導体部は、ドリフト半導体部と第２のソース半導体部とを接続すると共に、第２のゲート半導体部と第３のゲート半導体部とにより制御されるように、これらのゲート半導体部との間に設けられている。
【００１６】
この様な接合型電界効果トランジスタによれば、第１のゲート半導体部と第２のゲート半導体部間のみならず、第２のゲート半導体部と第３のゲート半導体部間にもチャネル半導体部が形成される。この際に、第２のゲート半導体部は、両側のチャネル半導体部を制御するゲートとして共有される。したがって、ゲート半導体部を１つ追加するだけで、チャネル幅が増す。
【００１７】
接合型電界効果トランジスタでは、ドリフト半導体部は、ドレイン半導体部の主面と交差する方向に延びると共に、各ゲート半導体部とドレイン半導体部との間に位置するように接合面が形成された第１及び第２の半導体領域を有する。第１の半導体領域は、チャネル半導体部とドレイン半導体部の間に設けられ、ドレイン半導体部の導電型と同一の導電型を有する。第２の半導体領域は、各ゲート半導体部とドレイン半導体部の間に設けられ、ドレイン半導体部の導電型と逆導電型を有する。
【００１８】
この様な接合型電界効果トランジスタによれば、ドリフト半導体部は、導電型の異なる複数の半導体領域により構成されている。この様な構造を有するドリフト半導体部は、高ドレイン電圧が印加されているときに、ドリフト半導体部の全体が十分に空乏化されている。したがって、ドリフト半導体部における電界の最大値が低くなる。故に、ドリフト領域の厚さを薄くできる。このため、オン抵抗が小さくなる。
【００１９】
また、ドリフト半導体部の第１及び第２の半導体領域のドーパント濃度及び幅は、第１の半導体領域に延びる空乏層と第２の半導体領域に延びる空乏層とが各半導体領域の全体に同時に延びるように決定されていることが好ましい。これにより、ドリフト半導体部の第１及び第２の半導体領域のドーパント濃度及び幅は、第１の半導体領域の全体が空乏層になった時点で、第２の半導体領域の全体も空乏層になる。
【００２０】
この様な接合型電界効果トランジスタによれば、第１の半導体領域と第２の半導体領域をほぼ同じ程度に空乏層化できるので、電界の集中が緩和される。
【００２１】
また、本発明に係る接合型電界効果トランジスタは、ドレイン半導体部と、ドリフト半導体部と、ソース半導体部と、チャネル半導体部と、ゲート半導体部と、を備える。ドリフト半導体部は、ドレイン半導体部の主面上に設けられている。チャネル半導体部は、ドレイン半導体部の導電型と同一の導電型を有する。ゲート半導体部は、ドリフト半導体部上に位置しており、チャネル半導体部を流れるドレイン電流を制御するように、チャネル半導体部を囲むように設けられ、ドレイン半導体部の導電型と逆導電型を有する。ソース半導体部は、ドリフト半導体部上に設けられ、ドレイン半導体部の導電型と同一導電型を有する。
【００２２】
この様な接合型電界効果トランジスタは、チャネル半導体部の周囲を囲むように設けられたゲート半導体部を有するので、チャネル半導体部の周囲からチャネルを制御できる。この様な構造により、チャネル半導体部の片側又は両側からチャネルを制御する場合に比べて、制御できるチャネルの幅が増す。
【００２３】
接合型電界効果トランジスタでは、ドレイン半導体部、ドリフト半導体部、及びチャネル半導体部は、ＳｉＣにより形成されることが好ましい。また、接合型電界効果トランジスタでは、第１及び第２のゲート半導体部と前記チャネル半導体部との接合は、ヘテロ接合であってもよい。更に、接合型電界効果トランジスタでは、ドリフト半導体部、及びチャネル半導体部は、複数の成膜工程で形成されるものとしてもよい。これにより、ドリフト半導体部とチャネル半導体部を異なるドーパント濃度で形成することができる。
【００２４】
本発明に係る接合型電界効果トランジスタの製造方法によれば、第１導電型の基板上に、第１導電型の半導体層を形成する工程と、第１導電型のソース半導体膜を前記半導体層上に形成する工程と、前記半導体層が露出するように前記ソース半導体膜の一部をエッチングしてソース半導体部を形成する工程と、第２導電型のゲート半導体部を前記半導体層中に形成する工程とを含む。
【００２５】
また、本発明に係る接合型電界効果トランジスタの製造方法によれば、第１導電型の基板上に、半導体部の主面と交差する方向に延びる面に沿って第１導電型の半導体領域と第２導電型の半導体領域とが接合するように交互に配列された半導体部を形成する工程と、第１導電型のソース半導体膜を前記半導体部上に形成する工程と、前記半導体部が露出するように前記ソース半導体膜の一部をエッチングして、前記第１導電型の半導体領域の上にソース半導体部を形成する工程と、前記第１導電型の半導体領域と前記第２導電型の半導体領域との接合面の位置に合わせて、第２導電型のゲート半導体部を前記半導体部中に形成する工程とを含む。前記第２導電型のゲート半導体部のドーパント濃度は、前記第１導電型の半導体領域のドーパント濃度より高く、前記基板のドーパント濃度は、前記第１導電型の半導体領域のドーパント濃度よりも大きく、前記基板のドーパント濃度は、前記第２導電型の半導体領域のドーパント濃度よりも大きく、前記接合面は前記ゲート半導体部と前記基板との間に位置する。
【００２６】
この様な接合型電界効果トランジスタの製造方法は、前記半導体部及び前記第２導電型の半導体領域は、複数の成膜工程を経て形成されることが好ましい。
【００２７】
また、接合型電界効果トランジスタの製造方法は、前記ソース半導体部、及び前記ゲート半導体部は、ＳｉＣを含むことが好ましい。
【００２８】
【発明の実施形態】
以下、添付図面を参照して、本発明に係る接合型電界効果トランジスタの好適な実施形態について詳細に説明する。尚、以下の説明において、同一又は相当する要素には、同一の符号を付し、重複する説明は省略する。また、図中のトランジスタの縦型サイズは、実際のトランジスタのものと必ずしも一致するものではない。
【００２９】
（第１の実施形態）
図１（ａ）は、第１の実施形態における縦型ＪＦＥＴ１ａの斜視図である。図１（ａ）に示す様に、縦型ＪＦＥＴ１ａは、ｎ⁺型ドレイン半導体部２と、ｎ型ドリフト半導体部３と、ｎ型チャネル半導体部４１，４２，４３と、ｐ⁺型ゲート半導体部５１，５２，５３，５４と、ｎ⁺型ソース半導体部６１，６２，６３とを有する。
【００３０】
縦型ＪＦＥＴ１ａは、素子の一方の面から他方の面に向かう方向（以下、「電流方向」と記す。）に、多数キャリアがチャネル領域を移動する縦型構造を有する。図１（ａ）には、座標系が示されている。この座標は、ＪＦＥＴの電流方向をｚ軸に合わせるように規定されている。
【００３１】
ｎ⁺型ドレイン半導体部２は、対向する一対の面を有する。また、ｎ⁺型ドレイン半導体部２は、ドーパントが添加された基板であることができ、好適な実施例では、この基板は、ＳｉＣ（炭化珪素）により形成されている。ＳｉＣに添加されるドーパントとしては、周期律表第５族元素であるＮ（窒素）、Ｐ（リン）、Ａｓ（砒素）といったドナー不純物が利用できる。
【００３２】
ｎ型ドリフト半導体部３は、ｎ⁺型ドレイン半導体部２の有する一対の面の一方（表面）上に設けられている。ｎ型ドリフト半導体部３は、その主面に、ｙ軸方向に順に配置された第１〜第３の領域３ａ，３ｂ，３ｃを有する。第１の領域３ａは、所定の軸方向（図１のｘ軸方向）に延びており、好適な実施例では、矩形状の領域である。また、第２及び第３の領域３ｂ，３ｃは、それぞれ所定の軸方向（図１のｘ軸方向）に延びており、好適な実施例では、矩形状の領域である。第２の領域３ｂは、第１の領域３ａと第３の領域３ｃとの間に位置している。この第２の領域３ｂには、ｎ型チャネル半導体部４１が設けられている。第１及び第３の領域３ａ，３ｃには、それぞれｐ⁺型ゲート半導体部５１，５２が設けられている。チャネル半導体部４１は、ｐ⁺型ゲート半導体部５１，５２により挟まれている。
【００３３】
更に、ｎ型ドリフト半導体部３は、その主面上に第４〜第７の領域３ｄ〜３ｇを有する。第４の領域３ｄ及び第６の領域３ｆには、ｎ型チャネル半導体部４２，４３がそれぞれ設けられている。また、ｎ型ドリフト半導体部３の第５の領域３ｅ及び第７の領域３ｇには、ｐ⁺型ゲート半導体部５３，５４がそれぞれ設けられている。好適な実施例では、第５の領域３ｅ及び第７の領域３ｇは、第１の領域３ａと実質的に同一の形状を有する。好適な実施例では、第４の領域３ｄ及び第６の領域３ｆは、第２の領域３ｂと同一の形状を有する。第３及び第５の領域３ｃ，３ｅ，３ｇには、それぞれｐ⁺型ゲート半導体部５２，５３，５４が設けられている。チャネル半導体部４２は、ｐ⁺型ゲート半導体部５２，５３により挟まれている。チャネル半導体部４３は、ｐ⁺型ゲート半導体部５３，５４により挟まれている。
【００３４】
ｎ型ドリフト半導体部３のドーパント濃度は、ｎ⁺型ドレイン半導体部２のドーパント濃度より低い。また、縦型ＪＦＥＴ１ａは、ドレイン電極７を有する。ドレイン電極７は、ｎ⁺型ドレイン半導体部２の有する一対の面の他方（裏面）に設けられている。
【００３５】
好適な実施例では、ｐ⁺型ゲート半導体部５１，５２，５３，５４は、ドーパントが添加されたＳｉＣ（炭化珪素）により形成されている。このドーパントとしては、周期律表第３族元素であるＢ（硼素）、Ａｌ（アルミニウム）といったアクセプタ不純物が利用できる。
【００３６】
縦型ＪＦＥＴ１ａでは、ｎ型チャネル半導体部４１は、ｐ⁺型ゲート半導体部５１とｐ⁺型ゲート半導体部５２との間に配置されているので、ｎ型チャネル半導体部４１を流れるドレイン電流は、ｐ⁺型ゲート半導体部５１及び５２によって制御できる。
【００３７】
ｎ型チャネル半導体部４２は、ｐ⁺型ゲート半導体部５２とｐ⁺型ゲート半導体部５３との間に配置されている。好適な実施例では、ｎ型チャネル半導体部４２は、ｎ型チャネル半導体部４１と同一の形状を有する。また、ｎ型チャネル半導体部４３は、第６の領域３ｆに設けられていると共に、ｐ⁺型ゲート半導体部５３とｐ⁺型ゲート半導体部５４との間に配置されている。ｎ型チャネル半導体部４１，４２，４３は、共に所定の軸方向（図１のｘ軸方向）に延びる。
【００３８】
ｐ⁺型ゲート半導体部５１，５２，５３，５４は、ｎ型チャネル半導体部４１，４２，４３と交互に配置されている。また、ｐ⁺型ゲート半導体部５１，５２は、ｎ型チャネル半導体部４１に沿って延びている。ｐ⁺型ゲート半導体部５２，５３は、ｎ型チャネル半導体部４２に沿って延びている。ｐ⁺型ゲート半導体部５３，５４は、ｎ型チャネル半導体部４３に沿って延びている。
【００３９】
ｐ⁺型ゲート半導体部５１，５２，５３，５４の導電型はｎ型ドリフト半導体部３の導電型と反対であるので、ｐ⁺型ゲート半導体部５１，５２，５３，５４とｎ型チャネル半導体部４１，４２，４３との界面には、ｐｎ接合が形成される。また、ｐ⁺型ゲート半導体部５１，５２，５３，５４上には、ゲート電極８１，８２，８３，８４が設けられている。ゲート電極はメタルで形成されている。ゲート電極は、コンタクト孔１２ａ〜１２ｄを介して配線金属膜１３ａに接続されている。
【００４０】
ｎ型チャネル半導体部４１は、図１（ｂ）に示す様に、第１の領域４１ａと第２の領域４１ｂに分けられる。第１の領域４１ａは、ｐ⁺型ゲート半導体部５１とｐ⁺型ゲート半導体部５２との両方に挟まれている。第２の領域４１ｂは、ｐ⁺型ゲート半導体部５１及び５２とに挟まれることがないように、第１の領域４１ａ上に位置している。第２の領域４１ｂを形成することにより、ｎ型チャネル半導体部４１をｎ⁺型ソース半導体部６１から離すことができる。これにより、ゲートとソース間の耐圧が向上される。また、ｎ型チャネル半導体部４１とｎ⁺型ソース半導体部６１との距離は、電流方向（図１（ｂ）のｚ軸方向）にとられるので、距離をとっても、縦型ＪＦＥＴ１ａのチップサイズは大きくならない。ｎ型チャネル半導体部４２，４３も、ｎ型半導体部４１と同様の形態を有する。
【００４１】
ｎ⁺型ソース半導体部６１は、ｎ型チャネル半導体部４１上に設けられている。また、ｎ⁺型ソース半導体部６２，６３は、ｎ型チャネル半導体部４２，４３上にそれぞれ設けられている。ｎ⁺型ソース半導体部６１，６２，６３は、ｎ⁺型ドレイン半導体部２の導電型と同一導電型を有する。ｎ⁺型ソース半導体部６１，６２，６３は、ｎ型チャネル半導体部４１，４２，４３を介して、ｎ型ドリフト半導体部３と接続されている。また、ｎ⁺型ソース半導体部６１，６２，６３上には、ソース電極９１，９２，９３が設けられている。ソース電極はメタルで形成されている。ソース電極は、コンタクト孔１２ｅ〜１２ｇを介して配線金属膜１３ｂに接続されている。
【００４２】
図２（ａ）は、Ｖ_G＞Ｖ_Tにおける縦型ＪＦＥＴのチャネル制御を示す模式図である。図２（ａ）に示す様に、閾値電圧Ｖ_Tより高いゲート電圧Ｖ_Gが、ゲート領域５１，５２に印加されている時には、各ゲート領域とチャネル領域４１との界面近傍に形成される空乏層（破線内側に示す領域）の幅は狭い。したがって、各ゲート領域間のチャネル領域４１の幅は広い。その結果、チャネル領域４１の抵抗が減り、多数キャリアである電子ｅは流れ易くなる。
【００４３】
一方、図２（ｂ）は、Ｖ_G＜Ｖ_Tにおける縦型ＪＦＥＴのチャネル制御を示す模式図である。図２（ｂ）に示す様に、閾値電圧Ｖ_Tより低いゲート電圧Ｖ_Gが、ゲート領域５１，５２に印加されている時には、各ゲート領域とチャネル領域４１との界面近傍に形成される空乏層（破線内側に示す領域）の幅は広い。ゲート領域の間隔が、Ｖ_G＜Ｖ_Tの時に延びる空乏層の幅以下であるので、チャネル領域４１がほぼ空乏化されている。その結果、多数キャリアである電子ｅは流れなくなる。
【００４４】
図２（ａ）及び図２（ｂ）を参照して説明したような縦型ＪＦＥＴにおいても、ゲート領域に印加する電圧（ゲート電圧）を変化させることにより、一対のゲート半導体部により空乏層の幅を調節してキャリアの流量を制御する。これにより、ドレイン電流を制御する。
【００４５】
（第２の実施形態）
次に、縦型ＪＦＥＴ１ａの製造方法について説明する。図３（ａ）〜図３（ｃ）、図４（ａ）、図４（ｂ）、図５（ａ）、図５（ｂ）、図６（ａ）、図６（ｂ）、図７は、第２の実施形態に係る縦型ＪＦＥＴ１ａの製造工程の説明図である。
【００４６】
（半導体膜形成工程）
まず、図３（ａ）に示す様に基板を準備する。基板としては、ｎ⁺型ＳｉＣ半導体基板がある。基板のｎ型不純物濃度は、この基板がドレイン半導体部として利用できる程度に高濃度である。
【００４７】
図３（ｂ）に示す様に、ｎ⁺型ドレイン半導体部２の表面２ａにＳｉＣ膜３をエピタキシャル成長法により形成する。５００Ｖ耐圧を想定した場合の好適な実施例では、ＳｉＣ膜３の膜厚Ｔ１は、４．０μｍ以上５．０μｍ以下である。ＳｉＣ膜３の導電型は、ｎ⁺型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜３のドーパント濃度は、ｎ⁺型ドレイン半導体部２のドーパント濃度よりも低い。５００Ｖ耐圧を想定した場合の好適な実施例では、ＳｉＣ膜３のドーパント濃度は、約２．０×１０¹⁶ｃｍ^-3である。このＳｉＣ膜３からは、ｎ型ドリフト半導体部３、及びｎ型チャネル半導体部４１，４２，４３が形成される。なお、本実施形態では、ｎ型ドリフト半導体部、及びｎ型チャネル半導体部のために単一のＳｉＣ膜を形成したけれども、ドリフト部及びチャネル部の各々のためにＳｉＣ膜を複数の成膜工程で形成できる。また、ＳｉＣ膜３がドリフト部及びチャネル部として利用できるように、所望の不純物濃度プロファイルをＳｉＣ膜に対して採用できる。
【００４８】
（ソース半導体膜形成工程）
図３（ｃ）に示す様に、ｎ型半導体層３の表面に、エピタキシャル成長法により、ｎ⁺型ソース層のためのＳｉＣ膜６を形成する。ＳｉＣ膜６の導電型は、ｎ⁺型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜６のドーパント濃度は、ｎ型半導体層３のドーパント濃度よりも高い。
【００４９】
（ソース半導体部形成工程）
図４（ａ）を参照して、ソース半導体部を形成する工程について説明する。フォトレジストが所定の軸方向（図中ｘ軸方向）に伸びるストライプ状のパターンを有するマスクＭ１を形成する。マスクＭ１を用いて、ｎ⁺型ソース層６を選択的にエッチングする。その結果、レジストパターンで覆われたｎ⁺型ソース層６の部分がエッチングされずに残り、ｎ⁺型ソース半導体部６１，６２，６３になる。ソース半導体部は、図１（ａ）の第２、第４、及び第６の領域３ｂ，３ｄ，３ｆに形成されている。ソース半導体部を形成した後、マスクＭ１を除去する。
【００５０】
（ゲート半導体部形成工程）
図４（ｂ）を参照して、ゲート半導体部を形成する工程について説明する。所定のマスクＭ２を用いて、ｎ型半導体層３上に形成された各領域３ｈ〜３ｋにドーパントＡ１を選択的にイオン注入して、所定の深さを有するｐ⁺型ゲート半導体部５１，５２，５３，５４を形成する。ドーパント濃度は、ｎ型半導体層３のドーパント濃度よりも高い。ゲート半導体部を形成した後、マスクＭ２を除去する。
【００５１】
（熱酸化工程）
図５（ａ）を参照して、縦型ＪＦＥＴ１ａを熱酸化する工程について説明する。縦型ＪＦＥＴ１ａに熱酸化処理を施す。熱酸化処理は、高温（例えば約９００℃）でＳｉＣを酸化性雰囲気Ａ２に晒すと、シリコンが酸素と化学反応してシリコン酸化膜（ＳｉＯ₂）が形成される。その結果、縦型ＪＦＥＴ１ａの表面には、酸化膜１０が形成される。これにより、各半導体部の表面が酸化膜により覆われる。
【００５２】
（開口部形成工程）
図５（ｂ）を参照して、電極を形成するための開口部を形成する工程について説明する。フォトレジストをマスクにして、酸化膜１０を選択的にエッチングして、開口部を形成する。開口部では、ｐ⁺型ゲート半導体部５１，５２，５３，５４の表面部分が露出している。露出部分がゲート電極用開口部５１ａ〜５４ａとなる。また、ｎ⁺型ソース半導体部６１，６２，６３の表面部分が露出している。露出部分がソース電極用開口部６１ａ〜６３ａとなる。開口部を形成した後、マスクを除去する。
【００５３】
（電極形成工程）
図６（ａ）を参照して、電極を形成する工程について説明する。縦型ＪＦＥＴ１ａの表面に、例えばＮｉといった電極金属膜１１を堆積する。次に、フォトレジストに所定の軸方向に伸びるストライプ状のパターンを形成する。このマスクを用いて、電極金属膜１１を選択的にエッチングする。その結果、レジストパターンで覆われた電極金属膜１１の部分がエッチングされずに残り、ゲート電極８１，８２，８３，８４とソース電極９１，９２，９３になる。電極を形成した後、マスクを除去する。
【００５４】
（絶縁膜形成工程）
図６（ｂ）を参照して、絶縁膜を形成する工程について説明する。縦型ＪＦＥＴ１ａの表面に、ＯＣＤ（Oxide Chemical Deposition）等により、ＳｉＯ₂といった絶縁膜１２を形成する。絶縁膜１２にコンタクト孔１２ａ〜１２ｇを開口する。これらのコンタクト孔１２ａ〜１２ｇは、ゲート電極８１，８２，８３，８４とソース電極９１，９２，９３に到達するように設けられている。
【００５５】
（配線工程）
図７を参照して、金属膜を配線する工程について説明する。配線金属膜１３は、コンタクト孔１２ａ〜１２ｇを通って、ゲート電極８１，８２，８３，８４とソース電極９１，９２，９３に接触している。また、ｎ⁺型ドレイン半導体部２の裏面に接触するようにドレイン電極７を形成する。配線金属膜１３の材料としては、低抵抗、微細加工の容易性、密着性の観点からアルミニウム（Ａｌ）やＡｌ合金が好適であるが、銅（Ｃｕ）、タングステン（Ｗ）であってもよく、これらに限定されない。そして、高温（例えば４５０℃）の窒素、アルゴン等の不活性ガス雰囲気中で熱処理することにより、半導体と金属間の接触障壁を低くするためにオーミックコンタクトをとる。
【００５６】
以上説明した工程により、第１の実施形態に示された縦型ＪＦＥＴ１ａが完成した。縦型ＪＦＥＴ１ａは、ｐ⁺型ゲート半導体部５１，５２，５３，５４の間にｎ型チャネル半導体部４１，４２，４３を有する。この構造によれば、ｎ型チャネル半導体部４１，４２，４３の両側からチャネルが制御される。これにより、チャネル半導体部の片側からチャネルを制御する場合に比べて、制御できるチャネルの幅が増す。したがって、ドレイン耐圧を向上するために、ドリフト領域のチャネル長を長くする、あるいは、ドリフト領域の不純物濃度を低く抑えた場合であっても、トランジスタのオン抵抗の増加を抑制できる。
【００５７】
また、縦型ＪＦＥＴ１ａは、ｎ型チャネル半導体部４１，４２，４３及びｐ⁺型ゲート半導体部５１，５２，５３，５４をｎ型ドリフト半導体部３上に配置できる。故に、ｎ型ドリフト半導体部３の厚さＤにより所望のドレイン耐圧を得ることができる。したがって、ソースとドレイン間の耐圧を向上できる。また、ｎ型チャネル半導体部４１，４２，４３の下だけでなく、ｐ⁺型ゲート半導体部５１，５２，５３，５４の下に位置するｎ型ドリフト半導体部３にもキャリアが流れる。したがって、耐圧を維持しつつオン抵抗を下げる。
【００５８】
更に、逆方向バイアスの場合にノーマリオフ型のＪＦＥＴを実現するためには、チャネル幅Ｗ１〜Ｗ３（図中ｙ軸方向）を拡散電位によって生じる空乏層の幅の２倍以下にしなければならない。そこで、縦型ＪＦＥＴ１ａでは、複数のチャネル半導体部を形成することにより、チャネル半導体部単位当たりのチャネル幅を抑えつつ、素子全体としてドレイン電流を増やす構造とした。この様な構造を採ることにより、ノーマリオフ型と低オン抵抗化を両立した縦型ＪＦＥＴを実現できる。
【００５９】
また、本実施形態では、ドレイン、ソース、ゲートの半導体部をＳｉＣにより形成した。ＳｉＣは、Ｓｉ（珪素）やＧａＡｓ（ガリウム砒素）といった半導体に比べて以下の点において優位である。すなわち、高融点且つバンドギャップ（禁制帯幅）が大きいので、素子の高温動作が容易になる。また、絶縁破壊電界が大きいので高耐圧化が可能となる。更には、熱伝導率が高いので大電流・低損失化が容易になるといった利点がある。
【００６０】
（第３の実施形態）
本実施形態は、縦型ＪＦＥＴ１ａのソース半導体部形成工程及びゲート半導体部形成工程において、第２の実施形態と異なる製造方法に関する。すなわち、第２の実施形態では、イオン注入法によりゲート半導体部を形成したが、本実施形態では、以下に示す工程を経てゲート半導体部を形成する。なお、ソース半導体部形成工程及びゲート半導体部形成工程以外の工程に関しては、第２の実施形態と同様であるので、各構成部分には同一の符合を付しその説明と図示は省略する。
【００６１】
（ソース半導体部形成工程）
図８（ａ）を参照して、ソース半導体部を形成する工程について説明する。フォトレジストが所定の軸方向（図中ｘ軸方向）に伸びるストライプ状のパターンを有するマスクＭ３を形成する。マスクＭ３を用いて、ｎ⁺型ソース層を選択的にエッチングする。その結果、レジストパターンで覆われたｎ⁺型ソース層の部分がエッチングされずに残り、ｎ⁺型ソース半導体部６１，６２，６３になる。本実施形態では、ゲート半導体部を形成するための領域を得るために、第２の実施形態よりも深くエッチングする。ソース半導体部を形成した後、マスクＭ３を除去する。
【００６２】
（ゲート半導体部形成工程）
図８（ｂ）を参照して、ゲート半導体部を形成する工程について説明する。所定のマスクを用いて、ｎ型半導体層３の表面上の領域３ａ，３ｃ，３ｅ，３ｇに、ポリシリコン膜５１，５２，５３，５４を形成する。ポリシリコン膜は、化学気相成長法を用いて、例えば、ＳｉＨ₄（シラン）を熱分解することにより成長する。ポリシリコン膜の導電型は、ｎ⁺型ドレイン半導体部２と逆導電型である。また、ポリシリコン膜のドーパント濃度は、ｎ型半導体層３のドーパント濃度よりも高い。
【００６３】
第３の実施形態に示した製造方法によれば、チャネル半導体部とゲート半導体部とをヘテロ接合で形成することができる。
【００６４】
（第４の実施形態）
次に、図９を参照して、第１の実施形態の変形態様である第４の実施形態について説明する。第４の実施形態における縦型ＪＦＥＴに関しても、基本的構成は、第１の実施形態において説明した縦型ＪＦＥＴ１ｂの構成と同様であるので、各構成要素には同一の符合を付し、第１の実施形態との差異について説明する。
【００６５】
図９は、第４の実施形態における縦型ＪＦＥＴ１ｂの斜視図である。第４の実施形態と第１の実施形態とは、ドリフト半導体部の構造が異なる。すなわち、第１の実施形態では、ドリフト半導体部は、ｎ⁺型ドレイン半導体部２の導電型と同一の導電型の構成とした。これに対して、第４の実施形態では、ドリフト半導体部は、導電型の異なる半導体領域の超接合（ＳＪ：Super Junction）構造を有する。
【００６６】
ドリフト半導体部は、ｐ型半導体領域３１，３３，３５，３７と、ｎ型半導体領域３２，３４，３６とを有する。ｐ型半導体領域３１，３３，３５，３７は、ｎ型半導体領域３２，３４，３６と交互に配置されている。ｐ型半導体領域とｎ型半導体領域との接合面は、ｐ型ゲート半導体部５１，５２，５３，５４とｎ⁺型ドレイン半導体部２との間に位置する。
【００６７】
ｐ型半導体領域３１，３３，３５，３７は、ｐ型ゲート半導体部５１，５２，５３，５４とｎ⁺型ドレイン半導体部２との間に位置し、ｐ型ゲート半導体部５１，５２，５３，５４に沿う方向（図９のｘ軸方向）に延びている。ｐ型半導体領域３１，３３，３５，３７は、ドレイン半導体部２の導電型と逆導電型を有する。
【００６８】
ｎ型半導体領域３２，３４，３６は、ｎ型チャネル半導体部４１，４２，４３とｎ⁺型ドレイン半導体部２との間に位置し、ｎ型チャネル半導体部４１，４２，４３に沿う方向（図９のｘ軸方向）に延びている。ｎ型半導体領域３２，３４，３６は、ドレイン半導体部２の導電型と同一の導電型を有する。
【００６９】
本実施形態における縦型ＪＦＥＴ１ｂによれば、ドリフト半導体部は、導電型の異なる複数の半導体領域により構成されている。この様な構造を有するドリフト半導体部は、高ドレイン電圧が印加されているときに、ドリフト半導体部の全体が十分に空乏化されている。したがって、ドリフト半導体部における電界の最大値が低くなる。故に、ドリフト領域の厚さを薄くできる。このため、オン抵抗が小さくなる。
【００７０】
ｐ型半導体領域３１，３３，３５，３７とｎ型半導体領域３２，３４，３６のドーパント濃度は、ほぼ同一であることが好ましい。５００Ｖ耐圧を想定した場合における好適な実施例では、ｐ型半導体領域３１，３３，３５，３７及びｎ型半導体領域３２，３４，３６のドーパント濃度は、約２．７×１０¹⁷ｃｍ^-3である。また、５００Ｖ耐圧を想定した場合における好適な実施例では、ｐ型半導体領域３１，３３，３５，３７及びｎ型半導体領域３２，３４，３６の幅（図中ｙ軸方向）は０．５μｍ程度である。これにより、空乏層はｐ型半導体領域の全体に延びる。また、空乏層はｎ型半導体領域の全体に延びる。各半導体領域に延びる空乏層は同時に延びる。したがって、電界の集中が緩和される。
【００７１】
（第５の実施形態）
次に、第４の実施形態における縦型ＪＦＥＴ１ｂの製造方法について説明する。
（ｎ型半導体層形成工程）
まず、ｎ⁺型ＳｉＣ半導体基板を準備する。基板のｎ型不純物濃度は、この基板がドレイン半導体部として利用できる程度に高濃度である。図１０（ａ）に示す様に、ｎ⁺型ドレイン半導体部２の表面にＳｉＣ膜３をエピタキシャル成長法により形成する。５００Ｖ耐圧を想定した場合における好適な実施例では、ＳｉＣ膜３の膜厚Ｔ７は、２．０μｍ以上３．０μｍ以下である。
【００７２】
ＳｉＣ膜３の導電型は、ｎ⁺型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜３のドーパント濃度は、ｎ⁺型ドレイン半導体部２のドーパント濃度よりも低い。このＳｉＣ膜３からは、ｎ型半導体層３２，３４，３６が形成される。
【００７３】
（ｐ型半導体層形成工程）
図１０（ｂ）を参照して、ｐ型半導体層を形成する工程について説明する。所定のマスクＭ４を用いて、ｎ型半導体層３上に形成された領域３１ａ，３３ａ，３５ａ，３７ａにドーパントＡ３を選択的にイオン注入して、所定の深さを有するｐ型半導体層３１１，３３１，３５１，３７１を形成する。ｐ型半導体層を形成した後、マスクＭを除去する。
【００７４】
（ドリフト半導体部形成工程）
図１０（ｃ）を参照して、所望の厚さのドリフト半導体部を形成する工程について説明する。すなわち、ｎ型半導体層形成工程とｐ型半導体層形成工程とを交互に繰り返し、ｎ型半導体層とｐ型半導体層とをｎ⁺型ドレイン半導体部２上に堆積する。その結果、所定の厚さＴ９（図１０（ｃ）のｚ軸方向）を有する半導体層３が形成される。
【００７５】
（ソース領域形成工程）
図１０（ｃ）に示す様に、半導体層３の表面に、エピタキシャル成長法により、ｎ⁺型ソース層のためのＳｉＣ膜６を形成する。ＳｉＣ膜６の導電型は、ｎ⁺型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜６のドーパント濃度は、半導体層３のドーパント濃度よりも高い。
【００７６】
（ソース半導体部形成工程）
図１１（ａ）を参照して、ソース半導体部を形成する工程について説明する。フォトレジストが所定の軸方向（図中ｘ軸方向）に伸びるストライプ状のパターンを有するマスクＭ５を形成する。マスクＭ５を用いて、ｎ⁺型ソース層を選択的にエッチングする。その結果、レジストパターンで覆われたｎ⁺型ソース層の部分がエッチングされずに残り、ｎ⁺型ソース半導体部６１，６２，６３になる。
【００７７】
（ゲート半導体部形成工程）
図１１（ｂ）を参照して、ゲート半導体部を形成する工程について説明する。所定のマスクＭ６を用いて、半導体層３上に形成された各領域３ｈ〜３ｋにドーパントＡ４を選択的にイオン注入して、所定の深さを有するｐ型ゲート半導体部５１，５２，５３，５４を形成する。ドーパント濃度は、半導体層３のドーパント濃度よりも高い。ゲート半導体部を形成した後、マスクＭ６を除去する。
【００７８】
なお、熱酸化工程、開口部形成工程、電極形成工程、絶縁膜形成工程、及び配線工程は、第２の実施形態と同様であるので、その説明と図示は省略する。
【００７９】
以上説明した工程により、第４の実施形態に示された縦型ＪＦＥＴ１ｂが完成した。縦型ＪＦＥＴ１ｂのドリフト半導体部は、導電型の異なる複数の半導体領域により構成されている。この様な構造を有するドリフト半導体部は、高ドレイン電圧が印加されているときに、ドリフト半導体部の全体が十分に空乏化されている。したがって、ドリフト半導体部における電界の最大値が低くなる。故に、ドリフト領域の厚さを薄くできる。このため、オン抵抗が小さくなる。
【００８０】
（第６の実施形態）
本実施形態は、縦型ＪＦＥＴ１ｂのソース半導体部形成工程及びゲート半導体部形成工程において、第５の実施形態と異なる製造方法に関する。すなわち、第５の実施形態では、イオン注入法によりゲート半導体部を形成したが、本実施形態では、以下に示す工程を経てゲート半導体部を形成する。なお、ソース半導体部形成工程及びゲート半導体部形成工程以外の工程に関しては、第５の実施形態と同様にできるので、各構成部分には同一の符合を付しその説明と図示は省略する。
【００８１】
（ソース半導体部形成工程）
図１２（ａ）を参照して、ソース半導体部を形成する工程について説明する。フォトレジストが所定の軸方向（図中ｘ軸方向）に伸びるストライプ状のパターンを有するマスクＭ７を形成する。マスクＭ７を用いて、ｎ⁺型ソース層を選択的にエッチングする。その結果、レジストパターンで覆われたｎ⁺型ソース層の部分がエッチングされずに残り、ｎ⁺型ソース半導体部６１，６２，６３になる。本実施形態では、ゲート半導体部を形成するための領域を得るために、第５の実施形態よりも深くエッチングする。ソース半導体部を形成した後、マスクＭ７を除去する。
【００８２】
（ゲート半導体部形成工程）
図１２（ｂ）を参照して、ゲート半導体部を形成する工程について説明する。所定のマスクを用いて、ｎ型半導体層３の表面上の領域３ａ，３ｃ，３ｅ，３ｇに、ポリシリコン膜５１，５２，５３，５４を形成する。ポリシリコン膜の導電型は、ｎ⁺型ドレイン半導体部２と逆導電型である。また、ポリシリコン膜のドーパント濃度は、ｎ型半導体層３のドーパント濃度よりも高い。
【００８３】
第６の実施形態に示した製造方法によれば、チャネル半導体部とゲート半導体部とをヘテロ接合で形成することができる。
【００８４】
（第７の実施形態）
ゲート半導体部及びソース半導体部は、これまでの実施形態に示された形状に限定されない。図１３（ａ）は、第４の実施形態における縦型ＪＦＥＴ１ｂのｐ⁺型ゲート半導体部５１，５２，５３，５４、及びｎ⁺型ソース半導体部６１，６２，６３の形状を示す概略平面図である。縦型ＪＦＥＴ１ｂのゲート半導体部及びソース半導体部は、共に所定の軸方向（図中ｘ軸方向）に延びており、ｐ⁺型ゲート半導体部５１，５２，５３，５４は、ｎ⁺型ソース半導体部６１，６２，６３と交互に配置されている。
【００８５】
これに対して、図１３（ｂ）は、第７の実施形態における縦型ＪＦＥＴのゲート半導体部及びソース半導体部を示す概略平面図である。本実施形態における縦型ＪＦＥＴでは、ｐ⁺型ゲート半導体部５は、所定の軸方向（図中ｙ軸方向）に延びる複数の部分と、この軸と交差する方向（図中ｘ軸方向）に延びる複数の部分とが格子状に交差する形態を有する。ｎ⁺型ソース半導体部６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ，６ｈ，６ｉは、ｐ⁺型ゲート半導体部５の格子間のチャネル半導体上に配置されている。本実施形態では、各ｎ⁺型ソース半導体部の平面形状は、正方形として図示しているが、例えば、長方形、三角形、六角形、八角形等である。各ｎ型チャネル半導体部は、ｐ⁺型ゲート半導体部５に制御されるように、ｎ⁺型ソース半導体部の下に形成されている。ｎ型チャネル半導体部（図示せず）の側面は、ｐ⁺型ゲート半導体部と接している。
【００８６】
以上説明したように、第７の実施形態における縦型ＪＦＥＴでは、ｐ⁺型ゲート半導体部５は、ｎ型チャネル半導体部を囲むように設けられている。したがって、ｐ⁺型ゲート半導体部５は、ｎ型チャネル半導体部の周囲から、ｎ型チャネル半導体部を流れるドレイン電流を制御できる。
【００８７】
ゲート半導体部及びソース半導体部は、これまでの実施形態に示された形状に限定されない。図１３（ｃ）は、縦型ＪＦＥＴのゲート半導体部及びソース半導体部に関する別の形態を示す概略平面図である。図１３（ｃ）に示す様に、本実施形態における縦型ＪＦＥＴでは、ｎ⁺型ソース半導体部６の平面形状は、所定の軸方向（図中ｙ軸方向）に延びる複数の部分と、この軸と交差する方向（図中ｘ軸方向）に延びる複数の部分とが格子状に交差する。
【００８８】
ｐ⁺型ゲート半導体部５ａの平面形状は、ｎ⁺型ソース半導体部６を環囲する。また、ｐ⁺型ゲート半導体部５ｂ，５ｃ，５ｄ，５ｅ，５ｆ，５ｇ，５ｈ，５ｉ，５ｊは、ｎ⁺型ソース半導体部６の下に位置するチャネル半導体部（図示せず）により囲まれている。本実施形態では、ｐ⁺型ゲート半導体部５ｂ，５ｃ，５ｄ，５ｅ，５ｆ，５ｇ，５ｈ，５ｉ，５ｊの平面形状は、正方形として図示しているが、例えば、長方形、三角形、六角形、八角形等である。
【００８９】
なお、本発明に係る縦型ＪＦＥＴ１ａ，１ｂ及びその製造方法は、上記実施形態に記載の態様に限定されるものではなく、他の条件等に応じて種々の変形態様をとることが可能である。例えば、上記各実施形態では、ドナー不純物を含むｎ型半導体によりチャネル領域を形成する例について説明したが、チャネル領域がｐ型半導体により形成されたＪＦＥＴにも本発明を適用可能である。但し、この場合には、電流方向や印加するゲート電圧の極性が逆になる。
【００９０】
また、ドリフト半導体部以外の半導体部のドーパント濃度や厚さは、縦型ＪＦＥＴをノーマリオフ型とするか否かやデバイス全体としての電流容量によって定まるものである。したがって、本発明の目的である高耐圧の縦型ＪＦＥＴを実現する上で直接関わることではないが、好適な実施例では、チャネル長（図中ｘ軸方向）はチャネル幅（図中ｙ軸方向）の１５倍以上２０倍以下である。
【００９１】
【発明の効果】
本発明によれば、ドレイン耐圧を維持しつつオン抵抗を低減できる接合型電界効果トランジスタ、及び接合型電界効果トランジスタの製造方法を提供することができる。
【図面の簡単な説明】
【図１】図１（ａ）は、第１の実施形態における縦型ＪＦＥＴの斜視図である。図１（ｂ）は、ｎ型チャネル半導体部の部分拡大図である。
【図２】図２（ａ）は、Ｖ_G＞Ｖ_Tにおける縦型ＪＦＥＴのチャネル制御を示す模式図である。図２（ｂ）は、Ｖ_G＜Ｖ_Tにおける縦型ＪＦＥＴのチャネル制御を示す模式図である。
【図３】図３（ａ）は、ドレイン領域形成工程における斜視図である。図３（ｂ）は、ドリフト領域形成工程における斜視図である。図３（ｃ）は、ソース領域形成工程における斜視図である。
【図４】図４（ａ）は、ソース半導体部形成工程における斜視図である。図４（ｂ）は、ゲート半導体部形成工程における縦型ＪＦＥＴの斜視図である。
【図５】図５（ａ）は、酸化膜形成工程における縦型ＪＦＥＴの斜視図である。図５（ｂ）は、電極領域形成工程における縦型ＪＦＥＴの斜視図である。
【図６】図６（ａ）は、電極形成工程における縦型ＪＦＥＴの斜視図である。図６（ｂ）は、絶縁膜形成工程における縦型ＪＦＥＴの斜視図である。
【図７】図７は、配線工程における縦型ＪＦＥＴの斜視図である。
【図８】図８（ａ）は、ゲート領域形成工程における縦型ＪＦＥＴの斜視図である。図８（ｂ）は、ゲート半導体部形成工程における縦型ＪＦＥＴの斜視図である。
【図９】図９は、第４の実施形態に係る縦型ＪＦＥＴの構造を示す斜視図である。
【図１０】図１０（ａ）は、ドリフト領域形成工程における縦型ＪＦＥＴの斜視図である。図１０（ｂ）は、ｐ⁺型半導体領域形成工程における縦型ＪＦＥＴの斜視図である。図１０（ｃ）は、ソース領域形成工程における縦型ＪＦＥＴの斜視図である。
【図１１】図１１（ａ）は、ソース半導体部形成工程における縦型ＪＦＥＴの斜視図である。図１１（ｂ）は、ゲート半導体部形成工程における縦型ＪＦＥＴの斜視図である。
【図１２】図１２（ａ）は、ゲート領域形成工程における縦型ＪＦＥＴの斜視図である。図１２（ｂ）は、ゲート半導体部形成工程における縦型ＪＦＥＴの斜視図である。
【図１３】図１３（ａ）は、第４の実施形態に係る縦型ＪＦＥＴの概略平面図である。図１３（ｂ）は、第７の実施形態に係る縦型ＪＦＥＴの概略平面図である。図１３（ｃ）は、別の形態を示す縦型ＪＦＥＴの概略平面図である。
【符号の説明】
１ａ，１ｂ…縦型ＪＦＥＴ、２…ｎ⁺型ドレイン半導体部、３…ｎ型ドリフト半導体部、４１，４２，４３…ｎ型チャネル半導体部、５１，５２，５３，５４…ｐ⁺型ゲート半導体部、６１，６２，６３…ｎ⁺型ソース半導体部、７…ドレイン電極、８１，８２，８３，８４…ゲート電極、９１，９２，９３…ソース電極、１０…酸化膜、１１…電極金属膜、１２…絶縁膜、１３…配線金属膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a junction field effect transistor and a method for manufacturing the junction field effect transistor.
[0002]
[Prior art]
A lateral junction field effect transistor (JFET) is used as a voltage control element that controls a current between a source electrode and a drain electrode by a gate voltage. The lateral JFET controls the drain current by controlling the amount of majority carriers flowing through the channel region. This control is performed by changing the width of the depletion layer in the pn junction formed in the gate region.
[0003]
[Problems to be solved by the invention]
The inventor is involved in the development of JFET. The inventor believes that there is the following method to improve the drain breakdown voltage of the JFET. One is to provide a drift region between the channel portion and the drain, and another is to lower the impurity concentration of the drift region.
[0004]
However, according to the inventor's investigation, the on-resistance of the JFET increases by any of these methods. That is, there is a demand for a JFET that can suppress an increase in on-resistance. Accordingly, an object of the present invention is to provide a junction field effect transistor capable of reducing the on-resistance while maintaining a drain breakdown voltage, and a method for manufacturing the junction field effect transistor.
[0005]
In order to solve this problem, the inventors have studied. As a result, in the JFET formed on the substrate, the idea of a JFET having a structure in which current flows in the direction from the front surface to the back surface of the substrate (hereinafter referred to as “vertical JFET”) was obtained. As a result of continuous investigations to reduce the on-resistance in the structure of the vertical JFET, the following invention has been made.
[0006]
[Means for Solving the Problems]
In order to solve the above problems, a junction field effect transistor according to the present invention includes a drain semiconductor portion, a drift semiconductor portion, a first gate semiconductor portion, a second gate semiconductor portion, and a first source semiconductor. Part and a channel semiconductor part. The main surface of the drift semiconductor portion has first, second, and third regions, and is provided on the drain semiconductor portion. The first gate semiconductor part is provided on the first region of the drift semiconductor part, drain It has a conductivity type opposite to that of the semiconductor portion. The second gate semiconductor part is provided on the third region of the drift semiconductor part, drain It has a conductivity type opposite to that of the semiconductor portion. A channel semiconductor portion is provided on the second region, and is controlled by the first gate semiconductor portion and the second gate semiconductor portion, so that the first gate semiconductor portion and the second gate semiconductor are controlled. And has the same conductivity type as that of the drain semiconductor portion. The first source semiconductor part is provided on the channel semiconductor part and has the same conductivity type as that of the drain semiconductor part.
The dopant concentration of the first gate semiconductor portion and the second gate semiconductor portion is higher than the dopant concentration of the channel semiconductor portion, and the drift semiconductor portion extends in a direction intersecting the main surface of the drain semiconductor portion. The semiconductor device includes first and second semiconductor regions in which bonding surfaces are formed so as to be positioned between each gate semiconductor portion and the drain semiconductor portion. The first semiconductor region is provided between the channel semiconductor portion and the drain semiconductor portion, and has the same conductivity type as that of the drain semiconductor portion, and the second semiconductor region includes It is provided between the gate semiconductor part and the drain semiconductor part, and has a conductivity type opposite to that of the drain semiconductor part. The dopant concentration in the drain semiconductor portion is greater than the dopant concentration in the first and second semiconductor regions.
[0007]
Since such a junction field effect transistor has a channel semiconductor portion between the first gate semiconductor portion and the second gate semiconductor portion, the channel can be controlled from both sides of the channel semiconductor portion. According to this structure, the controllable channel width is increased as compared with the case where the channel is controlled from one side of the channel semiconductor portion.
[0008]
In such a junction field effect transistor, the channel semiconductor part and the gate semiconductor part can be arranged on the drift semiconductor part. Therefore, a desired drain breakdown voltage can be obtained depending on the thickness of the drift semiconductor portion. Further, carriers flow not only under the channel semiconductor part but also in the drift semiconductor part located under the gate semiconductor part.
[0009]
The first and second gate semiconductor regions and the first source semiconductor region preferably have a structure extending in a predetermined direction along the main surface of the drift semiconductor portion.
[0010]
In such a junction field effect transistor, the first gate semiconductor portion and the second gate semiconductor portion both extend in a predetermined direction, so that the threshold value can be controlled by the interval between them.
[0011]
In addition, the distance between the first gate semiconductor portion and the second gate semiconductor portion is preferably determined so that the junction field effect transistor exhibits normally-off characteristics.
[0012]
According to such a junction field effect transistor, the distance between the first gate semiconductor portion and the second gate semiconductor portion is determined so as to correspond to a value that is twice or less the built-in potential. Therefore, even when no gate voltage is applied, the channel semiconductor portion is depleted, so that a normally-off transistor can be realized.
[0013]
The channel semiconductor part is further divided into a first part and a second part. The first portion is sandwiched between both the first gate semiconductor portion and the second gate semiconductor portion. The second portion is preferably located on the first portion so as not to be sandwiched between the first gate semiconductor portion and the second gate semiconductor portion.
[0014]
According to such a junction field effect transistor, the channel semiconductor portion can be separated from the first source semiconductor region by forming the second portion. Thereby, the breakdown voltage between the gate and the source is improved. Further, since the distance between the channel semiconductor portion and the first source semiconductor region is taken in the vertical direction, the chip size of the transistor does not increase even when this distance is taken.
[0015]
The junction field effect transistor according to the present invention may further include a third gate semiconductor portion and a second source semiconductor portion. In this case, the third gate semiconductor portion extends in a predetermined direction on the drift semiconductor portion, drain It has a conductivity type opposite to that of the semiconductor portion. The second source semiconductor part extends in a predetermined direction on the drift semiconductor part and has the same conductivity type as the drift semiconductor part. The channel semiconductor part connects the drift semiconductor part and the second source semiconductor part, and is controlled by the second gate semiconductor part and the third gate semiconductor part. Is provided.
[0016]
According to such a junction field effect transistor, the channel semiconductor portion is provided not only between the first gate semiconductor portion and the second gate semiconductor portion but also between the second gate semiconductor portion and the third gate semiconductor portion. It is formed. At this time, the second gate semiconductor portion is shared as a gate for controlling the channel semiconductor portions on both sides. Therefore, the channel width is increased only by adding one gate semiconductor portion.
[0017]
In the junction field effect transistor, the drift semiconductor portion extends in a direction intersecting with the main surface of the drain semiconductor portion, and a junction surface is formed so as to be positioned between each gate semiconductor portion and the drain semiconductor portion. And a second semiconductor region. The first semiconductor region is provided between the channel semiconductor portion and the drain semiconductor portion, and has the same conductivity type as that of the drain semiconductor portion. The second semiconductor region is provided between each gate semiconductor portion and the drain semiconductor portion, and has a conductivity type opposite to that of the drain semiconductor portion.
[0018]
According to such a junction type field effect transistor, the drift semiconductor portion is composed of a plurality of semiconductor regions having different conductivity types. The drift semiconductor portion having such a structure is fully depleted when the high drain voltage is applied. Therefore, the maximum value of the electric field in the drift semiconductor portion is lowered. Therefore, the thickness of the drift region can be reduced. For this reason, the on-resistance is reduced.
[0019]
Further, the dopant concentration and width of the first and second semiconductor regions of the drift semiconductor portion are such that a depletion layer extending to the first semiconductor region and a depletion layer extending to the second semiconductor region simultaneously extend over the entire semiconductor region. It is preferable to be determined as follows. Accordingly, the dopant concentration and width of the first and second semiconductor regions of the drift semiconductor portion are such that when the entire first semiconductor region becomes a depletion layer, the entire second semiconductor region also becomes a depletion layer. .
[0020]
According to such a junction field effect transistor, since the first semiconductor region and the second semiconductor region can be made to be substantially the same depletion layer, the concentration of the electric field is alleviated.
[0021]
The junction field effect transistor according to the present invention includes a drain semiconductor part, a drift semiconductor part, a source semiconductor part, a channel semiconductor part, and a gate semiconductor part. The drift semiconductor part is provided on the main surface of the drain semiconductor part. The channel semiconductor portion has the same conductivity type as that of the drain semiconductor portion. The gate semiconductor portion is located on the drift semiconductor portion and is provided so as to surround the channel semiconductor portion so as to control the drain current flowing through the channel semiconductor portion, and has a conductivity type opposite to that of the drain semiconductor portion. . The source semiconductor part is provided on the drift semiconductor part and has the same conductivity type as that of the drain semiconductor part.
[0022]
Since such a junction field effect transistor has a gate semiconductor portion provided so as to surround the periphery of the channel semiconductor portion, the channel can be controlled from the periphery of the channel semiconductor portion. Such a structure increases the width of the controllable channel as compared with the case where the channel is controlled from one side or both sides of the channel semiconductor portion.
[0023]
In the junction field effect transistor, the drain semiconductor part, the drift semiconductor part, and the channel semiconductor part are preferably formed of SiC. In the junction field effect transistor, the junction between the first and second gate semiconductor portions and the channel semiconductor portion may be a heterojunction. Further, in the junction field effect transistor, the drift semiconductor portion and the channel semiconductor portion may be formed by a plurality of film forming steps. Thereby, the drift semiconductor portion and the channel semiconductor portion can be formed with different dopant concentrations.
[0024]
According to the method of manufacturing a junction field effect transistor according to the present invention, a step of forming a first conductivity type semiconductor layer on a first conductivity type substrate, and a first conductivity type source semiconductor film as the semiconductor layer. Forming a source semiconductor portion by etching a part of the source semiconductor film so as to expose the semiconductor layer; and forming a second conductive type gate semiconductor portion in the semiconductor layer. Including the step of.
[0025]
According to the method of manufacturing a junction field effect transistor according to the present invention, the first conductivity type semiconductor region is formed on the first conductivity type substrate along the surface extending in the direction intersecting with the main surface of the semiconductor portion. Forming a semiconductor portion alternately arranged so as to be joined to a second conductivity type semiconductor region; forming a first conductivity type source semiconductor film on the semiconductor portion; and exposing the semiconductor portion. Etching a part of the source semiconductor film to form a source semiconductor portion on the first conductivity type semiconductor region; and the first conductivity type semiconductor region and the second conductivity type. Forming a second conductivity type gate semiconductor portion in the semiconductor portion in accordance with the position of the bonding surface with the semiconductor region. The dopant concentration of the second conductivity type gate semiconductor portion is higher than the dopant concentration of the first conductivity type semiconductor region, and the dopant concentration of the substrate is higher than the dopant concentration of the first conductivity type semiconductor region, The dopant concentration of the substrate is higher than the dopant concentration of the second conductivity type semiconductor region, and the junction surface is located between the gate semiconductor portion and the substrate. .
[0026]
In such a method for manufacturing a junction field effect transistor, it is preferable that the semiconductor portion and the second conductivity type semiconductor region are formed through a plurality of film forming steps.
[0027]
In the method for manufacturing a junction field effect transistor, the source semiconductor part and the gate semiconductor part preferably include SiC.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of a junction field effect transistor according to the present invention will be described in detail with reference to the accompanying drawings. In the following description, the same or corresponding elements are denoted by the same reference numerals, and duplicate descriptions are omitted. In addition, the vertical size of the transistor in the figure does not necessarily match that of an actual transistor.
[0029]
(First embodiment)
FIG. 1A is a perspective view of a vertical JFET 1a according to the first embodiment. As shown in FIG. 1A, the vertical JFET 1a has n ⁺ Type drain semiconductor part 2, n type drift semiconductor part 3, n type channel semiconductor parts 41, 42, 43, p ⁺ Type gate semiconductor parts 51, 52, 53, 54, n ⁺ Type source semiconductor parts 61, 62, 63.
[0030]
The vertical JFET 1a has a vertical structure in which majority carriers move in the channel region in a direction from one surface of the element toward the other surface (hereinafter referred to as “current direction”). FIG. 1A shows a coordinate system. This coordinate is defined so that the current direction of the JFET is aligned with the z-axis.
[0031]
n ⁺ The type drain semiconductor part 2 has a pair of opposing surfaces. N ⁺ The type drain semiconductor part 2 can be a substrate to which a dopant is added, and in a preferred embodiment, the substrate is made of SiC (silicon carbide). As a dopant added to SiC, donor impurities such as N (nitrogen), P (phosphorus), and As (arsenic), which are Group 5 elements of the periodic table, can be used.
[0032]
The n-type drift semiconductor part 3 is n ⁺ It is provided on one (surface) of a pair of surfaces of the type drain semiconductor portion 2. The n-type drift semiconductor portion 3 has first to third regions 3a, 3b, 3c arranged in order in the y-axis direction on the main surface thereof. The first region 3a extends in a predetermined axial direction (x-axis direction in FIG. 1), and is a rectangular region in a preferred embodiment. Further, the second and third regions 3b and 3c each extend in a predetermined axial direction (the x-axis direction in FIG. 1), and in a preferred embodiment, are rectangular regions. The second region 3b is located between the first region 3a and the third region 3c. An n-type channel semiconductor portion 41 is provided in the second region 3b. The first and third regions 3a and 3c have p respectively ⁺ Type gate semiconductor portions 51 and 52 are provided. The channel semiconductor part 41 is p ⁺ It is sandwiched between the mold gate semiconductor parts 51 and 52.
[0033]
Furthermore, the n-type drift semiconductor part 3 has fourth to seventh regions 3d to 3g on its main surface. N-type channel semiconductor portions 42 and 43 are provided in the fourth region 3d and the sixth region 3f, respectively. In addition, the fifth region 3e and the seventh region 3g of the n-type drift semiconductor portion 3 include p ⁺ Type gate semiconductor portions 53 and 54 are provided, respectively. In a preferred embodiment, the fifth region 3e and the seventh region 3g have substantially the same shape as the first region 3a. In a preferred embodiment, the fourth region 3d and the sixth region 3f have the same shape as the second region 3b. The third and fifth regions 3c, 3e, 3g have p respectively ⁺ Type gate semiconductor parts 52, 53, 54 are provided. The channel semiconductor part 42 is p ⁺ It is sandwiched between the mold gate semiconductor parts 52 and 53. The channel semiconductor part 43 is p ⁺ It is sandwiched between the mold gate semiconductor parts 53 and 54.
[0034]
The dopant concentration of the n-type drift semiconductor part 3 is n ⁺ Lower than the dopant concentration of the type drain semiconductor portion 2. Further, the vertical JFET 1 a has a drain electrode 7. The drain electrode 7 is n ⁺ It is provided on the other (rear surface) of the pair of surfaces of the type drain semiconductor portion 2.
[0035]
In the preferred embodiment, p ⁺ The type gate semiconductor portions 51, 52, 53, and 54 are formed of SiC (silicon carbide) to which a dopant is added. As this dopant, acceptor impurities such as B (boron) and Al (aluminum) which are Group 3 elements of the periodic table can be used.
[0036]
In the vertical JFET 1a, the n-type channel semiconductor portion 41 is p ⁺ Type gate semiconductor part 51 and p ⁺ The drain current flowing through the n-type channel semiconductor part 41 is p. ⁺ It can be controlled by the mold gate semiconductor parts 51 and 52.
[0037]
The n-type channel semiconductor part 42 is p ⁺ Type gate semiconductor part 52 and p ⁺ It is arranged between the mold gate semiconductor part 53. In a preferred embodiment, the n-type channel semiconductor part 42 has the same shape as the n-type channel semiconductor part 41. The n-type channel semiconductor portion 43 is provided in the sixth region 3f, and p ⁺ Type gate semiconductor part 53 and p ⁺ It is arranged between the mold gate semiconductor part 54. The n-type channel semiconductor portions 41, 42, 43 all extend in a predetermined axial direction (x-axis direction in FIG. 1).
[0038]
p ⁺ The type gate semiconductor parts 51, 52, 53, 54 are alternately arranged with the n-type channel semiconductor parts 41, 42, 43. P ⁺ The type gate semiconductor portions 51 and 52 extend along the n-type channel semiconductor portion 41. p ⁺ The type gate semiconductor parts 52 and 53 extend along the n-type channel semiconductor part 42. p ⁺ The type gate semiconductor portions 53 and 54 extend along the n-type channel semiconductor portion 43.
[0039]
p ⁺ Since the conductivity type of the type gate semiconductor parts 51, 52, 53, 54 is opposite to the conductivity type of the n-type drift semiconductor part 3, p ⁺ A pn junction is formed at the interface between the n-type gate semiconductor portions 51, 52, 53 and 54 and the n-type channel semiconductor portions 41, 42 and 43. P ⁺ Gate electrodes 81, 82, 83, and 84 are provided on the mold gate semiconductor portions 51, 52, 53, and 54. The gate electrode is made of metal. The gate electrode is connected to the wiring metal film 13a through the contact holes 12a to 12d.
[0040]
As shown in FIG. 1B, the n-type channel semiconductor portion 41 is divided into a first region 41a and a second region 41b. The first region 41a is p ⁺ Type gate semiconductor part 51 and p ⁺ It is sandwiched between both of the gate semiconductor parts 52. The second region 41b is p ⁺ It is located on the first region 41 a so as not to be sandwiched between the mold gate semiconductor portions 51 and 52. By forming the second region 41b, the n-type channel semiconductor portion 41 is made n ⁺ It can be separated from the mold source semiconductor part 61. Thereby, the breakdown voltage between the gate and the source is improved. Also, the n-type channel semiconductor part 41 and the n ⁺ Since the distance to the type source semiconductor portion 61 is taken in the current direction (the z-axis direction in FIG. 1B), the chip size of the vertical JFET 1a does not increase even if the distance is taken. The n-type channel semiconductor portions 42 and 43 have the same form as the n-type semiconductor portion 41.
[0041]
n ⁺ The type source semiconductor unit 61 is provided on the n-type channel semiconductor unit 41. N ⁺ The type source semiconductor portions 62 and 63 are provided on the n-type channel semiconductor portions 42 and 43, respectively. n ⁺ The type source semiconductor parts 61, 62, 63 are n ⁺ The drain type semiconductor portion 2 has the same conductivity type as the conductivity type. n ⁺ The source semiconductor parts 61, 62, 63 are connected to the n-type drift semiconductor part 3 via n-type channel semiconductor parts 41, 42, 43. N ⁺ Source electrodes 91, 92, 93 are provided on the type source semiconductor portions 61, 62, 63. The source electrode is made of metal. The source electrode is connected to the wiring metal film 13b through the contact holes 12e to 12g.
[0042]
FIG. 2 (a) shows V _G > V _T It is a schematic diagram which shows the channel control of the vertical type JFET. As shown in FIG. 2A, the threshold voltage V _T Higher gate voltage V _G However, when it is applied to the gate regions 51 and 52, the width of the depletion layer (the region shown inside the broken line) formed near the interface between each gate region and the channel region 41 is narrow. Therefore, the width of the channel region 41 between the gate regions is wide. As a result, the resistance of the channel region 41 is reduced, and the electrons e that are majority carriers easily flow.
[0043]
On the other hand, FIG. _G <V _T It is a schematic diagram which shows the channel control of the vertical type JFET. As shown in FIG. 2B, the threshold voltage V _T Lower gate voltage V _G However, when the voltage is applied to the gate regions 51 and 52, the width of the depletion layer (the region shown inside the broken line) formed in the vicinity of the interface between each gate region and the channel region 41 is wide. Gate region spacing is V _G <V _T Since the width is less than the width of the depletion layer extending at this time, the channel region 41 is almost depleted. As a result, electrons e that are majority carriers do not flow.
[0044]
Also in the vertical JFET as described with reference to FIGS. 2A and 2B, the voltage applied to the gate region (gate voltage) is changed, so that the depletion layer is formed by the pair of gate semiconductor portions. Adjust the width to control the carrier flow rate. Thereby, the drain current is controlled.
[0045]
(Second Embodiment)
Next, a method for manufacturing the vertical JFET 1a will be described. 3 (a) -3 (c), 4 (a), 4 (b), 5 (a), 5 (b), 6 (a), 6 (b), 7 These are explanatory drawings of the manufacturing process of vertical JFET 1a concerning a 2nd embodiment.
[0046]
(Semiconductor film formation process)
First, a substrate is prepared as shown in FIG. As a substrate, n ⁺ There is a type SiC semiconductor substrate. The n-type impurity concentration of the substrate is so high that the substrate can be used as a drain semiconductor portion.
[0047]
As shown in FIG. ⁺ A SiC film 3 is formed on the surface 2a of the type drain semiconductor portion 2 by an epitaxial growth method. In a preferred embodiment assuming a 500 V breakdown voltage, the film thickness T1 of the SiC film 3 is not less than 4.0 μm and not more than 5.0 μm. The conductivity type of the SiC film 3 is n ⁺ It is the same as the conductivity type of the type drain semiconductor part 2. The dopant concentration of the SiC film 3 is n ⁺ Lower than the dopant concentration of the type drain semiconductor portion 2. In a preferred embodiment assuming a 500 V breakdown voltage, the dopant concentration of the SiC film 3 is about 2.0 × 10 ¹⁶ cm ^-3 It is. From this SiC film 3, an n-type drift semiconductor portion 3 and n-type channel semiconductor portions 41, 42, 43 are formed. In the present embodiment, a single SiC film is formed for the n-type drift semiconductor portion and the n-type channel semiconductor portion. Can be formed. Further, a desired impurity concentration profile can be adopted for the SiC film so that the SiC film 3 can be used as a drift portion and a channel portion.
[0048]
(Source semiconductor film formation process)
As shown in FIG. 3C, the surface of the n-type semiconductor layer 3 is subjected to n growth by epitaxial growth. ⁺ A SiC film 6 for the type source layer is formed. The conductivity type of the SiC film 6 is n ⁺ It is the same as the conductivity type of the type drain semiconductor part 2. Further, the dopant concentration of SiC film 6 is higher than the dopant concentration of n-type semiconductor layer 3.
[0049]
(Source semiconductor part formation process)
With reference to FIG. 4A, a process of forming the source semiconductor portion will be described. A mask M1 having a stripe pattern in which the photoresist extends in a predetermined axial direction (x-axis direction in the figure) is formed. N using mask M1 ⁺ The mold source layer 6 is selectively etched. As a result, n covered with a resist pattern ⁺ The portion of the mold source layer 6 remains unetched and n ⁺ The mold source semiconductor parts 61, 62, and 63 are formed. The source semiconductor portion is formed in the second, fourth, and sixth regions 3b, 3d, and 3f in FIG. After forming the source semiconductor portion, the mask M1 is removed.
[0050]
(Gate semiconductor part formation process)
With reference to FIG. 4B, a process of forming the gate semiconductor portion will be described. The dopant A1 is selectively ion-implanted into each of the regions 3h to 3k formed on the n-type semiconductor layer 3 by using a predetermined mask M2, and p having a predetermined depth. ⁺ Mold gate semiconductor portions 51, 52, 53, and 54 are formed. The dopant concentration is higher than the dopant concentration of the n-type semiconductor layer 3. After forming the gate semiconductor portion, the mask M2 is removed.
[0051]
(Thermal oxidation process)
With reference to FIG. 5A, a process of thermally oxidizing the vertical JFET 1a will be described. The vertical JFET 1a is subjected to thermal oxidation. In the thermal oxidation treatment, when SiC is exposed to an oxidizing atmosphere A2 at a high temperature (for example, about 900 ° C.), silicon chemically reacts with oxygen to form a silicon oxide film (SiO 2). ₂ ) Is formed. As a result, an oxide film 10 is formed on the surface of the vertical JFET 1a. Thereby, the surface of each semiconductor part is covered with an oxide film.
[0052]
(Opening formation process)
With reference to FIG.5 (b), the process of forming the opening part for forming an electrode is demonstrated. Using the photoresist as a mask, the oxide film 10 is selectively etched to form an opening. In the opening, p ⁺ The surface portions of the mold gate semiconductor portions 51, 52, 53, and 54 are exposed. The exposed portions become the gate electrode openings 51a to 54a. N ⁺ The surface portions of the type source semiconductor portions 61, 62, and 63 are exposed. The exposed portions become source electrode openings 61a to 63a. After the opening is formed, the mask is removed.
[0053]
(Electrode formation process)
With reference to Fig.6 (a), the process of forming an electrode is demonstrated. An electrode metal film 11 such as Ni is deposited on the surface of the vertical JFET 1a. Next, a stripe pattern extending in a predetermined axial direction is formed on the photoresist. The electrode metal film 11 is selectively etched using this mask. As a result, the portion of the electrode metal film 11 covered with the resist pattern remains without being etched, and becomes the gate electrodes 81, 82, 83, 84 and the source electrodes 91, 92, 93. After forming the electrode, the mask is removed.
[0054]
(Insulating film formation process)
With reference to FIG. 6B, a process of forming an insulating film will be described. The surface of the vertical JFET 1a is made of SiOD by OCD (Oxide Chemical Deposition) or the like. ₂ The insulating film 12 is formed. Contact holes 12 a to 12 g are opened in the insulating film 12. These contact holes 12 a to 12 g are provided so as to reach the gate electrodes 81, 82, 83, 84 and the source electrodes 91, 92, 93.
[0055]
(Wiring process)
With reference to FIG. 7, the process of wiring a metal film is demonstrated. The wiring metal film 13 is in contact with the gate electrodes 81, 82, 83, 84 and the source electrodes 91, 92, 93 through the contact holes 12a-12g. N ⁺ The drain electrode 7 is formed so as to be in contact with the back surface of the type drain semiconductor portion 2. The material of the wiring metal film 13 is preferably aluminum (Al) or Al alloy from the viewpoint of low resistance, ease of fine processing, and adhesion, but may be copper (Cu) or tungsten (W). However, it is not limited to these. Then, heat treatment is performed in an inert gas atmosphere such as nitrogen or argon at a high temperature (for example, 450 ° C.), so that ohmic contact is made in order to lower the contact barrier between the semiconductor and the metal.
[0056]
The vertical JFET 1a shown in the first embodiment is completed through the steps described above. Vertical JFET 1a is p ⁺ N-type channel semiconductor portions 41, 42, 43 are provided between the type gate semiconductor portions 51, 52, 53, 54. According to this structure, the channel is controlled from both sides of the n-type channel semiconductor portions 41, 42, and 43. Thereby, the width of the controllable channel is increased as compared with the case where the channel is controlled from one side of the channel semiconductor portion. Therefore, an increase in the on-resistance of the transistor can be suppressed even when the channel length of the drift region is increased or the impurity concentration of the drift region is kept low in order to improve the drain breakdown voltage.
[0057]
The vertical JFET 1a includes n-type channel semiconductor portions 41, 42, 43 and p. ⁺ The type gate semiconductor parts 51, 52, 53, 54 can be arranged on the n-type drift semiconductor part 3. Therefore, a desired drain breakdown voltage can be obtained by the thickness D of the n-type drift semiconductor portion 3. Therefore, the breakdown voltage between the source and the drain can be improved. Further, not only under the n-type channel semiconductor portions 41, 42, 43, but also p ⁺ Carriers also flow through the n-type drift semiconductor part 3 located under the type gate semiconductor parts 51, 52, 53, 54. Therefore, the on-resistance is lowered while maintaining the breakdown voltage.
[0058]
Furthermore, in order to realize a normally-off type JFET in the case of reverse bias, the channel widths W1 to W3 (in the y-axis direction in the figure) must be less than twice the width of the depletion layer caused by the diffusion potential. Therefore, the vertical JFET 1a has a structure in which the drain current is increased as a whole element while suppressing the channel width per unit of the channel semiconductor part by forming a plurality of channel semiconductor parts. By adopting such a structure, a vertical JFET that achieves both a normally-off type and a low on-resistance can be realized.
[0059]
In this embodiment, the drain, source, and gate semiconductor portions are formed of SiC. SiC is superior to semiconductors such as Si (silicon) and GaAs (gallium arsenide) in the following points. That is, since the high melting point and the band gap (forbidden band width) are large, the device can be easily operated at a high temperature. Moreover, since the dielectric breakdown electric field is large, a high breakdown voltage can be achieved. Further, since the thermal conductivity is high, there is an advantage that a large current and a low loss can be easily achieved.
[0060]
(Third embodiment)
The present embodiment relates to a manufacturing method different from the second embodiment in the source semiconductor portion forming step and the gate semiconductor portion forming step of the vertical JFET 1a. That is, in the second embodiment, the gate semiconductor portion is formed by ion implantation, but in this embodiment, the gate semiconductor portion is formed through the following steps. Since steps other than the source semiconductor portion forming step and the gate semiconductor portion forming step are the same as those in the second embodiment, the same reference numerals are given to the respective components, and the description and illustration thereof are omitted.
[0061]
(Source semiconductor part formation process)
With reference to FIG. 8A, a process of forming the source semiconductor portion will be described. A mask M3 having a stripe pattern in which the photoresist extends in a predetermined axial direction (x-axis direction in the figure) is formed. N using mask M3 ⁺ The mold source layer is selectively etched. As a result, n covered with a resist pattern ⁺ A portion of the mold source layer remains unetched and n ⁺ The mold source semiconductor parts 61, 62, and 63 are formed. In the present embodiment, etching is performed deeper than in the second embodiment in order to obtain a region for forming the gate semiconductor portion. After forming the source semiconductor portion, the mask M3 is removed.
[0062]
(Gate semiconductor part formation process)
With reference to FIG. 8B, a process of forming the gate semiconductor portion will be described. Polysilicon films 51, 52, 53, and 54 are formed in the regions 3a, 3c, 3e, and 3g on the surface of the n-type semiconductor layer 3 using a predetermined mask. The polysilicon film is formed by, for example, SiH using a chemical vapor deposition method. _Four It grows by thermally decomposing (silane). The conductivity type of the polysilicon film is n ⁺ It is opposite in conductivity type to the type drain semiconductor part 2. Further, the dopant concentration of the polysilicon film is higher than the dopant concentration of the n-type semiconductor layer 3.
[0063]
According to the manufacturing method shown in the third embodiment, the channel semiconductor part and the gate semiconductor part can be formed in a heterojunction.
[0064]
(Fourth embodiment)
Next, with reference to FIG. 9, a fourth embodiment, which is a modification of the first embodiment, will be described. Since the basic configuration of the vertical JFET in the fourth embodiment is the same as that of the vertical JFET 1b described in the first embodiment, the same reference numerals are given to the respective components, and the first Differences from the embodiment will be described.
[0065]
FIG. 9 is a perspective view of a vertical JFET 1b according to the fourth embodiment. The fourth embodiment and the first embodiment differ in the structure of the drift semiconductor portion. That is, in the first embodiment, the drift semiconductor portion is n ⁺ The conductivity type is the same as that of the type drain semiconductor portion 2. On the other hand, in the fourth embodiment, the drift semiconductor portion has a super junction (SJ) structure of semiconductor regions having different conductivity types.
[0066]
The drift semiconductor portion has p-type semiconductor regions 31, 33, 35, and 37 and n-type semiconductor regions 32, 34, and 36. The p-type semiconductor regions 31, 33, 35, and 37 are alternately arranged with the n-type semiconductor regions 32, 34, and 36. The junction surface between the p-type semiconductor region and the n-type semiconductor region has p-type gate semiconductor portions 51, 52, 53, 54 and n ⁺ It is located between the type drain semiconductor part 2.
[0067]
The p-type semiconductor regions 31, 33, 35, and 37 are formed of p-type gate semiconductor portions 51, 52, 53, and 54 and n ⁺ It is located between the type drain semiconductor part 2 and extends in a direction along the p-type gate semiconductor parts 51, 52, 53, 54 (x-axis direction in FIG. 9). The p-type semiconductor regions 31, 33, 35, and 37 have a conductivity type opposite to that of the drain semiconductor portion 2.
[0068]
The n-type semiconductor regions 32, 34, and 36 are divided into n-type channel semiconductor portions 41, 42, and 43 and n ⁺ It is located between the n-type drain semiconductor portion 2 and extends in a direction along the n-type channel semiconductor portions 41, 42, 43 (x-axis direction in FIG. 9). The n-type semiconductor regions 32, 34, 36 have the same conductivity type as that of the drain semiconductor portion 2.
[0069]
According to the vertical JFET 1b in the present embodiment, the drift semiconductor portion is composed of a plurality of semiconductor regions having different conductivity types. The drift semiconductor portion having such a structure is fully depleted when the high drain voltage is applied. Therefore, the maximum value of the electric field in the drift semiconductor portion is lowered. Therefore, the thickness of the drift region can be reduced. For this reason, the on-resistance is reduced.
[0070]
The p-type semiconductor regions 31, 33, 35, and 37 and the n-type semiconductor regions 32, 34, and 36 preferably have substantially the same dopant concentration. In a preferred embodiment assuming a 500V breakdown voltage, the dopant concentrations of the p-type semiconductor regions 31, 33, 35, 37 and the n-type semiconductor regions 32, 34, 36 are about 2.7 × 10. ¹⁷ cm ^-3 It is. In a preferred embodiment assuming a 500 V breakdown voltage, the widths (in the y-axis direction) of the p-type semiconductor regions 31, 33, 35, and 37 and the n-type semiconductor regions 32, 34, and 36 are about 0.5 μm. It is. As a result, the depletion layer extends over the entire p-type semiconductor region. Further, the depletion layer extends over the entire n-type semiconductor region. A depletion layer extending to each semiconductor region extends simultaneously. Therefore, the concentration of the electric field is alleviated.
[0071]
(Fifth embodiment)
Next, a method for manufacturing the vertical JFET 1b in the fourth embodiment will be described.
(N-type semiconductor layer forming step)
First, n ⁺ A type SiC semiconductor substrate is prepared. The n-type impurity concentration of the substrate is so high that the substrate can be used as a drain semiconductor portion. As shown in FIG. ⁺ A SiC film 3 is formed on the surface of the type drain semiconductor portion 2 by an epitaxial growth method. In a preferred embodiment assuming a 500 V breakdown voltage, the film thickness T7 of the SiC film 3 is not less than 2.0 μm and not more than 3.0 μm.
[0072]
The conductivity type of the SiC film 3 is n ⁺ It is the same as the conductivity type of the type drain semiconductor part 2. The dopant concentration of the SiC film 3 is n ⁺ Lower than the dopant concentration of the type drain semiconductor portion 2. From this SiC film 3, n-type semiconductor layers 32, 34, and 36 are formed.
[0073]
(P-type semiconductor layer forming step)
With reference to FIG.10 (b), the process of forming a p-type semiconductor layer is demonstrated. The dopant A3 is selectively ion-implanted into the regions 31a, 33a, 35a, and 37a formed on the n-type semiconductor layer 3 by using a predetermined mask M4, and a p-type semiconductor layer 311 having a predetermined depth is obtained. 331, 351, and 371 are formed. After forming the p-type semiconductor layer, the mask M is removed.
[0074]
(Drift semiconductor part formation process)
With reference to FIG.10 (c), the process of forming the drift semiconductor part of desired thickness is demonstrated. That is, the n-type semiconductor layer forming step and the p-type semiconductor layer forming step are alternately repeated, and the n-type semiconductor layer and the p-type semiconductor layer are changed to n. ⁺ Deposited on the type drain semiconductor part 2. As a result, the semiconductor layer 3 having a predetermined thickness T9 (z-axis direction in FIG. 10C) is formed.
[0075]
(Source region formation process)
As shown in FIG. 10C, n is formed on the surface of the semiconductor layer 3 by an epitaxial growth method. ⁺ A SiC film 6 for the type source layer is formed. The conductivity type of the SiC film 6 is n ⁺ It is the same as the conductivity type of the type drain semiconductor part 2. Further, the dopant concentration of the SiC film 6 is higher than the dopant concentration of the semiconductor layer 3.
[0076]
(Source semiconductor part formation process)
With reference to FIG. 11A, a process of forming the source semiconductor portion will be described. A mask M5 having a stripe pattern in which the photoresist extends in a predetermined axial direction (x-axis direction in the drawing) is formed. N using mask M5 ⁺ The mold source layer is selectively etched. As a result, n covered with a resist pattern ⁺ A portion of the mold source layer remains unetched and n ⁺ The mold source semiconductor parts 61, 62, and 63 are formed.
[0077]
(Gate semiconductor part formation process)
With reference to FIG. 11B, a process of forming the gate semiconductor portion will be described. The dopant A4 is selectively ion-implanted into each of the regions 3h to 3k formed on the semiconductor layer 3 using a predetermined mask M6, and p-type gate semiconductor portions 51, 52, 53, having a predetermined depth are formed. 54 is formed. The dopant concentration is higher than the dopant concentration of the semiconductor layer 3. After forming the gate semiconductor portion, the mask M6 is removed.
[0078]
Since the thermal oxidation process, the opening forming process, the electrode forming process, the insulating film forming process, and the wiring process are the same as those in the second embodiment, the description and illustration thereof are omitted.
[0079]
The vertical JFET 1b shown in the fourth embodiment is completed through the steps described above. The drift semiconductor portion of the vertical JFET 1b is composed of a plurality of semiconductor regions having different conductivity types. The drift semiconductor portion having such a structure is fully depleted when the high drain voltage is applied. Therefore, the maximum value of the electric field in the drift semiconductor portion is lowered. Therefore, the thickness of the drift region can be reduced. For this reason, the on-resistance is reduced.
[0080]
(Sixth embodiment)
The present embodiment relates to a manufacturing method different from that of the fifth embodiment in the source semiconductor portion forming step and the gate semiconductor portion forming step of the vertical JFET 1b. That is, in the fifth embodiment, the gate semiconductor portion is formed by ion implantation, but in this embodiment, the gate semiconductor portion is formed through the following steps. Since steps other than the source semiconductor portion forming step and the gate semiconductor portion forming step can be performed in the same manner as in the fifth embodiment, the same reference numerals are given to the respective components, and the description and illustration thereof are omitted.
[0081]
(Source semiconductor part formation process)
With reference to FIG. 12A, a process of forming the source semiconductor portion will be described. A mask M7 having a stripe pattern in which the photoresist extends in a predetermined axial direction (x-axis direction in the drawing) is formed. N using mask M7 ⁺ The mold source layer is selectively etched. As a result, n covered with a resist pattern ⁺ A portion of the mold source layer remains unetched and n ⁺ The mold source semiconductor parts 61, 62, and 63 are formed. In this embodiment, in order to obtain a region for forming a gate semiconductor portion, etching is performed deeper than in the fifth embodiment. After forming the source semiconductor portion, the mask M7 is removed.
[0082]
(Gate semiconductor part formation process)
With reference to FIG. 12B, a process of forming the gate semiconductor portion will be described. Polysilicon films 51, 52, 53, and 54 are formed in the regions 3a, 3c, 3e, and 3g on the surface of the n-type semiconductor layer 3 using a predetermined mask. The conductivity type of the polysilicon film is n ⁺ It is opposite in conductivity type to the type drain semiconductor part 2. Further, the dopant concentration of the polysilicon film is higher than the dopant concentration of the n-type semiconductor layer 3.
[0083]
According to the manufacturing method shown in the sixth embodiment, the channel semiconductor part and the gate semiconductor part can be formed in a heterojunction.
[0084]
(Seventh embodiment)
The gate semiconductor portion and the source semiconductor portion are not limited to the shapes shown in the above embodiments. FIG. 13A shows the p of the vertical JFET 1b in the fourth embodiment. ⁺ Type gate semiconductor parts 51, 52, 53, 54, and n ⁺ 3 is a schematic plan view showing the shape of the type source semiconductor portions 61, 62, 63. FIG. Both the gate semiconductor portion and the source semiconductor portion of the vertical JFET 1b extend in a predetermined axial direction (x-axis direction in the drawing), and p ⁺ The type gate semiconductor parts 51, 52, 53, 54 are n ⁺ The source semiconductor parts 61, 62, 63 are alternately arranged.
[0085]
On the other hand, FIG. 13B is a schematic plan view showing the gate semiconductor portion and the source semiconductor portion of the vertical JFET in the seventh embodiment. In the vertical JFET in this embodiment, p ⁺ In the type gate semiconductor portion 5, a plurality of portions extending in a predetermined axial direction (y-axis direction in the drawing) and a plurality of portions extending in a direction crossing this axis (x-axis direction in the drawing) intersect in a lattice pattern. It has a form. n ⁺ The type source semiconductor parts 6a, 6b, 6c, 6d, 6e, 6f, 6g, 6h, 6i are p ⁺ The gate semiconductor portion 5 is disposed on the channel semiconductor between the lattices. In this embodiment, each n ⁺ The planar shape of the type source semiconductor portion is illustrated as a square, but is, for example, a rectangle, a triangle, a hexagon, an octagon, or the like. Each n-type channel semiconductor portion is p ⁺ As controlled by the type gate semiconductor part 5, n ⁺ It is formed under the type source semiconductor part. The side surface of the n-type channel semiconductor portion (not shown) is p ⁺ It is in contact with the mold gate semiconductor part.
[0086]
As described above, in the vertical JFET according to the seventh embodiment, p ⁺ The type gate semiconductor part 5 is provided so as to surround the n-type channel semiconductor part. Therefore, p ⁺ The type gate semiconductor part 5 can control the drain current flowing through the n-type channel semiconductor part from the periphery of the n-type channel semiconductor part.
[0087]
The gate semiconductor portion and the source semiconductor portion are not limited to the shapes shown in the above embodiments. FIG. 13C is a schematic plan view showing another embodiment relating to the gate semiconductor portion and the source semiconductor portion of the vertical JFET. As shown in FIG. 13C, in the vertical JFET in this embodiment, n ⁺ The planar shape of the type source semiconductor part 6 is such that a plurality of portions extending in a predetermined axial direction (y-axis direction in the drawing) and a plurality of portions extending in a direction intersecting this axis (x-axis direction in the drawing) Intersect.
[0088]
p ⁺ The planar shape of the type gate semiconductor portion 5a is n ⁺ The type source semiconductor part 6 is surrounded. P ⁺ The type gate semiconductor parts 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, 5j are n ⁺ It is surrounded by a channel semiconductor part (not shown) located under the type source semiconductor part 6. In this embodiment, p ⁺ The planar shape of the mold gate semiconductor portions 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, and 5j is illustrated as a square, but is, for example, a rectangle, a triangle, a hexagon, an octagon, or the like.
[0089]
The vertical JFETs 1a and 1b and the manufacturing method thereof according to the present invention are not limited to the modes described in the above embodiment, and various modifications can be made according to other conditions. . For example, in each of the above embodiments, an example in which the channel region is formed using an n-type semiconductor containing a donor impurity has been described. However, the present invention can also be applied to a JFET in which the channel region is formed using a p-type semiconductor. However, in this case, the current direction and the polarity of the applied gate voltage are reversed.
[0090]
Further, the dopant concentration and thickness of the semiconductor portion other than the drift semiconductor portion are determined by whether or not the vertical JFET is a normally-off type and the current capacity of the entire device. Therefore, although not directly related to the realization of the high breakdown voltage vertical JFET which is the object of the present invention, in a preferred embodiment, the channel length (x-axis direction in the figure) is the channel width (y-axis direction in the figure). 15 times or more and 20 times or less.
[0091]
【The invention's effect】
ADVANTAGE OF THE INVENTION According to this invention, the junction field effect transistor which can reduce on-resistance, maintaining a drain proof pressure, and the manufacturing method of a junction field effect transistor can be provided.
[Brief description of the drawings]
FIG. 1A is a perspective view of a vertical JFET according to a first embodiment. FIG. 1B is a partially enlarged view of the n-type channel semiconductor portion.
FIG. 2 (a) shows V _G > V _T It is a schematic diagram which shows the channel control of the vertical type JFET. FIG. 2 (b) shows V _G <V _T It is a schematic diagram which shows the channel control of the vertical type JFET.
FIG. 3A is a perspective view in a drain region forming step. FIG. 3B is a perspective view in the drift region forming step. FIG. 3C is a perspective view in the source region forming step.
FIG. 4A is a perspective view in a source semiconductor portion forming step. FIG. 4B is a perspective view of the vertical JFET in the gate semiconductor portion forming step.
FIG. 5 (a) is a perspective view of a vertical JFET in an oxide film forming step. FIG. 5B is a perspective view of the vertical JFET in the electrode region forming step.
FIG. 6A is a perspective view of a vertical JFET in an electrode forming process. FIG. 6B is a perspective view of the vertical JFET in the insulating film forming step.
FIG. 7 is a perspective view of a vertical JFET in a wiring process.
FIG. 8A is a perspective view of a vertical JFET in a gate region forming step. FIG. 8B is a perspective view of the vertical JFET in the gate semiconductor portion forming step.
FIG. 9 is a perspective view showing a structure of a vertical JFET according to a fourth embodiment.
FIG. 10A is a perspective view of a vertical JFET in a drift region forming step. FIG. 10 (b) shows p ⁺ It is a perspective view of vertical JFET in a type semiconductor region formation process. FIG. 10C is a perspective view of the vertical JFET in the source region forming step.
FIG. 11A is a perspective view of a vertical JFET in a source semiconductor portion forming step. FIG. 11B is a perspective view of the vertical JFET in the gate semiconductor portion forming step.
FIG. 12A is a perspective view of a vertical JFET in a gate region formation step. FIG. 12B is a perspective view of the vertical JFET in the gate semiconductor portion forming step.
FIG. 13 (a) is a schematic plan view of a vertical JFET according to a fourth embodiment. FIG. 13B is a schematic plan view of a vertical JFET according to the seventh embodiment. FIG. 13C is a schematic plan view of a vertical JFET showing another embodiment.
[Explanation of symbols]
1a, 1b ... Vertical JFET, 2 ... n ⁺ Type drain semiconductor part, 3... N type drift semiconductor part, 41, 42, 43... N type channel semiconductor part, 51, 52, 53, 54. ⁺ Type gate semiconductor part, 61, 62, 63... N ⁺ Type source semiconductor part, 7 ... drain electrode, 81, 82, 83, 84 ... gate electrode, 91, 92, 93 ... source electrode, 10 ... oxide film, 11 ... electrode metal film, 12 ... insulating film, 13 ... wiring metal film

Claims

A drain semiconductor portion;
The main surface has first, second and third regions, and a drift semiconductor portion provided on the drain semiconductor portion;
A first gate semiconductor part that is provided on the first region of the drift semiconductor part and has a conductivity type opposite to that of the drain semiconductor part;
A second gate semiconductor portion provided on the third region of the drift semiconductor portion and having a conductivity type opposite to that of the drain semiconductor portion;
Provided on the second region and between the first gate semiconductor portion and the second gate semiconductor portion so as to be controlled by the first gate semiconductor portion and the second gate semiconductor portion. A channel semiconductor part of the same conductivity type as that of the drain semiconductor part,
A first source semiconductor portion provided on the channel semiconductor portion and having the same conductivity type as that of the drain semiconductor portion;
The dopant concentration of the first gate semiconductor portion and the second gate semiconductor portion is higher than the dopant concentration of the channel semiconductor portion,
The drift semiconductor portion extends in a direction intersecting with the main surface of the drain semiconductor portion, and a first and second junction surface is formed so as to be positioned between each gate semiconductor portion and the drain semiconductor portion. Having a semiconductor region,
The first semiconductor region is provided between the channel semiconductor portion and the drain semiconductor portion, and has the same conductivity type as that of the drain semiconductor portion, and the second semiconductor region includes Provided between the gate semiconductor portion and the drain semiconductor portion, and having a conductivity type opposite to that of the drain semiconductor portion;
The junction field effect transistor, wherein a dopant concentration of the drain semiconductor portion is higher than a dopant concentration of the first and second semiconductor regions.

2. The junction field effect transistor according to claim 1, wherein the first and second gate semiconductor regions and the first source semiconductor region extend in a predetermined direction along a main surface of the drift semiconductor portion. .

The junction type according to claim 1 or 2, wherein an interval between the first gate semiconductor part and the second gate semiconductor part is determined so that the junction field effect transistor exhibits normally-off characteristics. Field effect transistor.

The channel semiconductor portion is further divided into a first portion and a second portion, and the first portion is sandwiched between both the first gate semiconductor portion and the second gate semiconductor portion. The second portion is located on the first portion so as not to be sandwiched between the first gate semiconductor portion and the second gate semiconductor portion. A junction field effect transistor according to claim 1.

The main surface of the drift semiconductor portion further includes fourth and fifth regions;
The junction field effect transistor is
A third gate semiconductor portion extending in the predetermined direction on the fifth region of the drift semiconductor portion and having a conductivity type opposite to that of the drain semiconductor portion;
Another channel semiconductor portion provided on the fourth region of the drift semiconductor portion;
A second source semiconductor portion extending in the predetermined direction on the other channel semiconductor portion and having the same conductivity type as the drain semiconductor portion;
A third dopant concentration of the third gate semiconductor portion is higher than a dopant concentration of the another channel semiconductor portion;
The another channel semiconductor part connects the drift semiconductor part and the second source semiconductor part, and is controlled by the second gate semiconductor part and the third gate semiconductor part. The junction field effect transistor according to claim 2, wherein the junction field effect transistor is provided between the gate semiconductor portion and the gate semiconductor portion.

By making the dopant concentration and width of the first and second semiconductor regions of the drift semiconductor portion equal, each semiconductor has a depletion layer extending to the first semiconductor region and a depletion layer extending to the second semiconductor region. The junction field effect transistor according to claim 1, wherein the junction field effect transistor extends to the entire region at the same time.

The first conductivity type semiconductor regions and the second conductivity type semiconductor regions are alternately arranged on the first conductivity type substrate along a surface extending in a direction intersecting with the main surface of the semiconductor portion. Forming a semiconductor portion;
Forming a source semiconductor film of a first conductivity type on the semiconductor portion;
Etching a part of the source semiconductor film so that the semiconductor portion is exposed, and forming a source semiconductor portion on the semiconductor region of the first conductivity type;
Forming a second conductive type gate semiconductor portion in the semiconductor portion in accordance with a position of a bonding surface between the first conductive type semiconductor region and the second conductive type semiconductor region;
The dopant concentration of the second conductivity type gate semiconductor portion is higher than the dopant concentration of the first conductivity type semiconductor region,
The dopant concentration of the substrate is greater than the dopant concentration of the semiconductor region of the first conductivity type,
The dopant concentration of the substrate is greater than the dopant concentration of the semiconductor region of the second conductivity type,
The method of manufacturing a junction field effect transistor, wherein the junction surface is located between the gate semiconductor portion and the substrate.

In the step of forming the semiconductor part,
A first step of forming a semiconductor layer of a first conductivity type;
A second step of selectively ion-implanting the first conductivity type semiconductor layer to form a second conductivity type semiconductor layer having a predetermined depth;
The junction field effect according to claim 7, further comprising a third step of repeating said first and second steps to form said first conductivity type semiconductor region and said second conductivity type semiconductor region. A method for manufacturing a transistor.