JP4193638B2 - 半導体装置の製造方法および半導体装置 - Google Patents

Description

本発明は、半導体装置の製造方法および半導体装置に関し、特にはエクステンション領域を備えたＭＯＳトランジスタ構造の半導体装置の製造方法およびこの製造方法によって得られる半導体装置に関する。

半導体デバイスの高性能化の要求に伴い、ＭＯＳ型シリコン半導体装置においては、トランジスタ構造の微細化が進んでいる。ゲート電極のデザインルールが９０ｎｍ以下の世代では、チャネル長が６０ｎｍ以下になりショートチャネル効果によるトランジスタ特性の劣化が顕著になる。また、低濃度のエクステンション形成で注入したイオンの拡散により、ゲート電極−ゲート絶縁膜−エクステンションからなるキャパシタが形成され、トランジスタ動作速度の劣化をもたらす。

このようなトランジスタ特性の劣化を防ぐため、エクステンション形成のイオン注入前に、ゲート電極を覆う状態でＣＶＤ法によって酸化シリコンまたは窒化シリコンからなる絶縁膜を形成し、この絶縁膜を異方性エッチングすることによりゲート電極の側壁にサイドウォール状のオフセットスペーサーを形成する方法が提唱されている。このような方法によれば、オフセットスペーサーを設けた後にエクステンション形成のためのイオン注入を行うことにより、エクステンションがゲート電極の直下に達して上述したキャパシタが形成されることを防止している（下記特許文献１参照）。

特開２０００−２１６３７３号公報（図３および００２５〜００２７）

しかしながら、上述した製造方法では、オフセットスペーサーを形成するための絶縁膜の異方性エッチングにおいて、下地となる半導体基板がオーバーエッチングされ、半導体基板の表面が後退する。この結果、エクステンションとゲート電極との間隔が必要以上に大きくなり、オン電流（Ｉon）の劣化やしきい電圧（Ｖth）の低下といったトランジスタ特性の劣化が懸念される。

また、オフセットスペーサーの形成は、ＣＶＤ法などによって成膜された絶縁膜を異方性エッチングすることによって行われているが、このような堆積成膜によって形成される絶縁膜は膜厚がばらつき易く、上述したオーバーエッチングによる半導体基板表面の後退量にもばらつきが生じることになる。この結果、上述したオン電流（Ｉon）の劣化やしきい電圧（Ｖth）の低下のばらつきに起因して、トランジスタ特性のばらつきも生じることになる。

そこで本発明は、ＭＯＳトランジスタの低濃度拡散層（エクステンション）形成のためのサイドウォール状のオフセットスペーサーを形成する際の半導体基板の後退を抑え、かつオフセットスペーサーの形成ばらつきを抑えることにより、トランジスタ特性の劣化を抑制することが可能な半導体装置の製造方法、さらにはこれによって形成される半導体装置を提供することを目的としている。

このような目的を達成するための本発明の半導体装置の製造方法は、次の手順で行うことを特徴としている。先ず工程（ａ）では、半導体基板上にゲート絶縁膜を介してゲート電極を形成し、次の工程（ｂ）では、ゲート電極を覆う状態で半導体基板上に第１絶縁膜を形成する。その後、工程（ｃ）では、第１絶縁膜の表面を処理することにより当該第１絶縁膜の表面層に第２絶縁膜を成長させ、次の工程（ｄ）では、第２絶縁膜上に第３絶縁膜を形成する。以上の後、工程（ｅ）では、第２絶縁膜をストッパーとして第３絶縁膜を異方性エッチングし、さらに当該第２絶縁膜と第１絶縁膜とを異方性エッチングすることにより、第１絶縁膜、第２絶縁膜、および第３絶縁膜からなるサイドウォールを形成する。そして、工程（ｆ）では、ゲート電極およびサイドウォールをマスクにして半導体基板の表面層に不純物を導入する。この不純物導入により、ソース・ドレイン拡散層よりも低濃度の拡散層（エクステンション領域）を形成する。またその後の工程（ｇ）では、ゲート電極の側壁に、サイドウォールを介して第２のサイドウォールを形成する。その後工程（ｈ）では、ゲート電極、前記サイドウォール、および前記第２のサイドウォールをマスクにして前記半導体基板の表面層にソース・ドレイン拡散層形成のための不純物を導入する。

このような製造方法では、第２絶縁膜をエッチングストッパとして第３絶縁膜をエッチングすることにより、第３絶縁膜の膜厚ばらつきに起因するエッチング量のばらつきは、エッチングが第２絶縁膜に達したところで一旦取り消される。このため、その後に行われる薄膜状の第２絶縁膜と第１絶縁膜とのエッチングは、第３絶縁膜の膜厚ばらつきに影響されることなく進められる。しかも、この第２絶縁膜は、第１絶縁膜の表面処理によって成長させた膜であるため膜厚ばらつきが小さい。このため、この第２絶縁膜を堆積成膜した場合と比較して、第２絶縁膜自体のエッチングばらつきが小さく抑えられる。したがって、半導体基板の削れ量と削れ量のばらつきを最小限に抑えてサイドウォールが形成される。

また本発明は、上述した製造方法によって形成された半導体装置でもあり、ソース・ドレイン拡散層と共に、低濃度拡散層（エクステンション領域）を備えたＭＯＳ型の半導体装置において、低濃度拡散層が、ゲート電極および第１のサイドウォールをマスクにした不純物導入によって形成されたものであり、特に、第１のサイドウォールが、第１絶縁膜と、当該第１絶縁膜の表面を処理することによって当該第１絶縁膜の表面層に成長させた第２絶縁膜と、第２絶縁膜上に形成され当該第２絶縁膜に対して選択的にエッチングが可能な材料からなる第３絶縁膜とで構成されていることを特徴としている。

以上説明したように本発明の製造方法によれば、ゲート電極の側壁にサイドウォール状のオフセットスペーサーを形成する際の半導体基板表面の後退を抑え、かつオフセットスペーサーの形成ばらつきを抑えることができるため、ゲート電極とサイドウォールとをマスクにした不純物導入によって形成される拡散層領域を位置精度良好に形成することが可能になる。この結果、特性の良好なＭＯＳトランジスタを有する半導体装置を得ることが可能になる。さらに、本発明の半導体装置は、上述した製造方法によって製造された構成を有し、低濃度拡散層を備えつつも特性の良好なＭＯＳトランジスタを有するものとなる。

以下、本発明の実施形態を、図１および図２の断面工程図に基づいて製造方法から順に説明する。

先ず、図１（１）に示すように、例えば単結晶シリコンからなる半導体基板１上に、ゲート絶縁膜３を介してゲート電極５を形成する。ここでは、先ず、チャネル形成のためイオン注入および活性化アニールを施した半導体基板１の上部に、酸化シリコンや窒化シリコンからなるゲート絶縁膜３、およびポリシリコンやシリサイドからなるゲート電極材料膜を成膜し、次いでゲート電極材料およびゲート絶縁膜３のパターニングを行う。

次に、図１（２）に示すように、ゲート電極５を覆う状態で、ゲート絶縁膜３におけるエッジ近傍でのパターニングによる劣化を緩和するための第１絶縁膜７を半導体基板１上に形成する。ここでは、一例として、先ずゲート電極５や半導体基板１表面の自然酸化膜およびケミカル酸化膜を除去するための前洗浄を行い、その後、酸素ガス（Ｏ₂）を含有するガス中にて熱処理を行うことで、熱酸化膜からなる第１絶縁膜７を成長させる。尚、このような熱酸化処理により、トランジスタのオン電流（Ｉon）劣化の原因となる半導体基板１表面の後退が起こる。このため、このような半導体基板１表面の後退を抑えるため、熱酸化膜からなる第１絶縁膜７は、４ｎｍ以下の薄膜として形成することが好ましい。

次いで、図１（３）に示すように、熱酸化膜からなる第１絶縁膜７の表面を窒化処理することにより、第１絶縁膜７の表面層に窒化シリコンからなる第２絶縁膜９を成長させる。この際の窒化処理としては、例えばプラズマ処理が行われる。

以下に、プラズマ窒化処理による第２絶縁膜９の形成の一例を記す。先ず、プラズマ源および窒素ガス（Ｎ₂）ラインを有するチャンバーに、第１絶縁膜７の形成までを行った半導体基板１を収納し、チャンバー内の圧力を２．６７×１０²Ｐａに保つと共に、半導体基板１の温度を４００℃に保つ。この状態で、チャンバー内にＮ₂を１００ｓｃｃｍの流量で導入し、プラズマ源に５００Ｗの電力を印加する。これによりチャンバー内に窒素プラズマを生成し、半導体基板１上の第１絶縁膜７表面をプラズマ窒化処理して窒化シリコンからなる第２絶縁膜９を成長させる。

尚、このような第２絶縁膜９の形成は窒化処理に限定されることはない。すなわち、第２絶縁膜９は、堆積膜ではなく処理によって第１絶縁膜７の表面層に成長させた処理膜として形成されれば良い。したがって、第１絶縁膜７の膜質にもよるが、当該第１絶縁膜７が熱酸化膜である場合には、窒化処理の他に炭化処理であってもよく、さらには窒化炭化処理であっても良く、これに対して第１絶縁膜７が窒化膜であれば酸化処理や炭化処理、さらには酸化炭化処理であっても良い。またさらに、これらの成膜処理は、プラズマ処理に限定されることはない。

以上の後、図１（４）に示すように、第２絶縁膜９上に、当該第２絶縁膜９に対して選択的にエッチングが可能な材料からなる第３絶縁膜１１を形成する。そこで、第２絶縁膜９が窒化シリコンからなる場合には、酸化シリコンからなる第３絶縁膜１１を形成することとする。この第３絶縁膜１１は、第１絶縁膜７および第２絶縁膜９と共に、以降の工程で形成する低濃度拡散層形成のためのオフセットスペーサー用のサイドウォールを構成するものとなる。このため、サイドウォールが設定膜厚となるように、この第３絶縁膜１１の膜厚が設定される。このような第３絶縁膜１１の膜厚は、ここで作製するＭＯＳトランジスタの特性にもよるが、一例として１５ｎｍ以下の範囲であり、第１絶縁膜７および第２絶縁膜９よりも厚い膜厚で形成されることとする。

そして、このような第１絶縁膜７および第２絶縁膜９よりも厚い膜厚の第３絶縁膜１１の形成は、例えば、ＬＰ−ＣＶＤ（low pressure-chemical vapor deposition）法のような堆積成膜法によって行って良い。

次に、図２（５）に示すように、窒化シリコンからなる第２絶縁膜９をストッパーにして、酸化シリコンからなる第３絶縁膜１１を異方性エッチングし、ゲート電極５の側壁のみに第３絶縁膜１１を残す。次に、第２絶縁膜９上の第３絶縁膜１１が除去されたところで、窒化シリコンからなる第２絶縁膜９および熱酸化膜からなる第１絶縁膜７を異方性エッチングし、ゲート電極５の側壁のみに第２絶縁膜９および第１絶縁膜７を残す。これにより、ゲート電極５の側壁に、第１絶縁膜７、第２絶縁膜９、および第３絶縁膜１１からなる第１のサイドウォール１３を形成する。

以上の第３絶縁膜１１、第２絶縁膜９、および第１絶縁膜７の異方性エッチングにおいては、例えば、単結晶シリコンからなる半導体基板１との選択比の高い８フッ化シクロブタン（Ｃ₄Ｆ₈）や３フッ化メタン（ＣＨＦ₃）を含むエッチングガスを用いた反応性イオンエッチング（ＲＩＥ：reactive ion etching）が行われる。

次いで、図２（６）に示すように、ゲート電極５および第１のサイドウォール１３をマスクにして、半導体基板１の表面層に、いわゆるソース・ドレインエクステンション領域となる低濃度拡散層１５を形成するための不純物導入を行う。この不純物導入は、例えばイオン注入によって行う。この際、ゲート電極５脇における半導体基板１の表面層部分に、第１のサイドウォール１３をオフセットスペーサーとした間隔を設けて不純物が導入される。

その後、図２（７）に示すように、ゲート電極５の側壁に、第１のサイドウォール１３を介して第２のサイドウォール１７を形成する。第２のサイドウォール１７は、例えば酸化シリコン膜の成膜と、当該酸化シリコン膜の異方性エッチングによって形成される。尚、第２のサイドウォール１７は、酸化シリコンからなるものに限定されることはなく、また、酸化シリコンと窒化シリコンの二層構造であるなど、一層からなるものに限定されることはない。

次に、図２（８）に示すように、ゲート電極５、第１のサイドウォール１３、および第２のサイドウォール１７をマスクにして、半導体基板１の表面層に、ソース・ドレイン拡散層（ソース・ドレイン）１９を形成するための不純物導入を行う。この不純物導入は、例えばイオン注入によって行う。

以上の後、半導体基板１の表面層に導入した不純物を活性化させるための熱処理を行い、ＭＯＳ型トランジスタ構造の半導体装置２０を完成させる。

このようにして得られた半導体装置２０は、低濃度拡散層１５を形成する際のオフセットスペーサーとして用いられた第１のサイドウォール１３が、第１絶縁膜７と、この第１絶縁膜７の表面を処理することによって第１絶縁膜７の表面層に成長させた第２絶縁膜９と、第２絶縁膜９上に形成されこの第２絶縁膜９に対して選択的にエッチングが可能な材料からなる第３絶縁膜１１とで構成されたものとなる。

そして、以上説明した製造方法によれば、図２（５）を用いて説明したように、第１のサイドウォール１３を形成する際には、第２絶縁膜９をエッチングストッパとして第３絶縁膜１１がエッチングされる。これにより、堆積膜からなる第３絶縁膜１１の膜厚ばらつきに起因するエッチング量のばらつきを、エッチングが第２絶縁膜９に達したところで一旦取り消すことができる。このため、その後に行われる第２絶縁膜９と第１絶縁膜７とのエッチングは、第３絶縁膜１１の膜厚ばらつきに影響されることなく進められる。しかも、この第２絶縁膜９は、第１絶縁膜７の表面処理によって成長させた膜であるため膜厚ばらつきが小さい。このため、この第２絶縁膜９が堆積成膜された膜である場合と比較して、第２絶縁膜９自体のエッチングばらつきも小さく抑えられる。したがって、半導体基板１の削れ量および削れ量のばらつきを最小限に抑えて第１のサイドウォール１３を形成することができる。

この結果、図２（６）を用いて説明したように、第１のサイドウォール１３をオフセットスペーサとして低濃度拡散層１５を形成した場合、低濃度拡散層１５とゲート電極５との間隔が離れすぎることを防止でき、形成された半導体装置２０におけるオン電流（Ｉon）の劣化やしきい電圧（Ｖth）の低下を抑えることができる。これにより、特性の良好な半導体装置２０を得ることが可能になる。

また、図１（２）を用いて説明した工程において、ゲート絶縁膜３におけるエッジ近傍でのパターニングによる劣化を緩和するための熱酸化膜として第１絶縁膜７を形成した場合、次の図１（３）を用いて説明した第２絶縁膜９の形成工程においては、ゲート絶縁膜３に接触している個所の熱酸化膜（第１絶縁膜７）は窒化されない。このため、本来の目的であるゲート絶縁膜３の劣化緩和機能を損なうことがない。また、第２絶縁膜９の形成は、第１絶縁膜７の極表面を窒化処理することによって行われるため、第１絶縁膜７（熱酸化膜）を厚く形成する必要がない。したがって、熱酸化膜からなる第１絶縁膜７の形成による、半導体基板１表面の後退も最小限にすることができる。これによっても、上述したオン電流（Ｉon）の劣化やしきい電圧（Ｖth）の低下が抑えられる。

尚、以上の実施形態においては、図１（２）を用いて説明したように、熱酸化処理によって第１絶縁膜７を形成する構成とした。しかしながら、第１絶縁膜７は、必ずしも処理膜である必要はなく、堆積成膜された膜であっても良い。このような構成であっても、第３絶縁膜１１のエッチングストッパとなる第２絶縁膜９が処理膜であるため、第１のサイドウォール１３を形成する場合の半導体基板１の削れを抑えることができ、同様の効果を得ることが可能である。

本発明の活用例として、基板表面の後退を最小限にかつ均一に抑えつつ、基板上に形成した膜をエッチングすることが不可欠な用途に広く適用できる。

本発明の製造方法を示す断面工程図（その１）である。 本発明の製造方法を示す断面工程図（その２）である。

符号の説明

１…半導体基板、３…ゲート絶縁膜、５…ゲート電極、７…第１絶縁膜、９…第２絶縁膜、１１…第３絶縁膜、１３…第１のサイドウォール、１５…低濃度拡散層、１７…第２のサイドウォール、１９…ソース・ドレイン、２０…半導体装置

Claims (4)

1. 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程（ａ）と、
   前記ゲート電極を覆う状態で前記半導体基板上に第１絶縁膜を形成する工程（ｂ）と、
   前記第１絶縁膜の表面を処理することにより当該第１絶縁膜の表面層に第２絶縁膜を成長させる工程（ｃ）と、
   前記第２絶縁膜上に第３絶縁膜を形成する工程（ｄ）と、
   前記第２絶縁膜をストッパーとして前記第３絶縁膜を異方性エッチングし、さらに当該第２絶縁膜と前記第１絶縁膜とを異方性エッチングすることにより、前記ゲート電極の側壁に当該第１絶縁膜、第２絶縁膜、および第３絶縁膜からなるサイドウォールを形成する工程(e)と、
   前記ゲート電極および前記サイドウォールをマスクにして前記半導体基板の表面層に不純物を導入する工程（ｆ）と、
   前記ゲート電極の側壁に、前記サイドウォールを介して第２のサイドウォールを形成する工程（ｇ）と、
   前記ゲート電極、前記サイドウォール、および前記第２のサイドウォールをマスクにして前記半導体基板の表面層にソース・ドレイン拡散層形成のための不純物を導入する工程（ｈ）とを行う
   ことを特徴とする半導体装置の製造方法。
   
2. 請求項１記載の半導体装置において、
   前記工程(c)では、窒化、酸化、炭化いずれか一つ以上の処理を行う
   ことを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置において、
   前記工程(c)では、プラズマ処理を行う
   ことを特徴とする半導体装置の製造方法。
4. 半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、
   前記ゲート電極及びゲート絶縁膜の側壁に設けられた第１のサイドウォールと、
   前記ゲート電極および前記第１のサイドウォールをマスクにした不純物導入によって前記半導体基板の表面層に形成された低濃度拡散層と
   前記第１のサイドウォールを介して前記ゲート電極およびゲート絶縁膜の側壁に設けられた第２のサイドウォールと、
   前記ゲート電極、第１のサイドウォール、および第２のサイドウォールをマスクにした不純物導入によって前記半導体基板の表面層に形成されたソース・ドレイン拡散層を備えた半導体装置において、
   前記第１のサイドウォールは、第１絶縁膜と、当該第１絶縁膜の表面を処理することによって当該第１絶縁膜の表面層に成長させた第２絶縁膜と、前記第２絶縁膜上に形成され当該第２絶縁膜に対して選択的にエッチングが可能な材料からなる第３絶縁膜とで構成されている
   ことを特徴とする半導体装置。
   

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