JP4193766B2

JP4193766B2 - 増幅回路及びこの増幅回路を有する半導体装置

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Publication number: JP4193766B2
Application number: JP2004206492A
Authority: JP
Inventors: 桂久大尾; 智行弘
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-07-13
Filing date: 2004-07-13
Publication date: 2008-12-10
Anticipated expiration: 2024-07-13
Also published as: KR20060049967A; US7459971B2; CN1722612A; JP2006033200A; US7265624B2; TW200625791A; US20080024212A1; TWI279975B; US20060091947A1; CN100530947C; KR101113970B1

Description

本発明は、増幅回路及びこの増幅回路を有する半導体装置に関するものである。

従来より、増幅回路として差動増幅器を用いた場合には、差動対をなすトランジスタの特性が微妙に異なることに起因して、差動増幅器の入力端子間に電圧差が無いにもかかわらず出力端子間に一定のオフセット電圧が生じてしまうといった不具合があった。

そのため、増幅回路では、差動増幅器に負帰還ループ回路を接続し、この負帰還ループ回路によって差動増幅器のオフセット電圧を増幅して差動増幅器に帰還させ、差動増幅器のオフセット電圧をキャンセルするようにしていた（たとえば、特許文献１参照。）。

具体的に説明すると、図３及び図４に示すように、増幅回路101は、差動増幅器102にローパスフィルター回路103を接続するとともに、このローパスフィルター回路103にバッファ回路104を接続し、このバッファ回路104を差増増幅器102に接続しており、これらのローパスフィルター回路103とバッファ回路104とで負帰還ループ回路105を形成していた。図中、108,109は増幅回路101の入力端子、110,111は増幅回路101の出力端子である。

ここで、ローパスフィルター回路103は、一定のゲインを有する負帰還アンプ106とこの負帰還アンプ106の出力端子間に並列接続したコンデンサ107とで構成していた。

そして、上記構成の増幅回路101では、ローパスフィルター回路103によって差動増幅器102の出力信号のうち高域成分に影響を及ぼすことなく直流のオフセット電圧だけを負帰還アンプ106のゲイン倍に増幅し、バッファ回路104を介して差動増幅器102に帰還させるようにしていた。
特開２００３−２８３２６６号公報

このように、上記従来の増幅回路101では、負帰還ループ回路105によって差動増幅器102に帰還させる帰還量が負帰還アンプ106のゲインだけによって決定されていた。

そのため、従来の増幅回路101では、負帰還アンプ106のゲインに限界値が存在することに起因して負帰還ループ回路105の帰還量にも制限があり、それに伴ってある程度までしかオフセット電圧をキャンセルすることができなかった。

そこで、請求項１に係る本発明では、差動増幅器のオフセット電圧を増幅して帰還させることによってオフセット電圧をキャンセルするための負帰還ループ回路を前記差動増幅器に接続した増幅回路において、前記負帰還ループ回路は、前記差動増幅器の出力を増幅しバッファ回路を介して前記差動増幅器に帰還する負帰還アンプを備え、前記負帰還アンプに、当該負帰還アンプのゲインよりも小さなゲインを有する正帰還アンプを閉ループ状に接続し、さらに、前記負帰還アンプのゲインを決定する出力抵抗の一部を前記正帰還アンプのゲインを決定する出力抵抗として共有することにした。

また、請求項２に係る本発明では、前記請求項１に係る本発明において、前記負帰還アンプは、差動対をなす第１及び第２トランジスタの各出力と電源端子と間にそれぞれ前記出力抵抗として複数の抵抗を設けており、前記正帰還アンプは、差動対をなす第３及び第４トランジスタの各出力と電源端子と間に各前記複数の抵抗の一部をそれぞれ出力抵抗として接続して共有することにした。

また、請求項３に係る本発明では、差動増幅器のオフセット電圧を増幅して帰還させることによってオフセット電圧をキャンセルするための負帰還ループ回路を前記差動増幅器に接続した増幅回路を半導体基板上に形成した半導体装置において、前記負帰還ループ回路は、前記差動増幅器の出力を増幅しバッファ回路を介して前記差動増幅器に帰還する負帰還アンプを備え、前記負帰還アンプに、当該負帰還アンプのゲインよりも小さなゲインを有する正帰還アンプを閉ループ状に接続し、さらに、前記負帰還アンプのゲインを決定する出力抵抗の一部を前記正帰還アンプのゲインを決定する出力抵抗として共有することにした。

また、請求項４に係る本発明では、請求項３に係る本発明において、前記負帰還アンプは、差動対をなす第１及び第２トランジスタの各出力と電源端子と間にそれぞれ前記出力抵抗として複数の抵抗を設けており、前記正帰還アンプは、差動対をなす第３及び第４トランジスタの各出力と電源端子と間に各前記複数の抵抗の一部をそれぞれ出力抵抗として接続して共有することにした。

そして、本発明では、以下に記載する効果を奏する。

すなわち、請求項１に係る本発明では、差動増幅器のオフセット電圧を増幅して帰還させることによってオフセット電圧をキャンセルするための負帰還ループ回路を前記差動増幅器に接続した増幅回路において、前記負帰還ループ回路は、前記差動増幅器の出力を増幅しバッファ回路を介して前記差動増幅器に帰還する負帰還アンプを備え、前記負帰還アンプに、当該負帰還アンプのゲインよりも小さなゲインを有する正帰還アンプを閉ループ状に接続し、さらに、前記負帰還アンプのゲインを決定する出力抵抗の一部を前記正帰還アンプのゲインを決定する出力抵抗として共有しているために、正帰還アンプのゲインによって負帰還ループ回路による帰還量を増大することができるので、差動増幅器のオフセット電圧を良好にキャンセルすることができる。しかも、正帰還アンプのゲインを負帰還アンプのゲインよりも小さくしているために、増幅回路を発振させることなくオフセット電圧をキャンセルすることができる。

また、請求項２に係る本発明では、前記負帰還アンプは、差動対をなす第１及び第２トランジスタの各出力と電源端子と間にそれぞれ前記出力抵抗として複数の抵抗を設けており、前記正帰還アンプは、差動対をなす第３及び第４トランジスタの各出力と電源端子と間に各前記複数の抵抗の一部をそれぞれ出力抵抗として接続して共有するようにしているために、増幅回路の回路規模の増大を防止することができる。

また、請求項３に係る本発明では、差動増幅器のオフセット電圧を増幅して帰還させることによってオフセット電圧をキャンセルするための負帰還ループ回路を前記差動増幅器に接続した増幅回路を半導体基板上に形成した半導体装置において、前記負帰還ループ回路は、前記差動増幅器の出力を増幅しバッファ回路を介して前記差動増幅器に帰還する負帰還アンプを備え、前記負帰還アンプに、当該負帰還アンプのゲインよりも小さなゲインを有する正帰還アンプを閉ループ状に接続し、さらに、前記負帰還アンプのゲインを決定する出力抵抗の一部を前記正帰還アンプのゲインを決定する出力抵抗として共有しているために、正帰還アンプのゲインによって負帰還ループ回路による帰還量を増大することができるので、差動増幅器のオフセット電圧を良好にキャンセルすることができる。しかも、正帰還アンプのゲインを負帰還アンプのゲインよりも小さくしているために、増幅回路を発振させることなくオフセット電圧をキャンセルすることができる。

また、請求項４に係る本発明では、前記負帰還アンプは、差動対をなす第１及び第２トランジスタの各出力と電源端子と間にそれぞれ前記出力抵抗として複数の抵抗を設けており、前記正帰還アンプは、差動対をなす第３及び第４トランジスタの各出力と電源端子と間に各前記複数の抵抗の一部をそれぞれ出力抵抗として接続して共有するようにしているために、増幅回路の回路規模の増大を防止することができる。

本発明に係る半導体装置は、半導体基板上に各種信号の増幅を行うための増幅回路を形成したものである。

この増幅回路は、差動増幅器で信号を増幅するように構成しており、この差動増幅器のオフセット電圧をキャンセルするためのオフセットキャンセル回路を付加した構成となっている。このオフセットキャンセル回路は、差動増幅器で発生するオフセット電圧を増幅して帰還させることによってオフセット電圧をキャンセルする負帰還ループ回路となっている。したがって、本発明に係る増幅回路では、差動増幅器に負帰還ループ回路を接続した構成となっている。

しかも、本発明に係る増幅回路では、負帰還ループ回路の内部にこの負帰還ループ回路のゲインよりも小さなゲインを有する正帰還ループ回路を形成している。

このように、本発明では、負帰還ループ回路の内部にこの負帰還ループ回路のゲインよりも小さなゲインを有する正帰還ループ回路を形成しているために、負帰還ループ回路のゲインだけによって差動増幅器のオフセット電圧を増幅するだけでなく、正帰還ループ回路のゲインによっても差動増幅器のオフセット電圧を増幅して差動増幅器に帰還させることになる。

そのため、本発明では、負帰還ループ回路による帰還量を増大することができ、差動増幅器のオフセット電圧を良好にキャンセルすることができる。しかも、正帰還ループ回路のゲインを負帰還ループ回路のゲインよりも小さくしているために、増幅回路を発振させることなくオフセット電圧をキャンセルすることができ、これにより、半導体装置の誤動作を未然に防止することができる。

特に、正帰還ループ回路のゲインが負帰還ループ回路のゲインと連動して決定されるようにした場合には、常に正帰還ループ回路のゲインを負帰還ループ回路のゲインよりも小さくすることができ、増幅回路を発振させることなくオフセット電圧をキャンセルすることができ、これにより、半導体装置の誤動作を未然に防止することができる。

また、正帰還ループ回路のゲインが負帰還ループ回路のゲインを決定するための抵抗の一部を用いて決定されるようにした場合には、増幅回路の回路規模の増大を防止することができ、これにより機能追加に伴う半導体装置の大型化を防止することができる。

以下に、本発明に係る増幅回路の具体的な構成について図面を参照しながら説明する。なお、本発明に係る増幅回路は、主に各種の信号処理や制御などを行う半導体装置に内蔵されるものであり、半導体基板上に回路形成されるものである。

増幅回路１は、図１に示すように、差動増幅器２にオフセットキャンセル回路としての負帰還ループ回路３を接続するとともに、この負帰還ループ回路３の内部にこの負帰還ループ回路３のゲインGnよりも小さなゲインGpを有する正帰還ループ回路４を形成している。図中、９は増幅回路１の非反転入力端子、10は増幅回路１の反転入力端子、11は増幅回路１の非反転出力端子、12は増幅回路１の反転出力端子である。

負帰還ループ回路３は、ローパスフィルター回路５とバッファ回路６とで閉ループ状に形成している。このローパスフィルター回路５は、ゲインGnを有する負帰還アンプ７の出力端子間にコンデンサC1を並列接続している。

また、正帰還ループ回路４は、負帰還アンプ７のゲインGnよりも小さなゲインGpを有する正帰還アンプ８を負帰還アンプ７に閉ループ状に接続している。

そして、上記構成の増幅回路１では、ローパスフィルター回路５によって差動増幅器２の出力信号のうち高域成分に影響を及ぼすことなく直流のオフセット電圧だけを負帰還アンプ７のゲインGnと正帰還アンプ８のゲインGpとで決まるゲインで増幅し、バッファ回路６を介して差動増幅器２に帰還させるようにしている。

このように、上記増幅回路１では、負帰還ループ回路３の内部にこの負帰還ループ回路３のゲインGnよりも小さなゲインGpを有する正帰還ループ回路４を形成している。

そのため、上記増幅回路１では、負帰還ループ回路３のゲインGnだけによって差動増幅器２のオフセット電圧を増幅するだけでなく、正帰還ループ回路４のゲインGpによっても差動増幅器２のオフセット電圧を増幅して差動増幅器２に帰還させることになる。

これにより、上記増幅回路１では、負帰還ループ回路３による帰還量を増大することができ、差動増幅器２のオフセット電圧を良好にキャンセルすることができる。しかも、正帰還ループ回路４のゲインGpを負帰還ループ回路３のゲインGnよりも小さくしているために、増幅回路１を発振させることなく差動増幅器２のオフセット電圧をキャンセルすることができる。

以下に、上記構成の増幅回路１について、具体的な回路図（図２）を示して回路構成を説明する。なお、図２に示す回路図は、上記構成の増幅回路１の一実施例にすぎず、他の回路構成とすることもできる。

増幅回路１の差動増幅器２は、差動対をなすnpn型のトランジスタQ1,Q2のエミッタ間に抵抗R3を接続するとともに、電源端子VCCとトランジスタQ1,Q2のコレクタとの間に抵抗R1,R2をそれぞれ接続する一方、グランド端子とトランジスタQ1,Q2のエミッタとの間に電流源I1,I2をそれぞれ接続している。

また、差動増幅器２は、トランジスタQ1,Q2のベースに非反転入力端子９と反転入力端子10をそれぞれ接続するとともに、トランジスタQ1,Q2のコレクタに非反転出力端子11と反転出力端子12をそれぞれ接続している。

ローパスフィルター５を構成する負帰還アンプ７は、差動対をなすnpn型のトランジスタQ3,Q4のエミッタ間に抵抗R8を接続するとともに、電源端子VCCとトランジスタQ3,Q4のコレクタとの間に直列接続した抵抗R4,R5と抵抗R6,R7をそれぞれ接続する一方、グランド端子とトランジスタQ3,Q4のエミッタとの間に定電流源I3,I4を接続している。

この負帰還アンプ７は、トランジスタQ3,Q4のベースに非反転出力端子11と反転出力端子12をそれぞれ接続している。

そして、ローパスフィルター５は、トランジスタQ3,Q4のコレクタ間にコンデンサC1を接続している。

正帰還アンプ８は、差動対をなすnpn型のトランジスタQ5,Q6のエミッタ間に抵抗R9を接続するとともに、電源端子VCCとトランジスタQ5,Q6のコレクタとの間に抵抗R4,R6をそれぞれ接続する一方、グランド端子とトランジスタQ5,Q6のエミッタとの間に定電流源I5,I6を接続している。

また、正帰還アンプ８は、トランジスタQ5,Q6のベースに負帰還アンプ７のトランジスタQ3,Q4のコレクタをそれぞれ接続している。

バッファ回路６は、差動対をなすpnp型のトランジスタQ7,Q8のエミッタ間に抵抗R10を接続するとともに、電源端子VCCとトランジスタQ7,Q8のエミッタとの間に定電流源I7,I8をそれぞれ接続する一方、グランド端子とトランジスタQ7,Q8のコレクタとの間に電流源I9,I10を接続し、この電流源I9,I10を差動増幅器２の電流源I1,I2にカレントミラー接続している。

また、バッファ回路６は、トランジスタQ7,Q8のベースに負帰還アンプ７のトランジスタQ3,Q4のコレクタをそれぞれ接続している。

増幅回路１は、以上のように構成しており、負帰還アンプ７のゲインGnは、以下のようにして決定される。

まず、差動増幅器２のオフセット電圧をΔＶとし、トランジスタQ3,Q4のベース・エミッタ間の抵抗をともにreとし、抵抗R8の抵抗値をr3とし、定電流源I3,I4に流れる電流をi1とすると、差動増幅器２のオフセット電圧によって生じる変化電流Δi1は、
Δi1＝ΔV/(r3+2・re)・・・式１
と表せる。

トランジスタQ5のベース電位Vb5は、電源端子VCCの電位をVccとし、抵抗R4,R6の抵抗値をr1、抵抗R5,R7の抵抗値をr2とすると、
Vb5＝Vcc-(i1-Δi1)・(r1+r2)・・・式２
と表せ、式１より、
Vb5＝Vcc-(i1-ΔV/(r3+2・re))・(r1+r2)・・・式４
と表せる。

同様に、トランジスタQ6のベース電位Vb6は、
Vb6＝Vcc-(i1+Δi1)・(r1+r2)・・・式５
と表せ、式１より、
Vb6＝Vcc-(i1+ΔV/(r3+2・re))・(r1+r2)・・・式６
と表せる。

そして、トランジスタQ5のベースに生じる負帰還アンプ７でのオフセット電圧ΔV5は、
ΔV5＝Vb5-Vb6・・・式７
と表せるから、式４及び式６より、
ΔV5＝2・ΔV・(r1+r2)/(r3+2・re)・・・式８
と表せる。

したがって、負帰還アンプ７のゲインGnは、
Gn＝ΔV5／ΔV
と表せることから、式８より、
Gn＝2・(r1+r2)/(r3+2・re)・・・式９
となる。

ここで、負帰還アンプ７では、ゲインGnが１以上になるように、抵抗R4〜R8の抵抗値を設定している。

次に、負帰還アンプ７で生じるオフセット電圧がΔV5のときの正帰還アンプ８のゲインGpは、以下のようにして決定される。

まず、トランジスタQ5,Q6のベース・エミッタ間の抵抗をともにreとし、抵抗R9の抵抗値をr3とし、定電流源I5,I6に流れる電流をi2とすると、負帰還アンプ７のオフセット電圧によって生じる変化電流Δi2は、
Δi2＝ΔV5/(r3+2・re)・・・式１０
と表せる。

トランジスタQ5のベース電位Vb5は、
Vb5＝Vcc-(i2-Δi2)・r1・・・式１１
と表せ、式１０より、
Vb5＝Vcc-(i2-ΔV5/(r3+2・re))・r1・・・式１２
と表せる。

同様に、トランジスタQ6のベース電位Vb6は、
Vb6＝Vcc-(i2+Δi2)・r1・・・式１３
と表せ、式１０より、
Vb6＝Vcc-(i2+ΔV5/(r3+2・re))・r1・・・式１４
と表せる。

そして、トランジスタQ5のベースに生じる正帰還後のオフセット電圧ΔV5'は、
ΔV5'＝Vb5-Vb6・・・式１５
と表せるから、式１２及び式１４より、
ΔV5'＝2・ΔV5・r4/(r3+2・re)・・・式１６
と表せる。

したがって、正帰還アンプ８のゲインGpは、
Gp＝ΔV5'／ΔV5
と表せることから、式１６より、
Gp＝2・r1/(r3+2・re)・・・式１７
となる。

ここで、正帰還アンプ８では、ゲインGpが１以上になるように、抵抗R4,R6,R9の抵抗値を設定している。

そして、負帰還アンプ７のゲインGnと正帰還アンプ８のゲインGpは、式９と式１７とから、
Gp＝Gn・r1/(r1+r2)・・・式１８
と表され、正帰還アンプ８のゲインGpは、負帰還アンプ７のゲインGnよりも小さくなる。

このように、上記増幅回路１では、負帰還ループ回路３の内部にこの負帰還ループ回路３のゲインGnよりも小さなゲインGpを有する正帰還ループ回路４を形成して、負帰還ループ回路３のゲインGnだけによって差動増幅器２のオフセット電圧を増幅するだけでなく、正帰還ループ回路４のゲインGpによっても差動増幅器２のオフセット電圧を増幅して差動増幅器２に帰還させている。

これにより、上記増幅回路１では、負帰還ループ回路３による帰還量を増大することができ、差動増幅器２のオフセット電圧を良好にキャンセルすることができる。しかも、正帰還ループ回路４のゲインGpを負帰還ループ回路３のゲインGnよりも小さくしているために、増幅回路１を発振させることなくオフセット電圧をキャンセルすることができる。

しかも、上記増幅回路１では、負帰還ループ回路３のゲインGnを決定するための抵抗R4〜R7のうちの一部の抵抗R4,R6を用いて正帰還ループ回路４のゲインGpを決定するようにしているために、増幅回路１の回路規模の増大を防止することができ、これにより機能追加に伴う半導体装置の大型化を防止することができる。

また、上記増幅回路１では、負帰還ループ回路３のゲインGnを決定するための抵抗R4〜R7のうちの一部の抵抗R4,R6を用いて正帰還ループ回路４のゲインGpを決定するようにしているので、正帰還ループ回路４のゲインGpが負帰還ループ回路３のゲインGnと連動して決定されることになる。

そのため、上記増幅回路１では、常に正帰還ループ回路４のゲインGpを負帰還ループ回路３のゲインGnよりも小さくすることができ、増幅回路１を発振させることなくオフセット電圧をキャンセルすることができ、これにより、半導体装置の誤動作を未然に防止することができる。

本発明に係る増幅回路を示すブロック図。同回路図。従来の増幅回路を示すブロック図。同回路図。

符号の説明

１増幅回路
２差動増幅器
３負帰還ループ回路
４正帰還ループ回路
５ローパスフィルター回路
６バッファ回路
７負帰還アンプ
８正帰還アンプ

Claims

差動増幅器のオフセット電圧を増幅して帰還させることによってオフセット電圧をキャンセルするための負帰還ループ回路を前記差動増幅器に接続した増幅回路において、
前記負帰還ループ回路は、前記差動増幅器の出力を増幅しバッファ回路を介して前記差動増幅器に帰還する負帰還アンプを備え、
前記負帰還アンプに、当該負帰還アンプのゲインよりも小さなゲインを有する正帰還アンプを閉ループ状に接続し、
さらに、前記負帰還アンプのゲインを決定する出力抵抗の一部を前記正帰還アンプのゲインを決定する出力抵抗として共有したことを特徴とする増幅回路。
前記負帰還アンプは、差動対をなす第１及び第２トランジスタの各出力と電源端子と間にそれぞれ前記出力抵抗として複数の抵抗を設けており、
前記正帰還アンプは、差動対をなす第３及び第４トランジスタの各出力と電源端子と間に各前記複数の抵抗の一部をそれぞれ出力抵抗として接続して共有したことを特徴とする請求項１に記載の増幅回路。
差動増幅器のオフセット電圧を増幅して帰還させることによってオフセット電圧をキャンセルするための負帰還ループ回路を前記差動増幅器に接続した増幅回路を半導体基板上に形成した半導体装置において、
前記負帰還ループ回路は、前記差動増幅器の出力を増幅しバッファ回路を介して前記差動増幅器に帰還する負帰還アンプを備え、
前記負帰還アンプに、当該負帰還アンプのゲインよりも小さなゲインを有する正帰還アンプを閉ループ状に接続し、
さらに、前記負帰還アンプのゲインを決定する出力抵抗の一部を前記正帰還アンプのゲインを決定する出力抵抗として共有したことを特徴とする半導体装置。
前記負帰還アンプは、差動対をなす第１及び第２トランジスタの各出力と電源端子と間にそれぞれ前記出力抵抗として複数の抵抗を設けており、
前記正帰還アンプは、差動対をなす第３及び第４トランジスタの各出力と電源端子と間に各前記複数の抵抗の一部をそれぞれ出力抵抗として接続して共有したことを特徴とする請求項３に記載の半導体装置。