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JP4195734B2 - 集積回路のトレンチ分離製作方法 - Google Patents
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Description

【0001】
【発明の属する技術分野】
本発明は、半導体デバイス、特に集積回路絶縁及び絶縁製作方法に関する。
【0002】
【従来の技術】
集積回路は、典型的に電界効果トランジスタを含み、これらの電界効果トランジスタはシリコン基板内に形成されたソースとドレイン、及び基板上の絶縁ゲートを備え、更にこれらの上に横たわる多数の金属(又はポリシリコン)配線レベルを備え、これの配線レベルはゲート、ソース、ドレインと第1金属配線レベルとの間の絶縁層及び逐次重なる金属配線レベル間の絶縁層を備える。金属(又はポリシリコン)で充填されたこれらの絶縁層内の垂直バイアは、隣り合う金属配線レベルの配線間及びゲート、ソース、ドレインと第1金属配線レベルの配線との間の接続を施す。更に、これらのトランジスタは、酸化によって形成された絶縁領域で以て基板上で互いに分離される。デバイス分離のためのシリコン基板のこの局部酸化(以下、LOCOSと称する)は、分離酸化物の成長中にこの酸化物によるデバイス領域内への「バーズビーク」横方向浸食を含む問題を抱える。この横方向浸食は、トランジスタの寸法が小さくなるに連れて利用可能なシリコン基板領域の許容し難い大きな部分を占める。
【0003】
0.25〜0.35μmの線幅を有する集積回路に対する浅いトレンチ分離が、LOCOS分離のバーズビーク浸食問題に対する解決として提案された。特に、ゴーショ他、バイアスECR CVDによる0.35μmデバイスに対するトレンチ分離技術、1991VLSIシンポジウム技術ダイジュエスト87(Gosho et al,Trench Isolation Technology for 0.35μmDevices by Bias ECR CVD,1991VLSI Symp Tech Digest 87)は、まず基板内にトレンチをエッチングし、次いで、電子共鳴(以下、ECRと称する)プラズマエンハンスト酸化物堆積によって酸化物で以てこれらのトレンチを充填するプロセスを記載している。この堆積は、シラン(SiH4 )と亜酸化窒素(N2 O)のガス混合物を使用し、プラズマよりのイオン衝撃の方向から30度未満又は60度より大きく傾斜させた表面に対して酸化物がスパッタリングするよりも高速でこの表面に堆積するようにシランの亜酸化窒素に対する比を設定することで以て開始する。いったん、トレンチが充填されると(かつこれらのトレンチ間の大きな領域に厚い酸化物堆積が累積されると)、シランと亜酸化窒素の比を、イオン衝撃の方向から約0度又は80度よい大きく傾斜した表面に対して酸化物がスパッタリングするよりも高速でこの表面に堆積するように調節する。プラズマ堆積のこの第2ステップは、これらのトレンチ間の領域上の酸化物堆積を基本的に収縮させる。ホトリソグラフィ技術を使用してこれらのトレンチ及びこれに極く隣接した領域をマスクする。これは、これらのトレンチ間の領域上の酸化物堆積を露出する。最後に、これら露出された酸化物堆積をストリップして酸化物で充填されたトレンチを残す。この浅いトレンチ分離プロセスを示す図3a〜図3f、及び2つの異なるガス混合物に対して傾斜した表面に依存するそれぞれスパッタリングエッチング速度及び堆積速度対表面傾斜角度を示す図4を参照されたい。
【0004】
これに代わるトレンチ分離方式は、hydrogen silsesquioxane(以下、HSQと称する)のようなスピンオンガラス又はオゾンにtetrathoxysilane(以下、TEOSと称する)を加えたものを使用する化学気相成長(以下、CVDと称する)で以てトレンチを充填することを含む。
【0005】
【発明が解決しようとする課題】
これらの調査研究は、HSQ及びTEOSに対する熱アニーリング及びコンプレックスプレーナ化(complex planarization)及びトレンチエッジへのECR損傷のおそれを含む問題を抱える。
【0006】
【課題を解決するための手段】
本発明は、研磨阻止層としてトレンチエッチングマスクの部分を使用する堆積酸化物の化学的機械的研磨と共に、トレンチ充填に酸化物の誘導結合高密度プラズマエンハンスト堆積を使用するトレンチ分離方式を提供する。
【0007】
この堆積方法は、単純な処理及びプラズマイオン衝撃損傷の回避を含む利点を有する。
【0008】
【発明の実施の形態】
第1好適実施例によるトレンチ分離
図1a〜図1fは、トレンチ分離構造を形成する本発明の第1好適実施例の方法のステップの正断面図である。明瞭のために、これらの図は、単一トレンチしか示しておらずかつそのシリコン基板内のいかなるドープドウェル又はエピタキシャル層をも示していない。事実、図1aは、シリコン基板102、その上に横たわる厚さ10nmのパッド二酸化シリコン層(以下、パッド酸化物層と称する)104、厚さ200nmの窒化シリコン層(以下、窒化物層と称する)106、及びパターン化ホトレジスト108を示す。パッド酸化物層104は堆積又は熱的成長によって形成でき、及び窒化物層106は堆積により形成できる。ホトレジスト108は、約1μmの厚さであろうかつ分離トレンチを形成するためにシリコン基板の部分を露出させてエッチングされるようにパターン化される。これらのトレンチは幅0.3μmであってよい。
【0009】
図1bは、図1aの構造の塩素基剤化学物質を用いるプラズマエッチングの結果を示す。シリコン基板102内にエッチングされたトレンチは、深さ0.5μmでよくかつ75度の側壁傾斜を有する。それゆえ、トレンチ110は、ほぼ2:1のアスペクト比を有してよい。トレンチ側壁内へのチャネルストップ不純物打ち込みは、これを回避する。なぜならば、これらの不純物が隣接活性デバイス領域を減少させるからである。
【0010】
図1cは、ホトレジスト層108のストリッピングとこれに続くトレンチ110の側壁及び底に沿う厚さ20nmの熱酸化層114を示す。この酸化は、5%HC1 雰囲気で以て900℃で行ってよい。この酸化はまた、基板表面でのトレンチ110の隅を丸めることがあるが、しかし窒化物層106は更に酸化が行われるのを防止する。パッド酸化物層104及び窒化物層106は、トレンチ110の充填に使用される絶縁材料の後の化学的機械的研磨に対する研磨阻止層と名付けられる。パッド酸化物層104、窒化物層106、及び熱酸化物層114は、シリコン基板102の連続被覆を形成し、かつトレンチ110充填ステップにおけるプラズマイオン衝撃に対する保護を行う。
【0011】
次に、トレンチされた基板を図2に示されたような、誘導結合高密度プラズマ反応容器200内に挿入する。次いで、ソースガスを使用するプラズマエンハンスト堆積により0.9μmの酸化物120を堆積し、これらのソースガスにはシラン、酸素、及びアルゴン希釈分がある。図1d参照。プラズマ加熱は基板温度を上昇させ、かつこの温度は冷却によって約330℃に維持される。ソースガス流量は、シラン約30sccm、酸素約40sccm、及びアルゴン約20sccmである。反応室内の全圧は約0.533Pa(4mTorr)であるが、低圧にかかわらず、イオン密度は反応容器200の場合約1013/cm3 であり、かつ酸化物は約300nm/minの速度で堆積する。事実、堆積した酸化物は、高品質を有し、高温緻密化又はキュアアニールを必要としない。
【0012】
高イオン密度は、慣例的な容量結合又はECR結合ではなくフィードガスを用いる高周波源、すなわち、高密度プラズマ源201の誘導結合に由来する。反応容器200内の誘導結合は、プラズマ密度に影響することなくプラズマとチャック202上の基板との間のバイアス高周波容量性電圧(これは基板のイオン衝撃に対するプラズマ電位を決定する)の調節を可能にする。このバイアス電圧を約1250Vに設定する。これが、(イオン衝撃方向から0度傾斜した基板に対して)約3.4の堆積対スパッタリング比を生じる。これが、酸化物層104、窒化物層106及び熱酸化物層114を除去することなくトレンチ110を充填し、かつトレンチ110側壁頂上に沿うシリコン基板102のプラズマイオン衝撃へ露出するのを保証する。これが、トレンチ110側壁に沿う漏れを限定する。
【0013】
本発明の代替実施例では、熱酸化物層114を成長させないで、無バイアスでトレンチ110充填堆積を開始して、シリコン基板102を損傷することなく酸化物の共形層(無スパッタリング)を生じ、次いでバイアス電圧を漸次上昇させて酸化物120によるトレンチ110の充填を保証する。事実、20nmの厚さまでの酸化物の初期の零バイアス又は低バイアスプラズマエンハンスト堆積はトレンチ側壁用保護ライナを施し、その後の高バイアス堆積はトレンチ110の残りの部分を充填する。
【0014】
ソースガス流量及び全圧を変調することによって堆積速度及び酸化物品質を変化させることができる。
【0015】
次いで、研磨阻止層として窒化物層106を使用して化学的機械的研磨(CMPと称することがある)を適用することによってトレンチ110の外側の酸化物120の部分を除去する。トレンチ110内に残る酸化物122を示す図1e参照。
【0016】
最後にリン酸エッチング又は選択プラスマエッチングで以て窒化物層106をストリップする。図1fは、最終分離構造を示す。その後の処理は、トランジスタ及びその他のデバイスを形成し、層を絶縁し、かつ配線を相互接続して集積回路を完成する。
【0017】
図2は、反応容器200を概略縦断面図で示し、この反応容器は3500Wの最大出力を持つ高周波発生器によって附勢される高密度プラズマ(HDPと称することがある)源201、ウェーハ(すなわち、基板)保持用可動チャック202、及び反応室204を含む。チャック202は、処理中、基板温度を安定させるために裏側にヘリウムガスを供給され、かつ2000Wの最大出力を有する容量性高周波発生器によって附勢される。チャック202は、単一20cm(8インチ)直径基板を保持することができる。高密度プラズマ源201への高周波電力の制御はプラズマ密度を制御し、及びチャック202への高周波電力の制御はプラズマと基板との間に発生されるバイアス電圧を制御し、それゆえ基板をイオン衝撃するイオンのイオンエネルギーを制御する。チャック202への高周波電力は、第1好適実施例の低バイアス堆積初期部分に対しては小さく、かつ高バイアス堆積部分に対しては増大する。
【0018】
集積回路
図5は、NMOSトランジスタ522−524−526及びPMOSトランジスタ532−534を備える双子形ウェルCMOS集積回路に対する本発明の第1好適実施例のトレンチ分離構造502−504−506−508−512を示す。明瞭のために、これらの上に横たわる絶縁層及び相互接続層は図5では省略されている。
【0019】
【発明の効果】
変形と利点
本発明の好適実施例を、誘導結合高密度プラズマ酸化物充填トレンチの1つ以上の特徴及び化学的機械的研磨阻止層として窒化物エッチングマスクの部分の使用を保有する一方、様々なやり方で変化させることができる。
【0020】
例えば、トレンチの寸法を、最少幅0.25〜0.35μm、深さ0.35〜0.7μm、及び側壁傾斜70〜80度のように、変化させることもできる。層の厚さを、パッド酸化物層の厚さ7〜15nmの範囲で、窒化物層の厚さを150〜250nmの範囲で、等々に変化させることもできる。酸化物堆積用ソースガスを変化させることもでき、かつソースガスはシラン、ジクロシラン、オゾン、亜硝酸等々、を含むこともできる。プラズマ堆積中のバイアス電圧を低バイアス電圧から漸次上昇させて、依然トレンチ充填を保証することもできる。
【0021】
以上の説明に関して更に以下の項を開示する。
【0022】
(1) (a) シリコン基板上に研磨阻止層を形成するステップ、
(b) 前記研磨阻止層をパターン化するステップ
(c) 前記基板が前記パターン化された阻止層によって露出される所で前記基板内にトレンチを形成するステップ、
(d) 前記基板上に絶縁材料を堆積するステップであって、前記絶縁材料が前記トレンチを充填する前記堆積するステップ、及び
(e) 前記研磨阻止層まで前記基板を化学的機械的に研磨するステップ
を含むトレンチ分離製作方法。
【0023】
(2) トレンチ分離構造は、非トレンチ酸化物の化学的機械的研磨除去を用いる高密度プラズマエンハンストシリコン二酸化物充填122を含む。
【図面の簡単な説明】
【図1】集積回路に対する本発明の第1好適実施例のトレンチ分離構造形成方法のステップを示す縦断面図であって、aはホトレジストマスクを施した図、bはプラズマエッチングの結果の図、cはホトレジストをストリップしかつ熱酸化物層を形成した図、dは反応容器内でプラズマエンハンスト酸化物堆積した図、eはトレンチ外側の酸化物層を除去した図、fは最終トレンチ分離構造を示す図。
【図2】本発明の方法に使用される高密度プラズマ反応容器の縦断面図。
【図3】集積回路に対する先行技術によるトレンチ分離構造形成方法のステップを示す縦断面図であって、aはトレンチ及び熱酸化層を形成した図、bはプラズマエンハンスト酸化物堆積の第1ステップ結果の図、cはプラズマエンハンスト酸化物堆積の第2ステップ結果の図、dはトレンチをマスクした図、eは露出した酸化物層をストリップした図、fは最終トレンチ分離構造を示す図。
【図4】先行技術によるエッチング速度及び堆積速度対傾斜角度を示す図。
【図5】本発明の好適実施例のトレンチ分離形成方法を適用されたCMOS構造の縦断面図。
【符号の説明】
102 シリコン基板
104 パッド酸化物層
106 窒化物層
108 パターン化ホトレジスト
110 トレンチ
114 熱酸化物層
120 酸化物
122 トレンチに残る酸化物
200 反応容器
201 高周波源
202 チャック
502−504−506−508−510−512 トレンチ分離構造
524 NMOSトランジスタ
532 PMOSトランジスタ

Claims (2)

  1. (a) シリコン基板上に研磨阻止層を形成するステップ、
    (b) 前記研磨阻止層をパターン化するステップ
    (c) 前記基板が前記パターン化された阻止層によって露出される所で前記基板内にトレンチを形成するステップ、
    (d) 前記トレンチ内の露出されたシリコン上に酸化シリコンを堆積するステップ、
    (e) 前記トレンチ内の前記酸化シリコン上に、誘導結合高密度プラズマのみによって第一のプラズマ・バイアスで絶縁材料の第一層を堆積するステップ、
    (f) 前記トレンチ内の前記酸化シリコン上に、誘導結合高密度プラズマのみによって、前記第一のプラズマ・バイアスよりも大きな第二のプラズマ・バイアスで、絶縁材料の第一層を被うように絶縁材料の第二層を堆積して前記トレンチを充填するステップ、及び
    (g) 前記研磨阻止層まで前記絶縁材料を化学的機械的に研磨するステップ、
    を含むトレンチ分離製作方法。
  2. 前記絶縁材料が酸化シリコンである請求項1記載のトレンチ分離製作方法。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7235856B1 (en) * 1997-12-18 2007-06-26 Micron Technology, Inc. Trench isolation for semiconductor devices
US6228741B1 (en) 1998-01-13 2001-05-08 Texas Instruments Incorporated Method for trench isolation of semiconductor devices
JP3262059B2 (ja) 1998-02-12 2002-03-04 日本電気株式会社 半導体装置の製造方法
US6194038B1 (en) 1998-03-20 2001-02-27 Applied Materials, Inc. Method for deposition of a conformal layer on a substrate
JPH11284060A (ja) * 1998-03-27 1999-10-15 Hitachi Ltd 半導体装置及びその製造方法
US6759306B1 (en) * 1998-07-10 2004-07-06 Micron Technology, Inc. Methods of forming silicon dioxide layers and methods of forming trench isolation regions
US6573152B1 (en) 1999-10-12 2003-06-03 Stmicroelectronics S.R.L. Self-planarizing process for shallow trench isolation
KR20010102310A (ko) 1999-12-24 2001-11-15 롤페스 요하네스 게라투스 알베르투스 매립된 절연층상에 위치한 실리콘 웨이퍼의 상부층에형성된 반도체 소자를 포함하는 반도체 장치의 제조방법
KR100419753B1 (ko) * 1999-12-30 2004-02-21 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
US6762129B2 (en) * 2000-04-19 2004-07-13 Matsushita Electric Industrial Co., Ltd. Dry etching method, fabrication method for semiconductor device, and dry etching apparatus
US6559026B1 (en) * 2000-05-25 2003-05-06 Applied Materials, Inc Trench fill with HDP-CVD process including coupled high power density plasma deposition
US6437417B1 (en) * 2000-08-16 2002-08-20 Micron Technology, Inc. Method for making shallow trenches for isolation
KR100797385B1 (ko) * 2000-10-19 2008-01-24 로베르트 보쉬 게엠베하 유도 결합 플라즈마를 이용한 기판의 에칭 장치 및 방법
US6458722B1 (en) * 2000-10-25 2002-10-01 Applied Materials, Inc. Controlled method of silicon-rich oxide deposition using HDP-CVD
US6596653B2 (en) 2001-05-11 2003-07-22 Applied Materials, Inc. Hydrogen assisted undoped silicon oxide deposition process for HDP-CVD
US6740601B2 (en) 2001-05-11 2004-05-25 Applied Materials Inc. HDP-CVD deposition process for filling high aspect ratio gaps
DE10127622B4 (de) * 2001-06-07 2009-10-22 Qimonda Ag Verfahren zur Herstellung eines mit HDPCVD-Oxid gefüllten Isolationsgrabens
US6812064B2 (en) * 2001-11-07 2004-11-02 Micron Technology, Inc. Ozone treatment of a ground semiconductor die to improve adhesive bonding to a substrate
US6812153B2 (en) * 2002-04-30 2004-11-02 Applied Materials Inc. Method for high aspect ratio HDP CVD gapfill
US7628897B2 (en) * 2002-10-23 2009-12-08 Applied Materials, Inc. Reactive ion etching for semiconductor device feature topography modification
JP2004193585A (ja) 2002-11-29 2004-07-08 Fujitsu Ltd 半導体装置の製造方法と半導体装置
US7097886B2 (en) * 2002-12-13 2006-08-29 Applied Materials, Inc. Deposition process for high aspect ratio trenches
US6808748B2 (en) * 2003-01-23 2004-10-26 Applied Materials, Inc. Hydrogen assisted HDP-CVD deposition process for aggressive gap-fill technology
US7081414B2 (en) * 2003-05-23 2006-07-25 Applied Materials, Inc. Deposition-selective etch-deposition process for dielectric film gapfill
US6958112B2 (en) 2003-05-27 2005-10-25 Applied Materials, Inc. Methods and systems for high-aspect-ratio gapfill using atomic-oxygen generation
US7354834B2 (en) * 2003-06-04 2008-04-08 Dongbu Electronics Co., Ltd. Semiconductor devices and methods to form trenches in semiconductor devices
US7205240B2 (en) 2003-06-04 2007-04-17 Applied Materials, Inc. HDP-CVD multistep gapfill process
US6903031B2 (en) * 2003-09-03 2005-06-07 Applied Materials, Inc. In-situ-etch-assisted HDP deposition using SiF4 and hydrogen
US7087497B2 (en) * 2004-03-04 2006-08-08 Applied Materials Low-thermal-budget gapfill process
JP2005340327A (ja) 2004-05-25 2005-12-08 Renesas Technology Corp 半導体装置及びその製造方法
US7229931B2 (en) 2004-06-16 2007-06-12 Applied Materials, Inc. Oxygen plasma treatment for enhanced HDP-CVD gapfill
US7183227B1 (en) 2004-07-01 2007-02-27 Applied Materials, Inc. Use of enhanced turbomolecular pump for gapfill deposition using high flows of low-mass fluent gas
US7087536B2 (en) 2004-09-01 2006-08-08 Applied Materials Silicon oxide gapfill deposition using liquid precursors
JP4961668B2 (ja) * 2005-01-11 2012-06-27 富士電機株式会社 半導体装置の製造方法
KR100767333B1 (ko) * 2006-05-24 2007-10-17 한국과학기술연구원 계면 제어층을 포함하는 비휘발성 전기적 상변화 메모리소자 및 이의 제조방법
JP2008060266A (ja) * 2006-08-30 2008-03-13 Oki Electric Ind Co Ltd 素子分離膜の形成方法と不揮発性半導体メモリ
US7678715B2 (en) 2007-12-21 2010-03-16 Applied Materials, Inc. Low wet etch rate silicon nitride film
US8497211B2 (en) 2011-06-24 2013-07-30 Applied Materials, Inc. Integrated process modulation for PSG gapfill
JP5859758B2 (ja) * 2011-07-05 2016-02-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5094972A (en) * 1990-06-14 1992-03-10 National Semiconductor Corp. Means of planarizing integrated circuits with fully recessed isolation dielectric
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
EP0849766A3 (en) * 1992-01-24 1998-10-14 Applied Materials, Inc. Etch process
US5397962A (en) * 1992-06-29 1995-03-14 Texas Instruments Incorporated Source and method for generating high-density plasma with inductive power coupling
US5494857A (en) * 1993-07-28 1996-02-27 Digital Equipment Corporation Chemical mechanical planarization of shallow trenches in semiconductor substrates
US5614055A (en) 1993-08-27 1997-03-25 Applied Materials, Inc. High density plasma CVD and etching reactor
JP3438446B2 (ja) * 1995-05-15 2003-08-18 ソニー株式会社 半導体装置の製造方法
US5719085A (en) * 1995-09-29 1998-02-17 Intel Corporation Shallow trench isolation technique
KR100214068B1 (ko) * 1995-11-21 1999-08-02 김영환 반도체 장치의 소자분리막 형성방법
EP0870327B1 (en) * 1995-12-27 2002-09-11 Lam Research Corporation Method for filling trenches in a semiconductor wafer
US5851899A (en) * 1996-08-08 1998-12-22 Siemens Aktiengesellschaft Gapfill and planarization process for shallow trench isolation
US5728621A (en) * 1997-04-28 1998-03-17 Chartered Semiconductor Manufacturing Pte Ltd Method for shallow trench isolation

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