JP4196481B2

JP4196481B2 - Manufacturing method of semiconductor device

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Publication number: JP4196481B2
Application number: JP14961799A
Authority: JP
Inventors: 敏治柳田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-05-28
Filing date: 1999-05-28
Publication date: 2008-12-17
Anticipated expiration: 2019-05-28
Also published as: JP2000340592A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、小型化および高密度化されたパッケージ形態を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、実装基板上の部品実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
【０００３】
従来、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）あるいはＰＧＡ（Pin Grid Array）などのプリント基板に設けたスルーホールにリード線を挿入して実装するリード挿入型（ＴＨＤ：Through Hall Mount Device ）や、ＱＦＰ（Quad Flat (L-Leaded) Package）あるいはＴＣＰ（Tape Carrier Package）などのリード端子を基板の表面にハンダ付けして実装する表面実装型（ＳＭＤ：Surface Mount Device）が用いられてきた。
さらなる小型化、高密度化を実現するために、パッケージサイズを半導体チップの大きさに限りなく近づけたチップサイズパッケージ（ＣＳＰ：Chip Size Package 、ＦＢＧＡ（Fine-Pitch BGA）とも呼ばれる）と呼ばれるパッケージ形態により、半導体チップのパッド開口面側を実装基板に向けて実装する方法（フリップチップ実装）が注目を集めており、現在までに活発に研究がなされ、多くの提案が示されている。
【０００４】
上記のＣＳＰ形態のバンプ（突起電極）付半導体チップを実装基板に実装した半導体装置について、図面を参照して説明する。
図１は上記の半導体装置の断面図である。
半導体チップ１０’のアルミニウムなどからなるパッド電極１１形成面は、例えば窒化シリコン層からなる第１表面保護膜１２とポリイミド膜からなる第２表面保護膜１３が被覆しており、パッド電極１１部分が開口しており、この開口部においてクロム、銅、金の積層膜などからなる導電膜１４がパッド電極１１に接続して形成されている。この導電膜は、ＢＬＭ（Ball Limitting Metal）膜と呼ばれることがある。
さらに導電膜（ＢＬＭ膜）１４に接続して例えば高融点はんだボールからなるバンプ１６ｂが形成されている。
以上のようにバンプ付半導体チップ１が構成されている。
【０００５】
一方、実装基板２は、例えばガラスエポキシ系材料よりなる基板２０の上面において、実装する半導体チップ１のバンプ１６ｂの形成位置に対応する位置に形成された銅などからなるランド（電極）２１と、ランド２１に接続して、基板２０の表面上あるいは裏面上、もしくは両面上に形成されている図示しないプリント配線部を有している。ランド２１部分を除く基板２０表面はソルダーレジスト２３により被覆されている。
【０００６】
上記のバンプ付半導体チップ１は、バンプ１６ｂとランド２１を対応させて実装基板２上にマウントされており、共晶はんだ層１９によりバンプ１６ｂとランド２１とが機械的、電気的に接続されている。
さらに、バンプ付半導体チップ１と実装基板２の間隙部には、エポキシ樹脂などからなる封止樹脂３により封止されている。
【０００７】
上記の半導体装置において、バンプを所定の位置に形成する方法としては、例えば電解メッキを用いる方法が知られているが、この場合にはバンプの下地となる材料層の表面状態や電気抵抗のわずかなばらつきにより成膜されるはんだバンプの膜厚が影響を受け、半導体チップ内に均一で高さの揃ったはんだボールバンプを形成することが非常に難しいという問題点を有している。
【０００８】
真空蒸着によるはんだ層の成膜とフォトレジスト膜のリフトオフとを用いて、はんだボールバンプを高さを揃えて形成する方法が開発されている。この方法について、図面を参照して以下に説明する。
まず、図７（ａ）に示すように、例えばスパッタリング法やエッチングなどにより半導体チップの回路パターンが形成された半導体ウェーハ１０上にアルミニウム−銅合金などからなるパッド電極１１をパターン形成し、その上層に例えば窒化シリコン層あるいはポリイミド膜などからなる表面保護膜１３を全面に被覆して形成する。
表面保護膜１３のパッド電極１１部分を開口した後、例えばスパッタリング法によりクロム、銅、金の積層体である導電膜（ＢＬＭ膜）１４をパッド電極１１に接続するようにパターン形成する。
【０００９】
次に、図７（ｂ）に示すように、フォトリソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成領域にパターン開口部Ｐを有するレジスト膜Ｒをパターン形成する。
次に、図８（ｃ）に示すように、例えば真空蒸着法により全面にはんだ層を成膜することで、レジスト膜Ｒのパターン開口部Ｐ内にはんだ層１６を形成する。このとき、レジスト膜Ｒの上層にもはんだ層１６ａが形成される。
【００１０】
次に、図８（ｄ）に示すように、リフトオフによりレジスト膜Ｒを除去することで、レジスト膜Ｒの上層に形成されたはんだ層１６ａを同時に除去する。これにより、レジスト膜Ｒのパターン開口部Ｐ内に形成されたはんだ層１６のみを残すことができる。
次に、図８（ｅ）に示すように、熱処理を行ってはんだ層１６を溶融させ、表面張力により球形となった状態で冷却、固化することではんだボールのバンプ１６ｂを形成する。
【００１１】
ところで、上記の従来のバンプを形成する方法において、仕上がり後のはんだボールのバンプの大きさは、レジスト膜Ｒのパターン開口部Ｐ内に形成するはんだ層１６の膜厚に依存する。はんだ層１６の膜厚としては、レジスト膜Ｒのパターンにも依存するが、プリント配線基板（実装基板）への実装時の接続強度の信頼性を考慮して、通常３０μｍ程度の厚さが要求される。
【００１２】
上記に従って、はんだ層１６の膜厚を３０μｍ程度にすると、はんだ層１６をパターン加工するためのリフトオフ法に必要なレジスト膜Ｒの膜厚は３０μｍ以上のかなり厚いものが必要となり、この厚さのためにフォトリソグラフィー工程において精度良く安定してパターン形成することが難しくなっている。
【００１３】
即ち、作業環境や処理条件のわずかな変動で解像不良を起こし、図７（ｂ）に示すように、パターン開口部Ｐ内に薄いレジスト膜が残されたり、現像液の洗浄残りなどが発生し、導電膜（ＢＬＭ膜）１４の表面が清浄に保たれなくなってしまう。薄いレジスト膜や現像液の洗浄残りなどの絶縁性の不純物をスカム（残渣）Ｒａと総称する。図面上は、便宜上実際に残されるスカム（残渣）よりも厚膜に描いている。
上記のようにスカムＲａが発生すると、導電膜（ＢＬＭ膜）１４とバンプ１６ｂの間で良好に電気的コンタクトが取れないという問題が発生する。さらに極端な場合には、導電膜（ＢＬＭ膜）１４とバンプ１６ｂの間の密着力が低下してしまい、バンプを形成した半導体チップを実装基板にフリップチップ実装して組み立てた後の製品デバイスのバンプ接合部の強度が確保できず、製品セットの信頼性や耐久性にもその悪影響が及んでしまうこととなる。
【００１４】
上記の問題を避けるために、レジスト膜Ｒのパターン加工後に、Ａｒなどの不活性ガスをプロセスガスに用いたスパッタリングエッチングにより、パターン開口部内のスカムＲａを除去する（以下、ディスカムともいう）を行う方法が開発されている。
【００１５】
上記の方法について図面を参照して説明する。
まず、図２（ａ）に示すように、例えばスパッタリング法やエッチングなどにより半導体チップの回路パターンが形成された半導体ウェーハ１０上にアルミニウム−銅合金などからなるパッド電極１１をパターン形成し、その上層に例えば窒化シリコン層あるいはポリイミド膜などからなる表面保護膜１３を全面に被覆して形成する。
表面保護膜１３のパッド電極１１部分を開口した後、例えばスパッタリング法によりクロム、銅、金の積層体である導電膜（ＢＬＭ膜）１４をパッド電極１１に接続するようにパターン形成する。
【００１６】
次に、図２（ｂ）に示すように、フォトリソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成領域にパターン開口部Ｐを有するレジスト膜Ｒをパターン形成する。
このとき、レジスト膜Ｒのパターン開口部Ｐ内に薄いレジスト膜や現像液の洗浄残りなどからなるスカムＲａが残存している。
【００１７】
次に、図２（ｃ）に示すように、例えばＡｒ⁺などのプラズマ中の不活性ガスイオンＥを用いたスパッタリングエッチングなどを行うことで、レジスト膜Ｒのパターン開口部Ｐに残されたスカム（残渣）Ｒａや導電膜（ＢＬＭ膜）１４表面の酸化物が効果的に除去され、開口部における導電膜（ＢＬＭ膜）１４の表面を清浄化する。
【００１８】
次に、図３（ｄ）に示すように、例えば真空蒸着法により全面にはんだ層を成膜することで、レジスト膜Ｒのパターン開口部Ｐ内にはんだ層１６を形成する。このとき、レジスト膜Ｒの上層にもはんだ層１６ａが形成される。
【００１９】
次に、図３（ｅ）に示すように、リフトオフによりレジスト膜Ｒを除去することで、レジスト膜Ｒの上層に形成されたはんだ層１６ａを同時に除去する。これにより、レジスト膜Ｒのパターン開口部Ｐ内に形成されたはんだ層１６のみを残すことができる。
【００２０】
次に、図３（ｆ）に示すように、熱処理を行ってはんだ層１６を溶融させ、表面張力により球形となった状態で冷却、固化することではんだボールのバンプ１６ｂを形成する。
【００２１】
【発明が解決しようとする課題】
しかしながら、上記のスパッタリングエッチングによりスカムを除去する工程は、通常高真空プラズマを用いて行うが、ウェーハの処理枚数を重ねると、プラズマ処理を行うプラズマ処理装置の処理室内壁面上に、レジスト膜パターンからスパッタリング除去された有機物の蓄積が進行する。ここで、蓄積する有機物は完全な絶縁体ではなく、ある程度の導電性を有しているので、プラズマ処理室のインピーダンスが変化してしまうためにマッチングがずれやすくなり、場合によってはプラズマ処理装置のオートチューニング機能でカバーできる範囲を越えてマッチングがずれてしまうので、スパッタリングエッチングをするためのプラズマ放電状態をばらつかせてしまい、場合によっては放電がスムーズに立ち上がらなくなり、さらには初期の放電特性が不安定となってレジスト膜などからなるスカムに対するエッチオフ量などの処理特性にばらつきが発生し、処理特性のウェーハ面内均一性が悪化してしまうことがある。
上記の問題は、プラズマ処理室が石英などの絶縁体で構成されている、ＩＣＰ（Inductively Coupled Plasma）型やＴＣＰ（Transfer Coupled Plasma ）型などの高密度プラズマ源を用いるプラズマエッチング装置において特に顕著となる。
上記のスカム除去の処理特性のばらつきは、量産プロセスの再現性を低下させ、仕上がりのバンプの接続抵抗を不安定にさせるなど、半導体装置の製造歩留りを下げる要因となる。
【００２２】
本発明は上記の問題を鑑みなされたものであり、本発明は、ウェーハ処理枚数を重ねても、安定な処理により導電膜（ＢＬＭ膜）とバンプとの接合界面における電気抵抗の上昇や接合強度の低下などを抑制し、接続信頼性を向上させることができる半導体装置の製造方法を提供することを目的とする。
【００３３】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体チップの回路パターンに接続するパッド電極が形成された半導体ウェーハ上に、前記パッド電極に接続する導電膜を形成する工程と、前記導電膜の上層にマスク層を形成する工程と、バンプ形成位置において前記マスク層に開口部をパターン形成する工程と、所定枚数の前記半導体ウェーハに対して、不活性ガスを用いたプラズマ処理により前記開口部における前記導電膜表面を清浄化する毎に、プラズマ処理室において、表面に絶縁体が堆積されたダミーウェーハ上に対してプラズマエッチングにより前記絶縁体を除去する工程と、前記ダミーウェーハ上に堆積された絶縁体をプラズマエッチングにより除去する工程を所定回数行う毎に、少なくとも酸素を含有するガスを用いたプラズマ処理により、プラズマ処理室の内壁面のドライクリーニング処理を行い、有機物の燃焼反応をおこし、前記プラズマ処理室の内壁面の絶縁性を向上させる工程と、前記プラズマ処理室において、前記不活性ガスを用いたプラズマ処理により前記開口部における前記導電膜表面を清浄化する工程と、前記開口部において前記導電膜の上層にバンプを形成する工程とを有する。
【００３７】
上記の本発明の半導体装置の製造方法は、好適には、前記バンプを形成する工程が、前記開口部内および前記マスク層の上層に導電体を堆積する工程と、前記マスク層を除去することで同時に前記開口部内に堆積させた前記導電体を残しながら前記マスク層の上層に堆積させた前記導電体を除去する工程と、前記導電体を球形に加工して前記バンプとする工程とを含む。
さらに好適には、前記マスク層としてレジスト膜を形成する。
また、さらに好適には、前記導電体としてはんだ層を形成し、前記バンプとしてはんだボールバンプを形成する。
【００３９】
上記の本発明の半導体装置の製造方法は、好適には、前記開口部における前記導電膜表面を清浄化する工程においては、前記開口部に残された残渣を除去する。
また、好適には、前記開口部における前記導電膜表面を清浄化する工程においては、前記開口部における前記導電膜表面の酸化物を除去する。
【００４０】
上記の本発明の半導体装置の製造方法は、半導体チップの回路パターンに接続するパッド電極が形成された半導体ウェーハ上に、パッド電極に接続する導電膜を形成し、導電膜の上層にマスク層を形成し、バンプ形成位置においてマスク層に開口部をパターン形成する。
次に、例えば所定枚数の前記半導体ウェーハに対して、プラズマ処理により前記開口部における前記導電膜表面を清浄化する毎に、あるいは、プラズマ処理室の内壁表面の絶縁抵抗を測定し、前記プラズマ処理室の内壁表面の絶縁抵抗が所定の値以下になった時点で、少なくとも酸素を含有するガスを用いたプラズマ処理などにより、前記プラズマ処理室の内壁面のドライクリーニング処理を行い、有機物の燃焼反応をおこし、前記プラズマ処理室の内壁面の絶縁性を向上させる。次に、前記プラズマ処理室において、プラズマ処理により前記開口部における前記導電膜表面を清浄化する。次に、開口部において導電膜の上層にバンプを形成する。
【００４１】
上記の本発明の半導体装置の製造方法によれば、はんだ層をパターン形成するためのレジスト膜の開口部に形成され、レジスト膜や洗浄液の残渣や自然酸化膜などからなるスカムをスパッタリングエッチングにより除去する前に、予め、少なくとも酸素を含有するガスを用いたプラズマ処理などにより有機物の燃焼反応（Ｃ＋Ｏ^*→ＣＯ，ＣＯ₂↑）をおこし、プラズマ処理装置の処理室内壁面のドライクリーニング処理を行うので、プラズマ処理室の内壁面の絶縁性が向上し、プラズマ発生時のインピーダンスマッチングが容易にとれるようになり、スパッタリングエッチングをするためのプラズマ放電状態のばらつきを抑制し、ディスカム処理を連続して大量に行った場合でもプロセス性能が安定化し、製造ラインで再現性高く、高い歩留りを実現することができる。
従って、導電膜（ＢＬＭ膜）の上層に形成されるレジスト膜などからなるスカムの除去をウェーハ処理枚数を重ねても安定な処理により行うことができ、導電膜（ＢＬＭ膜）とバンプとの接合界面における電気抵抗の上昇や接合強度の低下などを抑制し、接続信頼性を向上させることができる。これにより、微細な設計ルールで設計される高集積化、高性能、高信頼性を要求される半導体装置の製造方法において特に効果的に、フリップチップ実装して組み立てられる製品デバイスの信頼性および耐久性を向上させることができる。
上記において、前記プラズマ処理室の内壁表面の絶縁抵抗を測定して、その絶縁抵抗の値を的確に把握し、所定の値以下になった時点でプラズマ処理室の内壁面のドライクリーニング処理を行うことにより、最適な時期に効率よくドライクリーニング処理を行うことができる。
【００４２】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
【００４３】
第１実施形態
図１は本実施形態に係る半導体装置の製造方法により製造した半導体装置の断面図である。
半導体チップ１０’のアルミニウムなどからなるパッド電極１１形成面は、例えば窒化シリコン層からなる第１表面保護膜１２とポリイミド膜からなる第２表面保護膜１３が被覆しており、パッド電極１１部分が開口しており、この開口部においてクロム、銅、金の積層膜などからなる導電膜１４がパッド電極１１に接続して形成されている。この導電膜は、ＢＬＭ（Ball Limitting Metal）膜と呼ばれることがある。
さらに導電膜（ＢＬＭ膜）１４に接続して例えば高融点はんだボールからなるバンプ１６ｂが形成されている。
以上のようにバンプ付半導体チップ１が構成されている。
【００４４】
一方、実装基板２は、例えばガラスエポキシ系材料よりなる基板２０の上面において、実装する半導体チップ１のバンプ１６ｂの形成位置に対応する位置に形成された銅などからなるランド（電極）２１と、ランド２１に接続して、基板２０の表面上あるいは裏面上、もしくは両面上に形成されている図示しないプリント配線部を有している。ランド２１部分を除く基板２０表面はソルダーレジスト２３により被覆されている。
【００４５】
上記のバンプ付半導体チップ１は、バンプ１６ｂとランド２１を対応させて実装基板２上にマウントされており、共晶はんだ層１９によりバンプ１６ｂとランド２１とが機械的、電気的に接続されている。
さらに、バンプ付半導体チップ１と実装基板２の間隙部には、エポキシ樹脂などからなる封止樹脂３により封止されている。
【００４６】
上記の半導体装置のバンプ付半導体チップの製造方法について図面を参照して説明する。
まず、図２（ａ）に示すように、例えばスパッタリング法やエッチングなどにより半導体チップの回路パターンが形成された半導体ウェーハ１０上にアルミニウム−銅合金などからなるパッド電極１１をパターン形成し、その上層に例えば窒化シリコン層あるいはポリイミド膜などからなる表面保護膜１３を全面に被覆して形成する。
表面保護膜１３のパッド電極１１部分を開口した後、例えばスパッタリング法によりクロム、銅、金の積層体である導電膜（ＢＬＭ膜）１４をパッド電極１１に接続するようにパターン形成する。
【００４７】
次に、図２（ｂ）に示すように、フォトリソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成領域にパターン開口部Ｐを有するレジスト膜Ｒをパターン形成する。
このとき、レジスト膜Ｒのパターン開口部Ｐ内に薄いレジスト膜や現像液の洗浄残りなどからなるスカムＲａが残存している。
【００４８】
次に、上記の半導体ウェーハ１０に対して別途、シリコンウェーハ表面に約１μｍ程度の熱酸化膜（酸化シリコン膜）などの無機絶縁膜を形成したダミーウェーハ（不図示）を準備し、例えば図４に示すようなトライオード型ＲＦプラズマ処理装置においてプラズマエッチング処理により酸化膜の除去を行う。
上記のトライオード型ＲＦプラズマ処理装置においては、プラズマ処理室３０内に、陽極板３１と、陰極板となるウェーハステージ３２が対向して配置され、ウェーハステージ３２上に被処理ウェーハ３３が戴置される。
陽極板３１にはプラズマ生成電源３４が接続し、ウェーハステージ３２には結合コンデンサ３５と基板バイアス電源３６が接続しており、プラズマ処理室３０内には、陽極板３１と、ウェーハステージ３２の間に接地電位の格子電極３７が設けられている。プラズマ処理室３０内にプラズマ原料ガスを導入し、各電極に所定の電圧を印加することでプラズマ処理室３０内にプラズマ３８が生成する。
【００４９】
上記の図４に示すトライオード型ＲＦプラズマ処理装置を用いて、ダミーウェーハに対して酸化膜を除去するプラズマ処理を行うには、例えば（エッチングガス種類および流量：Ａｒ＝２５ｓｃｃｍ、圧力：０．７Ｐａ、ウェーハステージ温度：室温、プラズマソース電圧：７００Ｗ（２ＭＨｚ）、基板バイアス電圧：３５０Ｖ（１３．５６ＭＨｚ）、処理時間：１分）とし、同一の条件で例えば５枚のダミーウェーハの処理を行う。
上記の条件下ではダミーウェーハ表面の最高到達温度は概ね７０℃となる。
【００５０】
次に、図２（ｃ）に示すように、上記のダミーウェーハの酸化膜の除去により内壁面上に酸化シリコン膜が堆積し、内壁表面の絶縁性が向上したプラズマ処理室において、レジスト膜Ｒのパターン開口部Ｐ内に薄いレジスト膜や現像液の洗浄残りなどからなるスカムＲａが残存している半導体ウェーハ１０に対して、例えばＡｒ⁺など、上記のダミーウェーハの酸化膜の除去条件と同様のプラズマ処理により、不活性ガスのプラズマ放電で生成したイオンを用いたスパッタリングエッチングなどを行うことで、レジスト膜Ｒのパターン開口部Ｐに残されたスカム（残渣）Ｒａや導電膜（ＢＬＭ膜）１４表面の酸化物が効果的に除去され、開口部における導電膜（ＢＬＭ膜）１４の表面を清浄化（ディスカム）する。
【００５１】
次に、図３（ｄ）に示すように、例えば真空蒸着法により全面にはんだ層を成膜することで、レジスト膜Ｒのパターン開口部Ｐ内にはんだ層１６を形成する。このとき、レジスト膜Ｒの上層にもはんだ層１６ａが形成される。
【００５２】
次に、図３（ｅ）に示すように、リフトオフによりレジスト膜Ｒを除去することで、レジスト膜Ｒの上層に形成されたはんだ層１６ａを同時に除去する。これにより、レジスト膜Ｒのパターン開口部Ｐ内に形成されたはんだ層１６のみを残すことができる。
【００５３】
次に、図３（ｆ）に示すように、熱処理を行ってはんだ層１６を溶融させ、表面張力により球形となった状態で冷却、固化することではんだボールのバンプ１６ｂを形成する。
【００５４】
上記の本実施形態の半導体装置の製造方法によれば、はんだ層をパターン形成するためのレジスト膜の開口部に形成され、レジスト膜や洗浄液の残渣や自然酸化膜などからなるスカムをスパッタリングエッチングにより除去する前に、予めダミーウェーハ上に絶縁体を堆積させ、導電膜表面の清浄化処理を行うプラズマ処理室において、ダミーウェーハ上に堆積された絶縁体をプラズマエッチングにより除去して、プラズマ処理室の内壁面上に絶縁体を堆積させておくので、プラズマ処理室の内壁面の絶縁性が向上し、プラズマ発生時のインピーダンスマッチングが容易にとれるようになり、スパッタリングエッチングをするためのプラズマ放電状態のばらつきを抑制し、ディスカム処理を連続して大量に行った場合でもプロセス性能が安定化し、製造ラインで再現性高く、高い歩留りを実現することができる。
従って、導電膜（ＢＬＭ膜）の上層に形成されるレジスト膜などからなるスカムの除去をウェーハ処理枚数を重ねても安定な処理により行うことができ、導電膜（ＢＬＭ膜）とバンプとの接合界面における電気抵抗の上昇や接合強度の低下などを抑制し、接続信頼性を向上させることができる。これにより、微細な設計ルールで設計される高集積化、高性能、高信頼性を要求される半導体装置の製造方法において特に効果的に、フリップチップ実装して組み立てられる製品デバイスの信頼性および耐久性を向上させることができる。
【００５５】
上記の本実施形態の半導体装置の製造方法において、プラズマ処理によりレジスト膜の開口部における導電膜表面を清浄化する度に、ダミーウェーハ上に堆積された絶縁体をプラズマエッチングにより除去する工程を行ってもよいが、例えば複数枚の前記半導体ウェーハを処理する場合には、所定枚数の半導体ウェーハに対して、プラズマ処理により開口部における導電膜表面を清浄化する毎に、ダミーウェーハ上に堆積された絶縁体をプラズマエッチングにより除去する工程を行ってもよい。
また、プラズマ処理室の内壁表面の絶縁抵抗を測定する手段を有するプラズマ処理装置を用いて前記プラズマ処理室の内壁表面の絶縁抵抗を測定し、その絶縁抵抗の値を的確に把握し、所定の値以下になった時点でダミーウェーハ上に堆積された絶縁体をプラズマエッチングにより除去することにより、最適な時期に効率よくプラズマ処理室の内壁表面の絶縁性の確保を行うことができる。
【００５６】
第２実施形態
本実施形態に係る半導体装置は、実質的に第１実施形態と同様であり、その製造方法も第１実施形態と同様であるが、図２（ｃ）に示すディスカム工程の前で、例えば所定枚数の半導体ウェーハに対して、プラズマ処理によりレジスト膜の開口部における導電膜表面を清浄化する毎に、例えば図５に示すようなＩＣＰ（Inductively Coupled Plasma）高密度プラズマ処理装置を用いて、別途用意するシリコンウェーハ表面に約１μｍ程度の熱酸化膜を形成したダミーウェーハ（不図示）に対してプラズマエッチング処理により酸化膜の除去を行い、上記のダミーウェーハの酸化膜の除去により内壁面上に酸化膜が堆積し、内壁表面の絶縁性が向上したプラズマ処理室において、レジスト膜Ｒのパターン開口部Ｐ内に薄いレジスト膜や現像液の洗浄残りなどからなるスカムＲａが残存している半導体ウェーハ１０に対して、プラズマ処理によりレジスト膜Ｒのパターン開口部Ｐに残されたスカム（残渣）Ｒａや導電膜（ＢＬＭ膜）１４表面の酸化物を除去し、開口部における導電膜（ＢＬＭ膜）１４の表面を清浄化（ディスカム）する。
【００５７】
上記のＩＣＰ高密度プラズマ処理装置においては、プラズマ処理室３０内に上下方向に可動するウェーハステージ３２が配置され、ウェーハステージ３２上に被処理ウェーハ３３が戴置される。
プラズマ処理室３０の外周に誘導結合コイル３９が設けられ、ＩＣＰ電源４０が接続しており、ウェーハステージ３２には結合コンデンサ３５と基板バイアス電源３６が接続している。プラズマ処理室３０内にプラズマ原料ガスを導入し、各電極に所定の電圧を印加することでプラズマ処理室３０内にプラズマ３８が生成する。
さらに、プラズマ処理室３０の内壁表面の絶縁抵抗を測定するためのプローブ電極４１が設けられており、絶縁抵抗測定装置４２に配線４３により接続している構成とすることができる。
【００５８】
図６は、上記のプローブ電極４１、絶縁抵抗測定装置４２および配線４３の構成の模式図である。
プラズマ処理室３０の壁面３０ａに２か所の貫通口が開口されて、２本のプローブ電極４１が挿入されており、貫通口内壁とプローブ電極４１の間隙部が絶縁シールド３０ｂにより埋め込まれている。
絶縁抵抗測定装置４２は、可変抵抗素子Ｒ１，Ｒ２、抵抗素子Ｒ３，Ｒ４、直流電源ＰＳ、スイッチＳＷ、電圧計Ｖｄ、直流検流計Ｇなどから構成されており、配線４３によりプローブ電極４１に接続して形成されている。
プラズマ処理室３０の内壁面上にはレジスト膜などに由来する有機物などの堆積物３０ｃが堆積しており、堆積物３０ｃの導電性や膜厚などによりプラズマ処理室３０の内壁表面の絶縁抵抗が変化するが、上記の絶縁抵抗測定装置４２によりこの絶縁抵抗を測定することができる。
【００５９】
上記の図５に示すＩＣＰ高密度プラズマ処理装置を用いて、ダミーウェーハに対してプラズマエッチング処理を行う条件は、例えば（雰囲気ガス種類および流量：Ａｒ＝３０ｓｃｃｍ、圧力：０．１３Ｐａ、ウェーハステージ温度：５０℃、ＩＣＰ電源パワー：１０００Ｗ（４５０Ｈｚ）、基板バイアス電圧：５０Ｖ（１３．５６ＭＨｚ）、処理時間：３０秒）とし、同一の条件で例えば５枚のダミーウェーハの処理を行う。
上記の条件下ではダミーウェーハ表面の最高到達温度は概ね７０℃となる。
次に、上記のダミーウェーハの酸化膜の除去により内壁面上に酸化膜が堆積し、内壁表面の絶縁性が向上したプラズマ処理室において、レジスト膜Ｒのパターン開口部Ｐ内に薄いレジスト膜や現像液の洗浄残りなどからなるスカムＲａが残存している半導体ウェーハ１０に対して、例えばＡｒ⁺など、上記のダミーウェーハの酸化膜の除去条件と同様のプラズマ処理により、不活性ガスのプラズマ放電で生成したイオンを用いたスパッタリングエッチングなどを行うことで、レジスト膜Ｒのパターン開口部Ｐに残されたスカム（残渣）Ｒａや導電膜（ＢＬＭ膜）１４表面の酸化物が効果的に除去され、開口部における導電膜（ＢＬＭ膜）１４の表面を清浄化（ディスカム）する。
【００６０】
上記のダミーウェーハ上に堆積された絶縁体をプラズマエッチングにより除去する工程を所定回数行った後に、またはダミーウェーハ上に堆積された絶縁体をプラズマエッチングにより除去する工程とは関係なく、所定枚数の半導体ウェーハに対して、プラズマ処理により開口部における導電膜表面を清浄化する毎に、あるいは、上記のプラズマ処理室３０の内壁表面の絶縁抵抗を測定するためのプローブ電極４１と絶縁抵抗測定装置４２によりプラズマ処理室の内壁表面の絶縁抵抗を測定し、プラズマ処理室の内壁表面の絶縁抵抗が所定の値以下になった時点で、例えば少なくとも酸素を含有するガスを用いたプラズマ処理などにより、導電膜表面の清浄化処理を行うプラズマ処理装置の処理室内壁面のドライクリーニング処理を行う。
【００６１】
上記の図５に示すＩＣＰ高密度プラズマ処理装置において、プラズマ処理装置の処理室内壁面のドライクリーニング処理を行う条件は、例えば（雰囲気ガス種類および流量：Ｏ₂＝１００ｓｃｃｍ、圧力：１．０Ｐａ、ウェーハステージ温度：９０℃、ＩＣＰ電源パワー：１０００Ｗ（４５０Ｈｚ）、基板バイアス電圧：０Ｖ（１３．５６ＭＨｚ）、処理時間：１８０秒）とする。
【００６２】
上記のように高密度プラズマ発生源を用いることで、低圧力雰囲気化での処理が可能となり、多量に生成したイオン種が散乱なく垂直に被処理ウェーハに入射するようになり、Ａｒ⁺イオン照射によるディスカム処理が被処理ウェーハ全面で均一に、かつ高速で効率良く実現できる。
このため、下層のレジスト膜パターンやデバイスへのプロセスダメージを考慮して、基板バイアスを低く設定した条件であっても処理速度を損なうことなくスカム除去のための処理時間の短縮化を図ることができる。
【００６３】
上記のディスカム工程以降の工程は、第１実施形態と同様であり、バンプ形成領域にＰｂ：Ｓｎ＝９７：３の高融点はんだ層１６を形成し、熱処理により高融点はんだボールからなるバンプ１６ｂを形成する。
【００６４】
上記の本実施形態の半導体装置の製造方法によれば、はんだ層をパターン形成するためのレジスト膜の開口部に形成され、レジスト膜や洗浄液の残渣や自然酸化膜などからなるスカムをスパッタリングエッチングにより除去する前に、予め、少なくとも酸素を含有するガスを用いたプラズマ処理などにより有機物の燃焼反応（Ｃ＋Ｏ^*→ＣＯ，ＣＯ₂↑）をおこし、プラズマ処理装置の処理室内壁面のドライクリーニング処理を行うので、プラズマ処理室の内壁面の絶縁性が向上し、プラズマ発生時のインピーダンスマッチングが容易にとれるようになり、スパッタリングエッチングをするためのプラズマ放電状態のばらつきを抑制し、ディスカム処理を連続して大量に行った場合でもプロセス性能が安定化し、製造ラインで再現性高く、高い歩留りを実現することができる。
従って、導電膜（ＢＬＭ膜）の上層に形成されるレジスト膜などからなるスカムの除去をウェーハ処理枚数を重ねても安定な処理により行うことができ、導電膜（ＢＬＭ膜）とバンプとの接合界面における電気抵抗の上昇や接合強度の低下などを抑制し、接続信頼性を向上させることができる。これにより、微細な設計ルールで設計される高集積化、高性能、高信頼性を要求される半導体装置の製造方法において特に効果的に、フリップチップ実装して組み立てられる製品デバイスの信頼性および耐久性を向上させることができる。
上記において、前記プラズマ処理室の内壁表面の絶縁抵抗を測定して、その絶縁抵抗の値を的確に把握し、所定の値以下になった時点でプラズマ処理室の内壁面のドライクリーニング処理を行うことにより、最適な時期に効率よくドライクリーニング処理を行うことができる。
【００６５】
上記の２実施形態においては、いずれも基板バイアス電圧をプラズマ生成とは独立して制御することが可能なプラズマ処理装置を用いているため、レジスト膜のリフトオフによりはんだ蒸着膜をパターニングする際のはんだ成膜前処理において、レジスト膜に過剰な熱変質を与えて下地への焼き付きを誘起させることなく、厚膜のレジスト膜のパターン開口部のスカム除去およびその下層の導電膜（ＢＬＭ膜）の表面の酸化物除去を効果的に実現できている。
なおかつ、大口径のウェーハに対しても均一で迅速な処理が可能なプロセスとなっている。
また、上記の本発明のはんだ成膜前処理をはんだ成膜とは独立した別の装置で処理する場合には、真空蒸着によるはんだ成膜処理の直前に行う程その効果は大きい。さらに、成膜前処理が成膜処理チェンバーと高真空下で連結したタイプのマルチチェンバー装置を用いれば、より一層効果的である。
【００６６】
本発明により製造する半導体装置としては、ＭＯＳトランジスタ系半導体装置、バイポーラ系半導体装置、ＢｉＣＭＯＳ系半導体装置、ロジックとメモリを搭載した半導体装置など、半導体装置であれば何にでも適用可能である。
【００６７】
本発明の半導体装置の製造方法は上記の実施の形態に限定されない。
例えば、プラズマ処理装置として、トライオードＲＦプラズマ処理装置、ＩＣＰ高密度プラズマ処理装置の他、平行平板型ＲＦプラズマ処理装置や、ＴＣＰ（Transfer Coupled Plasma ）型、ＥＣＲ（Electron Cyclotron Resonance）型、μ波プラズマ、あるいは、ヘリコン波プラズマなど、ＩＣＰ高密度プラズマ以外の高密度プラズマ処理装置を用いることができる。
また、各プロセスの条件、ウェーハの構造などは上記の実施の形態で説明した内容に限らない。
その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００６８】
【発明の効果】
上記のように、本発明の半導体装置の製造方法によれば、ウェーハ処理枚数を重ねても、安定な処理により導電膜（ＢＬＭ膜）とバンプとの接合界面における電気抵抗の上昇や接合強度の低下などを抑制し、接続信頼性を向上させることができる。
【図面の簡単な説明】
【図１】図１は実施形態および従来例に係る半導体装置の断面図である。
【図２】図２は実施形態および従来例に係る半導体装置の製造方法の製造工程を示す断面図であり、（ａ）は導電膜（ＢＬＭ膜）の形成工程まで。（ｂ）はリフトオフ用レジスト膜のパターン形成工程まで、（ｃ）はレジスト膜のパターン開口部内のスカム除去工程までを示す。
【図３】図３は図２の続きの工程を示し、（ｄ）は導電膜の形成工程まで、（ｅ）はリフトオフによるレジスト膜上の導電膜の除去工程まで、（ｆ）はバンプの形成工程までを示す。
【図４】図４は第１実施形態に係るトライオードＲＦプラズマ処理装置の模式図である。
【図５】図５は第２実施形態に係るＩＣＰ高密度プラズマ処理装置の模式図である。
【図６】図６は第２実施形態に係るＩＣＰ高密度プラズマ処理装置のプラズマ処理室内壁表面の絶縁抵抗を測定する装置の模式図である。
【図７】図７は従来例に係る半導体装置の製造方法の製造工程を示す断面図であり、（ａ）は導電膜（ＢＬＭ膜）の形成工程まで。（ｂ）はリフトオフ用レジスト膜のパターン形成工程までを示す。
【図８】図８は図７の続きの工程を示し、（ｃ）は導電膜の形成工程まで、（ｄ）はリフトオフによるレジスト膜上の導電膜の除去工程まで、（ｅ）はバンプの形成工程までを示す。
【符号の説明】
１…バンプ（突起電極）付半導体チップ、２…実装基板、３…封止樹脂、１０…半導体ウェーハ、１０’…半導体チップ、１１…パッド電極、１２，１３…表面保護膜、１４…導電膜（ＢＬＭ膜）、１６，１６ａ…はんだ層、１６ｂ…バンプ、１９…共晶はんだ層、２０…基板、２１…ランド、２３…ソルダーレジスト、３０…プラズマ処理室、３０ａ…プラズマ処理室壁面、３０ｂ…絶縁シールド、３０ｃ…堆積物、３１…陽極板、３２…ウェーハステージ、３３…被処理ウェーハ、３４…プラズマ生成電源、３５…結合コンデンサ、３６…基板バイアス電源、３７…格子電極、３８…プラズマ、３９…誘導結合コイル、４０…ＩＣＰ電源、４１…プローブ電極、４２…絶縁抵抗測定装置、４３…配線、Ｒ…レジスト膜、Ｒａ…スカム、Ｅ…エッチングガス。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a package form reduced in size and density.
[0002]
[Prior art]
The demand for downsizing, thinning, and weight reduction of portable electronic devices such as digital video cameras, digital mobile phones, and notebook personal computers is increasing. While 70% reduction has been achieved year by year, research and development have been conducted as an important issue on how to improve the component mounting density on the mounting board.
[0003]
Conventionally, as a package form of a semiconductor device, a lead insertion type (THD: Through Hall Mount) in which a lead wire is inserted into a through hole provided in a printed circuit board such as DIP (Dual Inline Package) or PGA (Pin Grid Array). Device), QFP (Quad Flat (L-Leaded) Package) or TCP (Tape Carrier Package) and other surface mount type (SMD: Surface Mount Device) that is mounted by soldering to the surface of the board is used. I came.
A package form called chip size package (CSP: also called FBGA (Fine-Pitch BGA)) in which the package size is as close as possible to the size of the semiconductor chip in order to achieve further miniaturization and higher density Thus, a method of mounting the semiconductor chip with the pad opening side facing the mounting substrate (flip chip mounting) has attracted attention, and active research has been conducted so far, and many proposals have been presented.
[0004]
A semiconductor device in which a semiconductor chip with bumps (projection electrodes) of the above CSP type is mounted on a mounting substrate will be described with reference to the drawings.
FIG. 1 is a cross-sectional view of the semiconductor device.
The surface of the semiconductor chip 10 'on which the pad electrode 11 is formed is covered with, for example, a first surface protective film 12 made of a silicon nitride layer and a second surface protective film 13 made of a polyimide film. An opening is formed, and a conductive film 14 made of a laminated film of chromium, copper, gold or the like is connected to the pad electrode 11 in the opening. This conductive film is sometimes called a BLM (Ball Limiting Metal) film.
Further, a bump 16b made of, for example, a high melting point solder ball is formed in connection with the conductive film (BLM film) 14.
The bumped semiconductor chip 1 is configured as described above.
[0005]
On the other hand, the mounting substrate 2 includes, for example, lands (electrodes) 21 made of copper or the like formed at positions corresponding to the formation positions of the bumps 16b of the semiconductor chip 1 to be mounted on the upper surface of the substrate 20 made of a glass epoxy material, A printed wiring portion (not shown) formed on the front surface, the back surface, or both surfaces of the substrate 20 is connected to the land 21. The surface of the substrate 20 excluding the land 21 portion is covered with a solder resist 23.
[0006]
The bumped semiconductor chip 1 is mounted on the mounting substrate 2 with the bumps 16b and the lands 21 corresponding to each other, and the bumps 16b and the lands 21 are mechanically and electrically connected by the eutectic solder layer 19. Yes.
Further, the gap between the bumped semiconductor chip 1 and the mounting substrate 2 is sealed with a sealing resin 3 made of epoxy resin or the like.
[0007]
In the semiconductor device described above, as a method of forming bumps at predetermined positions, for example, a method using electrolytic plating is known, but in this case, the surface state of the material layer serving as the base of the bumps and the electric resistance are slightly reduced. The film thickness of the solder bumps formed due to such variation is affected, and it is very difficult to form uniform and uniform solder ball bumps in the semiconductor chip.
[0008]
A method has been developed in which solder ball bumps are formed to have a uniform height using the formation of a solder layer by vacuum deposition and the lift-off of a photoresist film. This method will be described below with reference to the drawings.
First, as shown in FIG. 7A, a pad electrode 11 made of aluminum-copper alloy or the like is formed on a semiconductor wafer 10 on which a circuit pattern of a semiconductor chip is formed by, for example, sputtering or etching, and the upper layer thereof is formed. A surface protective film 13 made of, for example, a silicon nitride layer or a polyimide film is formed to cover the entire surface.
After opening the pad electrode 11 portion of the surface protective film 13, a pattern is formed so as to connect the conductive film (BLM film) 14 which is a laminated body of chromium, copper, and gold, for example, by sputtering.
[0009]
Next, as shown in FIG. 7B, a resist film R having a pattern opening P in the conductive film (BLM film) 14 formation region is pattern-formed by a photolithography process.
Next, as shown in FIG. 8C, a solder layer 16 is formed in the pattern opening P of the resist film R by forming a solder layer on the entire surface by, for example, a vacuum deposition method. At this time, the solder layer 16a is also formed on the upper layer of the resist film R.
[0010]
Next, as shown in FIG. 8D, the resist film R is removed by lift-off, so that the solder layer 16a formed on the upper layer of the resist film R is simultaneously removed. Thereby, only the solder layer 16 formed in the pattern opening P of the resist film R can be left.
Next, as shown in FIG. 8 (e), heat treatment is performed to melt the solder layer 16, and the solder ball bumps 16b are formed by cooling and solidifying in a spherical state due to surface tension.
[0011]
By the way, in the above conventional method of forming bumps, the size of the bumps of the finished solder ball depends on the film thickness of the solder layer 16 formed in the pattern opening P of the resist film R. Although the thickness of the solder layer 16 depends on the pattern of the resist film R, a thickness of about 30 μm is usually required in consideration of reliability of connection strength when mounted on a printed wiring board (mounting board). Is done.
[0012]
When the film thickness of the solder layer 16 is about 30 μm according to the above, the film thickness of the resist film R necessary for the lift-off method for patterning the solder layer 16 is required to be considerably thicker than 30 μm. Therefore, it is difficult to form a pattern accurately and stably in the photolithography process.
[0013]
In other words, a slight change in the working environment and processing conditions causes a resolution failure, and as shown in FIG. 7B, a thin resist film is left in the pattern opening P, or a developer is left uncleaned. As a result, the surface of the conductive film (BLM film) 14 cannot be kept clean. Insulating impurities such as a thin resist film and a developer remaining after washing are collectively referred to as scum (residue) Ra. In the drawing, for the sake of convenience, the film is drawn thicker than the scum (residue) actually left.
When the scum Ra occurs as described above, there arises a problem that good electrical contact cannot be obtained between the conductive film (BLM film) 14 and the bump 16b. In an extreme case, the adhesion between the conductive film (BLM film) 14 and the bump 16b is reduced, and the semiconductor device on which the bump is formed is flip-chip mounted on the mounting substrate and assembled. The strength of the bump bonding portion cannot be ensured, and the reliability and durability of the product set are adversely affected.
[0014]
In order to avoid the above problem, after patterning of the resist film R, the scum Ra in the pattern opening is removed (hereinafter also referred to as “discum”) by sputtering etching using an inert gas such as Ar as a process gas. A method has been developed.
[0015]
The above method will be described with reference to the drawings.
First, as shown in FIG. 2A, a pad electrode 11 made of an aluminum-copper alloy or the like is formed on a semiconductor wafer 10 on which a circuit pattern of a semiconductor chip is formed by, for example, sputtering or etching, and the upper layer thereof is formed. A surface protective film 13 made of, for example, a silicon nitride layer or a polyimide film is formed to cover the entire surface.
After opening the pad electrode 11 portion of the surface protective film 13, a pattern is formed so as to connect the conductive film (BLM film) 14 which is a laminated body of chromium, copper, and gold, for example, by sputtering.
[0016]
Next, as shown in FIG. 2B, a resist film R having a pattern opening P in a conductive film (BLM film) 14 formation region is patterned by a photolithography process.
At this time, in the pattern opening P of the resist film R, a scum Ra made of a thin resist film, a developer remaining after washing, or the like remains.
[0017]
Next, as shown in FIG.⁺The scum (residue) Ra left in the pattern opening P of the resist film R and the oxide on the surface of the conductive film (BLM film) 14 by performing sputtering etching using inert gas ions E in plasma such as Is effectively removed, and the surface of the conductive film (BLM film) 14 in the opening is cleaned.
[0018]
Next, as shown in FIG. 3D, a solder layer 16 is formed in the pattern opening P of the resist film R by forming a solder layer on the entire surface by, for example, a vacuum evaporation method. At this time, the solder layer 16a is also formed on the upper layer of the resist film R.
[0019]
Next, as shown in FIG. 3E, the resist film R is removed by lift-off, so that the solder layer 16a formed on the upper layer of the resist film R is simultaneously removed. Thereby, only the solder layer 16 formed in the pattern opening P of the resist film R can be left.
[0020]
Next, as shown in FIG. 3 (f), heat treatment is performed to melt the solder layer 16, and the solder ball bumps 16b are formed by cooling and solidifying in a spherical state due to surface tension.
[0021]
[Problems to be solved by the invention]
However, the process of removing scum by the above-described sputtering etching is usually performed using high-vacuum plasma. However, when the number of wafers to be processed is increased, the resist film pattern is formed on the processing chamber wall of the plasma processing apparatus that performs plasma processing. Accumulation of organic material sputtered off proceeds. Here, the accumulated organic matter is not a perfect insulator and has a certain degree of conductivity, so that the impedance of the plasma processing chamber changes, so that the matching tends to shift, and in some cases the plasma processing apparatus Since the matching is shifted beyond the range that can be covered by the auto-tuning function, the plasma discharge state for sputtering etching is dispersed, and in some cases, the discharge does not rise smoothly, and the initial discharge characteristics are further improved. The processing characteristics such as the etch-off amount with respect to the scum made of a resist film or the like may become unstable and variations in processing characteristics may occur, and the uniformity of processing characteristics within the wafer surface may deteriorate.
The above problem is particularly noticeable in a plasma etching apparatus using a high-density plasma source such as an ICP (Inductively Coupled Plasma) type or a TCP (Transfer Coupled Plasma) type in which the plasma processing chamber is made of an insulator such as quartz. Become.
The variation in the processing characteristics of the scum removal causes a decrease in the manufacturing yield of the semiconductor device, such as reducing the reproducibility of the mass production process and destabilizing the connection resistance of the finished bump.
[0022]
The present invention has been made in view of the above problems, and the present invention is capable of increasing the electrical resistance and bonding strength at the bonding interface between the conductive film (BLM film) and the bump by stable processing even when the number of wafers to be processed is repeated. An object of the present invention is to provide a method for manufacturing a semiconductor device that can suppress the decrease of the semiconductor device and improve the connection reliability.
[0033]
[Means for Solving the Problems]
  In order to achieve the above object, a method for manufacturing a semiconductor device of the present invention includes:Pad electrode connected to circuit pattern of semiconductor chip was formedForming a conductive film connected to the pad electrode on a semiconductor wafer; forming a mask layer on the conductive film; patterning an opening in the mask layer at a bump formation position;Each time the conductive film surface in the opening is cleaned by plasma processing using an inert gas with respect to a predetermined number of the semiconductor wafers, the surface of the dummy wafer having an insulator deposited on the surface in the plasma processing chamber Removing the insulator by plasma etching;,Every time the step of removing the insulator deposited on the dummy wafer by plasma etching is performed a predetermined number of times, by plasma treatment using a gas containing at least oxygen,Performs dry cleaning of the inner wall of the plasma processing chamberTo improve the insulation of the inner wall of the plasma processing chamber.And in the plasma processing chamber,Using the inert gasA step of cleaning the conductive film surface in the opening by plasma treatment; and a step of forming a bump on the conductive film in the opening.
[0037]
In the method of manufacturing a semiconductor device according to the present invention, preferably, the step of forming the bump includes a step of depositing a conductor in the opening and an upper layer of the mask layer, and removing the mask layer. At the same time, the method includes removing the conductor deposited on the mask layer while leaving the conductor deposited in the opening, and processing the conductor into a sphere to form the bump.
More preferably, a resist film is formed as the mask layer.
More preferably, a solder layer is formed as the conductor, and a solder ball bump is formed as the bump.
[0039]
In the method of manufacturing a semiconductor device according to the present invention, preferably, the residue left in the opening is removed in the step of cleaning the conductive film surface in the opening.
Preferably, in the step of cleaning the surface of the conductive film in the opening, the oxide on the surface of the conductive film in the opening is removed.
[0040]
  The manufacturing method of the semiconductor device of the present invention described above,Pad electrode connected to circuit pattern of semiconductor chip was formedA conductive film connected to the pad electrode is formed on the semiconductor wafer, a mask layer is formed on the conductive film, and an opening is patterned in the mask layer at the bump formation position.
  Next, for example, each time the surface of the conductive film in the opening is cleaned by plasma processing on a predetermined number of the semiconductor wafers, or the insulation resistance of the inner wall surface of the plasma processing chamber is measured, and the plasma processing is performed. When the insulation resistance of the inner wall surface of the chamber becomes a predetermined value or less, dry cleaning processing of the inner wall surface of the plasma processing chamber is performed by plasma processing using a gas containing at least oxygen.In this case, the organic substance undergoes a combustion reaction to improve the insulation of the inner wall surface of the plasma processing chamber.Next, in the plasma processing chamber, the surface of the conductive film in the opening is cleaned by plasma processing. Next, a bump is formed on the upper layer of the conductive film in the opening.
[0041]
According to the semiconductor device manufacturing method of the present invention described above, the scum formed in the opening portion of the resist film for patterning the solder layer and made up of the resist film, the residue of the cleaning liquid, the natural oxide film, etc. is removed by sputtering etching. Before starting, an organic combustion reaction (C + O) is performed by plasma treatment using a gas containing at least oxygen.^*→ CO, CO₂↑) and the dry cleaning of the processing chamber wall surface of the plasma processing apparatus is performed, so that the insulation of the inner wall surface of the plasma processing chamber is improved, and impedance matching at the time of plasma generation can be easily taken, and sputtering etching is performed. Therefore, even when a large amount of discum treatment is continuously performed, the process performance is stabilized, and a high yield can be realized with high reproducibility on the production line.
Therefore, removal of the scum formed of a resist film or the like formed on the conductive film (BLM film) can be performed by a stable process even when the number of wafers to be processed is increased, and the conductive film (BLM film) and the bump are bonded. An increase in electrical resistance and a decrease in bonding strength at the interface can be suppressed, and connection reliability can be improved. As a result, the reliability and durability of product devices assembled by flip-chip mounting are particularly effective in semiconductor device manufacturing methods that require high integration, high performance, and high reliability designed with fine design rules. Can be improved.
In the above, the insulation resistance of the inner wall surface of the plasma processing chamber is measured, the value of the insulation resistance is accurately grasped, and the dry cleaning process is performed on the inner wall surface of the plasma processing chamber when the value falls below a predetermined value. As a result, the dry cleaning process can be performed efficiently at the optimum time.
[0042]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a method for manufacturing a semiconductor device according to the present invention will be described below with reference to the drawings.
[0043]
First embodiment
FIG. 1 is a cross-sectional view of a semiconductor device manufactured by the method of manufacturing a semiconductor device according to this embodiment.
The surface of the semiconductor chip 10 'on which the pad electrode 11 is formed is covered with, for example, a first surface protective film 12 made of a silicon nitride layer and a second surface protective film 13 made of a polyimide film. An opening is formed, and a conductive film 14 made of a laminated film of chromium, copper, gold or the like is connected to the pad electrode 11 in the opening. This conductive film is sometimes called a BLM (Ball Limiting Metal) film.
Further, a bump 16b made of, for example, a high melting point solder ball is formed in connection with the conductive film (BLM film) 14.
The bumped semiconductor chip 1 is configured as described above.
[0044]
On the other hand, the mounting substrate 2 includes, for example, lands (electrodes) 21 made of copper or the like formed at positions corresponding to the formation positions of the bumps 16b of the semiconductor chip 1 to be mounted on the upper surface of the substrate 20 made of a glass epoxy material, A printed wiring portion (not shown) formed on the front surface, the back surface, or both surfaces of the substrate 20 is connected to the land 21. The surface of the substrate 20 excluding the land 21 portion is covered with a solder resist 23.
[0045]
The bumped semiconductor chip 1 is mounted on the mounting substrate 2 with the bumps 16b and the lands 21 corresponding to each other, and the bumps 16b and the lands 21 are mechanically and electrically connected by the eutectic solder layer 19. Yes.
Further, the gap between the bumped semiconductor chip 1 and the mounting substrate 2 is sealed with a sealing resin 3 made of epoxy resin or the like.
[0046]
A method for manufacturing a bumped semiconductor chip of the semiconductor device will be described with reference to the drawings.
First, as shown in FIG. 2A, a pad electrode 11 made of an aluminum-copper alloy or the like is formed on a semiconductor wafer 10 on which a circuit pattern of a semiconductor chip is formed by, for example, sputtering or etching, and the upper layer thereof is formed. A surface protective film 13 made of, for example, a silicon nitride layer or a polyimide film is formed to cover the entire surface.
After opening the pad electrode 11 portion of the surface protective film 13, a pattern is formed so as to connect the conductive film (BLM film) 14 which is a laminated body of chromium, copper, and gold, for example, by sputtering.
[0047]
Next, as shown in FIG. 2B, a resist film R having a pattern opening P in a conductive film (BLM film) 14 formation region is patterned by a photolithography process.
At this time, in the pattern opening P of the resist film R, a scum Ra made of a thin resist film, a developer remaining after washing, or the like remains.
[0048]
Next, separately from the semiconductor wafer 10, a dummy wafer (not shown) in which an inorganic insulating film such as a thermal oxide film (silicon oxide film) of about 1 μm is formed on the surface of the silicon wafer is prepared. The oxide film is removed by plasma etching in a triode type RF plasma processing apparatus as shown in FIG.
In the triode type RF plasma processing apparatus, an anode plate 31 and a wafer stage 32 serving as a cathode plate are disposed opposite to each other in the plasma processing chamber 30, and a wafer 33 to be processed is placed on the wafer stage 32. The
A plasma generation power source 34 is connected to the anode plate 31, a coupling capacitor 35 and a substrate bias power source 36 are connected to the wafer stage 32, and the anode plate 31 and the wafer stage 32 are disposed in the plasma processing chamber 30. Is provided with a grid electrode 37 having a ground potential. A plasma source gas is introduced into the plasma processing chamber 30 and a predetermined voltage is applied to each electrode to generate plasma 38 in the plasma processing chamber 30.
[0049]
In order to perform plasma processing for removing an oxide film on a dummy wafer using the triode type RF plasma processing apparatus shown in FIG. 4, for example, (etching gas type and flow rate: Ar = 25 sccm, pressure: 0.7 Pa) The wafer stage temperature is room temperature, the plasma source voltage is 700 W (2 MHz), the substrate bias voltage is 350 V (13.56 MHz, the processing time is 1 minute), and for example, five dummy wafers are processed under the same conditions.
Under the above conditions, the maximum temperature reached on the dummy wafer surface is approximately 70 ° C.
[0050]
Next, as shown in FIG. 2C, in the plasma processing chamber in which the silicon oxide film is deposited on the inner wall surface by the removal of the oxide film of the dummy wafer and the insulation of the inner wall surface is improved, the resist film R For example, Ar is applied to the semiconductor wafer 10 in which a scum Ra including a thin resist film or a developer remaining after washing remains in the pattern opening P⁺For example, sputtering etching using ions generated by plasma discharge of an inert gas is performed by plasma processing similar to the above-described removal conditions of the oxide film of the dummy wafer, thereby remaining in the pattern opening P of the resist film R. The scum (residue) Ra and the oxide on the surface of the conductive film (BLM film) 14 are effectively removed, and the surface of the conductive film (BLM film) 14 in the opening is cleaned (discummed).
[0051]
Next, as shown in FIG. 3D, a solder layer 16 is formed in the pattern opening P of the resist film R by forming a solder layer on the entire surface by, for example, a vacuum evaporation method. At this time, the solder layer 16a is also formed on the upper layer of the resist film R.
[0052]
Next, as shown in FIG. 3E, the resist film R is removed by lift-off, so that the solder layer 16a formed on the upper layer of the resist film R is simultaneously removed. Thereby, only the solder layer 16 formed in the pattern opening P of the resist film R can be left.
[0053]
Next, as shown in FIG. 3 (f), heat treatment is performed to melt the solder layer 16, and the solder ball bumps 16b are formed by cooling and solidifying in a spherical state due to surface tension.
[0054]
According to the manufacturing method of the semiconductor device of the present embodiment, the scum formed in the opening of the resist film for patterning the solder layer and made of the resist film, the residue of the cleaning liquid, the natural oxide film, or the like is formed by sputtering etching. Before removing, an insulator is deposited on the dummy wafer in advance, and in the plasma processing chamber where the surface of the conductive film is cleaned, the insulator deposited on the dummy wafer is removed by plasma etching. Since the insulator is deposited on the inner wall surface of the plasma, the insulation of the inner wall surface of the plasma processing chamber is improved, impedance matching at the time of plasma generation can be easily taken, and plasma discharge state for sputtering etching Process performance is stable even when a large amount of discam processing is performed continuously. And, with high reproducibility in the production line, it is possible to realize a high yield.
Therefore, removal of the scum formed of a resist film or the like formed on the conductive film (BLM film) can be performed by a stable process even when the number of wafers to be processed is increased, and the conductive film (BLM film) and the bump are bonded. An increase in electrical resistance and a decrease in bonding strength at the interface can be suppressed, and connection reliability can be improved. As a result, the reliability and durability of product devices assembled by flip-chip mounting are particularly effective in semiconductor device manufacturing methods that require high integration, high performance, and high reliability designed with fine design rules. Can be improved.
[0055]
In the method of manufacturing a semiconductor device according to the present embodiment, each time the surface of the conductive film in the opening of the resist film is cleaned by plasma processing, the step of removing the insulator deposited on the dummy wafer by plasma etching is performed. However, for example, when processing a plurality of the semiconductor wafers, a predetermined number of semiconductor wafers are deposited on the dummy wafer every time the conductive film surface in the opening is cleaned by plasma processing. A step of removing the insulating material by plasma etching may be performed.
Further, the insulation resistance of the inner wall surface of the plasma processing chamber is measured using a plasma processing apparatus having means for measuring the insulation resistance of the inner wall surface of the plasma processing chamber, the value of the insulation resistance is accurately grasped, and a predetermined value is obtained. By removing the insulator deposited on the dummy wafer by plasma etching when the value becomes lower than the value, it is possible to efficiently ensure the insulation of the inner wall surface of the plasma processing chamber at the optimum time.
[0056]
Second embodiment
The semiconductor device according to this embodiment is substantially the same as that of the first embodiment, and the manufacturing method thereof is the same as that of the first embodiment. Each time the surface of the conductive film at the opening of the resist film is cleaned by plasma processing on a number of semiconductor wafers, for example, using an ICP (Inductively Coupled Plasma) high density plasma processing apparatus as shown in FIG. A dummy wafer (not shown) having a thermal oxide film of about 1 μm formed on the surface of a prepared silicon wafer is removed by plasma etching, and the oxide film on the dummy wafer is removed on the inner wall surface. In the plasma processing chamber in which the oxide film is deposited and the insulation on the inner wall surface is improved, the resist film R is not cleaned with a thin resist film or developer in the pattern opening P. For the semiconductor wafer 10 in which the scum Ra remains, the scum (residue) Ra left in the pattern opening P of the resist film R and the oxide on the surface of the conductive film (BLM film) 14 are removed by plasma treatment. The surface of the conductive film (BLM film) 14 in the opening is removed (discum).
[0057]
In the above-described ICP high-density plasma processing apparatus, a wafer stage 32 that is movable in the vertical direction is disposed in the plasma processing chamber 30, and a wafer 33 to be processed is placed on the wafer stage 32.
An inductive coupling coil 39 is provided on the outer periphery of the plasma processing chamber 30, an ICP power source 40 is connected, and a coupling capacitor 35 and a substrate bias power source 36 are connected to the wafer stage 32. A plasma source gas is introduced into the plasma processing chamber 30 and a predetermined voltage is applied to each electrode to generate plasma 38 in the plasma processing chamber 30.
Further, a probe electrode 41 for measuring the insulation resistance of the inner wall surface of the plasma processing chamber 30 is provided, and a configuration in which the probe electrode 41 is connected to the insulation resistance measuring device 42 by the wiring 43 can be adopted.
[0058]
FIG. 6 is a schematic diagram of the configuration of the probe electrode 41, the insulation resistance measuring device 42, and the wiring 43.
Two through holes are opened in the wall surface 30a of the plasma processing chamber 30, two probe electrodes 41 are inserted, and a gap between the inner wall of the through hole and the probe electrode 41 is embedded by an insulating shield 30b. .
The insulation resistance measuring device 42 includes variable resistance elements R 1 and R 2, resistance elements R 3 and R 4, a DC power source PS, a switch SW, a voltmeter Vd, a DC galvanometer G, and the like. Connected and formed.
A deposit 30c such as an organic substance derived from a resist film is deposited on the inner wall surface of the plasma processing chamber 30, and the insulation resistance of the inner wall surface of the plasma processing chamber 30 depends on the conductivity and film thickness of the deposit 30c. Although it changes, this insulation resistance can be measured by the insulation resistance measuring device 42 described above.
[0059]
The conditions for performing the plasma etching process on the dummy wafer using the ICP high-density plasma processing apparatus shown in FIG. 5 are, for example, (atmosphere gas type and flow rate: Ar = 30 sccm, pressure: 0.13 Pa, wafer stage temperature. : 50 ° C., ICP power supply power: 1000 W (450 Hz), substrate bias voltage: 50 V (13.56 MHz), processing time: 30 seconds), for example, 5 dummy wafers are processed under the same conditions.
Under the above conditions, the maximum temperature reached on the dummy wafer surface is approximately 70 ° C.
Next, in the plasma processing chamber in which the oxide film is deposited on the inner wall surface by removing the oxide film from the dummy wafer and the insulation of the inner wall surface is improved, a thin resist film or the like is formed in the pattern opening P of the resist film R. For example, Ar is applied to the semiconductor wafer 10 in which the scum Ra including the cleaning solution remaining of the developer remains.⁺For example, sputtering etching using ions generated by plasma discharge of an inert gas is performed by plasma processing similar to the above-described removal conditions of the oxide film of the dummy wafer, thereby remaining in the pattern opening P of the resist film R. The scum (residue) Ra and the oxide on the surface of the conductive film (BLM film) 14 are effectively removed, and the surface of the conductive film (BLM film) 14 in the opening is cleaned (discummed).
[0060]
After performing the process of removing the insulator deposited on the dummy wafer by plasma etching a predetermined number of times, or regardless of the process of removing the insulator deposited on the dummy wafer by plasma etching, a predetermined number of sheets A probe electrode 41 and an insulation resistance measuring device 42 for measuring the insulation resistance of the inner wall surface of the plasma processing chamber 30 each time the surface of the conductive film in the opening is cleaned by plasma treatment on the semiconductor wafer. The insulation resistance of the inner wall surface of the plasma processing chamber is measured by the above, and when the insulation resistance of the inner wall surface of the plasma processing chamber becomes a predetermined value or less, it is conducted by, for example, plasma processing using a gas containing at least oxygen. A dry cleaning process is performed on the wall surface of the processing chamber of the plasma processing apparatus that performs a cleaning process on the film surface.
[0061]
In the ICP high-density plasma processing apparatus shown in FIG. 5 described above, the conditions for performing the dry cleaning process on the processing chamber wall surface of the plasma processing apparatus are, for example, (atmosphere gas type and flow rate: O₂= 100 sccm, pressure: 1.0 Pa, wafer stage temperature: 90 ° C., ICP power supply power: 1000 W (450 Hz), substrate bias voltage: 0 V (13.56 MHz), processing time: 180 seconds).
[0062]
By using a high-density plasma generation source as described above, processing in a low-pressure atmosphere is possible, and a large amount of ion species are incident on the wafer to be processed vertically without scattering.⁺Discum treatment by ion irradiation can be realized uniformly and at high speed on the entire surface of the wafer to be processed.
For this reason, in consideration of process damage to the underlying resist film pattern and device, even if the substrate bias is set low, the processing time for scum removal can be shortened without impairing the processing speed. it can.
[0063]
The processes after the above discum process are the same as those in the first embodiment. A high melting point solder layer 16 of Pb: Sn = 97: 3 is formed in the bump formation region, and a bump 16b made of a high melting point solder ball is formed by heat treatment. Form.
[0064]
According to the manufacturing method of the semiconductor device of the present embodiment, the scum formed in the opening of the resist film for patterning the solder layer and made of the resist film, the residue of the cleaning liquid, the natural oxide film, or the like is formed by sputtering etching. Prior to removal, an organic combustion reaction (C + O) is performed by plasma treatment using a gas containing at least oxygen.^*→ CO, CO₂↑) and the dry cleaning of the processing chamber wall surface of the plasma processing apparatus is performed, so that the insulation of the inner wall surface of the plasma processing chamber is improved, and impedance matching at the time of plasma generation can be easily taken, and sputtering etching is performed. Therefore, even when a large amount of discum treatment is continuously performed, the process performance is stabilized, and a high yield can be realized with high reproducibility on the production line.
Therefore, removal of the scum formed of a resist film or the like formed on the conductive film (BLM film) can be performed by a stable process even when the number of wafers to be processed is increased, and the conductive film (BLM film) and the bump are bonded. An increase in electrical resistance and a decrease in bonding strength at the interface can be suppressed, and connection reliability can be improved. As a result, the reliability and durability of product devices assembled by flip-chip mounting are particularly effective in semiconductor device manufacturing methods that require high integration, high performance, and high reliability designed with fine design rules. Can be improved.
In the above, the insulation resistance of the inner wall surface of the plasma processing chamber is measured, the value of the insulation resistance is accurately grasped, and the dry cleaning process is performed on the inner wall surface of the plasma processing chamber when the value falls below a predetermined value. As a result, the dry cleaning process can be performed efficiently at the optimum time.
[0065]
In the above two embodiments, since a plasma processing apparatus capable of controlling the substrate bias voltage independently of plasma generation is used in all of the above-described embodiments, the solder for patterning the solder vapor deposition film by the lift-off of the resist film is used. In the pre-deposition treatment, the scum is removed from the pattern opening of the thick resist film and the surface of the underlying conductive film (BLM film) without causing excessive thermal alteration to the resist film and inducing seizure to the base. It is possible to effectively remove the oxide.
In addition, it is a process that enables uniform and rapid processing even for large-diameter wafers.
In addition, when the above-described solder film formation pretreatment of the present invention is processed by another apparatus independent of the solder film formation, the effect is greater as it is performed immediately before the solder film formation process by vacuum evaporation. Furthermore, it is even more effective if a multi-chamber apparatus of a type in which the pre-deposition process is connected to the de- filming chamber in a high vacuum.
[0066]
The semiconductor device manufactured by the present invention is applicable to any semiconductor device such as a MOS transistor semiconductor device, a bipolar semiconductor device, a BiCMOS semiconductor device, and a semiconductor device having a logic and a memory.
[0067]
The method for manufacturing a semiconductor device of the present invention is not limited to the above embodiment.
For example, as a plasma processing apparatus, a triode RF plasma processing apparatus, an ICP high density plasma processing apparatus, a parallel plate type RF plasma processing apparatus, a TCP (Transfer Coupled Plasma) type, an ECR (Electron Cyclotron Resonance) type, a μ wave plasma Alternatively, a high-density plasma processing apparatus other than ICP high-density plasma such as helicon wave plasma can be used.
Further, the conditions of each process, the structure of the wafer, and the like are not limited to the contents described in the above embodiments.
In addition, various modifications can be made without departing from the scope of the present invention.
[0068]
【The invention's effect】
As described above, according to the method for manufacturing a semiconductor device of the present invention, even if the number of wafers to be processed is increased, the increase in electrical resistance and the bonding strength at the bonding interface between the conductive film (BLM film) and the bump can be performed stably. It is possible to suppress the decrease and improve the connection reliability.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment and a conventional example.
FIG. 2 is a cross-sectional view showing a manufacturing process of a semiconductor device manufacturing method according to an embodiment and a conventional example, wherein (a) shows a process up to a process of forming a conductive film (BLM film). (B) shows the process up to the lift-off resist film pattern forming process, and (c) shows the process up to the scum removing process in the pattern opening of the resist film.
FIG. 3 shows a continuation process of FIG. 2, wherein (d) is up to a conductive film forming process, (e) is a process up to removing a conductive film on a resist film by lift-off, and (f) is a bump process. The formation process is shown.
FIG. 4 is a schematic view of a triode RF plasma processing apparatus according to the first embodiment.
FIG. 5 is a schematic diagram of an ICP high-density plasma processing apparatus according to a second embodiment.
FIG. 6 is a schematic view of an apparatus for measuring an insulation resistance of a plasma processing chamber inner wall surface of an ICP high-density plasma processing apparatus according to a second embodiment.
FIG. 7 is a cross-sectional view showing a manufacturing process of a manufacturing method of a semiconductor device according to a conventional example, where (a) shows a process up to a process of forming a conductive film (BLM film). (B) shows up to the pattern formation step of the lift-off resist film.
8 shows a continuation process of FIG. 7, (c) until the formation process of the conductive film, (d) until the removal process of the conductive film on the resist film by lift-off, (e) shows the bump process. The formation process is shown.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor chip with bump (projection electrode), 2 ... Mounting substrate, 3 ... Sealing resin, 10 ... Semiconductor wafer, 10 '... Semiconductor chip, 11 ... Pad electrode, 12, 13 ... Surface protective film, 14 ... Conductive film (BLM film), 16, 16a ... solder layer, 16b ... bump, 19 ... eutectic solder layer, 20 ... substrate, 21 ... land, 23 ... solder resist, 30 ... plasma processing chamber, 30a ... plasma processing chamber wall surface, 30b Insulating shield, 30c ... Deposit, 31 ... Anode plate, 32 ... Wafer stage, 33 ... Wafer to be processed, 34 ... Plasma generating power source, 35 ... Coupling capacitor, 36 ... Substrate bias power source, 37 ... Grid electrode, 38 ... Plasma 39 ... Inductive coupling coil, 40 ... ICP power supply, 41 ... Probe electrode, 42 ... Insulation resistance measuring device, 43 ... Wiring, R ... Resist film, Ra ... Scum, E Etching gas.

Claims

Forming a conductive film connected to the pad electrode on a semiconductor wafer on which a pad electrode connected to a circuit pattern of a semiconductor chip is formed ;
Forming a mask layer on the conductive film;
Patterning openings in the mask layer at bump formation positions;
Each time the conductive film surface in the opening is cleaned by plasma processing using an inert gas with respect to a predetermined number of the semiconductor wafers, the surface of the dummy wafer having an insulator deposited on the surface in the plasma processing chamber Removing the insulator by plasma etching ;
Removing the plasma etching said deposited on the dummy wafer insulator every performed a predetermined number of times, by a plasma treatment using a gas containing at least oxygen, row physician dry cleaning process of the inner wall surface of the plasma processing chamber Performing a combustion reaction of organic matter and improving the insulation of the inner wall surface of the plasma processing chamber ;
Cleaning the surface of the conductive film in the opening by plasma treatment using the inert gas in the plasma treatment chamber;
Forming a bump on the conductive film in the opening.

The step of forming the bumps includes a step of depositing a conductor in the opening and on an upper layer of the mask layer, and removing the mask layer to leave the conductor deposited in the opening at the same time. removing the conductor deposited on the upper layer of the layer, a method of manufacturing a semiconductor device according to claim 1, wherein a step of the process to the bumps of the conductor spherical.

The method for manufacturing a semiconductor device according to claim 2 , wherein a resist film is formed as the mask layer.

The method for manufacturing a semiconductor device according to claim 2 , wherein a solder layer is formed as the conductor, and a solder ball bump is formed as the bump.

Wherein in the step of cleaning the conductive film surface, the manufacturing method of a semiconductor device according to claim 1, wherein the removal of the residue left in the opening in the opening.

Wherein in the conductive film forming step of cleaning the surface, a method of manufacturing a semiconductor device according to claim 1, wherein the removal of oxides of the conductive layer surface in the opening in the opening.