JP4199025B2

JP4199025B2 - 画像形成装置

Info

Publication number: JP4199025B2
Application number: JP2003052198A
Authority: JP
Inventors: 道大小布施
Original assignee: Toshiba Corp; Toshiba Tec Corp
Current assignee: Toshiba Corp; Toshiba Tec Corp
Priority date: 2003-02-28
Filing date: 2003-02-28
Publication date: 2008-12-17
Anticipated expiration: 2023-02-28
Also published as: JP2004255849A

Description

【０００１】
【発明の属する技術分野】
本発明は、各種複写機やプリンタに利用される画像形成装置に関し、特にビデオクロックに位相同期した画像データを出力する画像出力回路と、この画像出力回路から出力された画像データに基づいてレーザ制御信号を生成し、レーザ駆動系に出力するレーザ制御回路とを有する画像形成装置に関する。
【０００２】
【従来の技術】
従来より、この種の画像形成装置（例えば、特許文献１参照）においては、レーザビームを用いて感光体を走査し、画像形成を行う場合に、この感光体の近傍にレーザビームの検出器を配置し、この検出器によって非画像形成領域でレーザビームを検出し、この検出信号を制御系にフィードバックすることにより、この検出信号を副走査方向の同期信号として用いるようになっている。
また、主走査方向の同期は、水晶発振器等によって基準クロックを生成し、これを制御系の各部に供給して同期をとるようにしており、特に画像データを生成する画像出力回路においては、基準クロックに基づいてビデオクロックを生成し、このビデオクロックに同期して画像データを出力することで、後段のレーザ制御回路で、この画像データに対応したパルス幅変調等によるレーザ制御信号を生成し、レーザ光源を駆動制御するようになっている。
画像出力回路は、例えばＡＳＩＣ（いわゆるプリンタＡＳＩＣ）で構成し、予めメモリ等に蓄積した画像データを取り込み、この画像データを上述したビーム検出信号に基づく副走査同期タイミングで、主走査方向にはビデオクロックに位相同期させたタイミングで出力する。
【０００３】
【特許文献１】
特開平５−３４４２９２号公報
【０００４】
【発明が解決しようとする課題】
ところで、上述した画像出力回路とレーザ制御回路は、共に共通の基準クロックによって動作するものであるので、画像出力回路側の動作タイミングとレーザ制御回路側の動作タイミングは基本的に一致しているものであるが、実際には画像出力回路（プリンタＡＳＩＣ）内の構成要素によってビデオクロックに微妙な遅延が生じ、わずかに位相ずれを含む画像データが出力される場合がある。
そして、このような位相ずれを含む画像データが供給されると、レーザ制御回路でパルス幅変調を行う場合に、画像データの位相ずれによってパルスの立ち上がりエッジがずれ、微妙な画質の劣化につながる問題がある。
このため従来は、画像出力回路から出力する画像データの位相をレーザ制御回路の動作クロックの位相に一致させるために、例えば高速の同期回路を設けて信号の遅延を最小限に抑えたり、プリンタＡＳＩＣのコンパイル時にタイミングを注意して設計を行うといった方法で対応しており、極めて煩雑なものとなっていた。
【０００５】
そこで本発明の目的は、画像出力回路とレーザ制御回路との間の位相合わせを簡易な構成で低コストに実現でき、また、厳格にタイミングを配慮することなく画像出力回路の設計を行うことができ、設計の自由度を拡大することが可能な画像形成装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明は前記目的を達成するため、ビデオクロックに位相同期した画像データを出力する画像出力回路と、前記画像出力回路から出力された画像データに基づいてレーザ制御信号を生成し、レーザ駆動系に出力するレーザ制御回路とを有し、前記画像出力回路は、前記ビデオクロックを複数の遅延時間によって遅延するための複数段の遅延バッファと、前記複数段の遅延バッファを選択することにより、所定の遅延量だけ位相をずらしたビデオクロックによる画像データを生成して前記レーザ制御回路に出力するセレクタと、前記セレクタによって選択する遅延バッファを設定する遅延設定部とを有することを特徴とする。
【０００７】
本発明の画像形成装置では、画像出力回路からレーザ制御回路に画像データを出力する際に、遅延設定部の設定に基づいてセレクタにより遅延バッファを選択することで、所定の遅延量だけ位相をずらしたビデオクロックによる画像データを生成して出力することから、画像出力回路とレーザ制御回路との間の微妙な位相差を簡易な構成で除去でき、レーザ制御回路側における適正な処理を実現することが可能である。
したがって、例えば高速な同期回路を設けることなく、画像出力回路とレーザ制御回路との間の位相合わせを簡易な構成で実現でき、低コストで画質の向上を図ることが可能となる。また、厳格にタイミングを配慮することなく画像出力回路の設計を行うことができ、設計の自由度を拡大することが可能となる。
【０００８】
【発明の実施の形態】
以下、本発明による画像形成装置の実施の形態例について説明する。
図１は本発明の実施の形態例における画像形成装置の制御回路の一部を示すブロック図であり、図２は図１に示す制御回路に設けられるビデオクロックの位相合わせ回路部の構成例を模式的に示すブロック図である。
図１に示すように、本例の画像形成装置は、画像出力回路としてのプリンタＡＳＩＣ１００と、レーザ制御回路としての水平同期用ＩＣ２００と、レーザビームの制御を行うレーザ駆動系３００と、基準クロックを供給するクロック生成部４００とを有する。
【０００９】
プリンタＡＳＩＣ１００は、例えば大容量メモリ等に蓄積された画像データを取り込んでビデオクロックに位相同期した画像データとして水平同期用ＩＣ２００に出力するものであり、最終出力段に画像データの位相合わせを行うための図２に示す位相合わせ回路部１１０が設けられている。
このプリンタＡＳＩＣ１００において、画像データの副走査方向のライン同期（垂直同期）は、後述するビーム検出器３１０によるレーザビームの検出信号を垂直同期信号として用いており、この検出信号の入力タイミングに基づいて画像の各ラインデータの出力タイミングを決定している。
また、主走査方向のビット同期（水平同期）は、クロック生成部４００からの基準クロックに基づいてビットクロックを生成し、このビットクロックに画像データを位相同期させる。
しかし、このビット同期に際し、プリンタＡＳＩＣ１００内の回路構成等の要因によって、画像データの受け側である水平同期用ＩＣ２００との間でビットの位相ずれが生じる場合がある。そこで、本例では、このプリンタＡＳＩＣ１００の最終出力段に画像データの位相合わせを行うための位相合わせ回路部１１０を設け、微妙な位相ずれを除去するようにしている。なお、位相合わせ回路部１１０の詳細については後述する。
【００１０】
水平同期用ＩＣ２００は、プリンタＡＳＩＣ１００から入力した画像データに基づいてＰＷＭ（パルス幅変調）信号を生成し、レーザ駆動信号としてレーザ駆動系３００に出力するものである。また、この水平同期用ＩＣ２００では、レーザ駆動系３００のユニット内に配置されたビーム検出器３１０からビーム検出信号を入力し、これを垂直同期信号としてプリンタＡＳＩＣ１００に転送するものである。
この水平同期用ＩＣ２００にもクロック生成部４００からの基準クロックが供給されており、この基準クロックに基づいてビット同期をとるようになっているが、プリンタＡＳＩＣ１００からの画像データにビット位相ずれがある場合には、ビット同期が不安定となり、各ラインにおけるパルスのエッジ位置がずれ、画質劣化につながる恐れがあるが、本例では、上述のようにプリンタＡＳＩＣ１００側に位相合わせ回路部１１０を設け、微妙なビット位相ずれを防止することにより、安定したビット同期を確保し、全てのラインで適切なパルスエッジを有するレーザ駆動信号を生成できるようになっている。
【００１１】
レーザ駆動系３００は、図示は省略するが、レーザ光源となる半導体レーザと、この半導体レーザからのレーザビームを走査し、感光体に潜像を形成するポリゴンミラー等を含む走査光学系とを有する。
また、このレーザ駆動系３００にはビーム検出器３１０が設けられている。このビーム検出器３１０は、感光体近傍の非画像形成領域に配置されており、各ラインの走査後に非画像形成領域でレーザビームを検出し、その検出パルスを垂直同期用のタイミング信号として水平同期用ＩＣ２００に供給するものである。
また、クロック生成部４００は、水晶発振器等によって基準クロックを生成し、画像形成装置の各部に供給するものである。
【００１２】
次に本例で使用する位相合わせ回路部１１０について説明する。
図２に示すように、本例の位相合わせ回路部１１０は、複数段（図では４段だけ示す）の遅延バッファ１１１と、各遅延バッファ１１１の出力を選択するセレクタ１１２とを有する。
複数段の遅延バッファ１１１は、前段の遅延バッファ１１１の出力を後段の遅延バッファ１１１の入力に順次接続したものであり、各遅延バッファ１１１の出力がセレクタ１１２の入力端子に接続されている。また、最も前段の遅延バッファ１１１の入力には、プリンタＡＳＩＣ内でビデオクロックに同期された画像データが入力される。
【００１３】
各遅延バッファ１１１は、例えばＤ型フリップフロップを遅延ループとして用いたものであり、最も前段の遅延バッファ１１１に入力された画像データを順次遅延し、全体でビデオクロック１周期分の遅延を行えるようにしたものである。すなわち、遅延バッファ１１１の数をＮとし、ビデオクロックの１周期をＴとした場合、各遅延バッファ１１１の遅延量をＴ／（Ｎ＋１）あるいはＴ／Ｎに近い値とすることで、ビデオクロック１周期分をＮ段階で遅延でき、ビデオクロックの微妙な位相ずれに対応することができる。なお、遅延しない画像データは、遅延バッファ１１１を通すことなく、セレクタ１１２の入力端子に直接接続されており、遅延のない画像データを出力することも可能となっている。
例えば、ビデオクロックの周波数を５０ＭＨｚ〜６０ＭＨｚとした場合、２ｎｓｅｃの遅延時間を有する遅延バッファ１１１を８段に接続して構成することができる。
【００１４】
セレクタ１１２は、上述した各遅延バッファ１１１の出力による遅延画像データ及び遅延のない画像データを入力し、これらの画像データの中から１つの画像データを選択して水平同期用ＩＣ２００に出力するものである。
このセレクタ１１２における画像データの選択は、予め遅延量設定レジスタ（図示せず）に格納された遅延量の設定値を例えばシステム制御部のＣＰＵ（図示せず）が読み取り、この遅延量に対応する画像データをセレクタ１１２によって選択させるよう、所定の選択指示データをセレクタ１１２の制御端子に供給することによって実行する。
このように本例の位相合わせ回路部１１０では、プリンタＡＳＩＣ１００によってビデオクロックに同期された画像データをビデオクロックの位相ずれに対応する遅延量だけ遅延して位相合わせを行い、後段の水平同期用ＩＣ２００に出力することにより、水平同期用ＩＣ２００で位相ずれのない画像データに基づいてＰＷＭによるレーザ制御信号を生成できる。
【００１５】
なお、このような位相合わせ回路部１１０に設定する遅延量は、例えば回路設計時にシミュレーションを行い、素子構成によって生じるビット位相ずれを予測することにより、位相合わせに必要な遅延量を算出して用いることができる。
そして、画像形成装置の製造調整段階で、例えばオペレーションパネル等からの所定操作により、先に決定した遅延量を遅延量設定レジスタに書き込んでおくようにする。
これにより、実際の画像形成動作時に、その遅延量設定レジスタの設定値をシステム制御部（ＣＰＵ等）が読み取り、セレクタを制御することにより、位相合わせ回路部１１０によるビット位相合わせを行うことが可能になる。
【００１６】
以上のように本例の画像形成装置では、プリンタＡＳＩＣ１００の出力段に設けた位相合わせ回路部１１０によってプリンタＡＳＩＣ１００からの画像データのビット位相をレーザ制御回路側のビット位相に合わせてレーザ制御回路に供給することが可能である。
したがって、プリンタＡＳＩＣ１００の設計に際し、例えば画像データパターンやその他の素子構成等といった厳格な位相ずれ対応を考慮することなく設計でき、設計効率の改善や自由度の向上を達成でき、信頼性の高い画像形成装置を提供することが可能となる。
【００１７】
なお、以上の例では、非画像形成領域でレーザビームを直接検出することにより、副走査（垂直）方向のライン同期をとる方式の画像形成装置を例に説明したが、本発明は他のライン同期方式による画像形成装置にも同様に適用できるものである。
また、遅延バッファの構成としては、フリップフロップを用いた構成以外でも実現できるものであり、種々の形態を採用し得るものとする。
また、本発明の画像形成装置で出力する画像データとしては、予めメモリに蓄積したものに限らず、各種外部機器や通信媒体等から入力する画像データを出力する構成であってもよい。
また、上述の例では、画像出力回路とレーザ制御回路として、プリンタＡＳＩＣと水平同期用ＩＣの組み合わせで説明したが、他の素子構成を用いてもよいし、各回路が同一ＩＣチップ上に搭載されているものであってもよい。
【００１８】
【発明の効果】
以上説明したように本発明の画像形成装置では、画像出力回路からレーザ制御回路に画像データを出力する際に、遅延設定部の設定に基づいてセレクタにより遅延バッファを選択することで、所定の遅延量だけ位相をずらしたビデオクロックによる画像データを生成して出力することから、画像出力回路とレーザ制御回路との間の微妙な位相差を簡易な構成で除去でき、レーザ制御回路側における適正な処理を実現することが可能である。
したがって、例えば高速な同期回路を設けることなく、画像出力回路とレーザ制御回路との間の位相合わせを簡易な構成で実現でき、低コストで画質の向上を図ることが可能となる効果がある。
また、厳格にタイミングを配慮することなく画像出力回路の設計を行うことができ、設計の自由度を拡大することが可能となる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態例における画像形成装置の制御回路の一部を示すブロック図である。
【図２】図１に示す制御回路に設けられるビデオクロックの位相合わせ回路部の構成例を示すブロック図である。
【符号の説明】
１００プリンタＡＳＩＣ、１１０位相合わせ回路部、１１１遅延バッファ、１１２セレクタ、２００水平同期用ＩＣ、３００レーザ駆動系、３１０ビーム検出器、４００クロック生成部。

Claims

ビデオクロックに位相同期した画像データを出力する画像出力回路と、
前記画像出力回路から出力された画像データに基づいてレーザ制御信号を生成し、レーザ駆動系に出力するレーザ制御回路と、
基準クロックを生成する基準クロック生成部とを有し、
前記画像出力回路は、
前記ビデオクロックを複数の遅延時間によって遅延するための複数段の遅延バッファと、
前記複数段の遅延バッファを選択することにより、所定の遅延量だけ位相をずらしたビデオクロックによる画像データを生成して前記レーザ制御回路に出力するセレクタと、
前記セレクタによって選択する遅延バッファを設定する遅延設定部とを有し、
前記画像出力回路及び前記レーザ制御回路は、共通の前記基準クロック発生部からの基準クロックに基づいて動作することを特徴とする画像形成装置。
前記画像出力回路はＡＳＩＣによって構成されていることを特徴とする請求項１記載の画像形成装置。
前記レーザ駆動系によって走査されるレーザビームを非画像形成領域で検出することにより、副走査方向の同期信号を生成するビーム検出部を有し、前記画像出力回路は前記ビーム検出部より入力される副走査方向の同期信号に基づいて前記画像データの副走査方向の出力タイミングを制御することを特徴とする請求項１記載の画像形成装置。
前記遅延設定部は前記セレクタに対する選択指示データを格納するレジスタであることを特徴とする請求項１記載の画像形成装置。
前記レーザ制御回路は前記画像出力回路からの画像データに
対応するパルス幅変調信号を生成し、前記パルス幅変調信号をレーザ駆動信号としてレーザ駆動系に出力することを特徴とする請求項１記載の画像形成装置。
前記画像出力回路は前記基準クロック生成部から供給される基準クロックに基づいて前記ビデオクロックを生成するとともに、前記ビデオクロックを前記遅延バッファ及びセレクタによって遅延して前記レーザ制御回路に出力することを特徴とする請求項１記載の画像形成装置。