JP4200682B2 - 画像形成装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、画像形成装置に関する。
【０００２】
【従来の技術】
複写機等の画像形成装置は、温度変化による書き込みユニットおよび読み取りユニットのレンズ特性の変化、装置組み立て時の製造誤差、各製品の製造バラツキ等によって、画像読み取り時もしくは書き込み時において読み取り画像もしくは形成する画像が傾く（歪む）ことがあった。そこで、画像を形成する際に画像データを画素単位で加工して、画像がまっすぐに形成されるように補正する処理を行っていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、このような画像データの加工は誤差拡散等の画像処理に影響を及ぼし、モアレ等の発生を引き起こす場合があり、画像の画質劣悪等の原因となっていた。一方、複写機等の画像形成装置では、１つの画像を主走査方向に１行ずつ出力し、それを副走査方向に対して繰り返すことによって画像を形成する。
【０００４】
そこで、本発明の課題は、基準クロックの周期以下の分解能で画像の各行の先頭の書き出し位置を制御することによって、高精度な画像の補正を行う回路を提供することである。
【０００５】
【課題を解決するための手段】
以上の課題を解決するため、請求項１記載の発明は、
多段接続された複数の遅延素子により、基準クロック信号を遅延させ、各段毎に遅延基準クロック信号として出力する遅延手段と、所定信号と同期する遅延基準クロック信号に基づいて、前記基準クロック信号の１周期分に係る前記遅延素子の段数を検出する検出手段と、
前記所定信号を計数する計数手段と、
前記検出手段により検出された段数、前記計数手段により計数された計数量、位相制御信号及び前記遅延手段を選択するための選択信号の刻み幅を示す分解能を積算した積算情報を演算し、当該演算された積算情報に基づいて、前記選択信号を生成し、当該生成された選択信号に基づいて、前記遅延基準クロック信号の中から択一的に信号を選択することにより画素クロック信号を出力する信号選択手段と、
前記画素クロック信号に同期した画像先端信号を生成し、出力する画像先端信号生成手段と、を有することを特徴としている。
【０００６】
この請求項１記載の発明によれば、例えば、パルス信号やステップ信号等の所定信号と同期する遅延基準クロック信号に基づいて基準クロック信号の１周期分に係る遅延素子の段数を検出し、この段数、計数量、位相制御信号及び遅延手段を選択するための選択信号の刻み幅を示す分解能を積載した積算情報を演算する。そして、この積算情報に基づいて、選択信号を生成し、当該生成された選択信号に基づいて、遅延基準クロック信号の中から択一的に選択した信号を外部出力する。これにより、遅延基準クロック信号のタイミングを基準クロック信号の１周期以下の時間で制御でき、高精度な制御を実現できる。
【０００８】
また、請求項２記載の発明は、請求項１記載の画像形成装置であって、
前記画像先端信号に応じて画像の各行の先頭の書き出し位置を制御することを特徴としている。
【０００９】
この請求項２記載の発明によれば、画像先端信号に基づいたタイミングで、信号選択手段から出力された信号に同期した信号を生成する。これにより、画像の各行の先端の書き出し位置を高精度で制御できる。
【００１１】
そして、請求項３記載の発明は、請求項１または２記載の画像形成装置であって、
前記信号選択手段は、前記積算情報が前記基準クロック信号の周期を超えた際に、前記画像先端信号の位相を変化させるための指示信号を出力し、
前記画像先端信号生成手段は、前記指示信号に基づいて前記画像先端信号を生成することを特徴としている。
【００１２】
この請求項３記載の発明によれば、画像先端信号生成手段は、指示信号に基づいて画像先端信号を生成する。これにより、画像の傾き等を補正して出力することができる。
【００１３】
【発明の実施の形態】
以下、図１〜図７を参照して本発明を適用した信号制御回路１０の、実施の形態を詳細に説明する。本実施の形態では、信号制御回路１０を用いて１つの画像データに対して画像の傾き（歪み）の補正を行うこととして説明する。
【００１４】
図１は、信号制御回路１０の構成を示すブロック図である。信号制御回路１０は、遅延チェーン部１、同期信号検出部２、基準信号カウンタ部３、位相制御演算部４、遅延クロック信号セレクト部５および画像先端信号生成部６によって構成される。信号制御回路１０は、例えば複写機等に用いられる。
【００１５】
遅延チェーン部１は、図２に示すように、ｍ個のディレイセルＤＣ１〜ｍと、複数のインバータＩＮＶと、により構成され、基準クロック信号を遅延させて同期信号検出部２および遅延クロック信号セレクト部５に出力する。ここで、インバータＩＮＶは、基準クロック信号のデューティの崩れを抑制するために挿入される。
【００１６】
ディレイセルＤＣ１〜ｍは、それぞれ入力された入力信号を所定遅延量（例えば、ｔｄ［ｐｓオーダ］）だけ遅延させてそれぞれ出力する。つまり、図２に示すように、ディレイセルＤＣ１〜ｍを多段（直列）に接続し、各ディレイセルに対応する出力段を設けることで、所定遅延量の整数倍（１〜ｍ倍）で遅延させた入力信号を各出力段から出力する。これがｍビット幅の信号として、同期信号検出部２および遅延クロック信号セレクト部５に出力される。
【００１７】
詳述すると、図２において、１段目のディレイセルＤＣ１は、基準クロック信号を所定遅延量（例えば、ｔｄ［ｐｓオーダ］）だけ遅延させて出力する。そして、この出力された信号は、ディレイセルＤＣ１に対応する出力段から遅延信号ＤＬ１として同期信号検出部２および遅延クロック信号セレクト部５に出力されると共に、ディレイセルＤＣ２へ出力される。また、２段目のディレイセルＤＣ２は、入力された遅延信号ＤＬ１を所定遅延量（例えば、ｔｄ［ｐｓオーダ］）だけ遅延させて出力する。そしてこの出力された信号は、ディレイセルＤＣ２に対応する出力段から遅延信号ＤＬ２として同期信号検出部２および遅延クロック信号セレクト部５に出力されると共に、ディレイセルＤＣ３へ出力される。
【００１８】
同様に、ｍ段目のディレイセルＤＣｍは、入力された遅延信号ＤＬｍ−１を所定遅延量（例えば、ｔｄ［ｐｓオーダ］）だけ遅延させて出力する。そして、この出力された信号は、ディレイセルＤＣｍに対応する出力段から遅延信号ＤＬｍとして同期信号検出部２および遅延クロック信号セレクト部５に出力される。ここで遅延チェーン部１は、遅延手段としての機能を有している。また、遅延信号ＤＬ１〜ｍは、遅延基準クロック信号を意味する。
【００１９】
同期信号検出部２は、図３に示すように、ｍ個のＤフリップフロップＦＦ１〜ｍ、ｍ個のＮＡＮＤ回路Ｎ１〜ｍおよび演算回路（図示省略）によって構成される。ＤフリップフロップＦＦ１〜ｍは、インデックス信号が入力されたタイミングで遅延チェーン部１から入力された遅延信号ＤＬ１〜ｍの状態（“Ｈ”または“Ｌ”）を検出し、対応するＮＡＮＤ回路Ｎ１〜ｍに出力する。
【００２０】
ＤフリップフロップＦＦ１〜ｍには、各入力端子Ｄに遅延チェーン部１から出力された遅延信号ＤＬ１〜ｍが入力され、各クロック端子にインデックス信号が入力される。そして、インデックス信号に同期して各入力端子Ｄに入力された遅延信号ＤＬ１〜ｍの状態（“Ｈ”または“Ｌ”）を保持し、保持した値を出力端子Ｑから出力すると共に、この保持した値を反転させた値を反転出力端子から出力する。
【００２１】
そしてＮＡＮＤ回路Ｎ１〜ｍは、前段（ここでは１〜ｍ段）のＤフリップフロップの出力端子Ｑから出力される値と、次段（ここでは２〜ｍ＋１段）のＤフリップフロップの反転出力端子から出力される値と、をそれぞれ入力し、入力された２つの値の否定論理積を演算し、演算結果を演算回路（図示省略）に出力する。
【００２２】
演算回路（図示省略）は、ＮＡＮＤ回路Ｎ１〜ｍから出力された演算結果を入力し、基準クロック信号の１周期分の遅延を行うディレイセルの段数を算出する。また、算出したディレイセルの数を位相制御演算部４に出力する。
【００２３】
ここで、同期信号検出部２は、第１入力手段および検出手段としての機能を有している。
【００２４】
基準信号カウンタ部３は、インデックス信号を入力し、インデックス信号の入力回数を計数する。そして、計数した結果を位相制御演算部４へ出力する。ここで基準信号カウンタ部３は、計数手段としての機能を有している。
【００２５】
位相制御演算部４には、同期信号検出部２から出力された基準クロック信号１周期分のディレイセルの段数と、基準信号カウンタ部３から出力されたインデックス信号の計数結果と、外部（例えば、複写機を構成するＣＰＵ等）から指示される指示ずらし量と、が入力される。
【００２６】
位相制御演算部４は、遅延チェーン部１の出力段番号を選択するセレクト信号を生成し、セレクト信号を遅延クロック信号セレクト部５に出力する。具体的には、例えば、基準クロック信号１周期分のディレイセルがＸ段、指示ずらし量がＺ、予め決められている分解能が１／ｎ、カウント数がＫである場合、ずらし段Ｍ＝Ｘ段×１／ｎ×Ｋ×Ｚとして計算する。そして、基準クロック信号と同期した遅延信号を出力するディレイセルの段番号にずらし段Ｍを加算した値をセレクト信号として出力する。
【００２７】
分解能１／ｎとは、カウント数Ｋが加算される度に出力されるセレクト信号の値の刻み幅を示している。具体的には、分解能が１／ｎの時、セレクト信号の値は基準クロック信号１周期分のディレイセルの段数に分解能１／ｎを乗算した値を刻み幅として変化する。つまり、基準クロック信号１周期分のディレイセルの段数が１００段であり、分解能が１／５０の時、セレクト信号はカウント数Ｋが加算される度に、１００／５０段ずつ、すなわち２段ずつ変化する。また、分解能１／ｎは予め任意に設定されている固定値であってもいいし、可変値であってもよい。
【００２８】
キャリーＣとは、ずらし段Ｍの値が基準クロック信号１周期分のディレイセルの段数以上になる度に１加算されるデータである。キャリーＣの値は、位相制御演算部４からキャリー信号として画像先端信号生成部６へ出力される。また、分解能１／ｎおよびキャリーＣは、位相制御演算部４が備えるＲＡＭ等で構成される記憶回路に記憶される。
【００２９】
ここで位相制御演算部４は、第２入力手段および位相演算手段としての機能を有している。また、指示ずらし量は位相制御信号を意味する。
【００３０】
遅延クロック信号セレクト部５は、図４に示すようにセレクト５ａを備えて構成される。このセレクト５ａには、位相制御演算部４から出力されるセレクト信号と、遅延チェーン部１から出力される遅延信号ＤＬ１〜ｍと、が入力される。そしてセレクト５ａは、セレクト信号に応じて、遅延信号ＤＬ１〜ｍの内、一の信号を選択し、選択した信号を画素クロック信号として画像先端信号生成部６と、外部とに出力する。
【００３１】
ここで遅延クロック信号セレクト部５は、信号選択手段としての機能を有している。
【００３２】
画像先端信号生成部６は、画素クロック信号に同期した画像先端信号を生成する。画像先端信号生成部６には、位相制御演算部４から出力されるキャリー信号と、遅延クロック信号セレクト部５から出力される画素クロック信号と、外部（例えば、複写機を構成するＣＰＵ等）から指示される信号生成制御信号と、が入力される。信号生成制御信号とは、画素クロック信号に同期して画像先端信号を生成する際の生成のタイミングを示した信号である。
【００３３】
画像先端信号生成部６は、信号生成制御信号に従って画像先端信号を生成するタイミングを決定する。また、更にキャリー信号が１以上の場合には、信号生成制御信号の示した位置に対して、画素クロック信号の周期にキャリー信号の値を乗算した値の位相を変化させたタイミングで画像先端信号を出力する。
【００３４】
ここで、画像先端信号生成部６は、信号生成手段としての機能を有している。また、キャリー信号は指示信号を意味する。
【００３５】
次に図５および６を参照して、本実施の形態における動作を説明する。図５は、遅延チェーン部１に入力される基準クロック信号と、遅延チェーン部１から出力される遅延信号ＤＬ１〜１１と、のタイミングチャートの一例を示した図である。図５に示すように、遅延信号ＤＬ１は、基準クロック信号をディレイセルＤＣ１によって所定遅延量（例えば、ｔｄ［ｐｓオーダ］）だけ遅延し、遅延信号ＤＬ２は、基準クロック信号をディレイセルＤＣ１および２によって所定遅延量の２倍（つまり、２ｔｄ［ｐｓオーダ］）だけ遅延し、遅延信号ＤＬ１０は、基準クロック信号をディレイセルＤＣ１〜１０によって所定遅延量の１０倍（つまり、１０ｔｄ［ｐｓオーダ］）だけ遅延する。
【００３６】
また、ここで、遅延信号ＤＬ５および１０は、基準クロック信号と同期している。つまり、遅延信号ＤＬ５および１０の遅延量である時間５ｔｄおよび１０ｔｄは、基準クロック信号の周期の整数倍であることを意味する。
【００３７】
そして遅延チェーン部１は、遅延信号ＤＬ１〜ｍを同期信号検出部２および遅延クロック信号セレクト部５に出力する。同期信号検出部２は、インデックス信号が入力されたタイミングで遅延信号ＤＬ１〜ｍの状態を検出し、基準クロック信号の１周期分にあたるディレイセルの段数を算出する。
【００３８】
例えば、図５に示すように、インデックス信号が基準クロック信号の立ち上がりエッジに同期したタイミング（図５に示す時間Ｔ１）で同期信号検出部２に入力されたとする。この時間Ｔ１において、遅延信号ＤＬ１〜３、６、１１は“Ｌ”になっており、遅延信号ＤＬ４、５、９、１０は“Ｈ”になっている。このように、インデックス信号が入力された時間Ｔ１の遅延信号ＤＬ１〜ｍの状態をＤフリップフロップＦＦ１〜ｍが保持して、ＮＡＮＤ回路Ｎ１〜ｍに出力する。
【００３９】
そして、ＮＡＮＤ回路Ｎ１〜ｍは、ＤフリップフロップＦＦ１〜ｍから出力された状態に基づいて否定論理積を演算し、演算結果を演算回路（図示省略）に出力する。そして演算回路により、インデックス信号と同期する信号と同期しない信号とが識別される。したがって、図５に示す遅延信号ＤＬ５および１０（つまり、インデックス信号と同期する信号）に対応するＮＡＮＤ回路Ｎ５および１０からは“Ｌ”が出力され、ＮＡＮＤ回路Ｎ５および１０以外のＮＡＮＤ回路からは“Ｈ”が出力される。
【００４０】
そして演算回路は、ＮＡＮＤ回路Ｎ１〜ｍから出力された値に基づいて、基準クロック信号の１周期分の遅延を行うディレイセルの段数（即ち、ＮＡＮＤ回路Ｎ１０の“１０”−ＮＡＮＤ回路Ｎ５の“５”＝５段）を演算して、位相制御演算部４に出力する。
【００４１】
基準信号カウンタ部３は、１つの画像データに対して入力されたインデックス信号の入力回数を計数し、計数した結果を位相制御演算部４へ出力する。
【００４２】
位相制御演算部４は、同期信号検出部２から出力された基準クロック信号１周期分のディレイセルの段数と、基準信号カウンタ部３から出力されたインデックス信号のカウンタ数と、外部（例えば、複写機を構成するＣＰＵ等）から指示ずらし量と、を入力する。入力した値と、分解能１／ｎおよびキャリーＣと、を用いて演算することにより遅延チェーン部１の出力段番号を選択するセレクト信号を生成し、遅延クロック信号セレクト部５へ出力する。
【００４３】
図６は、信号制御回路１０に外部から入力されるインデックス信号と、遅延クロック信号セレクト部５に入力される遅延信号と、信号制御回路１０から出力される画素クロック信号および画像先端信号と、のタイミングチャートの一例を示した図である。
【００４４】
図６において、遅延信号ＤＬｉ，ｉ＋１，・・・，ｉ＋４，ｉ＋５は遅延クロック信号セレクト部５に入力される遅延信号ＤＬ１〜ｍの一部であり、画素クロック信号は遅延クロック信号セレクト部５から出力された信号である。画像先端信号は、画像先端信号生成部６から出力された信号である。
【００４５】
ここで、説明のため、遅延チェーン部１のディレイセル１段による遅延量はｔｄとし、基準クロック信号の１周期分のディレイセルが５段である場合を一例として図示している。更に分解能１／５、指示ずらし量Ｚ＝ｉとし、カウント数ＫおよびキャリーＣは初期値をゼロとして説明する。
【００４６】
図６において、タイミングａで１回目のインデックス信号が入力されることにより、遅延クロック信号セレクト部５はセレクト信号によって遅延信号ＤＬｉを選択し、該信号を画素クロック信号として出力する。そして、画像先端信号生成部６は画素クロック信号に同期して画像先端信号を出力する。
【００４７】
続いて、タイミングｂで２回目のインデックス信号が入力されると、遅延クロック信号セレクト部５はセレクト信号によって遅延信号ＤＬｉ＋１を選択し、該信号を画素クロック信号として出力する。そして、画像先端信号生成部６は画素クロック信号に同期して画像先端信号を出力する。この時、画像先端信号はインデックス信号の立ち上がりエッジに対して、時間ｔｄ’ほど遅れて出力されることになる。
【００４８】
次に、タイミングｃで５回目のインデックス信号が入力されると、遅延クロック信号セレクト部５はセレクト信号によって遅延信号ＤＬｉ＋４を選択し、該信号を画素クロック信号として出力する。そして、画像先端信号生成部６は画素クロック信号に同期して画像先端信号を生成する。この時、画像先端信号はインデックス信号の立ち上がりエッジに対して、時間４ｔｄ’ほど遅れて出力されることになる。
【００４９】
続いて、タイミングｄで６回目のインデックス信号が入力されると、位相制御演算部４において演算されるずらし段Ｍが、基準クロック信号１周期分のディレイセルの段数（図６においては“５”）を超えるため、キャリーＣを“１”としてずらし段Ｍを演算し、セレクト信号を出力する。したがって、遅延クロック信号セレクト部５はセレクト信号によって遅延信号ＤＬｉを選択し、該信号を画素クロック信号として出力する。そして、画像先端信号生成部６は画素クロック信号に対して１周期遅れたタイミングで画像先端信号を生成する。この時、画像先端信号はインデックス信号の立ち上がりエッジに対して、時間５ｔｄ’ほど遅れて出力されることになる。
【００５０】
尚、画像先端信号生成部６が画像先端信号を出力する画素クロック信号に同期したタイミングは、外部（例えば、複写機を構成するＣＰＵ等）から入力される信号生成制御信号によって任意に設定可能である。また、インデックス信号が外部から入力される度に遅延クロック信号セレクト部５によって切り替えられた画素クロック信号が出力されるが、安定した画素クロック信号を用いるために、画像先端信号は遅延クロック信号セレクト部５を出力して所定周期経過後の画素クロック信号に同期して生成される。
【００５１】
このように、信号制御回路１０は、基準クロック信号に対して位相をずらした信号を画素クロック信号として出力し、更に該画素クロック信号に同期して画像先端信号を出力することにより、画像の各行の先頭の書き出し位置を制御することができる。即ち、図７に示すように、複写機等の画像形成装置によって補正前は傾いて出力されていた画像７１を、信号制御回路１０を用いて画像の各行の先頭の書き出し位置を示す画像先端信号を制御することにより、画像７２のように傾きを補正してまっすぐに出力することができる。
【００５２】
更に、画像先端信号生成部６に入力される信号生成制御信号によって、画像先端信号を出力するタイミングは任意に設定可能であるから、画像の各行の先頭の書き出し位置も任意に制御することができる。つまり、画像の各行の先端の書き出し位置のずらす量を任意に設定することができる。
【００５３】
以上のように、本実施の形態の信号制御回路１０によれば、遅延チェーン部１で基準クロック信号から所定遅延量を遅延させた遅延信号をｍビット出力し、同期信号検出部２で基準クロック信号の１周期分の遅延を行うために必要となるディレイセルの段数を検出する。そして位相制御演算部４は、同期信号検出部２によって算出されたディレイセルの段数と、基準信号カウンタ部３から入力されるインデックス信号のカウンタ数と、外部（例えば、複写機を構成するＣＰＵ等）から入力される指示ずらし量Ｚと、分解能１／ｎと、に基づいて、ずらし段Ｍを演算する。更にずらし段Ｍに基づいてセレクト信号を生成し、セレクト信号を遅延クロック信号セレクト部５に出力する。
【００５４】
遅延クロック信号セレクト部５は、入力されたセレクト信号に応じて、遅延チェーン部１が出力する遅延信号の内、一の信号を選択し、選択した信号を画素クロック信号として外部に出力すると共に、画像先端信号生成部６に出力する。
【００５５】
画像先端信号生成部６は、外部（例えば、複写機を構成するＣＰＵ等）から入力される信号生成制御信号に応じて、入力された画素クロック信号に同期した信号を生成し、画像先端信号として外部に出力する。
【００５６】
したがって、信号生成回路１０は、基準クロック信号の１周期／ｎの時間を遅延させた遅延信号を生成し、外部から入力されたインデックス信号に対して任意のずらし量を遅延させた遅延信号を画素クロック信号として出力する。これにより、画素クロック信号のタイミングを高精度で制御できるため、画像の傾き（歪み）も高精度で補正することができる。
【００５７】
更に、画像先端信号は画素クロック信号に同期したタイミングで生成するが、外部（例えば、複写機を構成するＣＰＵ等）から入力される信号生成制御信号によって画像先端信号を生成するタイミングを制御することができる。このため、信号生成制御信号を任意に設定することにより、画像の各行の先頭の書き出し位置を任意に制御できる。
【００５８】
分解能１／ｎおよび信号生成制御信号の値は、複写機等の画像形成装置の温度変化による書き込みユニットおよび読み取りユニットのレンズ特性の変化、装置組み立て時の製造誤差、各製品の製造バラツキ等にしたがって予め設定され、画像形成装置に含まれる記憶回路等に記憶されて出荷される。そして複写機等で画像を形成する際に、信号制御回路１０によって画像の各行の先端の書き出し位置が制御されることにより、画像の傾き（歪み）が補正されて出力される。
【００５９】
また、集積回路（デジタル回路）内に信号制御回路１０を構成すれば、信号制御回路１０は高精度の遅延を実現でき、信号制御回路１０を安価に提供できる。
【００６０】
なお、本発明は、上記実施の形態の内容に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更可能であり、例えば、画像のより複雑な補正を実現するために、位相制御演算部４におけるずらし段Ｍの演算式として、“ずらし段Ｍ＝Ｘ段×１／ｎ×Ｋ×Ｚ”を一例として挙げて説明したが、これに限定されるものではなく、二次関数等を含む演算式としてもよい。これにより、画像に対してより複雑な補正が可能となる。また、分解能１／ｎは、外部（例えば、複写機を構成するＣＰＵ等）から入力される値であってもよい。これにより、分解能１／ｎを小さな値に設定した場合、画像を更に細かく補正することが可能となる。更に、本実施の形態において、ずらし段Ｍは１インデックス信号毎に加算されるものとして説明したが、複数のインデックス信号毎にずらし段Ｍを加算してもよい。また、インデックス信号によってずらし段Ｍの値が異なってもよく、ずらし段Ｍは位相制御演算部６においてインデックス信号の入力毎に任意に設定することが可能である。
【００６１】
【発明の効果】
請求項１記載の発明によれば、例えば、パルス信号やステップ信号等の所定信号と同期する遅延基準クロック信号に基づいて基準クロック信号の１周期分に係る遅延素子の段数を検出し、この段数、計数量、位相制御信号及び遅延手段を選択するための選択信号の刻み幅を示す分解能を積載した積算情報を演算する。そして、この積算情報に基づいて、選択信号を生成し、当該生成された選択信号に基づいて、遅延基準クロック信号の中から択一的に選択した信号を外部出力する。これにより、遅延基準クロック信号のタイミングを基準クロック信号の１周期以下の時間で制御でき、高精度な制御を実現できる。
【００６３】
請求項２記載の発明によれば、画像先端信号に基づいたタイミングで、信号選択手段から出力された信号に同期した信号を生成する。これにより、画像の各行の先端の書き出し位置を高精度で制御できる。
【００６５】
請求項３記載の発明によれば、画像先端信号生成手段は、指示信号に基づいて画像先端信号を生成する。これにより、画像の傾き等を補正して出力することができる。
【図面の簡単な説明】
【図１】信号制御回路の構成を示すブロック図。
【図２】遅延チェーン部の回路構成を示す図。
【図３】同期信号検出部が備える検出回路の回路構成を示す図。
【図４】遅延クロック信号セレクト部が備えるセレクトを示す図。
【図５】基準クロック信号と、遅延チェーン部から出力される遅延信号と、を示すタイミングチャート。
【図６】インデックス信号と、遅延信号と、画素クロック信号と、画像先端信号と、を示すタイミングチャート。
【図７】信号制御回路１０による補正前後の画像を示す図。
【符号の説明】
１ 遅延チェーン部
２ 同期信号検出部
３ 基準信号カウンタ部
４ 位相制御演算部
５ 遅延クロック信号セレクト部
６ 画像先端信号生成部
【発明の属する技術分野】
本発明は、画像形成装置に関する。
【０００２】
【従来の技術】
複写機等の画像形成装置は、温度変化による書き込みユニットおよび読み取りユニットのレンズ特性の変化、装置組み立て時の製造誤差、各製品の製造バラツキ等によって、画像読み取り時もしくは書き込み時において読み取り画像もしくは形成する画像が傾く（歪む）ことがあった。そこで、画像を形成する際に画像データを画素単位で加工して、画像がまっすぐに形成されるように補正する処理を行っていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、このような画像データの加工は誤差拡散等の画像処理に影響を及ぼし、モアレ等の発生を引き起こす場合があり、画像の画質劣悪等の原因となっていた。一方、複写機等の画像形成装置では、１つの画像を主走査方向に１行ずつ出力し、それを副走査方向に対して繰り返すことによって画像を形成する。
【０００４】
そこで、本発明の課題は、基準クロックの周期以下の分解能で画像の各行の先頭の書き出し位置を制御することによって、高精度な画像の補正を行う回路を提供することである。
【０００５】
【課題を解決するための手段】
以上の課題を解決するため、請求項１記載の発明は、
多段接続された複数の遅延素子により、基準クロック信号を遅延させ、各段毎に遅延基準クロック信号として出力する遅延手段と、所定信号と同期する遅延基準クロック信号に基づいて、前記基準クロック信号の１周期分に係る前記遅延素子の段数を検出する検出手段と、
前記所定信号を計数する計数手段と、
前記検出手段により検出された段数、前記計数手段により計数された計数量、位相制御信号及び前記遅延手段を選択するための選択信号の刻み幅を示す分解能を積算した積算情報を演算し、当該演算された積算情報に基づいて、前記選択信号を生成し、当該生成された選択信号に基づいて、前記遅延基準クロック信号の中から択一的に信号を選択することにより画素クロック信号を出力する信号選択手段と、
前記画素クロック信号に同期した画像先端信号を生成し、出力する画像先端信号生成手段と、を有することを特徴としている。
【０００６】
この請求項１記載の発明によれば、例えば、パルス信号やステップ信号等の所定信号と同期する遅延基準クロック信号に基づいて基準クロック信号の１周期分に係る遅延素子の段数を検出し、この段数、計数量、位相制御信号及び遅延手段を選択するための選択信号の刻み幅を示す分解能を積載した積算情報を演算する。そして、この積算情報に基づいて、選択信号を生成し、当該生成された選択信号に基づいて、遅延基準クロック信号の中から択一的に選択した信号を外部出力する。これにより、遅延基準クロック信号のタイミングを基準クロック信号の１周期以下の時間で制御でき、高精度な制御を実現できる。
【０００８】
また、請求項２記載の発明は、請求項１記載の画像形成装置であって、
前記画像先端信号に応じて画像の各行の先頭の書き出し位置を制御することを特徴としている。
【０００９】
この請求項２記載の発明によれば、画像先端信号に基づいたタイミングで、信号選択手段から出力された信号に同期した信号を生成する。これにより、画像の各行の先端の書き出し位置を高精度で制御できる。
【００１１】
そして、請求項３記載の発明は、請求項１または２記載の画像形成装置であって、
前記信号選択手段は、前記積算情報が前記基準クロック信号の周期を超えた際に、前記画像先端信号の位相を変化させるための指示信号を出力し、
前記画像先端信号生成手段は、前記指示信号に基づいて前記画像先端信号を生成することを特徴としている。
【００１２】
この請求項３記載の発明によれば、画像先端信号生成手段は、指示信号に基づいて画像先端信号を生成する。これにより、画像の傾き等を補正して出力することができる。
【００１３】
【発明の実施の形態】
以下、図１〜図７を参照して本発明を適用した信号制御回路１０の、実施の形態を詳細に説明する。本実施の形態では、信号制御回路１０を用いて１つの画像データに対して画像の傾き（歪み）の補正を行うこととして説明する。
【００１４】
図１は、信号制御回路１０の構成を示すブロック図である。信号制御回路１０は、遅延チェーン部１、同期信号検出部２、基準信号カウンタ部３、位相制御演算部４、遅延クロック信号セレクト部５および画像先端信号生成部６によって構成される。信号制御回路１０は、例えば複写機等に用いられる。
【００１５】
遅延チェーン部１は、図２に示すように、ｍ個のディレイセルＤＣ１〜ｍと、複数のインバータＩＮＶと、により構成され、基準クロック信号を遅延させて同期信号検出部２および遅延クロック信号セレクト部５に出力する。ここで、インバータＩＮＶは、基準クロック信号のデューティの崩れを抑制するために挿入される。
【００１６】
ディレイセルＤＣ１〜ｍは、それぞれ入力された入力信号を所定遅延量（例えば、ｔｄ［ｐｓオーダ］）だけ遅延させてそれぞれ出力する。つまり、図２に示すように、ディレイセルＤＣ１〜ｍを多段（直列）に接続し、各ディレイセルに対応する出力段を設けることで、所定遅延量の整数倍（１〜ｍ倍）で遅延させた入力信号を各出力段から出力する。これがｍビット幅の信号として、同期信号検出部２および遅延クロック信号セレクト部５に出力される。
【００１７】
詳述すると、図２において、１段目のディレイセルＤＣ１は、基準クロック信号を所定遅延量（例えば、ｔｄ［ｐｓオーダ］）だけ遅延させて出力する。そして、この出力された信号は、ディレイセルＤＣ１に対応する出力段から遅延信号ＤＬ１として同期信号検出部２および遅延クロック信号セレクト部５に出力されると共に、ディレイセルＤＣ２へ出力される。また、２段目のディレイセルＤＣ２は、入力された遅延信号ＤＬ１を所定遅延量（例えば、ｔｄ［ｐｓオーダ］）だけ遅延させて出力する。そしてこの出力された信号は、ディレイセルＤＣ２に対応する出力段から遅延信号ＤＬ２として同期信号検出部２および遅延クロック信号セレクト部５に出力されると共に、ディレイセルＤＣ３へ出力される。
【００１８】
同様に、ｍ段目のディレイセルＤＣｍは、入力された遅延信号ＤＬｍ−１を所定遅延量（例えば、ｔｄ［ｐｓオーダ］）だけ遅延させて出力する。そして、この出力された信号は、ディレイセルＤＣｍに対応する出力段から遅延信号ＤＬｍとして同期信号検出部２および遅延クロック信号セレクト部５に出力される。ここで遅延チェーン部１は、遅延手段としての機能を有している。また、遅延信号ＤＬ１〜ｍは、遅延基準クロック信号を意味する。
【００１９】
同期信号検出部２は、図３に示すように、ｍ個のＤフリップフロップＦＦ１〜ｍ、ｍ個のＮＡＮＤ回路Ｎ１〜ｍおよび演算回路（図示省略）によって構成される。ＤフリップフロップＦＦ１〜ｍは、インデックス信号が入力されたタイミングで遅延チェーン部１から入力された遅延信号ＤＬ１〜ｍの状態（“Ｈ”または“Ｌ”）を検出し、対応するＮＡＮＤ回路Ｎ１〜ｍに出力する。
【００２０】
ＤフリップフロップＦＦ１〜ｍには、各入力端子Ｄに遅延チェーン部１から出力された遅延信号ＤＬ１〜ｍが入力され、各クロック端子にインデックス信号が入力される。そして、インデックス信号に同期して各入力端子Ｄに入力された遅延信号ＤＬ１〜ｍの状態（“Ｈ”または“Ｌ”）を保持し、保持した値を出力端子Ｑから出力すると共に、この保持した値を反転させた値を反転出力端子から出力する。
【００２１】
そしてＮＡＮＤ回路Ｎ１〜ｍは、前段（ここでは１〜ｍ段）のＤフリップフロップの出力端子Ｑから出力される値と、次段（ここでは２〜ｍ＋１段）のＤフリップフロップの反転出力端子から出力される値と、をそれぞれ入力し、入力された２つの値の否定論理積を演算し、演算結果を演算回路（図示省略）に出力する。
【００２２】
演算回路（図示省略）は、ＮＡＮＤ回路Ｎ１〜ｍから出力された演算結果を入力し、基準クロック信号の１周期分の遅延を行うディレイセルの段数を算出する。また、算出したディレイセルの数を位相制御演算部４に出力する。
【００２３】
ここで、同期信号検出部２は、第１入力手段および検出手段としての機能を有している。
【００２４】
基準信号カウンタ部３は、インデックス信号を入力し、インデックス信号の入力回数を計数する。そして、計数した結果を位相制御演算部４へ出力する。ここで基準信号カウンタ部３は、計数手段としての機能を有している。
【００２５】
位相制御演算部４には、同期信号検出部２から出力された基準クロック信号１周期分のディレイセルの段数と、基準信号カウンタ部３から出力されたインデックス信号の計数結果と、外部（例えば、複写機を構成するＣＰＵ等）から指示される指示ずらし量と、が入力される。
【００２６】
位相制御演算部４は、遅延チェーン部１の出力段番号を選択するセレクト信号を生成し、セレクト信号を遅延クロック信号セレクト部５に出力する。具体的には、例えば、基準クロック信号１周期分のディレイセルがＸ段、指示ずらし量がＺ、予め決められている分解能が１／ｎ、カウント数がＫである場合、ずらし段Ｍ＝Ｘ段×１／ｎ×Ｋ×Ｚとして計算する。そして、基準クロック信号と同期した遅延信号を出力するディレイセルの段番号にずらし段Ｍを加算した値をセレクト信号として出力する。
【００２７】
分解能１／ｎとは、カウント数Ｋが加算される度に出力されるセレクト信号の値の刻み幅を示している。具体的には、分解能が１／ｎの時、セレクト信号の値は基準クロック信号１周期分のディレイセルの段数に分解能１／ｎを乗算した値を刻み幅として変化する。つまり、基準クロック信号１周期分のディレイセルの段数が１００段であり、分解能が１／５０の時、セレクト信号はカウント数Ｋが加算される度に、１００／５０段ずつ、すなわち２段ずつ変化する。また、分解能１／ｎは予め任意に設定されている固定値であってもいいし、可変値であってもよい。
【００２８】
キャリーＣとは、ずらし段Ｍの値が基準クロック信号１周期分のディレイセルの段数以上になる度に１加算されるデータである。キャリーＣの値は、位相制御演算部４からキャリー信号として画像先端信号生成部６へ出力される。また、分解能１／ｎおよびキャリーＣは、位相制御演算部４が備えるＲＡＭ等で構成される記憶回路に記憶される。
【００２９】
ここで位相制御演算部４は、第２入力手段および位相演算手段としての機能を有している。また、指示ずらし量は位相制御信号を意味する。
【００３０】
遅延クロック信号セレクト部５は、図４に示すようにセレクト５ａを備えて構成される。このセレクト５ａには、位相制御演算部４から出力されるセレクト信号と、遅延チェーン部１から出力される遅延信号ＤＬ１〜ｍと、が入力される。そしてセレクト５ａは、セレクト信号に応じて、遅延信号ＤＬ１〜ｍの内、一の信号を選択し、選択した信号を画素クロック信号として画像先端信号生成部６と、外部とに出力する。
【００３１】
ここで遅延クロック信号セレクト部５は、信号選択手段としての機能を有している。
【００３２】
画像先端信号生成部６は、画素クロック信号に同期した画像先端信号を生成する。画像先端信号生成部６には、位相制御演算部４から出力されるキャリー信号と、遅延クロック信号セレクト部５から出力される画素クロック信号と、外部（例えば、複写機を構成するＣＰＵ等）から指示される信号生成制御信号と、が入力される。信号生成制御信号とは、画素クロック信号に同期して画像先端信号を生成する際の生成のタイミングを示した信号である。
【００３３】
画像先端信号生成部６は、信号生成制御信号に従って画像先端信号を生成するタイミングを決定する。また、更にキャリー信号が１以上の場合には、信号生成制御信号の示した位置に対して、画素クロック信号の周期にキャリー信号の値を乗算した値の位相を変化させたタイミングで画像先端信号を出力する。
【００３４】
ここで、画像先端信号生成部６は、信号生成手段としての機能を有している。また、キャリー信号は指示信号を意味する。
【００３５】
次に図５および６を参照して、本実施の形態における動作を説明する。図５は、遅延チェーン部１に入力される基準クロック信号と、遅延チェーン部１から出力される遅延信号ＤＬ１〜１１と、のタイミングチャートの一例を示した図である。図５に示すように、遅延信号ＤＬ１は、基準クロック信号をディレイセルＤＣ１によって所定遅延量（例えば、ｔｄ［ｐｓオーダ］）だけ遅延し、遅延信号ＤＬ２は、基準クロック信号をディレイセルＤＣ１および２によって所定遅延量の２倍（つまり、２ｔｄ［ｐｓオーダ］）だけ遅延し、遅延信号ＤＬ１０は、基準クロック信号をディレイセルＤＣ１〜１０によって所定遅延量の１０倍（つまり、１０ｔｄ［ｐｓオーダ］）だけ遅延する。
【００３６】
また、ここで、遅延信号ＤＬ５および１０は、基準クロック信号と同期している。つまり、遅延信号ＤＬ５および１０の遅延量である時間５ｔｄおよび１０ｔｄは、基準クロック信号の周期の整数倍であることを意味する。
【００３７】
そして遅延チェーン部１は、遅延信号ＤＬ１〜ｍを同期信号検出部２および遅延クロック信号セレクト部５に出力する。同期信号検出部２は、インデックス信号が入力されたタイミングで遅延信号ＤＬ１〜ｍの状態を検出し、基準クロック信号の１周期分にあたるディレイセルの段数を算出する。
【００３８】
例えば、図５に示すように、インデックス信号が基準クロック信号の立ち上がりエッジに同期したタイミング（図５に示す時間Ｔ１）で同期信号検出部２に入力されたとする。この時間Ｔ１において、遅延信号ＤＬ１〜３、６、１１は“Ｌ”になっており、遅延信号ＤＬ４、５、９、１０は“Ｈ”になっている。このように、インデックス信号が入力された時間Ｔ１の遅延信号ＤＬ１〜ｍの状態をＤフリップフロップＦＦ１〜ｍが保持して、ＮＡＮＤ回路Ｎ１〜ｍに出力する。
【００３９】
そして、ＮＡＮＤ回路Ｎ１〜ｍは、ＤフリップフロップＦＦ１〜ｍから出力された状態に基づいて否定論理積を演算し、演算結果を演算回路（図示省略）に出力する。そして演算回路により、インデックス信号と同期する信号と同期しない信号とが識別される。したがって、図５に示す遅延信号ＤＬ５および１０（つまり、インデックス信号と同期する信号）に対応するＮＡＮＤ回路Ｎ５および１０からは“Ｌ”が出力され、ＮＡＮＤ回路Ｎ５および１０以外のＮＡＮＤ回路からは“Ｈ”が出力される。
【００４０】
そして演算回路は、ＮＡＮＤ回路Ｎ１〜ｍから出力された値に基づいて、基準クロック信号の１周期分の遅延を行うディレイセルの段数（即ち、ＮＡＮＤ回路Ｎ１０の“１０”−ＮＡＮＤ回路Ｎ５の“５”＝５段）を演算して、位相制御演算部４に出力する。
【００４１】
基準信号カウンタ部３は、１つの画像データに対して入力されたインデックス信号の入力回数を計数し、計数した結果を位相制御演算部４へ出力する。
【００４２】
位相制御演算部４は、同期信号検出部２から出力された基準クロック信号１周期分のディレイセルの段数と、基準信号カウンタ部３から出力されたインデックス信号のカウンタ数と、外部（例えば、複写機を構成するＣＰＵ等）から指示ずらし量と、を入力する。入力した値と、分解能１／ｎおよびキャリーＣと、を用いて演算することにより遅延チェーン部１の出力段番号を選択するセレクト信号を生成し、遅延クロック信号セレクト部５へ出力する。
【００４３】
図６は、信号制御回路１０に外部から入力されるインデックス信号と、遅延クロック信号セレクト部５に入力される遅延信号と、信号制御回路１０から出力される画素クロック信号および画像先端信号と、のタイミングチャートの一例を示した図である。
【００４４】
図６において、遅延信号ＤＬｉ，ｉ＋１，・・・，ｉ＋４，ｉ＋５は遅延クロック信号セレクト部５に入力される遅延信号ＤＬ１〜ｍの一部であり、画素クロック信号は遅延クロック信号セレクト部５から出力された信号である。画像先端信号は、画像先端信号生成部６から出力された信号である。
【００４５】
ここで、説明のため、遅延チェーン部１のディレイセル１段による遅延量はｔｄとし、基準クロック信号の１周期分のディレイセルが５段である場合を一例として図示している。更に分解能１／５、指示ずらし量Ｚ＝ｉとし、カウント数ＫおよびキャリーＣは初期値をゼロとして説明する。
【００４６】
図６において、タイミングａで１回目のインデックス信号が入力されることにより、遅延クロック信号セレクト部５はセレクト信号によって遅延信号ＤＬｉを選択し、該信号を画素クロック信号として出力する。そして、画像先端信号生成部６は画素クロック信号に同期して画像先端信号を出力する。
【００４７】
続いて、タイミングｂで２回目のインデックス信号が入力されると、遅延クロック信号セレクト部５はセレクト信号によって遅延信号ＤＬｉ＋１を選択し、該信号を画素クロック信号として出力する。そして、画像先端信号生成部６は画素クロック信号に同期して画像先端信号を出力する。この時、画像先端信号はインデックス信号の立ち上がりエッジに対して、時間ｔｄ’ほど遅れて出力されることになる。
【００４８】
次に、タイミングｃで５回目のインデックス信号が入力されると、遅延クロック信号セレクト部５はセレクト信号によって遅延信号ＤＬｉ＋４を選択し、該信号を画素クロック信号として出力する。そして、画像先端信号生成部６は画素クロック信号に同期して画像先端信号を生成する。この時、画像先端信号はインデックス信号の立ち上がりエッジに対して、時間４ｔｄ’ほど遅れて出力されることになる。
【００４９】
続いて、タイミングｄで６回目のインデックス信号が入力されると、位相制御演算部４において演算されるずらし段Ｍが、基準クロック信号１周期分のディレイセルの段数（図６においては“５”）を超えるため、キャリーＣを“１”としてずらし段Ｍを演算し、セレクト信号を出力する。したがって、遅延クロック信号セレクト部５はセレクト信号によって遅延信号ＤＬｉを選択し、該信号を画素クロック信号として出力する。そして、画像先端信号生成部６は画素クロック信号に対して１周期遅れたタイミングで画像先端信号を生成する。この時、画像先端信号はインデックス信号の立ち上がりエッジに対して、時間５ｔｄ’ほど遅れて出力されることになる。
【００５０】
尚、画像先端信号生成部６が画像先端信号を出力する画素クロック信号に同期したタイミングは、外部（例えば、複写機を構成するＣＰＵ等）から入力される信号生成制御信号によって任意に設定可能である。また、インデックス信号が外部から入力される度に遅延クロック信号セレクト部５によって切り替えられた画素クロック信号が出力されるが、安定した画素クロック信号を用いるために、画像先端信号は遅延クロック信号セレクト部５を出力して所定周期経過後の画素クロック信号に同期して生成される。
【００５１】
このように、信号制御回路１０は、基準クロック信号に対して位相をずらした信号を画素クロック信号として出力し、更に該画素クロック信号に同期して画像先端信号を出力することにより、画像の各行の先頭の書き出し位置を制御することができる。即ち、図７に示すように、複写機等の画像形成装置によって補正前は傾いて出力されていた画像７１を、信号制御回路１０を用いて画像の各行の先頭の書き出し位置を示す画像先端信号を制御することにより、画像７２のように傾きを補正してまっすぐに出力することができる。
【００５２】
更に、画像先端信号生成部６に入力される信号生成制御信号によって、画像先端信号を出力するタイミングは任意に設定可能であるから、画像の各行の先頭の書き出し位置も任意に制御することができる。つまり、画像の各行の先端の書き出し位置のずらす量を任意に設定することができる。
【００５３】
以上のように、本実施の形態の信号制御回路１０によれば、遅延チェーン部１で基準クロック信号から所定遅延量を遅延させた遅延信号をｍビット出力し、同期信号検出部２で基準クロック信号の１周期分の遅延を行うために必要となるディレイセルの段数を検出する。そして位相制御演算部４は、同期信号検出部２によって算出されたディレイセルの段数と、基準信号カウンタ部３から入力されるインデックス信号のカウンタ数と、外部（例えば、複写機を構成するＣＰＵ等）から入力される指示ずらし量Ｚと、分解能１／ｎと、に基づいて、ずらし段Ｍを演算する。更にずらし段Ｍに基づいてセレクト信号を生成し、セレクト信号を遅延クロック信号セレクト部５に出力する。
【００５４】
遅延クロック信号セレクト部５は、入力されたセレクト信号に応じて、遅延チェーン部１が出力する遅延信号の内、一の信号を選択し、選択した信号を画素クロック信号として外部に出力すると共に、画像先端信号生成部６に出力する。
【００５５】
画像先端信号生成部６は、外部（例えば、複写機を構成するＣＰＵ等）から入力される信号生成制御信号に応じて、入力された画素クロック信号に同期した信号を生成し、画像先端信号として外部に出力する。
【００５６】
したがって、信号生成回路１０は、基準クロック信号の１周期／ｎの時間を遅延させた遅延信号を生成し、外部から入力されたインデックス信号に対して任意のずらし量を遅延させた遅延信号を画素クロック信号として出力する。これにより、画素クロック信号のタイミングを高精度で制御できるため、画像の傾き（歪み）も高精度で補正することができる。
【００５７】
更に、画像先端信号は画素クロック信号に同期したタイミングで生成するが、外部（例えば、複写機を構成するＣＰＵ等）から入力される信号生成制御信号によって画像先端信号を生成するタイミングを制御することができる。このため、信号生成制御信号を任意に設定することにより、画像の各行の先頭の書き出し位置を任意に制御できる。
【００５８】
分解能１／ｎおよび信号生成制御信号の値は、複写機等の画像形成装置の温度変化による書き込みユニットおよび読み取りユニットのレンズ特性の変化、装置組み立て時の製造誤差、各製品の製造バラツキ等にしたがって予め設定され、画像形成装置に含まれる記憶回路等に記憶されて出荷される。そして複写機等で画像を形成する際に、信号制御回路１０によって画像の各行の先端の書き出し位置が制御されることにより、画像の傾き（歪み）が補正されて出力される。
【００５９】
また、集積回路（デジタル回路）内に信号制御回路１０を構成すれば、信号制御回路１０は高精度の遅延を実現でき、信号制御回路１０を安価に提供できる。
【００６０】
なお、本発明は、上記実施の形態の内容に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更可能であり、例えば、画像のより複雑な補正を実現するために、位相制御演算部４におけるずらし段Ｍの演算式として、“ずらし段Ｍ＝Ｘ段×１／ｎ×Ｋ×Ｚ”を一例として挙げて説明したが、これに限定されるものではなく、二次関数等を含む演算式としてもよい。これにより、画像に対してより複雑な補正が可能となる。また、分解能１／ｎは、外部（例えば、複写機を構成するＣＰＵ等）から入力される値であってもよい。これにより、分解能１／ｎを小さな値に設定した場合、画像を更に細かく補正することが可能となる。更に、本実施の形態において、ずらし段Ｍは１インデックス信号毎に加算されるものとして説明したが、複数のインデックス信号毎にずらし段Ｍを加算してもよい。また、インデックス信号によってずらし段Ｍの値が異なってもよく、ずらし段Ｍは位相制御演算部６においてインデックス信号の入力毎に任意に設定することが可能である。
【００６１】
【発明の効果】
請求項１記載の発明によれば、例えば、パルス信号やステップ信号等の所定信号と同期する遅延基準クロック信号に基づいて基準クロック信号の１周期分に係る遅延素子の段数を検出し、この段数、計数量、位相制御信号及び遅延手段を選択するための選択信号の刻み幅を示す分解能を積載した積算情報を演算する。そして、この積算情報に基づいて、選択信号を生成し、当該生成された選択信号に基づいて、遅延基準クロック信号の中から択一的に選択した信号を外部出力する。これにより、遅延基準クロック信号のタイミングを基準クロック信号の１周期以下の時間で制御でき、高精度な制御を実現できる。
【００６３】
請求項２記載の発明によれば、画像先端信号に基づいたタイミングで、信号選択手段から出力された信号に同期した信号を生成する。これにより、画像の各行の先端の書き出し位置を高精度で制御できる。
【００６５】
請求項３記載の発明によれば、画像先端信号生成手段は、指示信号に基づいて画像先端信号を生成する。これにより、画像の傾き等を補正して出力することができる。
【図面の簡単な説明】
【図１】信号制御回路の構成を示すブロック図。
【図２】遅延チェーン部の回路構成を示す図。
【図３】同期信号検出部が備える検出回路の回路構成を示す図。
【図４】遅延クロック信号セレクト部が備えるセレクトを示す図。
【図５】基準クロック信号と、遅延チェーン部から出力される遅延信号と、を示すタイミングチャート。
【図６】インデックス信号と、遅延信号と、画素クロック信号と、画像先端信号と、を示すタイミングチャート。
【図７】信号制御回路１０による補正前後の画像を示す図。
【符号の説明】
１ 遅延チェーン部
２ 同期信号検出部
３ 基準信号カウンタ部
４ 位相制御演算部
５ 遅延クロック信号セレクト部
６ 画像先端信号生成部
Claims (3)
- 多段接続された複数の遅延素子により、基準クロック信号を遅延させ、各段毎に遅延基準クロック信号として出力する遅延手段と、所定信号と同期する遅延基準クロック信号に基づいて、前記基準クロック信号の１周期分に係る前記遅延素子の段数を検出する検出手段と、
前記所定信号を計数する計数手段と、
前記検出手段により検出された段数、前記計数手段により計数された計数量、位相制御信号及び前記遅延手段を選択するための選択信号の刻み幅を示す分解能を積算した積算情報を演算し、当該演算された積算情報に基づいて、前記選択信号を生成し、当該生成された選択信号に基づいて、前記遅延基準クロック信号の中から択一的に信号を選択することにより画素クロック信号を出力する信号選択手段と、
前記画素クロック信号に同期した画像先端信号を生成し、出力する画像先端信号生成手段と、
を有することを特徴とする画像形成装置。 - 前記画像先端信号に応じて画像の各行の先頭の書き出し位置を制御することを特徴とする請求項１に記載の画像形成装置。
- 前記信号選択手段は、前記積算情報が前記基準クロック信号の周期を超えた際に、前記画像先端信号の位相を変化させるための指示信号を出力し、
前記画像先端信号生成手段は、前記指示信号に基づいて前記画像先端信号を生成することを特徴とする請求項１または請求項２に記載の画像形成装置。
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