JP4210107B2 - Semiconductor memory device test apparatus and test method - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置のメモリセル、特にフラッシュメモリのリファレンスセルのトリミング試験を行うための試験装置及び試験方法に関する。
【０００２】
【従来の技術】
フラッシュメモリの動作試験を行うには、先ずフラッシュメモリとして消去、書き込み、読み出しを行う場合に必要なリファレンスセルの閾値電流を最適値に設定する必要がある。リファレンスセルの閾値電流の設定は、リファレンスセルに情報の消去、書き込みを行うことで調節される。この作業は基準電流トリミング（Ｉrefトリミング）と呼ばれている。
【０００３】
【特許文献１】
特開２００１−９３２９６号公報
【０００４】
【発明が解決しようとする課題】
Ｉrefトリミングは、リファレンスセルのアナログ電流値であるセル電流値（Ｉds）の微妙な調整を要するため、半導体チップの記憶消去及び書き込み特性に大きく影響される。この特性は半導体チップ毎に異なるものであり、従来の試験方法では、消去及び書き込み速度を制御することができない。消去及び書き込み速度が速い場合には、リファレンスセルのセル電流値（Ｉds）がある管理幅を有する期待値に対してオーバーシュート、アンダーシュートを繰り返し、消去及び書き込み速度が遅い場合には、期待値に収まるまでに多大なパルスが必要となる（図６参照）。
【０００５】
このことは、試験時間の増加を招くのみならず、製造プロセス上で問題の生じた半導体チップをリジェクトするために設けてられている消去及び書き込み最大パルス数に達し、不良と判断してしまうことにもつながる。このように、従来のＩrefトリミングでは、正確な試験を試験時間の短縮を図りつつ行うには限度があった。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、消去及び書き込み速度を最適化しながら試験を行い、不良を発生させることなく短時間で効率良く正確なトリミングを実行することを可能とする半導体記憶装置の試験装置及び試験方法を提供することを目的とする。
【０００７】
【課題を解決するため手段】
本発明の半導体記憶装置の試験装置は、半導体記憶装置のメモリセルのトリミング試験を行うための試験装置であって、メモリセルの電流値を測定する電流値測定手段と、測定された前記電流値が予め定められた期待値の範囲内にあるか否かを判定する電流値判定手段と、前記電流値の前記期待値からの乖離量に応じて、前記電流値を測定する毎に最適なパルス幅を計算するパルス幅計算手段とを含み、前記パルス幅計算手段は、消去用の前記パルス幅を計算する機能と、書き込み用の前記パルス幅を計算する機能とを含み、前記電流値判定手段により前記電流値が前記期待値の下限を下回ると判定される間には消去用の前記パルス幅を計算し、前記期待値の上限を上回ると判定される間には書き込み用の前記パルス幅を計算するものであり、計算された前記パルス幅に基づき、前記メモリセルの消去動作及び書き込み動作を行う。
【０００８】
本発明の半導体記憶装置の試験方法は、半導体記憶装置のメモリセルのトリミング試験を行うための試験方法であって、メモリセルの電流値を測定するステップと、測定された前記電流値が予め定められた期待値の範囲内にあるか否かを判定するステップと、前記電流値の前記期待値からの乖離量に応じて、前記電流値を測定する毎に最適なパルス幅を計算するステップとを含み、前記パルス幅を計算するステップは、消去用の前記パルス幅を計算するステップと、書き込み用の前記パルス幅を計算するステップとを含み、測定された前記電流値が前記期待値の下限を下回ると判定される間には消去用の前記パルス幅を計算し、前記期待値の上限を上回ると判定される間には書き込み用の前記パルス幅を計算し、
計算された前記パルス幅に基づき、前記メモリセルの消去動作及び書き込み動作を行う。
【０００９】
【発明の実施の形態】
−本発明の基本骨子−
先ず初めに、本発明の基本骨子について説明する。
通常、リファレンスセルの消去及び書き込み速度は、「電圧」、「パルス幅」の２つのパラメータによって決定される。上記した従来の試験方法で生じた問題は、これらパラメータが一定であることに起因しており、半導体チップごとに異なる消去及び書き込み速度に対処するには、これらのパラメータを制御すれば良い。本発明者はこの事実に着目し、前記パラメータのうち「パルス幅」をＩrefトリミング試験の最中に自動的に変更することで、常に最適なリファレンスセルの消去、書き込み速度を維持することに想到した。
【００１０】
即ち本発明では、リファレンスセルの消去、書き込み速度を最適化するために、１パルス毎にリファレンスセルのアナログ電流値の変化量を計測し、その変化量及び期待値に達するまでに要する電流値から、次回の消去及び書き込み用のパルス幅を計算し、消去及び書き込み速度を最適化しながら、Ｉrefトリミングを実行する。
【００１１】
消去及び書き込み用のパルス幅に対するリファレンスセルのアナログ電流値の変化量は、実際のリファレンスセルにおけるアナログ電流値の期待値の周辺ではほぼ比例する。従って、パルス幅（ＰＷ：Pulse Wave）とリファレンスセルのアナログ電流値の変化量（△Ｉds）との間には以下の関係がある。
△Ｉds＝α×ＰＷ αは比例定数 ・・・（１）
【００１２】
また、現在のリファレンスセルのアナログ電流値から、期待値まで変化させなければならない電流値（△ＴＩds：△TargetＩds）と、変化させるために必要なパルス幅（ＮＰＷ：New Pulse Wave）との間でも比例するので、
△ＴＩds＝α×ＮＰＷ ・・・（２）
【００１３】
よって、（１），（２）式より、期待値に達するまでにリファレンスセルのアナログ電流値を変化させるために必要なパルス幅は、
ＮＰＷ＝ＰＷ×△ＴＩds／△Ｉds ・・・（３）
【００１４】
しかしながら、実際の半導体チップでは、消去及び書き込みが始まるまでの待ち時間幅（ＤＴ：Delay Time）が存在するため、パルス幅（ＮＰＷ）に待ち時間幅（ＤＴ）を加えた実質的なパルス幅（ＴＮＰＷ：True New Pulse Wave）は以下のようになる。
ＴＮＰＷ＝ＮＰＷ＋ＤＴ
＝ＰＷ×△ＴＩds／△Ｉds ＋ＤＴ ・・・（４）
【００１５】
この（４）式を用いて、パルス毎にパルス幅を最適化することにより、効率良くＩrefトリミングを行うことが可能となる。
【００１６】
−本発明の具体的な実施形態−
上述した基本骨子を踏まえ、本発明の具体的な実施形態について図面を参照しながら詳細に説明する。
図１は、本実施形態によるトリミング試験装置の概略構成を示すブロック図であり、図２は、本実施形態によるトリミング試験方法をステップ順に示すフローチャートである。
【００１７】
（トリミング試験装置の概略構成）
このトリミング試験装置は、フラッシュメモリのリファレンスセルのＩrefトリミング試験を行うためのものであり、リファレンスセルのセル電流値（Ｉds）を測定する電流値測定手段１と、電流値測定手段１により測定されたセル電流値（Ｉds）が予め定められた期待値の範囲内にあるか否かを判定する電流値判定手段２と、電流値の期待値からの乖離量に応じて、セル電流値（Ｉds）を測定する毎に最適なパルス幅を計算するパルス幅計算手段３と、計算されたパルス幅に基づき、リファレンスセルの消去動作及び書き込み動作を行う消去・書き込み手段４とを有して構成されている。
【００１８】
ここで、パルス幅計算手段３は、消去用のパルス幅を計算する機能と、書き込み用のパルス幅を計算する機能とを含み、電流値判定手段２によりセル電流値（Ｉds）が期待値の下限を下回ると判定される間には消去用のパルス幅を計算し、前記期待値の上限を上回ると判定される間には書き込み用のパルス幅を計算する。
【００１９】
（トリミング試験方法）
このトリミング試験装置を用いてトリミング試験を行うには、先ず、試験対象とする半導体チップのリファレンスセルに短いパルス幅で消去動作を行い、電流値測定手段１によりリファレンスセルのセル電流値（Ｉds）を測定する（ステップＳ１）。
【００２０】
続いて、電流値判定手段２により、測定されたセル電流値（Ｉds）が予め定められた期待値の範囲内にあるか、又は期待値を下回るかを判定する（ステップＳ２）。このとき、短いパルス幅で消去動作を行ったため、通常は期待値を下回る。
【００２１】
ステップＳ２において、セル電流値（Ｉds）が期待値の下限を下回ると判定された場合には、パルス幅計算手段３により期待値からの乖離量に応じて最適なパルス幅を計算し（ステップＳ３）、この最適なパルス幅によりリファレンスセルの消去動作を行う（ステップＳ４）。次いで、ステップＳ１，Ｓ２を実行する。そして、ステップＳ２でセル電流値（Ｉds）が期待値の範囲内であると判定されるまで、ステップＳ１〜Ｓ４を繰り返す。
【００２２】
ステップＳ２において、セル電流値（Ｉds）が期待値の範囲内であると判定された場合には、リファレンスセルの書き込み動作に移行する。先ず、電流値測定手段１によりリファレンスセルのセル電流値（Ｉds）を測定する（ステップＳ５）。
【００２３】
続いて、電流値判定手段２により、測定されたセル電流値（Ｉds）が予め定められた期待値の範囲内にあるか、又は期待値の上限を上回るかを判定する（ステップＳ６）。
【００２４】
ステップＳ６において、セル電流値（Ｉds）が期待値の上限を上回ると判定された場合には、パルス幅計算手段３により期待値からの乖離量に応じて最適なパルス幅を計算し（ステップＳ７）、この最適なパルス幅によりリファレンスセルの書き込み動作を行う（ステップＳ８）。次いで、ステップＳ６，Ｓ６を実行する。そして、ステップＳ６でセル電流値（Ｉds）が期待値の範囲内であると判定されるまで、ステップＳ５〜Ｓ８を繰り返す。
【００２５】
ステップＳ６において、セル電流値（Ｉds）が期待値の範囲内であると判定された場合には、再び、測定されたセル電流値（Ｉds）が予め定められた期待値の範囲内にあるか、又は期待値の下限を下回るかを判定し（ステップＳ９）、期待値の範囲内にあることを確認すれば、リファレンスセルの閾値電流の設定が完了したことを意味し、Ｉrefトリミングを終了する。期待値の下限を下回ると判定された場合には、再びステップＳ１に戻り、ステップＳ１〜Ｓ９を繰り返す。
【００２６】
（比較例）
ここで、本実施形態の比較例として、従来のトリミング試験方法を例示する。図３は、従来のトリミング試験方法をステップ順に示すフローチャートである。
【００２７】
従来のトリミング試験方法では、先ず、リファレンスセルのセル電流値（Ｉds）を測定し（ステップＳ１１）、測定されたセル電流値（Ｉds）が予め定められた期待値の範囲内にあるか、又は期待値の下限を下回るかを判定する（ステップＳ１２）。そして、セル電流値（Ｉds）が期待値の下限を下回ると判定されれば、リファレンスセルの消去動作を行い（ステップＳ１３）、再びステップＳ１１，１２を行う。この場合、セル電流値（Ｉds）が期待値に収まるまで消去動作を継続して実行する。
【００２８】
続いて、セル電流値（Ｉds）が期待値に収まれば書き込み動作に移行し、リファレンスセルのセル電流値（Ｉds）を測定し（ステップＳ１４）、測定されたセル電流値（Ｉds）が予め定められた期待値の範囲内にあるか、又は期待値の上限を上回るかを判定する（ステップＳ１５）。そして、セル電流値（Ｉds）が期待値の上限を上回ると判定されれば、リファレンスセルの書き込み動作を行い（ステップＳ１６）、再びステップＳ１４，１５を行う。この場合、セル電流値（Ｉds）が期待値に収まるまで書き込み動作を継続して実行する。また、ステップＳ１７は本実施形態のステップＳ９と同様である。
【００２９】
この比較例では、Ｉrefトリミング試験を行う間に、リファレンスセルの消去及び書き込み速度に影響がある２つのパラメータ「電圧」、「パルス幅」は一定値とされているため、上述のようにパラメータ設定が最適でない場合には期待値の周辺でオーバーシュート、アンダーシュートを繰り返したり、更には書き込み最大パルス数に達して不良と判断してしまうこともある。
【００３０】
これに対して、本実施形態では、消去、書き込みを行う直前に、上記した（４）式を用いてパルス幅を計算し、最適化したパルス幅で消去及び書き込み動作を行うため、不良発生を惹起することなく短時間で効率良くＩrefトリミング試験を実行することができる。
【００３１】
トリミング試験方法によるパルス数とリファレンスセルのセル電流値（Ｉds）との関係を本実施形態と比較例とを比べて調べたところ、図４に示すように、従来の方法ではオーバーシュート、アンダーシュートを繰り返しパルス数が増加しているのに対して、本実施形態では少ないパルス数でセル電流値（Ｉds）が直接にある管理幅を有する期待値に収まることが確認できた。
【００３２】
更に、同じロット内の半導体チップ数におけるＩrefトリミングの時間分布について、本実施形態と比較例とを比べて調べたところ、図５に示すように、本実施形態では比較例よりも試験時間が大幅に短縮されることが確認できた。
【００３３】
以上説明したように、本実施形態によれば、消去及び書き込み速度を最適化しながらＩrefトリミング試験を行い、不良を発生させることなく短時間で効率良く正確なトリミングを実行することが可能となる。
【００３４】
なお、本実施形態ではフラッシュメモリを例示したが、本発明はこれに限定されることなく、閾値電流を設定する必要のある半導体メモリであれば、適用の余地がある。
【００３５】
以下、本発明の諸態様を付記としてまとめて記載する。
【００３６】
（付記１）半導体記憶装置のメモリセルのトリミング試験を行うための試験装置であって、
メモリセルの電流値を測定する電流値測定手段と、
測定された前記電流値が予め定められた期待値の範囲内にあるか否かを判定する電流値判定手段と、
前記電流値の前記期待値からの乖離量に応じて、前記電流値を測定する毎に最適なパルス幅を計算するパルス幅計算手段と
を含み、
計算された前記パルス幅に基づき、前記メモリセルの消去動作及び書き込み動作を行うことを特徴とする半導体記憶装置の試験装置。
【００３７】
（付記２）前記パルス幅計算手段は、消去用の前記パルス幅を計算する機能と、書き込み用の前記パルス幅を計算する機能とを含み、前記電流値判定手段により前記電流値が前記期待値の下限を下回ると判定される間には消去用の前記パルス幅を計算し、前記期待値の上限を上回ると判定される間には書き込み用の前記パルス幅を計算することを特徴とする付記１に記載の半導体記憶装置の試験装置。
【００３８】
（付記３）前記半導体記憶装置が不揮発性のフラッシュメモリであり、前記メモリセルがリファレンスセルであって、
前記消去動作及び前記書き込み動作を行うことにより、前記リファレンスセルの閾値電流を設定することを特徴とする付記１又は２に記載の半導体記憶装置の試験装置。
【００３９】
（付記４）半導体記憶装置のメモリセルのトリミング試験を行うための試験方法であって、
メモリセルの電流値を測定するステップと、
測定された前記電流値が予め定められた期待値の範囲内にあるか否かを判定するステップと、
前記電流値の前記期待値からの乖離量に応じて、前記電流値を測定する毎に最適なパルス幅を計算するステップと
を含み、
計算された前記パルス幅に基づき、前記メモリセルの消去動作及び書き込み動作を行うことを特徴とする半導体記憶装置の試験方法。
【００４０】
（付記５）前記パルス幅を計算するステップは、消去用の前記パルス幅を計算するステップと、書き込み用の前記パルス幅を計算するステップとを含み、測定された前記電流値が前記期待値の下限を下回ると判定される間には消去用の前記パルス幅を計算し、前記期待値の上限を上回ると判定される間には書き込み用の前記パルス幅を計算することを特徴とする付記４に記載の半導体記憶装置の試験方法。
【００４１】
（付記６）前記半導体記憶装置が不揮発性のフラッシュメモリであり、前記メモリセルがリファレンスセルであって、
前記消去動作及び前記書き込み動作を行うことにより、前記リファレンスセルの閾値電流を設定することを特徴とする付記４又は５に記載の半導体記憶装置の試験方法。
【００４２】
【発明の効果】
本発明によれば、消去及び書き込み速度を最適化しながら試験を行い、不良を発生させることなく短時間で効率良く正確なトリミングを実行することを可能とする半導体記憶装置の試験装置及び試験方法を提供することができる。
【図面の簡単な説明】
【図１】本実施形態によるトリミング試験装置の概略構成を示すブロック図である。
【図２】本実施形態によるトリミング試験方法をステップ順に示すフローチャートである。
【図３】比較例によるトリミング試験方法をステップ順に示すフローチャートである。
【図４】トリミング試験方法によるパルス数とリファレンスセルのセル電流値（Ｉds）との関係を本実施形態と比較例とを比べて調べた特性図である。
【図５】同じロット内の半導体チップ数におけるＩrefトリミングの時間分布について、本実施形態と比較例とを比べて調べた特性図である。
【図６】従来のトリミング試験方法によるパルス数とリファレンスセルのセル電流値（Ｉds）との関係を示す特性図である。
【符号の説明】
１ 電流値測定手段
２ 電流値判定手段
３ パルス幅計算手段
４ 消去・書き込み手段[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a test apparatus and a test method for performing a trimming test of a memory cell of a semiconductor memory device, particularly a reference cell of a flash memory.
[0002]
[Prior art]
In order to perform an operation test of a flash memory, it is necessary to first set a threshold current of a reference cell necessary for erasing, writing, and reading as a flash memory to an optimum value. The setting of the threshold current of the reference cell is adjusted by erasing and writing information in the reference cell. This operation is called reference current trimming (I ref trimming).
[0003]
[Patent Document 1]
Japanese Patent Laid-Open No. 2001-93296
[Problems to be solved by the invention]
I ref trimming requires a delicate adjustment of the cell current value ( Ids ), which is the analog current value of the reference cell, and is therefore greatly influenced by the memory erase and write characteristics of the semiconductor chip. This characteristic is different for each semiconductor chip, and the conventional test method cannot control the erase and write speeds. When the erase and write speeds are high, the cell current value ( Ids ) of the reference cell repeats overshoot and undershoot with respect to an expected value having a certain management width. A large number of pulses are required until the value falls within the range (see FIG. 6).
[0005]
This not only increases the test time, but also reaches the maximum number of pulses for erasing and writing provided for rejecting a semiconductor chip that has a problem in the manufacturing process, and is judged as defective. It also leads to. Thus, with the conventional I ref trimming, there is a limit to performing an accurate test while shortening the test time.
[0006]
The present invention has been made in view of the above-described problems, and performs a test while optimizing the erasing and writing speeds, and enables efficient and accurate trimming in a short time without causing defects. An object of the present invention is to provide a test apparatus and a test method for a semiconductor memory device.
[0007]
[Means for solving the problems]
A test apparatus for a semiconductor memory device according to the present invention is a test apparatus for performing a trimming test of a memory cell of a semiconductor memory device, comprising a current value measuring means for measuring a current value of the memory cell, and the measured current value Current value determining means for determining whether or not the current value is within a predetermined expected value range, and an optimum pulse each time the current value is measured according to the amount of deviation of the current value from the expected value. Pulse width calculating means for calculating a width, the pulse width calculating means including a function for calculating the pulse width for erasing and a function for calculating the pulse width for writing, and the current value determining means The pulse width for erasing is calculated while the current value is determined to be below the lower limit of the expected value, and the pulse width for writing is calculated while it is determined to be higher than the upper limit of the expected value. Is to calculate Based on the calculated the pulse width, erase and write operations of the memory cell.
[0008]
A test method for a semiconductor memory device according to the present invention is a test method for performing a trimming test of a memory cell of a semiconductor memory device, the step of measuring a current value of the memory cell, and the measured current value being predetermined. Determining whether the current value is within a range of the expected value; calculating an optimum pulse width each time the current value is measured according to a deviation amount of the current value from the expected value; The step of calculating the pulse width includes the step of calculating the pulse width for erasing and the step of calculating the pulse width for writing, wherein the measured current value is a lower limit of the expected value. The pulse width for erasing is calculated while it is determined to be below the upper limit, and the pulse width for writing is calculated while it is determined that the upper limit of the expected value is exceeded,
Based on the calculated pulse width, the memory cell is erased and written.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
-Basic outline of the present invention-
First, the basic outline of the present invention will be described.
Usually, the erase and write speeds of the reference cell are determined by two parameters of “voltage” and “pulse width”. The problem caused by the above-described conventional test method is caused by the fact that these parameters are constant, and these parameters may be controlled in order to cope with the erasing and writing speeds that are different for each semiconductor chip. The present inventor pays attention to this fact, and by automatically changing the “pulse width” of the parameters during the I ref trimming test, it is possible to always maintain the optimum reference cell erase and write speed. I came up with it.
[0010]
That is, in the present invention, in order to optimize the erase and write speeds of the reference cell, the amount of change in the analog current value of the reference cell is measured for each pulse, and the amount of change and the current value required to reach the expected value are measured. Then, the pulse width for the next erase and write is calculated, and I ref trimming is executed while optimizing the erase and write speed.
[0011]
The change amount of the analog current value of the reference cell with respect to the pulse width for erasing and writing is substantially proportional around the expected value of the analog current value in the actual reference cell. Therefore, the following relationship exists between the pulse width (PW: Pulse Wave) and the change amount (ΔI ds ) of the analog current value of the reference cell.
ΔI ds = α × PW α is a proportionality constant (1)
[0012]
Further, the analog current value of the current of the reference cell, the expected value until must change the current value: and (△ TI ds △ TargetI ds) , the required pulse width to change (NPW: New Pulse Wave) and the Are proportional to each other,
ΔTI ds = α × NPW (2)
[0013]
Therefore, from Equations (1) and (2), the pulse width required to change the analog current value of the reference cell before reaching the expected value is
NPW = PW × ΔTI ds / ΔI ds (3)
[0014]
However, in an actual semiconductor chip, since there is a waiting time width (DT: Delay Time) until erasing and writing start, a substantial pulse width (DT) plus a waiting time width (DT) (DTW) TNPW (True New Pulse Wave) is as follows.
TNPW = NPW + DT
= PW × ΔTI ds / ΔI ds + DT (4)
[0015]
By using this formula (4) and optimizing the pulse width for each pulse, I ref trimming can be performed efficiently.
[0016]
-Specific embodiment of the present invention-
Based on the basic outline described above, specific embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a block diagram showing a schematic configuration of a trimming test apparatus according to the present embodiment, and FIG. 2 is a flowchart showing a trimming test method according to the present embodiment in order of steps.
[0017]
(Schematic configuration of trimming test device)
This trimming test apparatus is for performing an I ref trimming test of a reference cell of a flash memory, and includes a current
[0018]
Here, the pulse width calculation means 3 includes a function for calculating the pulse width for erasing and a function for calculating the pulse width for writing, and the cell value (I ds ) is expected by the current value determination means 2. The pulse width for erasing is calculated while it is determined that the value is below the lower limit, and the pulse width for writing is calculated while it is determined that the value exceeds the upper limit of the expected value.
[0019]
(Trimming test method)
In order to perform a trimming test using this trimming test apparatus, first, an erasing operation is performed on a reference cell of a semiconductor chip to be tested with a short pulse width, and a cell current value ( Ids) of the reference cell is measured by the current value measuring means 1. ) Is measured (step S1).
[0020]
Subsequently, the current value determination means 2 determines whether the measured cell current value ( Ids ) is within a predetermined expected value range or lower than the expected value (step S2). At this time, since the erase operation is performed with a short pulse width, it is usually lower than the expected value.
[0021]
If it is determined in step S2 that the cell current value ( Ids ) is below the lower limit of the expected value, the pulse width calculating means 3 calculates the optimum pulse width according to the amount of deviation from the expected value (step S2). S3) The reference cell is erased with the optimum pulse width (step S4). Next, steps S1 and S2 are executed. Steps S1 to S4 are repeated until it is determined in step S2 that the cell current value ( Ids ) is within the expected value range.
[0022]
If it is determined in step S2 that the cell current value (I ds ) is within the expected range, the process proceeds to a reference cell write operation. First, the cell current value ( Ids ) of the reference cell is measured by the current value measuring means 1 (step S5).
[0023]
Subsequently, the current value determination means 2 determines whether the measured cell current value ( Ids ) is within a predetermined expected value range or exceeds the upper limit of the expected value (step S6).
[0024]
If it is determined in step S6 that the cell current value ( Ids ) exceeds the upper limit of the expected value, the pulse width calculation means 3 calculates an optimal pulse width according to the amount of deviation from the expected value (step S6). S7) The reference cell write operation is performed with the optimum pulse width (step S8). Next, steps S6 and S6 are executed. Steps S5 to S8 are repeated until it is determined in step S6 that the cell current value (I ds ) is within the expected value range.
[0025]
If it is determined in step S6 that the cell current value (I ds ) is within the expected value range, the measured cell current value (I ds ) is again within the predetermined expected value range. If it is determined whether it is within the expected value range or not, it means that the setting of the threshold current of the reference cell is completed, and I ref trimming is performed. Exit. If it is determined that the value is below the lower limit of the expected value, the process returns to step S1 and steps S1 to S9 are repeated.
[0026]
(Comparative example)
Here, a conventional trimming test method is illustrated as a comparative example of the present embodiment. FIG. 3 is a flowchart showing a conventional trimming test method in the order of steps.
[0027]
In the conventional trimming test method, first, the cell current value (I ds ) of the reference cell is measured (step S11), and whether the measured cell current value (I ds ) is within a predetermined expected value range. Or whether it falls below the lower limit of the expected value (step S12). Then, if it is determined that the cell current (I ds) is below the lower limit of the expected value, it performs the erasing operation of the reference cell (step S13), and performs the step S11,12 again. In this case, the erase operation is continuously executed until the cell current value ( Ids ) falls within the expected value.
[0028]
Subsequently, the cell current value (I ds) is shifted to the write operation if it fits the expected value, and measuring cell current of the reference cell (I ds) (step S14), and the measured cell current value (I ds) Is within a predetermined expected value range or exceeds the upper limit of the expected value (step S15). Then, if it is determined that the cell current (I ds) exceeds the upper limit of the expected value, it performs a write operation of the reference cell (step S16), and performs the step S14,15 again. In this case, the write operation is continued until the cell current value ( Ids ) falls within the expected value. Step S17 is the same as step S9 of this embodiment.
[0029]
In this comparative example, during the I ref trimming test, the two parameters “voltage” and “pulse width” that affect the erase and write speeds of the reference cell are set to constant values. If the setting is not optimal, overshoot and undershoot may be repeated around the expected value, or the maximum number of pulses may be reached and it may be judged as defective.
[0030]
In contrast, in this embodiment, the pulse width is calculated using the above-described equation (4) just before erasing and writing, and the erasing and writing operations are performed with the optimized pulse width. The I ref trimming test can be executed efficiently in a short time without inducing.
[0031]
When the relationship between the number of pulses obtained by the trimming test method and the cell current value ( Ids ) of the reference cell was examined by comparing this embodiment with a comparative example, as shown in FIG. In contrast to the increase in the number of pulses for repeating the shoot, it was confirmed that the cell current value (I ds ) falls within an expected value having a certain management width with a small number of pulses in this embodiment.
[0032]
Further, the time distribution of I ref trimming in the number of semiconductor chips in the same lot was examined by comparing the present embodiment with the comparative example. As shown in FIG. 5, the test time in the present embodiment is longer than that in the comparative example. It was confirmed that it was greatly shortened.
[0033]
As described above, according to the present embodiment, it is possible to perform an I ref trimming test while optimizing the erasing and writing speeds, and to perform an accurate and efficient trimming in a short time without causing a defect. .
[0034]
In this embodiment, the flash memory is exemplified. However, the present invention is not limited to this, and there is room for application to any semiconductor memory that needs to set a threshold current.
[0035]
Hereinafter, various aspects of the present invention will be collectively described as supplementary notes.
[0036]
(Appendix 1) A test apparatus for performing a trimming test of a memory cell of a semiconductor memory device,
Current value measuring means for measuring the current value of the memory cell;
Current value determination means for determining whether or not the measured current value is within a predetermined range of expected values;
Pulse width calculating means for calculating an optimum pulse width every time the current value is measured according to a deviation amount of the current value from the expected value;
An apparatus for testing a semiconductor memory device, wherein an erase operation and a write operation of the memory cell are performed based on the calculated pulse width.
[0037]
(Supplementary Note 2) The pulse width calculation means includes a function for calculating the pulse width for erasure and a function for calculating the pulse width for writing, and the current value is determined by the current value determination means as the expected value. The pulse width for erasing is calculated while it is determined to be below the lower limit, and the pulse width for writing is calculated while it is determined to exceed the upper limit of the expected value. 2. A test apparatus for a semiconductor memory device according to 1.
[0038]
(Appendix 3) The semiconductor memory device is a nonvolatile flash memory, the memory cell is a reference cell,
The test apparatus for a semiconductor memory device according to
[0039]
(Appendix 4) A test method for performing a trimming test of a memory cell of a semiconductor memory device,
Measuring the current value of the memory cell;
Determining whether the measured current value is within a predetermined expected value range;
Calculating an optimum pulse width every time the current value is measured according to the amount of deviation of the current value from the expected value,
A test method of a semiconductor memory device, wherein an erase operation and a write operation of the memory cell are performed based on the calculated pulse width.
[0040]
(Supplementary Note 5) The step of calculating the pulse width includes a step of calculating the pulse width for erasing and a step of calculating the pulse width for writing, and the measured current value is equal to the expected value. The pulse width for erasing is calculated while it is determined to be below the lower limit, and the pulse width for writing is calculated while it is determined to be above the upper limit of the expected value. 2. A test method for a semiconductor memory device according to 1.
[0041]
(Appendix 6) The semiconductor memory device is a nonvolatile flash memory, the memory cell is a reference cell,
6. The test method for a semiconductor memory device according to
[0042]
【The invention's effect】
According to the present invention, there is provided a test apparatus and a test method for a semiconductor memory device capable of performing a test while optimizing the erasing and writing speeds, and performing an efficient and accurate trimming in a short time without causing a defect. Can be provided.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a schematic configuration of a trimming test apparatus according to an embodiment.
FIG. 2 is a flowchart showing a trimming test method according to the present embodiment in order of steps.
FIG. 3 is a flowchart showing a trimming test method according to a comparative example in order of steps;
FIG. 4 is a characteristic diagram in which the relationship between the number of pulses by the trimming test method and the cell current value ( Ids ) of the reference cell is compared between this embodiment and a comparative example.
FIG. 5 is a characteristic diagram in which the time distribution of I ref trimming in the number of semiconductor chips in the same lot is examined by comparing this embodiment with a comparative example.
FIG. 6 is a characteristic diagram showing the relationship between the number of pulses and the cell current value ( Ids ) of the reference cell according to a conventional trimming test method.
[Explanation of symbols]
DESCRIPTION OF
Claims (7)
メモリセルの電流値を測定する電流値測定手段と、
測定された前記電流値が予め定められた期待値の範囲内にあるか否かを判定する電流値判定手段と、
前記電流値の前記期待値からの乖離量に応じて、前記電流値を測定する毎に最適なパルス幅を計算するパルス幅計算手段と
を含み、
前記パルス幅計算手段は、消去用の前記パルス幅を計算する機能と、書き込み用の前記パルス幅を計算する機能とを含み、前記電流値判定手段により前記電流値が前記期待値の下限を下回ると判定される間には消去用の前記パルス幅を計算し、前記期待値の上限を上回ると判定される間には書き込み用の前記パルス幅を計算するものであり、
計算された前記パルス幅に基づき、前記メモリセルの消去動作及び書き込み動作を行うことを特徴とする半導体記憶装置の試験装置。A test apparatus for performing a trimming test of a memory cell of a semiconductor memory device,
Current value measuring means for measuring the current value of the memory cell;
Current value determination means for determining whether or not the measured current value is within a predetermined range of expected values;
Pulse width calculating means for calculating an optimum pulse width every time the current value is measured according to the amount of deviation of the current value from the expected value,
The pulse width calculating means includes a function for calculating the pulse width for erasure and a function for calculating the pulse width for writing, and the current value falls below a lower limit of the expected value by the current value determining means. Calculating the pulse width for erasing during the determination, and calculating the pulse width for writing while it is determined that the upper limit of the expected value is exceeded,
An apparatus for testing a semiconductor memory device, wherein an erase operation and a write operation of the memory cell are performed based on the calculated pulse width.
メモリセルの電流値を測定するステップと、
測定された前記電流値が予め定められた期待値の範囲内にあるか否かを判定するステップと、
前記電流値の前記期待値からの乖離量に応じて、前記電流値を測定する毎に最適なパルス幅を計算するステップと
を含み、
前記パルス幅を計算するステップは、消去用の前記パルス幅を計算するステップと、書き込み用の前記パルス幅を計算するステップとを含み、測定された前記電流値が前記期待値の下限を下回ると判定される間には消去用の前記パルス幅を計算し、前記期待値の上限を上回ると判定される間には書き込み用の前記パルス幅を計算し、
計算された前記パルス幅に基づき、前記メモリセルの消去動作及び書き込み動作を行うことを特徴とする半導体記憶装置の試験方法。A test method for performing a trimming test of a memory cell of a semiconductor memory device,
Measuring the current value of the memory cell;
Determining whether the measured current value is within a predetermined expected value range;
Calculating an optimum pulse width every time the current value is measured according to the amount of deviation of the current value from the expected value,
The step of calculating the pulse width includes the step of calculating the pulse width for erasing and the step of calculating the pulse width for writing, and when the measured current value falls below a lower limit of the expected value. Calculate the pulse width for erasing during the determination, and calculate the pulse width for writing while it is determined to exceed the upper limit of the expected value,
A test method of a semiconductor memory device, wherein an erase operation and a write operation of the memory cell are performed based on the calculated pulse width.
前記消去動作及び前記書き込み動作を行うことにより、前記リファレンスセルの閾値電流を設定することを特徴とする請求項４〜６のいずれか１項に記載の半導体記憶装置の試験方法。The semiconductor memory device is a non-volatile flash memory, the memory cell is a reference cell,
7. The semiconductor memory device testing method according to claim 4 , wherein a threshold current of the reference cell is set by performing the erasing operation and the writing operation.
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