JP4228458B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、化学的気相成長方法（ＣＶＤ法）を用いた半導体層の形成方法に係り、詳しくは触媒体により原料ガスを活性化させて堆積を行う触媒ＣＶＤ法を用いた半導体層の形成方法と、この形成方法を利用した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
一般に、シリコンをエピタキシャル成長させるには、シリコン基板を約７００〜１２００℃の温度に加熱し、水素雰囲気、１００〜７６０Ｔｏｒｒのもとで、シラン、ジクロルシラン、トリクロルシラン、四塩化シリコンなどの原料ガスを反応分解させるのが普通である。
【０００３】
このようなエピタキシャル成長によって得られたシリコン層を、例えば半導体素子におけるゲートや配線などとして用いるためには、リソグラフィー技術やエッチング技術によって微細加工を施し、所望の形状にパターニングする。
【０００４】
ところで、半導体製造技術においては、低コスト化や生産性向上の要求がますます強くなってきており、そのプロセスにおいても工程の簡略化やその削減が望まれている。
このような背景から、前述したシリコン層についても、これをエピタキシャル成長させた後パターニングするのでなく、エピタキシャル成長させる際にこれを選択成長させ、シリコン層のパターニング工程を無くすことが考えられている。
【０００５】
具体的には、シリコンをエピタキシャル成長させる際、シリコン基板上に酸化シリコン等で開口部を有するマスクを形成しておく。そして、原料ガス中に塩化水素ガスを混入させ、熱ＣＶＤ法等によって気相反応を行わせることにより、前記マスクの開口部内にて露出するシリコン基板表面上にのみ選択的にエピタキシャル成長させ、シリコン酸化膜上へのポリシリコン膜の堆積を防ぐことができる。これは、原料ガス中に混入した塩化水素ガスが活性化してシリコン酸化膜表面をエッチングすることにより、このシリコン酸化膜表面へのシリコンの堆積が抑えられているからであると考えられている。
【０００６】
【発明が解決しようとする課題】
しかしながら、前述したような原料ガス中に塩化水素ガスを混入させる方法では、塩化水素が分解して形成される塩素が反応室内を汚染することから処理装置のメンテナンス（クリーニング）に時間がかかるといった不都合が生じる。
【０００７】
また、このような塩化水素ガスを混入させる方法では、原料ガスを化学反応させるエネルギー、および生成したシリコンをシリコン基板表面上にエピタキシャル成長（単結晶成長）させるエネルギーが、全て基板ホルダ（サセプタ）に設けられたヒータからシリコン基板を介して熱エネルギーの形で供給されるので、ヒータによるシリコン基板の加熱温度、すなわちエピタキシー温度を約７００℃から大幅に低下させることができず、これにより基板やこの基板上に形成された構成要素の材料の選択性に大きな制限が加えられるといった不満がある。
【０００８】
さらに、シリコン基板の加熱温度を低下させることができないことから、例えば不純物が拡散したポリシリコンが構成要素としてある場合に、このプロセスにおいて前記不純物が再拡散してしまうおそれがある。
【０００９】
本発明は前記事情に鑑みてなされたもので、その目的とするところは、半導体層を選択的に結晶成長させるにあたり、エピタキシャル層を低温で形成することができ、また処理装置のメンテナンスも容易にすることができる半導体層の形成方法と、この形成方法を利用した半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、ＰウェルとＮウェルを有するシリコン基板上に、当該基板表面を露出させる開口部を有した第１のマスクを形成する工程と、前記シリコン基板のＰウェル及びＮウェル上に、それぞれゲートを形成する工程と、前記第１のマスクを除去した後、前記Ｎウェル表面のみを開口する第２のマスクを形成して、Ｎウェル上のみに不純物を導入したＰタイプのシリコンを触媒ＣＶＤ法によってエピタキシャル成長させることにより、第１のＰタイプシリコンエピタキシャル層とそれよりも不純物濃度の高い第２のＰタイプシリコンエピタキシャル層とを形成する工程と、前記第２のマスクを除去した後、前記Ｐウェル表面のみを開口する第３のマスクを形成して、Ｐウェル上のみに不純物を導入したＮタイプのシリコンを触媒ＣＶＤ法によってエピタキシャル成長させることにより、第１のＮタイプシリコンエピタキシャル層とそれよりも不純物濃度の高い第２のＮタイプシリコンエピタキシャル層とを形成する工程と、熱拡散処理を行なうことにより、前記第１のＰタイプシリコンエピタキシャル層下のＰウェル内と前記第１のＮタイプシリコンエピタキシャル層下のＮウェル内に、それぞれソース及びドレインを形成する工程とを含むものである。
【００１５】
【発明の実施の形態】
以下、本発明を詳しく説明する。
図１は、本発明における請求項１記載の半導体層の形成方法の一実施形態例を説明するための図である。図１中符号１はシリコン基板であり、このシリコン基板１は、本発明における基層となるものである。
【００１６】
このシリコン基板１上に半導体層としてシリコンを選択的にエピタキシャル成長（結晶成長）させるには、まず、図１（ａ）に示すようにエピタキシャル成長させたいシリコン基板１表面を露出させた開口部２を有するマスク３を形成する。このマスク３については、シリコン基板１上に酸化シリコン、窒化シリコン、酸化窒化シリコンのうちの少なくとも一種からなる膜（図示略）をＣＶＤ法等によって形成し、その後公知のリソグラフィー技術、エッチング技術によってパターニングすることによって形成する。
【００１７】
次に、このようにしてマスク３を形成したシリコン基板１を希フッ酸（１〜５％水溶液）で洗浄し、マスク３の開口部２内に露出したシリコン基板１表面の薄い酸化膜（自然酸化膜）を除去する。続いて、純水で洗浄し乾燥する。
【００１８】
次いで、図２に示す触媒ＣＶＤ装置５０により、触媒ＣＶＤ法によって選択的にシリコンを結晶成長させ、図１（ｂ）に示すように前記マスク３の開口部２内にて露出したシリコン基板１表面上にシリコンエピタキシャル層４を形成する。
【００１９】
ここで、図２に示した触媒ＣＶＤ装置５０についてその概略構成を説明すると、この触媒ＣＶＤ装置５０は、被処理体の処理を行う反応室５１と、これに通じる前室５２とを備えて構成されたもので、反応室５１にはターボ分子ポンプ５３、ロータリーポンプ５４がこの順に接続され、同様に前室５２にもターボ分子ポンプ５５、ロータリーポンプ５６がこの順に接続されている。
【００２０】
反応室５１には、後述する反応ガス制御系を介して堆積用原料ガス供給源（図示略）に接続した原料ガス配管５７が設けられており、この原料ガス配管５７から反応室５１内に堆積用原料ガスが供給されるようになっている。また、反応室５１内においては、その上部に被処理体となるシリコン基板１をセットするための基板ホルダ（サセプタ）５８が設けられており、この基板ホルダ５８にはヒータ５９、熱電対６０が設けられている。
【００２１】
このような構成のもとに基板ホルダ５８では、ヒータ５９によって基板ホルダ５８を介して試料を加熱できるようになっており、また熱電対６０によって基板ホルダ５８の温度を検知してヒータ５９による加熱の度合いを制御できるようになっている。なお、前記基板ホルダ５８としては、例えばＳｉＣコートグラファイトサセプタが用いられる。
【００２２】
この基板ホルダ５８の下方にはシャッター６１が配設されており、さらにその下方には触媒体６２が配設されている。触媒体６２は、例えばタングステン細線をコイル状に巻回したフィラメントからなるもので、反応室５１の外に配置された電源６３に接続され、これから電力が供給されることによって１６００〜１８００℃程度にまで加熱保持されるようになっている。また、この触媒体６２は、前記原料ガス配管５８の反応室５１内における原料ガス供給口（図示略）の上方に配置されたもので、原料ガス配管５８から供給された堆積用原料ガスを加熱してこれを分解、活性化させるようになっている。
【００２３】
また、原料ガス配管５７が接続する反応ガス制御系は、図３に示すようにシラン供給源７０と水素供給源７１とがそれぞれ配管によって反応室５１と排気ポンプ７２とに接続されて構成されたもので、各反応ガスが配管中のいずれの経路を採るかは配管中に設けられた調整弁７３によって制御されるようになっている。すなわち、水素供給源７１からは配管が２系統に分かれており、一方はシラン供給源７０からの配管に連結し、他方は独立した系統となって反応室５１と排気ポンプ７２とに接続されている。
【００２４】
また、シラン供給源７０からの配管も反応室５１と排気ポンプ７２とに接続されている。ただし、前述したように水素供給源７１からの一方の系統の配管が連結していることにより、シラン供給源７０からのシランの供給が終了した後、水素供給源７１から水素が流されることによって経路内がパージされるようになっている。なお、水素供給源７１からの独立した系統、およびシラン供給源７０からの系統には、いずれもマスフローコントローラ（ＭＦＣ）７４が設けられており、その流量が所望する量に制御されるようになっている。
【００２５】
このような構成の触媒ＣＶＤ装置５０および反応ガス制御系により、前述したようにシリコン基板１表面上にシリコンエピタキシャル層４を選択的に形成するには、図１（ａ）に示した状態の、マスク３を形成したシリコン基板１を、触媒ＣＶＤ装置５０の前室５２を経由して基板ホルダ５８にセットする。
【００２６】
次に、ターボ分子ポンプ５５、ロータリーポンプ５６を作動させて反応室５１内を１〜２×１０-6Ｐａ程度にまで減圧し、この状態を約５分保持して特に反応室５１内に持ち込まれた水分や酸素を排気する。
【００２７】
次いで、ヒータ５９により基板ホルダ５８を介してシリコン基板１を２００℃〜６００℃程度、本例では２００℃に加熱保持する。また、反応室５１内に前記反応ガス制御系から水素を流し、その流量と反応室５１内の圧力とを所定の値に制御する。反応室５１内の圧力については０．１〜１５Ｐａ程度とし、本例では１．０Ｐａに設定する。
【００２８】
次いで、電源６３をオンにすることによって触媒体６２に通電し、その温度を１６００〜１８００℃程度に上げる。本例では１８００℃に設定する。そして、この状態で１０分間保持する。
【００２９】
次いで、前記反応ガス制御系からシラン（ＳｉＨ4 ）についてもこれを反応室５１内に導入する。すなわち、本例では、水素流量を１２０ｓｃｃｍ／ｍｉｎとし、ＳｉＨ4 流量を９ｓｃｃｍ／ｍｉｎ（１００％シラン）とすることによって原料ガスを反応室５１内に供給する。
【００３０】
このようにして原料ガスを反応室５１内に供給すると、触媒体６２によって加熱され活性化された水素原子はシリコン酸化膜をエッチングすることから、マスク３の開口部２内に臨むシリコン基板１表面では、ここに形成された厚さ１．５〜１．８ｎｍ程度の薄い自然酸化膜がエッチング除去される。そして、自然酸化膜が除去されて露出したシリコン基板１表面に、シリコンが６０ｎｍ／ｍｉｎ程度の成膜速度でエピタキシャル成長する。本例では、原料ガスを２０分間反応室５１内に導入してエピタキシャル成長させることにより、厚さ１．２μｍのシリコンエピタキシャル層４を形成した。
【００３１】
また、マスク３上においては、触媒体６２によって活性化された水素原子が該マスク３の表面をエッチングすることから、ある時間内ではこの表面にシリコンが堆積することがなく、したがって前記シリコンエピタキシャル層４はシリコン基板１表面上に選択的に形成されたものとなる。なお、高温形成したシリコン酸化膜の、触媒ＣＶＤ法によるエッチング速度を調べたところ、２００℃において１．５〜２．０〔ｎｍ／２０分〕程度であることが確認された。
【００３２】
ここで、前述の、「マスク３上においては、ある時間内ではこの表面にシリコンが堆積することがない」とした意味は、反応室５１内にある異物や原料ガス中の異物、また反応生成物であるシリコンなどがマスク３表面に付着すると、これを核にしてマスク３表面にシリコンが成長することがあるからであり、「このような核となる異物等のマスク３表面への付着が起こる時間内においては、該マスク３表面にシリコンが堆積することがない」との意味である。
なお、具体的に核となる異物等のマスク３表面への付着が起こる時間については、処理条件等によって異なるものの、本例の条件では、２０分間の処理を行ってもマスク３表面へのシリコンの堆積が見られず、したがって２０分以上であると推測される。
【００３３】
このようにしてシリコンを選択的にエピタキシャル成長させたら、前記反応ガス制御系によってＳｉＨ4 ガスの流量をゼロにし、水素ガスのみを流し続ける。そして、この状態を５分間続けたら、触媒体６２への電力供給を停止してその温度を下げる。次いで、水素ガスの流量もゼロにし、さらに反応室５１内を１〜２×１０×１０-6Ｐａ程度にまで減圧し、この状態を約５分保持して特にチャンバー内に導入したＳｉＨ4 を排気する。
その後、シリコン基板１を前室５２を経由して大気圧の外部に取り出す。
【００３４】
なお、前記例ではエピタキシャル層としてシリコン層を形成したが、例えば（Ｓｉ−Ｇｅ）エピタキシャル層についても同様に選択的に形成することができ、その場合に、ゲルマニウム源としてゲルマン（ＧｅＨ4 ）をシラン（ＳｉＨ4 ）、水素と共に堆積用原料ガスとして供給し、またその含有量を１〜１０ａｔ％の範囲とすればよい。
また、前記例では堆積用原料ガスとしてシラン（ＳｉＨ4 ）と水素とを用いたが、塩化水素（ＨＣｌ）や塩素（Ｃｌ2 ）、臭化水素（ＨＢｒ）や臭素（Ｂｒ2 ）を用いることもできる。
【００３５】
この半導体層（シリコンエピタキシャル層４）の形成方法によれば、触媒体６２で熱分解して活性化した、高エネルギーを持つ水素原子または水素原子の集団が選択的エッチング作用を有することを利用することにより、マスク３上にシリコンを堆積させることなくシリコン基板１の表面にのみシリコンを選択的に結晶成長（エピタキシャル成長）させることができる。
【００３６】
また、触媒体６２で堆積用原料ガスを活性化させるため、シリコン基板１から供給するエネルギを少なくすることができ、したがってシリコン基板１の温度を例えば２００℃といった低温にすることができる。
また、ＳｉＨ4 と水素とを堆積用原料ガスとし、塩化水素を用いないので、処理装置のメンテナンスも容易にすることができる。
【００３７】
次に、本発明における請求項５記載の半導体装置の製造方法を、Elevated Ｓ／Ｄ（ソース／ドレイン）の製造に適用した場合の一実施形態例であり、かつ、請求項９記載の半導体装置の製造方法の一実施形態例となる例について、図４（ａ）〜（ｅ）を参照して説明する。
まず、図４（ａ）に示すようにシリコン基板１０を用意し、このシリコン基板１０にＰウェル１１およびＮウェル１２を従来と同様の手法でこの順に形成し、さらにこのシリコン基板１０表面にＳｉＯ2 膜１３を厚さ１００ｎｍ程度に形成する。
【００３８】
なお、Ｐウェル１１の形成については、打ち込みエネルギーが１００ｋｅＶ、ドーズ量が２×１０13ａｔｏｍｓ／ｃｍ2 の条件でＢ+ をイオン注入し、続いて窒素雰囲気下にて１２００℃で６時間加熱し、さらに酸素雰囲気下にて１２００℃で２時間加熱することによって行う。また、Ｎウェル１１の形成については、打ち込みエネルギーが１５０ｋｅＶ、ドーズ量が５×１０12ａｔｏｍｓ／ｃｍ2 の条件でＰ+ をイオン注入し、続いて（窒素＋酸素）の雰囲気下にて１１４０℃で４時間加熱することによって行う。
【００３９】
次に、公知のＬＯＣＯＳ酸化を９８０℃で行い、図４（ｂ）に示すように厚さ６００ｎｍ程度のフィールド酸化膜１４を形成する。
なお、これに先立ち、シリコン基板１０表面を希フッ酸により全面エッチングして前記ＳｉＯ2 膜１３を除去する。続いて、Ｐａｄ酸化を９５０℃程度で行って厚さ６０ｎｍ程度のＰａｄ酸化膜を形成し（図示略）、さらにこの上にＣＶＤ法等により８００℃以下の温度でＳｉＮ膜（図示略）を厚さ１２０ｎｍ程度に形成する。次いで、このＳｉＮ膜を公知のリソグラフィー技術、エッチング技術によってパターニングし、この後、前述したようにＬＯＣＯＳ酸化を行う。
【００４０】
次いで、図４（ｃ）に示すようにゲート酸化膜（図示略）を９５０℃で処理して厚さ２００ｎｍ程度に形成し、さらに、Ｐウェル１１上およびＮウェル１２上に、公知の技術によってそれぞれゲート１５およびサイドウォール１６を形成する。
なお、ゲート１５については、ポリシリコンに不純物（例えばリン）を導入してなるポリシリコン層１５ａ上に、ＷＳｉx 層１５ｂを形成した、ポリサイド構造のものとしている。
【００４１】
次いで、Ｐウェル１１、Ｎウェル１２のそれぞれにおいて、シリコンエピタキシャル層を形成するソース／ドレイン領域の酸化膜を、希フッ酸等によってエッチング除去する。そして、このシリコン基板１０に、図２に示した触媒ＣＶＤ装置５０によって先の半導体層の形成方法の一実施形態例と同様に処理を行い、シリコン基板１０を６００℃程度の比較的低温に加熱することによって図４（ｄ）に示すように厚さ５０〜３００ｎｍ程度、本例では１２０ｎｍ程度のシリコンエピタキシャル層１７を形成する。このようにして形成するシリコンエピタキシャル層１７については、完全なエピタキシャル層である必要はなく、ポリシリコンに近い結晶構造のものでも機能上問題ない。
【００４２】
ここで、シリコン基板１０表面にはフィールド酸化膜１４が形成されていることから、これが図１に示したマスク３として機能することによりこれの上にシリコンが堆積されず、結果としてシリコンエピタキシャル層１７はシリコン基板１０表面に選択的に形成されたことになる。
なお、ゲート１５上にはそのＷＳｉx 層１５ｂ上にポリシリコンが堆積するが、この堆積形成されたポリシリコン膜は特にゲート１５の動作に悪影響を及ぼすことがないことから、後工程においてもそのまま除去することなく残しておいてよい。
【００４３】
次いで、得られたシリコンエピタキシャル層１７にイオン注入を行い、そのキャリア濃度を最適化する。
このイオン注入に際しては、これに先立ち、ソース／ドレイン領域を酸素雰囲気にて９００℃で３０分間加熱し、厚さ３０ｎｍ程度の酸化膜を形成しておき、その後、Ｎｃｈ側、すなわちＰウェル１１側のみを開口するパターンを形成し、これをマスクにして打ち込みエネルギーが７０ｋｅＶ、ドーズ量が５×１０15ａｔｏｍｓ／ｃｍ2 の条件でＡｓ+ をイオン注入し、さらに窒素雰囲気にて９５０℃で２０分間アニール処理を行う。
【００４４】
また、これに続いてＰｃｈ側、すなわちＮウェル１２側のみを開口するパターンを形成し、これをマスクにして打ち込みエネルギーが３０ｋｅＶ、ドーズ量が５×１０15ａｔｏｍｓ／ｃｍ2 の条件でＢＦ2 + をイオン注入し、さらに窒素雰囲気にて９５０℃で５分間アニール処理を行う。
【００４５】
このようにしてシリコンエピタキシャル層１７にイオン注入し、さらにアニール処理を行うことにより、図４（ｅ）に示すようにシリコンエピタキシャル層１７の下のＰウェル１１、Ｎウェル１２内にそれぞれソース／ドレイン１８を形成する。
【００４６】
このような製造方法にあっては、触媒ＣＶＤ法によってシリコンエピタキシャル層１７を形成するので、その際にシリコン基板１０を、熱ＣＶＤ法の場合に９００〜１０００℃としなければないのに比べ６００℃と比較的低温に保持することができ、したがってゲート１５におけるポリシリコン層１５ａ中の不純物の再拡散を抑え、再拡散に伴うＷＳｉx 層１５ｂの汚染やポリシリコン層１５ａの高抵抗化を防ぐことができる。
【００４７】
図５は前記のElevated Ｓ／Ｄ（ソース／ドレイン）の製造方法の第１の変形例を示す図である。
この図５の示した例が図４（ａ）〜（ｅ）に示した例と異なるところは、シリコンエピタキシャル層形成の際に、堆積用原料ガス中にドーピング用の不純物を混入しておき、得られるシリコンエピタキシャル層を既に不純物が導入されたものとする点にある。
【００４８】
すなわち、この例では、図４（ｃ）に示したようにゲート１５を形成した後、まず、Ｎウェル１２表面のみを開口するマスク（図示略）を公知の技術によってシリコン酸化膜やシリコン窒化膜で形成し、続いて、Ｎウェル１２上のみにボロン等の不純物を導入したＰタイプのシリコンを触媒ＣＶＤ法によってエピタキシャル成長させ、厚さ５０〜３００ｎｍ程度のＰタイプシリコンエピタキシャル層２０を形成する。
【００４９】
次に、前記マスクを除去し、新たにＰウェル１１表面のみを開口するマスク（図示略）を公知の技術によってシリコン酸化膜やシリコン窒化膜で形成し、続いて、Ｐウェル１１上のみにリン等の不純物を導入したＮタイプのシリコンを触媒ＣＶＤ法によってエピタキシャル成長させ、厚さ５０〜３００ｎｍ程度のＮタイプシリコンエピタキシャル層２１を形成する。
【００５０】
次いで、Ｐタイプシリコンエピタキシャル層２０およびその下層のＮウェル１２にボロン等の不純物をイオン注入してその不純物濃度を調整し、同様にＮタイプシリコンエピタキシャル層２１およびその下層のＰウェル１１にリン等の不純物をイオン注入してその不純物濃度を調整する。
そして、８００℃で３０分間程度の熱拡散処理を行い、Ｐタイプシリコンエピタキシャル層２０、Ｎタイプシリコンエピタキシャル層２１のそれぞれの下のＰウェル１１、Ｎウェル１２内に、それぞれソース／ドレイン２２を形成する。このとき、Ｐタイプシリコンエピタキシャル層２０、Ｎタイプシリコンエピタキシャル層２１に予め導入された不純物が熱拡散することにより、この不純物がサイドウォール１６の下方にまで回り込み、結果としてＬＤＤ効果が得られる。
【００５１】
このような製造方法にあっては、Ｐタイプシリコンエピタキシャル層２０、Ｎタイプシリコンエピタキシャル層２１の厚みに影響されることなく、ソース／ドレイン２２をそのジャンクションの位置が安定した状態に形成することができ、さらにＬＤＤ効果を得ることもできる。
【００５２】
なお、図５中においてゲート１５の上に設けられた膜２３は、シリコンエピタキシャル層２０、２１を形成する際のマスクの一部であり、この膜２３については、イオン注入の際のマスクとしてそのまま除去せずに残し、利用している。
【００５３】
図６は前記のElevated Ｓ／Ｄ（ソース／ドレイン）の製造方法の第２の変形例を示す図である。
この図６の示した例が図４に示した例と異なるところは、シリコンエピタキシャル層形成の際に、堆積用原料ガス中にドーピング用の不純物を混入しておき、得られるシリコンエピタキシャル層を既に不純物が導入されたものとする点と、イオン注入を行わない点にある。
【００５４】
すなわち、この例では、図４（ｃ）に示したようにゲート１５を形成した後、まず、Ｎウェル１２表面のみを開口するマスク（図示略）を公知の技術によってシリコン酸化膜やシリコン窒化膜で形成する。次いで、Ｎウェル１２上のみにボロン等の不純物を導入したＰタイプのシリコンを触媒ＣＶＤ法によってエピタキシャル成長させ、不純物濃度が１０15〜１０16（ａｔｏｍｓ／ｃｍ2 ）程度、厚さ５０ｎｍ程度のＰタイプ低濃度シリコンエピタキシャル層３０を形成し、続いて、同じくＰタイプの不純物濃度が１０19〜１０20（ａｔｏｍｓ／ｃｍ2 ）程度、厚さ５０ｎｍ程度のＰタイプ高濃度シリコンエピタキシャル層３１を形成する。
【００５５】
次に、前記マスクを除去し、新たにＰウェル１１表面のみを開口するマスク（図示略）を公知の技術によってシリコン酸化膜やシリコン窒化膜で形成する。次いで、Ｐウェル１１上のみにリン等の不純物を導入したＮタイプのシリコンを触媒ＣＶＤ法によってエピタキシャル成長させ、不純物濃度が１０15〜１０16（ａｔｏｍｓ／ｃｍ2 ）程度、厚さ５０ｎｍ程度のＮタイプ低濃度シリコンエピタキシャル層３２を形成し、続いて、同じくＮタイプの不純物濃度が１０19〜１０20（ａｔｏｍｓ／ｃｍ2 ）程度、厚さ５０ｎｍ程度のＮタイプ高濃度シリコンエピタキシャル層３３を形成する。
【００５６】
そして、先の例と同様に熱拡散処理を行い、Ｐタイプ低濃度シリコンエピタキシャル層３０、Ｎタイプ低濃度シリコンエピタキシャル層３２のそれぞれの下のＰウェル１１、Ｎウェル１２内に、それぞれソース／ドレイン３４を形成する。このとき、図５に示した例と同様に、熱拡散によって不純物がサイドウォール１６の下方にまで回り込むことにより、ＬＤＤ効果が得られる。
【００５７】
このような製造方法にあっては、イオン注入処理を無くすことによって工程を簡略化することができ、また先の例と同様にＬＤＤ効果を得ることもできる。
なお、図６中においてゲート１５の上に設けられた２層の膜３５も、シリコンエピタキシャル層３０、３１、３２、３３を形成する際のマスクの一部であり、この膜３５についても、先の例と同様に除去せずに残している。
【００５８】
また、前記実施形態例においては、基層としてシリコン基板を用いているが、本発明はこれに限定されることなく、例えば格子定数がシリコン結晶とほとんど同じであるサファイヤ基板やスピネル基板を用いることができ、これらに対しても、基板温度約１００〜７００℃といった低温で、シリコンエピタキシャル層を選択的に形成することができる。
【００５９】
【発明の効果】
以上説明したように本発明によれば、マスク上にシリコンの堆積をある時間起こすことなく、基層上にシリコンを選択的に結晶成長させることができる。
【図面の簡単な説明】
【図１】（ａ）、（ｂ）は本発明の半導体層の形成方法を工程順に説明するための要部側断面図である。
【図２】本発明に用いられる触媒ＣＶＤ装置の概略構成図である。
【図３】触媒ＣＶＤ装置に接続する反応ガス制御系の概略構成図である。
【図４】（ａ）〜（ｅ）は本発明の半導体装置の製造方法を、Elevated Ｓ／Ｄ（ソース／ドレイン）の製造に適用した場合の一実施形態例を示す図であり、この製造方法を製造工程順に説明するための要部側断面図である。
【図５】図４に示したElevated Ｓ／Ｄ（ソース／ドレイン）の製造方法の第１の変形例を示す要部側断面図である。
【図６】図４に示したElevated Ｓ／Ｄ（ソース／ドレイン）の製造方法の第２の変形例を示す要部側断面図である。
【符号の説明】
１，１０…シリコン基板、２…開口部、３…マスク、４，１７…シリコンエピタキシャル層、１８，２２，３４…ソース／ドレイン、２０…Ｐタイプシリコンエピタキシャル層、２１…Ｎタイプシリコンエピタキシャル層、３０…Ｐタイプ低濃度シリコンエピタキシャル層、３１…Ｐタイプ高濃度シリコンエピタキシャル層、３２…Ｎタイプ低濃度シリコンエピタキシャル層、３３…Ｎタイプ高濃度シリコンエピタキシャル層、５０…触媒ＣＶＤ装置、５１…反応室、６２…触媒体
【発明の属する技術分野】
本発明は、化学的気相成長方法（ＣＶＤ法）を用いた半導体層の形成方法に係り、詳しくは触媒体により原料ガスを活性化させて堆積を行う触媒ＣＶＤ法を用いた半導体層の形成方法と、この形成方法を利用した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
一般に、シリコンをエピタキシャル成長させるには、シリコン基板を約７００〜１２００℃の温度に加熱し、水素雰囲気、１００〜７６０Ｔｏｒｒのもとで、シラン、ジクロルシラン、トリクロルシラン、四塩化シリコンなどの原料ガスを反応分解させるのが普通である。
【０００３】
このようなエピタキシャル成長によって得られたシリコン層を、例えば半導体素子におけるゲートや配線などとして用いるためには、リソグラフィー技術やエッチング技術によって微細加工を施し、所望の形状にパターニングする。
【０００４】
ところで、半導体製造技術においては、低コスト化や生産性向上の要求がますます強くなってきており、そのプロセスにおいても工程の簡略化やその削減が望まれている。
このような背景から、前述したシリコン層についても、これをエピタキシャル成長させた後パターニングするのでなく、エピタキシャル成長させる際にこれを選択成長させ、シリコン層のパターニング工程を無くすことが考えられている。
【０００５】
具体的には、シリコンをエピタキシャル成長させる際、シリコン基板上に酸化シリコン等で開口部を有するマスクを形成しておく。そして、原料ガス中に塩化水素ガスを混入させ、熱ＣＶＤ法等によって気相反応を行わせることにより、前記マスクの開口部内にて露出するシリコン基板表面上にのみ選択的にエピタキシャル成長させ、シリコン酸化膜上へのポリシリコン膜の堆積を防ぐことができる。これは、原料ガス中に混入した塩化水素ガスが活性化してシリコン酸化膜表面をエッチングすることにより、このシリコン酸化膜表面へのシリコンの堆積が抑えられているからであると考えられている。
【０００６】
【発明が解決しようとする課題】
しかしながら、前述したような原料ガス中に塩化水素ガスを混入させる方法では、塩化水素が分解して形成される塩素が反応室内を汚染することから処理装置のメンテナンス（クリーニング）に時間がかかるといった不都合が生じる。
【０００７】
また、このような塩化水素ガスを混入させる方法では、原料ガスを化学反応させるエネルギー、および生成したシリコンをシリコン基板表面上にエピタキシャル成長（単結晶成長）させるエネルギーが、全て基板ホルダ（サセプタ）に設けられたヒータからシリコン基板を介して熱エネルギーの形で供給されるので、ヒータによるシリコン基板の加熱温度、すなわちエピタキシー温度を約７００℃から大幅に低下させることができず、これにより基板やこの基板上に形成された構成要素の材料の選択性に大きな制限が加えられるといった不満がある。
【０００８】
さらに、シリコン基板の加熱温度を低下させることができないことから、例えば不純物が拡散したポリシリコンが構成要素としてある場合に、このプロセスにおいて前記不純物が再拡散してしまうおそれがある。
【０００９】
本発明は前記事情に鑑みてなされたもので、その目的とするところは、半導体層を選択的に結晶成長させるにあたり、エピタキシャル層を低温で形成することができ、また処理装置のメンテナンスも容易にすることができる半導体層の形成方法と、この形成方法を利用した半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、ＰウェルとＮウェルを有するシリコン基板上に、当該基板表面を露出させる開口部を有した第１のマスクを形成する工程と、前記シリコン基板のＰウェル及びＮウェル上に、それぞれゲートを形成する工程と、前記第１のマスクを除去した後、前記Ｎウェル表面のみを開口する第２のマスクを形成して、Ｎウェル上のみに不純物を導入したＰタイプのシリコンを触媒ＣＶＤ法によってエピタキシャル成長させることにより、第１のＰタイプシリコンエピタキシャル層とそれよりも不純物濃度の高い第２のＰタイプシリコンエピタキシャル層とを形成する工程と、前記第２のマスクを除去した後、前記Ｐウェル表面のみを開口する第３のマスクを形成して、Ｐウェル上のみに不純物を導入したＮタイプのシリコンを触媒ＣＶＤ法によってエピタキシャル成長させることにより、第１のＮタイプシリコンエピタキシャル層とそれよりも不純物濃度の高い第２のＮタイプシリコンエピタキシャル層とを形成する工程と、熱拡散処理を行なうことにより、前記第１のＰタイプシリコンエピタキシャル層下のＰウェル内と前記第１のＮタイプシリコンエピタキシャル層下のＮウェル内に、それぞれソース及びドレインを形成する工程とを含むものである。
【００１５】
【発明の実施の形態】
以下、本発明を詳しく説明する。
図１は、本発明における請求項１記載の半導体層の形成方法の一実施形態例を説明するための図である。図１中符号１はシリコン基板であり、このシリコン基板１は、本発明における基層となるものである。
【００１６】
このシリコン基板１上に半導体層としてシリコンを選択的にエピタキシャル成長（結晶成長）させるには、まず、図１（ａ）に示すようにエピタキシャル成長させたいシリコン基板１表面を露出させた開口部２を有するマスク３を形成する。このマスク３については、シリコン基板１上に酸化シリコン、窒化シリコン、酸化窒化シリコンのうちの少なくとも一種からなる膜（図示略）をＣＶＤ法等によって形成し、その後公知のリソグラフィー技術、エッチング技術によってパターニングすることによって形成する。
【００１７】
次に、このようにしてマスク３を形成したシリコン基板１を希フッ酸（１〜５％水溶液）で洗浄し、マスク３の開口部２内に露出したシリコン基板１表面の薄い酸化膜（自然酸化膜）を除去する。続いて、純水で洗浄し乾燥する。
【００１８】
次いで、図２に示す触媒ＣＶＤ装置５０により、触媒ＣＶＤ法によって選択的にシリコンを結晶成長させ、図１（ｂ）に示すように前記マスク３の開口部２内にて露出したシリコン基板１表面上にシリコンエピタキシャル層４を形成する。
【００１９】
ここで、図２に示した触媒ＣＶＤ装置５０についてその概略構成を説明すると、この触媒ＣＶＤ装置５０は、被処理体の処理を行う反応室５１と、これに通じる前室５２とを備えて構成されたもので、反応室５１にはターボ分子ポンプ５３、ロータリーポンプ５４がこの順に接続され、同様に前室５２にもターボ分子ポンプ５５、ロータリーポンプ５６がこの順に接続されている。
【００２０】
反応室５１には、後述する反応ガス制御系を介して堆積用原料ガス供給源（図示略）に接続した原料ガス配管５７が設けられており、この原料ガス配管５７から反応室５１内に堆積用原料ガスが供給されるようになっている。また、反応室５１内においては、その上部に被処理体となるシリコン基板１をセットするための基板ホルダ（サセプタ）５８が設けられており、この基板ホルダ５８にはヒータ５９、熱電対６０が設けられている。
【００２１】
このような構成のもとに基板ホルダ５８では、ヒータ５９によって基板ホルダ５８を介して試料を加熱できるようになっており、また熱電対６０によって基板ホルダ５８の温度を検知してヒータ５９による加熱の度合いを制御できるようになっている。なお、前記基板ホルダ５８としては、例えばＳｉＣコートグラファイトサセプタが用いられる。
【００２２】
この基板ホルダ５８の下方にはシャッター６１が配設されており、さらにその下方には触媒体６２が配設されている。触媒体６２は、例えばタングステン細線をコイル状に巻回したフィラメントからなるもので、反応室５１の外に配置された電源６３に接続され、これから電力が供給されることによって１６００〜１８００℃程度にまで加熱保持されるようになっている。また、この触媒体６２は、前記原料ガス配管５８の反応室５１内における原料ガス供給口（図示略）の上方に配置されたもので、原料ガス配管５８から供給された堆積用原料ガスを加熱してこれを分解、活性化させるようになっている。
【００２３】
また、原料ガス配管５７が接続する反応ガス制御系は、図３に示すようにシラン供給源７０と水素供給源７１とがそれぞれ配管によって反応室５１と排気ポンプ７２とに接続されて構成されたもので、各反応ガスが配管中のいずれの経路を採るかは配管中に設けられた調整弁７３によって制御されるようになっている。すなわち、水素供給源７１からは配管が２系統に分かれており、一方はシラン供給源７０からの配管に連結し、他方は独立した系統となって反応室５１と排気ポンプ７２とに接続されている。
【００２４】
また、シラン供給源７０からの配管も反応室５１と排気ポンプ７２とに接続されている。ただし、前述したように水素供給源７１からの一方の系統の配管が連結していることにより、シラン供給源７０からのシランの供給が終了した後、水素供給源７１から水素が流されることによって経路内がパージされるようになっている。なお、水素供給源７１からの独立した系統、およびシラン供給源７０からの系統には、いずれもマスフローコントローラ（ＭＦＣ）７４が設けられており、その流量が所望する量に制御されるようになっている。
【００２５】
このような構成の触媒ＣＶＤ装置５０および反応ガス制御系により、前述したようにシリコン基板１表面上にシリコンエピタキシャル層４を選択的に形成するには、図１（ａ）に示した状態の、マスク３を形成したシリコン基板１を、触媒ＣＶＤ装置５０の前室５２を経由して基板ホルダ５８にセットする。
【００２６】
次に、ターボ分子ポンプ５５、ロータリーポンプ５６を作動させて反応室５１内を１〜２×１０-6Ｐａ程度にまで減圧し、この状態を約５分保持して特に反応室５１内に持ち込まれた水分や酸素を排気する。
【００２７】
次いで、ヒータ５９により基板ホルダ５８を介してシリコン基板１を２００℃〜６００℃程度、本例では２００℃に加熱保持する。また、反応室５１内に前記反応ガス制御系から水素を流し、その流量と反応室５１内の圧力とを所定の値に制御する。反応室５１内の圧力については０．１〜１５Ｐａ程度とし、本例では１．０Ｐａに設定する。
【００２８】
次いで、電源６３をオンにすることによって触媒体６２に通電し、その温度を１６００〜１８００℃程度に上げる。本例では１８００℃に設定する。そして、この状態で１０分間保持する。
【００２９】
次いで、前記反応ガス制御系からシラン（ＳｉＨ4 ）についてもこれを反応室５１内に導入する。すなわち、本例では、水素流量を１２０ｓｃｃｍ／ｍｉｎとし、ＳｉＨ4 流量を９ｓｃｃｍ／ｍｉｎ（１００％シラン）とすることによって原料ガスを反応室５１内に供給する。
【００３０】
このようにして原料ガスを反応室５１内に供給すると、触媒体６２によって加熱され活性化された水素原子はシリコン酸化膜をエッチングすることから、マスク３の開口部２内に臨むシリコン基板１表面では、ここに形成された厚さ１．５〜１．８ｎｍ程度の薄い自然酸化膜がエッチング除去される。そして、自然酸化膜が除去されて露出したシリコン基板１表面に、シリコンが６０ｎｍ／ｍｉｎ程度の成膜速度でエピタキシャル成長する。本例では、原料ガスを２０分間反応室５１内に導入してエピタキシャル成長させることにより、厚さ１．２μｍのシリコンエピタキシャル層４を形成した。
【００３１】
また、マスク３上においては、触媒体６２によって活性化された水素原子が該マスク３の表面をエッチングすることから、ある時間内ではこの表面にシリコンが堆積することがなく、したがって前記シリコンエピタキシャル層４はシリコン基板１表面上に選択的に形成されたものとなる。なお、高温形成したシリコン酸化膜の、触媒ＣＶＤ法によるエッチング速度を調べたところ、２００℃において１．５〜２．０〔ｎｍ／２０分〕程度であることが確認された。
【００３２】
ここで、前述の、「マスク３上においては、ある時間内ではこの表面にシリコンが堆積することがない」とした意味は、反応室５１内にある異物や原料ガス中の異物、また反応生成物であるシリコンなどがマスク３表面に付着すると、これを核にしてマスク３表面にシリコンが成長することがあるからであり、「このような核となる異物等のマスク３表面への付着が起こる時間内においては、該マスク３表面にシリコンが堆積することがない」との意味である。
なお、具体的に核となる異物等のマスク３表面への付着が起こる時間については、処理条件等によって異なるものの、本例の条件では、２０分間の処理を行ってもマスク３表面へのシリコンの堆積が見られず、したがって２０分以上であると推測される。
【００３３】
このようにしてシリコンを選択的にエピタキシャル成長させたら、前記反応ガス制御系によってＳｉＨ4 ガスの流量をゼロにし、水素ガスのみを流し続ける。そして、この状態を５分間続けたら、触媒体６２への電力供給を停止してその温度を下げる。次いで、水素ガスの流量もゼロにし、さらに反応室５１内を１〜２×１０×１０-6Ｐａ程度にまで減圧し、この状態を約５分保持して特にチャンバー内に導入したＳｉＨ4 を排気する。
その後、シリコン基板１を前室５２を経由して大気圧の外部に取り出す。
【００３４】
なお、前記例ではエピタキシャル層としてシリコン層を形成したが、例えば（Ｓｉ−Ｇｅ）エピタキシャル層についても同様に選択的に形成することができ、その場合に、ゲルマニウム源としてゲルマン（ＧｅＨ4 ）をシラン（ＳｉＨ4 ）、水素と共に堆積用原料ガスとして供給し、またその含有量を１〜１０ａｔ％の範囲とすればよい。
また、前記例では堆積用原料ガスとしてシラン（ＳｉＨ4 ）と水素とを用いたが、塩化水素（ＨＣｌ）や塩素（Ｃｌ2 ）、臭化水素（ＨＢｒ）や臭素（Ｂｒ2 ）を用いることもできる。
【００３５】
この半導体層（シリコンエピタキシャル層４）の形成方法によれば、触媒体６２で熱分解して活性化した、高エネルギーを持つ水素原子または水素原子の集団が選択的エッチング作用を有することを利用することにより、マスク３上にシリコンを堆積させることなくシリコン基板１の表面にのみシリコンを選択的に結晶成長（エピタキシャル成長）させることができる。
【００３６】
また、触媒体６２で堆積用原料ガスを活性化させるため、シリコン基板１から供給するエネルギを少なくすることができ、したがってシリコン基板１の温度を例えば２００℃といった低温にすることができる。
また、ＳｉＨ4 と水素とを堆積用原料ガスとし、塩化水素を用いないので、処理装置のメンテナンスも容易にすることができる。
【００３７】
次に、本発明における請求項５記載の半導体装置の製造方法を、Elevated Ｓ／Ｄ（ソース／ドレイン）の製造に適用した場合の一実施形態例であり、かつ、請求項９記載の半導体装置の製造方法の一実施形態例となる例について、図４（ａ）〜（ｅ）を参照して説明する。
まず、図４（ａ）に示すようにシリコン基板１０を用意し、このシリコン基板１０にＰウェル１１およびＮウェル１２を従来と同様の手法でこの順に形成し、さらにこのシリコン基板１０表面にＳｉＯ2 膜１３を厚さ１００ｎｍ程度に形成する。
【００３８】
なお、Ｐウェル１１の形成については、打ち込みエネルギーが１００ｋｅＶ、ドーズ量が２×１０13ａｔｏｍｓ／ｃｍ2 の条件でＢ+ をイオン注入し、続いて窒素雰囲気下にて１２００℃で６時間加熱し、さらに酸素雰囲気下にて１２００℃で２時間加熱することによって行う。また、Ｎウェル１１の形成については、打ち込みエネルギーが１５０ｋｅＶ、ドーズ量が５×１０12ａｔｏｍｓ／ｃｍ2 の条件でＰ+ をイオン注入し、続いて（窒素＋酸素）の雰囲気下にて１１４０℃で４時間加熱することによって行う。
【００３９】
次に、公知のＬＯＣＯＳ酸化を９８０℃で行い、図４（ｂ）に示すように厚さ６００ｎｍ程度のフィールド酸化膜１４を形成する。
なお、これに先立ち、シリコン基板１０表面を希フッ酸により全面エッチングして前記ＳｉＯ2 膜１３を除去する。続いて、Ｐａｄ酸化を９５０℃程度で行って厚さ６０ｎｍ程度のＰａｄ酸化膜を形成し（図示略）、さらにこの上にＣＶＤ法等により８００℃以下の温度でＳｉＮ膜（図示略）を厚さ１２０ｎｍ程度に形成する。次いで、このＳｉＮ膜を公知のリソグラフィー技術、エッチング技術によってパターニングし、この後、前述したようにＬＯＣＯＳ酸化を行う。
【００４０】
次いで、図４（ｃ）に示すようにゲート酸化膜（図示略）を９５０℃で処理して厚さ２００ｎｍ程度に形成し、さらに、Ｐウェル１１上およびＮウェル１２上に、公知の技術によってそれぞれゲート１５およびサイドウォール１６を形成する。
なお、ゲート１５については、ポリシリコンに不純物（例えばリン）を導入してなるポリシリコン層１５ａ上に、ＷＳｉx 層１５ｂを形成した、ポリサイド構造のものとしている。
【００４１】
次いで、Ｐウェル１１、Ｎウェル１２のそれぞれにおいて、シリコンエピタキシャル層を形成するソース／ドレイン領域の酸化膜を、希フッ酸等によってエッチング除去する。そして、このシリコン基板１０に、図２に示した触媒ＣＶＤ装置５０によって先の半導体層の形成方法の一実施形態例と同様に処理を行い、シリコン基板１０を６００℃程度の比較的低温に加熱することによって図４（ｄ）に示すように厚さ５０〜３００ｎｍ程度、本例では１２０ｎｍ程度のシリコンエピタキシャル層１７を形成する。このようにして形成するシリコンエピタキシャル層１７については、完全なエピタキシャル層である必要はなく、ポリシリコンに近い結晶構造のものでも機能上問題ない。
【００４２】
ここで、シリコン基板１０表面にはフィールド酸化膜１４が形成されていることから、これが図１に示したマスク３として機能することによりこれの上にシリコンが堆積されず、結果としてシリコンエピタキシャル層１７はシリコン基板１０表面に選択的に形成されたことになる。
なお、ゲート１５上にはそのＷＳｉx 層１５ｂ上にポリシリコンが堆積するが、この堆積形成されたポリシリコン膜は特にゲート１５の動作に悪影響を及ぼすことがないことから、後工程においてもそのまま除去することなく残しておいてよい。
【００４３】
次いで、得られたシリコンエピタキシャル層１７にイオン注入を行い、そのキャリア濃度を最適化する。
このイオン注入に際しては、これに先立ち、ソース／ドレイン領域を酸素雰囲気にて９００℃で３０分間加熱し、厚さ３０ｎｍ程度の酸化膜を形成しておき、その後、Ｎｃｈ側、すなわちＰウェル１１側のみを開口するパターンを形成し、これをマスクにして打ち込みエネルギーが７０ｋｅＶ、ドーズ量が５×１０15ａｔｏｍｓ／ｃｍ2 の条件でＡｓ+ をイオン注入し、さらに窒素雰囲気にて９５０℃で２０分間アニール処理を行う。
【００４４】
また、これに続いてＰｃｈ側、すなわちＮウェル１２側のみを開口するパターンを形成し、これをマスクにして打ち込みエネルギーが３０ｋｅＶ、ドーズ量が５×１０15ａｔｏｍｓ／ｃｍ2 の条件でＢＦ2 + をイオン注入し、さらに窒素雰囲気にて９５０℃で５分間アニール処理を行う。
【００４５】
このようにしてシリコンエピタキシャル層１７にイオン注入し、さらにアニール処理を行うことにより、図４（ｅ）に示すようにシリコンエピタキシャル層１７の下のＰウェル１１、Ｎウェル１２内にそれぞれソース／ドレイン１８を形成する。
【００４６】
このような製造方法にあっては、触媒ＣＶＤ法によってシリコンエピタキシャル層１７を形成するので、その際にシリコン基板１０を、熱ＣＶＤ法の場合に９００〜１０００℃としなければないのに比べ６００℃と比較的低温に保持することができ、したがってゲート１５におけるポリシリコン層１５ａ中の不純物の再拡散を抑え、再拡散に伴うＷＳｉx 層１５ｂの汚染やポリシリコン層１５ａの高抵抗化を防ぐことができる。
【００４７】
図５は前記のElevated Ｓ／Ｄ（ソース／ドレイン）の製造方法の第１の変形例を示す図である。
この図５の示した例が図４（ａ）〜（ｅ）に示した例と異なるところは、シリコンエピタキシャル層形成の際に、堆積用原料ガス中にドーピング用の不純物を混入しておき、得られるシリコンエピタキシャル層を既に不純物が導入されたものとする点にある。
【００４８】
すなわち、この例では、図４（ｃ）に示したようにゲート１５を形成した後、まず、Ｎウェル１２表面のみを開口するマスク（図示略）を公知の技術によってシリコン酸化膜やシリコン窒化膜で形成し、続いて、Ｎウェル１２上のみにボロン等の不純物を導入したＰタイプのシリコンを触媒ＣＶＤ法によってエピタキシャル成長させ、厚さ５０〜３００ｎｍ程度のＰタイプシリコンエピタキシャル層２０を形成する。
【００４９】
次に、前記マスクを除去し、新たにＰウェル１１表面のみを開口するマスク（図示略）を公知の技術によってシリコン酸化膜やシリコン窒化膜で形成し、続いて、Ｐウェル１１上のみにリン等の不純物を導入したＮタイプのシリコンを触媒ＣＶＤ法によってエピタキシャル成長させ、厚さ５０〜３００ｎｍ程度のＮタイプシリコンエピタキシャル層２１を形成する。
【００５０】
次いで、Ｐタイプシリコンエピタキシャル層２０およびその下層のＮウェル１２にボロン等の不純物をイオン注入してその不純物濃度を調整し、同様にＮタイプシリコンエピタキシャル層２１およびその下層のＰウェル１１にリン等の不純物をイオン注入してその不純物濃度を調整する。
そして、８００℃で３０分間程度の熱拡散処理を行い、Ｐタイプシリコンエピタキシャル層２０、Ｎタイプシリコンエピタキシャル層２１のそれぞれの下のＰウェル１１、Ｎウェル１２内に、それぞれソース／ドレイン２２を形成する。このとき、Ｐタイプシリコンエピタキシャル層２０、Ｎタイプシリコンエピタキシャル層２１に予め導入された不純物が熱拡散することにより、この不純物がサイドウォール１６の下方にまで回り込み、結果としてＬＤＤ効果が得られる。
【００５１】
このような製造方法にあっては、Ｐタイプシリコンエピタキシャル層２０、Ｎタイプシリコンエピタキシャル層２１の厚みに影響されることなく、ソース／ドレイン２２をそのジャンクションの位置が安定した状態に形成することができ、さらにＬＤＤ効果を得ることもできる。
【００５２】
なお、図５中においてゲート１５の上に設けられた膜２３は、シリコンエピタキシャル層２０、２１を形成する際のマスクの一部であり、この膜２３については、イオン注入の際のマスクとしてそのまま除去せずに残し、利用している。
【００５３】
図６は前記のElevated Ｓ／Ｄ（ソース／ドレイン）の製造方法の第２の変形例を示す図である。
この図６の示した例が図４に示した例と異なるところは、シリコンエピタキシャル層形成の際に、堆積用原料ガス中にドーピング用の不純物を混入しておき、得られるシリコンエピタキシャル層を既に不純物が導入されたものとする点と、イオン注入を行わない点にある。
【００５４】
すなわち、この例では、図４（ｃ）に示したようにゲート１５を形成した後、まず、Ｎウェル１２表面のみを開口するマスク（図示略）を公知の技術によってシリコン酸化膜やシリコン窒化膜で形成する。次いで、Ｎウェル１２上のみにボロン等の不純物を導入したＰタイプのシリコンを触媒ＣＶＤ法によってエピタキシャル成長させ、不純物濃度が１０15〜１０16（ａｔｏｍｓ／ｃｍ2 ）程度、厚さ５０ｎｍ程度のＰタイプ低濃度シリコンエピタキシャル層３０を形成し、続いて、同じくＰタイプの不純物濃度が１０19〜１０20（ａｔｏｍｓ／ｃｍ2 ）程度、厚さ５０ｎｍ程度のＰタイプ高濃度シリコンエピタキシャル層３１を形成する。
【００５５】
次に、前記マスクを除去し、新たにＰウェル１１表面のみを開口するマスク（図示略）を公知の技術によってシリコン酸化膜やシリコン窒化膜で形成する。次いで、Ｐウェル１１上のみにリン等の不純物を導入したＮタイプのシリコンを触媒ＣＶＤ法によってエピタキシャル成長させ、不純物濃度が１０15〜１０16（ａｔｏｍｓ／ｃｍ2 ）程度、厚さ５０ｎｍ程度のＮタイプ低濃度シリコンエピタキシャル層３２を形成し、続いて、同じくＮタイプの不純物濃度が１０19〜１０20（ａｔｏｍｓ／ｃｍ2 ）程度、厚さ５０ｎｍ程度のＮタイプ高濃度シリコンエピタキシャル層３３を形成する。
【００５６】
そして、先の例と同様に熱拡散処理を行い、Ｐタイプ低濃度シリコンエピタキシャル層３０、Ｎタイプ低濃度シリコンエピタキシャル層３２のそれぞれの下のＰウェル１１、Ｎウェル１２内に、それぞれソース／ドレイン３４を形成する。このとき、図５に示した例と同様に、熱拡散によって不純物がサイドウォール１６の下方にまで回り込むことにより、ＬＤＤ効果が得られる。
【００５７】
このような製造方法にあっては、イオン注入処理を無くすことによって工程を簡略化することができ、また先の例と同様にＬＤＤ効果を得ることもできる。
なお、図６中においてゲート１５の上に設けられた２層の膜３５も、シリコンエピタキシャル層３０、３１、３２、３３を形成する際のマスクの一部であり、この膜３５についても、先の例と同様に除去せずに残している。
【００５８】
また、前記実施形態例においては、基層としてシリコン基板を用いているが、本発明はこれに限定されることなく、例えば格子定数がシリコン結晶とほとんど同じであるサファイヤ基板やスピネル基板を用いることができ、これらに対しても、基板温度約１００〜７００℃といった低温で、シリコンエピタキシャル層を選択的に形成することができる。
【００５９】
【発明の効果】
以上説明したように本発明によれば、マスク上にシリコンの堆積をある時間起こすことなく、基層上にシリコンを選択的に結晶成長させることができる。
【図面の簡単な説明】
【図１】（ａ）、（ｂ）は本発明の半導体層の形成方法を工程順に説明するための要部側断面図である。
【図２】本発明に用いられる触媒ＣＶＤ装置の概略構成図である。
【図３】触媒ＣＶＤ装置に接続する反応ガス制御系の概略構成図である。
【図４】（ａ）〜（ｅ）は本発明の半導体装置の製造方法を、Elevated Ｓ／Ｄ（ソース／ドレイン）の製造に適用した場合の一実施形態例を示す図であり、この製造方法を製造工程順に説明するための要部側断面図である。
【図５】図４に示したElevated Ｓ／Ｄ（ソース／ドレイン）の製造方法の第１の変形例を示す要部側断面図である。
【図６】図４に示したElevated Ｓ／Ｄ（ソース／ドレイン）の製造方法の第２の変形例を示す要部側断面図である。
【符号の説明】
１，１０…シリコン基板、２…開口部、３…マスク、４，１７…シリコンエピタキシャル層、１８，２２，３４…ソース／ドレイン、２０…Ｐタイプシリコンエピタキシャル層、２１…Ｎタイプシリコンエピタキシャル層、３０…Ｐタイプ低濃度シリコンエピタキシャル層、３１…Ｐタイプ高濃度シリコンエピタキシャル層、３２…Ｎタイプ低濃度シリコンエピタキシャル層、３３…Ｎタイプ高濃度シリコンエピタキシャル層、５０…触媒ＣＶＤ装置、５１…反応室、６２…触媒体
Claims (2)
- ＰウェルとＮウェルを有するシリコン基板上に、当該基板表面を露出させる開口部を有した第１のマスクを形成する工程と、
前記シリコン基板のＰウェル及びＮウェル上に、それぞれゲートを形成する工程と、
前記第１のマスクを除去した後、前記Ｎウェル表面のみを開口する第２のマスクを形成して、Ｎウェル上のみに不純物を導入したＰタイプのシリコンを触媒ＣＶＤ法によってエピタキシャル成長させることにより、第１のＰタイプシリコンエピタキシャル層とそれよりも不純物濃度の高い第２のＰタイプシリコンエピタキシャル層とを形成する工程と、
前記第２のマスクを除去した後、前記Ｐウェル表面のみを開口する第３のマスクを形成して、Ｐウェル上のみに不純物を導入したＮタイプのシリコンを触媒ＣＶＤ法によってエピタキシャル成長させることにより、第１のＮタイプシリコンエピタキシャル層とそれよりも不純物濃度の高い第２のＮタイプシリコンエピタキシャル層とを形成する工程と、
熱拡散処理を行なうことにより、前記第１のＰタイプシリコンエピタキシャル層下のＰウェル内と前記第１のＮタイプシリコンエピタキシャル層下のＮウェル内に、それぞれソース及びドレインを形成する工程と
を含む半導体装置の製造方法。 - 前記触媒ＣＶＤ法によってシリコンをエピタキシャル成長させてシリコンエピタキシャル層を形成する際に、堆積用原料ガス中にドーピング用の不純物を混入しておくことにより、当該不純物が導入されたシリコンエピタキシャル層を得る
請求項１記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06964299A JP4228458B2 (ja) | 1999-03-16 | 1999-03-16 | 半導体装置の製造方法 |
| US09/527,027 US6645835B1 (en) | 1999-03-16 | 2000-03-16 | Semiconductor film forming method and manufacturing method for semiconductor devices thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06964299A JP4228458B2 (ja) | 1999-03-16 | 1999-03-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000269140A JP2000269140A (ja) | 2000-09-29 |
| JP4228458B2 true JP4228458B2 (ja) | 2009-02-25 |
Family
ID=13408724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06964299A Expired - Fee Related JP4228458B2 (ja) | 1999-03-16 | 1999-03-16 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6645835B1 (ja) |
| JP (1) | JP4228458B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000111945A (ja) * | 1998-10-01 | 2000-04-21 | Sony Corp | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 |
| JP3918565B2 (ja) * | 2002-01-21 | 2007-05-23 | 株式会社デンソー | 半導体装置の製造方法 |
| US6987055B2 (en) | 2004-01-09 | 2006-01-17 | Micron Technology, Inc. | Methods for deposition of semiconductor material |
| US7253086B2 (en) * | 2004-10-18 | 2007-08-07 | Texas Instruments Incorporated | Recessed drain extensions in transistor device |
| DE102006038885B4 (de) | 2005-08-24 | 2013-10-10 | Wonik Ips Co., Ltd. | Verfahren zum Abscheiden einer Ge-Sb-Te-Dünnschicht |
| US20090087967A1 (en) * | 2005-11-14 | 2009-04-02 | Todd Michael A | Precursors and processes for low temperature selective epitaxial growth |
| US7648869B2 (en) * | 2006-01-12 | 2010-01-19 | International Business Machines Corporation | Method of fabricating semiconductor structures for latch-up suppression |
| US20070158779A1 (en) * | 2006-01-12 | 2007-07-12 | International Business Machines Corporation | Methods and semiconductor structures for latch-up suppression using a buried damage layer |
| US7276768B2 (en) * | 2006-01-26 | 2007-10-02 | International Business Machines Corporation | Semiconductor structures for latch-up suppression and methods of forming such semiconductor structures |
| US7491618B2 (en) * | 2006-01-26 | 2009-02-17 | International Business Machines Corporation | Methods and semiconductor structures for latch-up suppression using a conductive region |
| US20070194403A1 (en) * | 2006-02-23 | 2007-08-23 | International Business Machines Corporation | Methods for fabricating semiconductor device structures with reduced susceptibility to latch-up and semiconductor device structures formed by the methods |
| JP2008034462A (ja) * | 2006-07-26 | 2008-02-14 | Hitachi Kokusai Electric Inc | 基板処理装置 |
| US8112817B2 (en) * | 2006-10-30 | 2012-02-07 | Girish Chiruvolu | User-centric authentication system and method |
| US7818702B2 (en) * | 2007-02-28 | 2010-10-19 | International Business Machines Corporation | Structure incorporating latch-up resistant semiconductor device structures on hybrid substrates |
| US7754513B2 (en) * | 2007-02-28 | 2010-07-13 | International Business Machines Corporation | Latch-up resistant semiconductor structures on hybrid substrates and methods for forming such semiconductor structures |
| KR101028416B1 (ko) * | 2007-08-20 | 2011-04-13 | 재단법인서울대학교산학협력재단 | 박막 제조 방법 및 박막 제조 장치 |
| EP2602830A4 (en) * | 2010-08-05 | 2017-03-22 | Fujitsu Limited | Method for manufacturing semiconductor device and method for growing graphene |
| US10011920B2 (en) | 2011-02-23 | 2018-07-03 | International Business Machines Corporation | Low-temperature selective epitaxial growth of silicon for device integration |
| EP3848077B1 (en) | 2014-08-20 | 2022-11-09 | Revolutionary Medical Devices, Inc. | Ventilation mask |
| EP3915622B1 (en) | 2015-06-11 | 2023-09-13 | SunMed Group Holdings, LLC | Ventilation mask |
| US10466908B2 (en) * | 2015-08-25 | 2019-11-05 | Toshiba Memory Corporation | Memory system that buffers data before writing to nonvolatile memory |
| WO2018052673A1 (en) | 2016-09-14 | 2018-03-22 | Revolutionary Medical Devices, Inc. | Ventilation mask |
| CN114369812A (zh) * | 2021-12-15 | 2022-04-19 | 北京博纳晶科科技有限公司 | 一种化学气相沉积设备的清洁方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09283440A (ja) * | 1996-04-12 | 1997-10-31 | Toshiba Corp | 選択エピタキシャル膜の形成方法 |
| JP3141805B2 (ja) * | 1997-01-20 | 2001-03-07 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6372558B1 (en) * | 1998-08-18 | 2002-04-16 | Sony Corporation | Electrooptic device, driving substrate for electrooptic device, and method of manufacturing the device and substrate |
| US5981363A (en) * | 1998-11-17 | 1999-11-09 | Gardner; Mark I. | Method and apparatus for high performance transistor devices |
-
1999
- 1999-03-16 JP JP06964299A patent/JP4228458B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-16 US US09/527,027 patent/US6645835B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6645835B1 (en) | 2003-11-11 |
| JP2000269140A (ja) | 2000-09-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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