JP4229648B2 - 電子デバイスの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、カーボンナノチューブに代表される炭素元素線状構造体を用いた電子デバイスとその製造方法に関し、より詳しく言えば、Ｓｉテクノロジーの微細限界に対するブレークスルーとして期待されているカーボンナノチューブなどの炭素元素線状構造体を構成要素とした微細構造の電子デバイス及びその製造方法に関する。
【０００２】
【従来の技術】
電子デバイスの製造における重要な技術の一つに、Ｓｉテクノロジーがある。ところが、Ｓｉテクノロジーにおけるホトリソグラフィーでのトップダウン方式による微細化には限界があり、将来的には、ボトムアップ方式で微細構造を構築することへの応用が提案されているカーボンナノチューブ、カーボンファイバー（カーボンナノファイバー）などに対する期待が大きくなっている。
【０００３】
電子デバイス製造のため、基板上の所望の領域にカーボンナノチューブを形成するためには、カーボンナノチューブ成長に必要な触媒金属膜を所望の位置に配置し、その後、熱ＣＶＤ法あるいはプラズマＣＶＤ法を用いて触媒金属上に成長させる方法が用いられる。
【０００４】
カーボンナノチューブ成長のための触媒金属には、Ｎｉ、Ｆｅ、Ｃｏ又はこれらの元素を含む合金が用いられる。例えば、図１に示すようにＳｉ基板１０上に堆積したＮｉ膜１２（厚さが例えば１００ｎｍ程度）が触媒として用いられ、カーボンナノチューブ１４は、膜１２のＮｉ原子の集合体を成長核として成長する。
【０００５】
【発明が解決しようとする課題】
このようにＮｉ膜１２を触媒としてカーボンナノチューブ１４を成長させた場合、膜１２のＮｉはカーボンナノチューブ成長に必要な量以上に存在するため、カーボンナノチューブの成長核におけるＮｉ量が定まらず（各成長核ごとにＮｉ量にばらつきが生じる）、図示のようにカーボンナノチューブ直径の不均一性の原因になっている。
【０００６】
カーボンナノチューブ直径の不均一性は、カーボンナノチューブを利用して作製した電子デバイスの性能を左右しかねない。例えば、半導体的性質を持つカーボンナノチューブは直径に依存したバンドギャップを有しており、直径の不均一な半導体的性質のカーボンナノチューブが存在することは、電子デバイス特性を不安定にすることになる。
【０００７】
本発明は、直径の均一なカーボンナノチューブを用いた電子デバイスと、その製造方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】
カーボンナノチューブのＣＶＤ法による成長には、一般に、Ｎｉ、Ｃｏ、Ｆｅ等の触媒金属の膜が使用され、その膜の触媒金属を成長核としてナノチューブの成長が行われる。本発明の半導体装置は、カーボンナノチューブ成長のための触媒の膜として、Ｎｉ、Ｃｏ、Ｆｅ等の純粋な金属の膜ではなく、そのような金属のシリサイドから形成した膜を使用し、この膜の一部を構成している金属を核として成長させた直径の均一なカーボンナノチューブを含み、且つ、その金属シリサイド膜を半導体装置を構成する導電性の部材として含む。
【０００９】
カーボンナノチューブとして知られる材料は、炭素原子がｓｐ２という最も強い結合で６員環状に組み上げられたグラファイトシートを筒状に丸めた円筒構造を持つ、最小直径が０．４ｎｍの線状のナノ構造体である。カーボンナノチューブには、半導体的性質を示すタイプと金属的性質を示すタイプの両方が存在し、本発明ではどちらのタイプのカーボンナノチューブも使用可能である。また、単一の円筒体からなる単層チューブと、同心状の複数の円筒体を有する多層チューブが知られており、本発明ではやはりどちらのカーボンナノチューブを使用することも可能である。
【００１０】
炭素原子から構成される同様の線状ナノ構造体として、カーボンナノチューブ以外に、例えばカップスタック型構造体、カーボンファイバーなどと呼ばれるものが知られており、本発明ではカーボンナノチューブと同様にそれらのいずれも使用可能であり、そしてそれらを炭素元素線状構造体と総称することにする。
【００１１】
よって、本発明の電子デバイスの製造方法は、半導体の電子又は正孔の移動による電気伝導を利用する、トランジスタ等の電子デバイスであり、半導体部材、導電性部材及び絶縁性部材を含んでなる電子デバイスを製造する方法であって、導電性部材として触媒金属を構成元素とする金属シリサイド層を形成する工程と、この金属シリサイド層の前記触媒金属を成長核としてＣＶＤ法により炭素元素線状構造体を成長させる工程を含み、シリコン基板上の所定の領域に前記触媒金属膜を形成し、次いで熱処理により基板のシリコンと前記触媒金属膜とを反応させることにより、前記金属シリサイド層を形成し、前記金属シリサイド層の金属の組成比を前記熱処理の温度により調整することによって、前記炭素元素線状構造体の直径を制御する、電子デバイスの製造方法である。
【００１２】
本発明のもう一つの電子デバイスの製造方法は、半導体の電子又は正孔の移動による電気伝導を利用するデバイスであり、半導体部材、導電性部材及び絶縁性部材を含んでなるデバイスを製造する方法であって、導電性部材として触媒金属を構成元素とする金属シリサイド層を形成する工程と、この金属シリサイド層の前記触媒金属を成長核としてＣＶＤ法により炭素元素線状構造体を成長させる工程を含み、シリコン基板の所定の領域に前記触媒金属をイオン注入し、次いで熱処理により基板のシリコンと注入された前記触媒金属とを反応させることにより、前記金属シリサイド層を形成し、前記金属シリサイド層の金属の組成比を前記熱処理の温度により調整することによって、前記炭素元素線状構造体の直径を制御する、電子デバイスの製造方法である。
【００１３】
【発明の実施の形態】
以下、炭素元素線状構造体としてカーボンナノチューブを用いた電子デバイスを例に、本発明を説明する。
図２（ａ）〜（ｃ）に、シリコン基板上のＮｉシリサイド膜を触媒としてカーボンナノチューブをＣＶＤ法で成長させた例を模式的に示す。いずれの場合も、初めにＳｉ基板１０上の所望の領域にＮｉシリサイド膜を形成する。これらのＮｉシリサイド膜は、Ｓｉ基板１０上にＮｉ膜を堆積し、その後、ＲＴＡ（瞬間熱アニール（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ））法により３０秒間処理して形成する。ここで、処理温度が２５０℃〜４５０℃の範囲でＮｉ2Ｓｉ、４５０℃〜７５０℃の範囲でＮｉＳｉ、７５０℃以上でＮｉＳｉ2の組成を持つそれぞれＮｉシリサイド膜２１（図１（ａ））、２２（図２（ｂ））、２３（図２（ｃ））が主に形成される。
【００１４】
次に、Ｎｉシリサイド膜２１、２２、２３を構成するＮｉ元素を触媒として、メタン／水素の混合ガスを用いたプラズマＣＶＤ法によりＮｉシリサイド表面にカーボンナノチューブ２５、２６、２７を成長する。このとき、ＮｉシリサイドのＮｉ組成比に依存してカーボンナノチューブの成長核の大きさが変化し、それに応じてカーボンナノチューブの直径が変化する。具体的には、ＲＴＡ処理温度が高くなるにつれてシリサイドのＮｉ組成比が小さくなり、カーボンナノチューブの直径は小さくなる。これは、Ｎｉシリサイド膜表面に存在するＮｉ量が少ない場合、Ｎｉ触媒の供給律速的な状態で成長が進行するためと考えられる。この場合、Ｎｉシリサイド組成比が均一であれば、カーボンナノチューブの直径は均一になる。
【００１５】
図３に、厚さ３５ｎｍのＮｉ層をＲＴＡ処理して得られたＮｉシリサイド層のシート抵抗とＲＴＡ処理温度の関係を示す。５００℃〜７００℃の範囲で低抵抗なＮｉＳｉが形成され、８００℃において高抵抗なＮｉＳｉ2が形成されていることがわかる。なお、厚さ３５ｎｍのＮｉ層のシート抵抗は１２Ω／□である。例えば、製造しようとする電子デバイスにおいてＮｉシリサイド層が低抵抗であることが要求される場合、４５０℃〜７５０℃の範囲でＮｉ層のＲＴＡ処理を行う必要がある。同様に、その後の工程であるプラズマＣＶＤ法によるカーボンナノチューブの成長温度も７５０℃以下とする必要がある。
【００１６】
また、例えば、Ｎｉシリサイド層が低抵抗である必要がない場合（例として、電極として使用される場合）、７５０℃以上のＲＴＡ処理を行いカーボンナノチューブ径を細くすることも可能である。
【００１７】
Ｃｏを触媒金属として用いる場合、同様にＣｏシリサイドを形成し、それを触媒としてカーボンナノチューブを形成する。ＣｏシリサイドはＮｉシリサイドとは異なり、８００℃以上で形成されるＣｏＳｉ2の抵抗が低いために、ＲＴＡ温度とカーボンナノチューブ成長温度に制限はない。例えば、ＲＴＡ温度が８００℃以下で形成されるＣｏＳｉ等のＣｏリッチなシリサイドを形成し、その後、８００℃以上の温度でカーボンナノチューブを成長する方法を用いることにより、カーボンナノチューブの形成と低抵抗ＣｏＳｉ2層への変換を同時に行ってもよい。
【００１８】
金属シリサイドの形成は、Ｓｉ基板上のＮｉなどの金属層にＲＴＡのような熱処理を施してＳｉと金属とを反応させることによる方法以外に、任意の方法によることができる。一例として、金属イオン注入法の利用が可能である。この場合は、例えば、Ｓｉ基板への注入条件を加速電圧１００ｋｅＶ、注入ドーズ量１×１０17ｃｍ2とし、ＲＴＡ温度を８５０〜９５０℃程度とすることで、注入元素の拡散が生じ、基板のＳｉと反応して、金属シリサイド層が形成される。このようなイオン注入法によれば、金属膜から形成するシリサイドと比較してＮｉ組成比が小さいシリサイドが得られるため、カーボンナノチューブ径の微細化が実現し、将来的には単層カーボンナノチューブを形成する方法としての可能性がある。
【００１９】
また、Ｓｉ基板を用いなくてもよく、例えば、サファイア基板等にＳｉ元素と金属元素を順次積層堆積し、ＲＴＡ処理を行うことで、所定の金属シリサイド層を形成する方法も可能である。更に、ＣＶＤ法あるいはＰＶＤ法による金属シリサイド層の形成も可能であろう。
【００２０】
カーボンナノチューブ成長は高周波（ＲＦ）プラズマＣＶＤ法を用いて行う。成長条件は、例えば次の通りである。反応ガスとしてメタンと水素をそれぞれ４０ｓｃｃｍ、６０ｓｃｃｍの流量で、混合ガスとして真空チャンバ内に導入し、圧力２００Ｐａ、２．４５ＧＨｚマイクロ波パワー２ｋＷ、基板温度４００℃とする。垂直配向させるために、チャンバ（接地）に対して基板にマイナス４００Ｖの直流（ＤＣ）電界を印加する。ナノチューブの長さを１μｍにするには成長時間３０分とする。反応ガスは炭素系のガスを含むものであれば限定せず、上記のメタンに代えてアセチレン等のガスを使用することも可能である。
【００２１】
また、プラズマＣＶＤ法に限らず、直流（ＤＣ）プラズマと熱フィラメントを組み合わせたＤＣプラズマ熱フィラメントＣＶＤ法を用いてもよい。その場合、例えば、反応ガスとしてアセチレンと水素をそれぞれ８０ｓｃｃｍ、２０ｓｃｃｍの流量で、混合ガスとして真空チャンバ内に導入し、圧力１０００Ｐａ、基板温度６００℃、熱フィラメント温度１８００℃とする。垂直配向させるために、チャンバ（接地）に対して基板にマイナス４００Ｖの直流（ＤＣ）電界を印加する（これがＤＣプラズマの意味）。
【００２２】
従来の熱ＣＶＤ法や熱フィラメントＣＶＤ法を用いてもカーボンナノチューブ成長は可能であるが、直流（ＤＣ）電界を印加する機構を持たない場合には配向したカーボンナノチューブが得られないため、優位性はない。
【００２３】
本発明の電子デバイスは、カーボンナノチューブの成長に必要な触媒金属をシリサイド化した金属シリサイド層から成長させたカーボンナノチューブを用いており、それにより金属シリサイド層の組成に依存したカーボンナノチューブ径の制御、及びその均一性向上が可能となる。例えば、半導体的性質を持つカーボンナノチューブは直径に依存したバンドギャップを有しており、金属シリサイド層の組成制御により得られる直径のそろったナノチューブを用いることで、所望のバンドギャップを有するカーボンナノチューブを均一に配置した電子デバイスの利用が可能となる。
【００２４】
【実施例】
次に、実施例により本発明を更に説明するが、本発明はこれらの例に限定されるものではない。
【００２５】
（実施例１）
この例では、シリコン基板上に形成したＣＭＯＳデバイスのソース・ドレイン領域のシリサイド部分に接続する電極としてカーボンナノチューブを使用した。そのようなシリサイド部分に通じる微細なヴィアホールに適したカーボンナノチューブ径とすることで、ソース・ドレイン領域に関し、つまり素子寸法に関して、微細化が実現できる。更には、カーボンナノチューブ自身の高伝導性により、そのようなヴィアホールにおいて従来から用いられる高抵抗なＷ電極による配線への接続と比較して、電極の低抵抗化が図れる。
【００２６】
初めに、図４（ａ）に示すように、ソース領域４２とドレイン領域４４を設けたＳｉ基板４０上に、一般的な構造である絶縁膜側壁４８を備えたゲート電極構造体４６を形成した。このシリコン基板４０の全面に、スパッタ法を用いてＮｉ膜５０（３５ｎｍ）を堆積した。その後、ＲＴＡ法を用いて５００℃で３０秒熱処理して、ソース領域４２とドレイン領域４４の表面部分にＮｉシリサイド（ＮｉＳｉ）層５２、５４を形成した。
【００２７】
次に、図４（ｂ）に示すように、硝酸水溶液（ＨＮＯ3：Ｈ2Ｏ＝１：１０）によるウェットエッチング法を用いて未反応Ｎｉ層のみを選択的に除去した。
【００２８】
続いて、図４（ｃ）に示すように、Ｓｉ基板４０の全面に、層間絶縁膜５６としてシリコン系の低誘電率（ｌｏｗ−ｋ）膜をプラズマＣＶＤ法により１μｍの厚みで形成し、そしてこの膜５６に、フッ素系エッチングガスを使用するドライエッチング法によるパターニングによってシリサイド層５２、５４に達するヴィアホール形成した。次いで、これらのヴィアホールの開口内に露出したシリサイド層５２、５４上に、金属的性質を示すカーボンナノチューブ５８を垂直に成長させた。カーボンナノチューブ５８の成長は、ＣＨ4とＨ2の混合ガスを用い、６００℃、２００Ｐａで約２０分行った。ナノチューブ５８をＳｉ基板表面に垂直な方向に配向成長させるため、垂直方向に−２００Ｖの電界を印加した。
【００２９】
その後、カーボンナノチューブ５８に接続する銅配線パターン（図示せず）を形成した。
【００３０】
（実施例２）
この例は、シリコン基板上に形成したＣＭＯＳのソース・ドレイン領域のシリサイド部分の形成を、イオン注入法を利用して行うことを除き、実施例１と同じであった。
【００３１】
初めに、シリコン基板４０（図４（ａ））のソース領域４２とドレイン領域４４に、イオン注入法により、加速電圧１００ｋｅＶ、注入ドーズ量１×１０17ｃｍ2でＮｉ元素を注入した。その後、ＲＴＡ法を用いて９００℃で３０秒熱処理し、ソース領域４２とドレイン領域４４の表層部にＮｉシリサイド層を形成した。
【００３２】
続いて、実施例１で図４（ｃ）を参照して説明したとおりにヴィアホールを設けた層間絶縁膜を形成し、ヴィアホール内にカーボンナノチューブを成長させ、そしてカーボンナノチューブに接続する銅配線パターンを形成した。
【００３３】
（実施例３）
この例では、シリコン基板上に形成したＣＭＯＳデバイスのソース・ドレイン領域の表層金属シリサイド間に、チャネルとして働くカーボンナノチューブを水平方向に形成する。金属シリサイドの金属組成を小さくするよう制御することでチューブ径の小さい単層カーボンナノチューブを形成すれば、良好な半導体性のカーボンナノチューブとなり、また、キャリアのバリスティックな伝導も期待され、微細な高速デバイスが実現できる。
【００３４】
初めに、図５（ａ）に示すように、Ｓｉ基板６０のソース領域６２とドレイン領域６４にイオン注入法を用いて、加速電圧１００ｋｅＶ、注入ドーズ量１×１０17ｃｍ2でＮｉ元素を注入し、そしてＲＴＡ法により９００℃で熱処理してＮｉシリサイド層６６、６７を形成する。
【００３５】
次に、プラズマＣＶＤ法を用い、ＳｉＯＮ膜を１００ｎｍの厚みで堆積させて絶縁膜を基板の全面に形成する。フッ素系エッチングガスを使用するドライエッチング法により、図５（ｂ）に示すように、絶縁膜６８をパターニングしそしてシリサイド層６６、６７を途中までエッチング除去する。
【００３６】
続いて、図５（ｃ）に示すように、ドライエッチングにより形成した開口内の両側に露出したシリサイド層６６、６７の側壁間に、水平方向に電界を印加しながらプラズマＣＶＤ法により半導体的性質のカーボンナノチューブ７０を水平方向に成長させる。得られたカーボンナノチューブはチャネルとして使用することができ、カーボンナノチューブの本数に応じて素子の電流値を制御することができる。
【００３７】
図５（ｄ）に示すように、プラズマＣＶＤ法を用いてＳｉＯＮ膜を５〜１０ｎｍの厚みで堆積させて、絶縁膜薄層７２を基板の全面に形成する。この絶縁膜は金属酸化膜でもよく、例えば、ＡｌやＴｉ等を蒸着し（１〜１０ｎｍ）、酸素プラズマあるいは大気中（自然酸化）で酸化した金属酸化膜薄層を用いてもよい。絶縁膜薄層７２の上にレジスト層（図示せず）を形成し、パターニングしてゲート電極部にレジスト開口を形成し、ゲート電極材料として例えばＡｌを３００ｎｍの厚みで蒸着する。次いで、リフトオフ法によりゲート電極７４を形成する。
【００３８】
絶縁膜薄層７２とその下の絶縁膜６８にソース領域６２とドレイン領域６４のシリサイド層６６、６７に達するよう形成したヴィアホール（図示せず）内に形成される、外部回路へ接続するための引き出し電極（図示せず）は、実施例１又は２で説明したようにやはりカーボンナノチューブから形成することができる。あるいは、タングステン等の通常の材料から引き出し電極を形成することも可能である。
【００３９】
本発明は、以上説明したとおりであるが、その特徴を種々の態様ととも付記すれば、次のとおりである。
（付記１）半導体の電子又は正孔の移動による電気伝導を利用する電子デバイスであり、半導体部材、導電性部材及び絶縁性部材を含んでなる電子デバイスであって、導電性部材として金属シリサイドで作られた部材を含み、且つ、当該導電性シリサイドで作られた部材に接続した炭素元素線状構造体を含むことを特徴とする電子デバイス。
（付記２）前記金属シリサイドが、Ｎｉ、ＣｏもしくはＦｅ、又はそれらの合金のシリサイドである、付記１記載の電子デバイス。
（付記３）金属シリサイドで作られた前記部材が、トランジスタのソース領域及びドレイン領域の表層部に位置する、付記１又は２記載の電子デバイス。
（付記４）前記炭素元素線状構造体が、前記ソース領域及びドレイン領域を外部回路に接続するための引き出し電極を構成している、付記３記載の電子デバイス。
（付記５）前記炭素元素線状構造体が、前記ソース領域とドレイン領域の双方に接続してトランジスタのチャネルを構成している、付記３又は４記載の電子デバイス。
（付記６）前記炭素元素線状構造体がカーボンナノチューブである、付記１から５までのいずれか一つに記載の電子デバイス。
（付記７）半導体の電子又は正孔の移動による電気伝導を利用する電子デバイスであり、半導体部材、導電性部材及び絶縁性部材を含んでなる電子デバイスを製造する方法であって、導電性部材としての金属シリサイド層を形成する工程と、この金属シリサイド層からＣＶＤ法により炭素元素線状構造体を成長させる工程を含む電子デバイスの製造方法。
（付記８）シリコン基板上の所定の領域に金属膜を形成し、次いで熱処理により基板のシリコンと金属膜の金属とを反応させることにより、前記金属シリサイド層を形成する、付記７記載の電子デバイスの製造方法。
（付記９）前記金属膜を、Ｎｉ、ＣｏもしくはＦｅ、又はそれらの合金から形成する、付記８記載の電子デバイスの製造方法。
（付記１０）前記金属膜をＮｉから形成し、前記熱処理を４５０〜７５０℃の温度範囲で行う、付記８記載の電子デバイスの製造方法。
（付記１１）前記金属膜をＮｉから形成し、前記熱処理を７５０℃以上の温度範囲で行う、付記８記載の電子デバイスの製造方法。
（付記１２）シリコン基板の所定の領域に金属をイオン注入し、次いで熱処理により基板のシリコンと注入された金属とを反応させることにより、前記金属シリサイド層を形成する、付記７記載の電子デバイスの製造方法。
（付記１３）前記金属が、Ｎｉ、ＣｏもしくはＦｅ、又はそれらの合金である、付記１２記載の電子デバイスの製造方法。
（付記１４）前記熱処理を８５０〜９５０℃の温度範囲で行う、付記１２又は１３記載の電子デバイスの製造方法。
（付記１５）前記炭素元素線状構造体がカーボンナノチューブである、付記７から１４までのいずれか一つに記載の電子デバイスの製造方法。
【００４０】
【発明の効果】
本発明によれば、直径の均一な炭素元素線状構造体を用いることにより特性の安定した微細構造の電子デバイスの提供が可能になる。また、低抵抗化した引き出し電極等の配線要素を含む微細構造の電子デバイスの提供が可能となる。
【図面の簡単な説明】
【図１】Ｎｉ膜を触媒としたカーボンナノチューブの成長を説明する図である。
【図２】Ｎｉシリサイド膜を触媒としたカーボンナノチューブの成長を説明する図である。
【図３】Ｎｉ層のＲＴＡ処理により得られたＮｉシリサイド層のシート抵抗とＲＴＡ処理温度との関係を示すグラフである。
【図４】実施例１の電子デバイス製造工程を模式的に説明する図である。
【図５】実施例３の電子デバイス製造工程を模式的に説明する図である。
【符号の説明】
１０…Ｓｉ基板
１２…Ｎｉ膜
１４、２５、２６、２７…カーボンナノチューブ
２１…Ｎｉ2Ｓｉ膜
２２…ＮｉＳｉ膜
２３…ＮｉＳｉ2膜
４０、６０…Ｓｉ基板
４２、６２…ソース領域
４４、６４…ドレイン領域
４６…ゲート電極構造体
５２、５４、６６、６７…Ｎｉシリサイド層
５６…層間絶縁膜
５８、７０…カーボンナノチューブ
６８…絶縁膜
７２…絶縁膜薄層
７４…ゲート電極
【発明の属する技術分野】
本発明は、カーボンナノチューブに代表される炭素元素線状構造体を用いた電子デバイスとその製造方法に関し、より詳しく言えば、Ｓｉテクノロジーの微細限界に対するブレークスルーとして期待されているカーボンナノチューブなどの炭素元素線状構造体を構成要素とした微細構造の電子デバイス及びその製造方法に関する。
【０００２】
【従来の技術】
電子デバイスの製造における重要な技術の一つに、Ｓｉテクノロジーがある。ところが、Ｓｉテクノロジーにおけるホトリソグラフィーでのトップダウン方式による微細化には限界があり、将来的には、ボトムアップ方式で微細構造を構築することへの応用が提案されているカーボンナノチューブ、カーボンファイバー（カーボンナノファイバー）などに対する期待が大きくなっている。
【０００３】
電子デバイス製造のため、基板上の所望の領域にカーボンナノチューブを形成するためには、カーボンナノチューブ成長に必要な触媒金属膜を所望の位置に配置し、その後、熱ＣＶＤ法あるいはプラズマＣＶＤ法を用いて触媒金属上に成長させる方法が用いられる。
【０００４】
カーボンナノチューブ成長のための触媒金属には、Ｎｉ、Ｆｅ、Ｃｏ又はこれらの元素を含む合金が用いられる。例えば、図１に示すようにＳｉ基板１０上に堆積したＮｉ膜１２（厚さが例えば１００ｎｍ程度）が触媒として用いられ、カーボンナノチューブ１４は、膜１２のＮｉ原子の集合体を成長核として成長する。
【０００５】
【発明が解決しようとする課題】
このようにＮｉ膜１２を触媒としてカーボンナノチューブ１４を成長させた場合、膜１２のＮｉはカーボンナノチューブ成長に必要な量以上に存在するため、カーボンナノチューブの成長核におけるＮｉ量が定まらず（各成長核ごとにＮｉ量にばらつきが生じる）、図示のようにカーボンナノチューブ直径の不均一性の原因になっている。
【０００６】
カーボンナノチューブ直径の不均一性は、カーボンナノチューブを利用して作製した電子デバイスの性能を左右しかねない。例えば、半導体的性質を持つカーボンナノチューブは直径に依存したバンドギャップを有しており、直径の不均一な半導体的性質のカーボンナノチューブが存在することは、電子デバイス特性を不安定にすることになる。
【０００７】
本発明は、直径の均一なカーボンナノチューブを用いた電子デバイスと、その製造方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】
カーボンナノチューブのＣＶＤ法による成長には、一般に、Ｎｉ、Ｃｏ、Ｆｅ等の触媒金属の膜が使用され、その膜の触媒金属を成長核としてナノチューブの成長が行われる。本発明の半導体装置は、カーボンナノチューブ成長のための触媒の膜として、Ｎｉ、Ｃｏ、Ｆｅ等の純粋な金属の膜ではなく、そのような金属のシリサイドから形成した膜を使用し、この膜の一部を構成している金属を核として成長させた直径の均一なカーボンナノチューブを含み、且つ、その金属シリサイド膜を半導体装置を構成する導電性の部材として含む。
【０００９】
カーボンナノチューブとして知られる材料は、炭素原子がｓｐ２という最も強い結合で６員環状に組み上げられたグラファイトシートを筒状に丸めた円筒構造を持つ、最小直径が０．４ｎｍの線状のナノ構造体である。カーボンナノチューブには、半導体的性質を示すタイプと金属的性質を示すタイプの両方が存在し、本発明ではどちらのタイプのカーボンナノチューブも使用可能である。また、単一の円筒体からなる単層チューブと、同心状の複数の円筒体を有する多層チューブが知られており、本発明ではやはりどちらのカーボンナノチューブを使用することも可能である。
【００１０】
炭素原子から構成される同様の線状ナノ構造体として、カーボンナノチューブ以外に、例えばカップスタック型構造体、カーボンファイバーなどと呼ばれるものが知られており、本発明ではカーボンナノチューブと同様にそれらのいずれも使用可能であり、そしてそれらを炭素元素線状構造体と総称することにする。
【００１１】
よって、本発明の電子デバイスの製造方法は、半導体の電子又は正孔の移動による電気伝導を利用する、トランジスタ等の電子デバイスであり、半導体部材、導電性部材及び絶縁性部材を含んでなる電子デバイスを製造する方法であって、導電性部材として触媒金属を構成元素とする金属シリサイド層を形成する工程と、この金属シリサイド層の前記触媒金属を成長核としてＣＶＤ法により炭素元素線状構造体を成長させる工程を含み、シリコン基板上の所定の領域に前記触媒金属膜を形成し、次いで熱処理により基板のシリコンと前記触媒金属膜とを反応させることにより、前記金属シリサイド層を形成し、前記金属シリサイド層の金属の組成比を前記熱処理の温度により調整することによって、前記炭素元素線状構造体の直径を制御する、電子デバイスの製造方法である。
【００１２】
本発明のもう一つの電子デバイスの製造方法は、半導体の電子又は正孔の移動による電気伝導を利用するデバイスであり、半導体部材、導電性部材及び絶縁性部材を含んでなるデバイスを製造する方法であって、導電性部材として触媒金属を構成元素とする金属シリサイド層を形成する工程と、この金属シリサイド層の前記触媒金属を成長核としてＣＶＤ法により炭素元素線状構造体を成長させる工程を含み、シリコン基板の所定の領域に前記触媒金属をイオン注入し、次いで熱処理により基板のシリコンと注入された前記触媒金属とを反応させることにより、前記金属シリサイド層を形成し、前記金属シリサイド層の金属の組成比を前記熱処理の温度により調整することによって、前記炭素元素線状構造体の直径を制御する、電子デバイスの製造方法である。
【００１３】
【発明の実施の形態】
以下、炭素元素線状構造体としてカーボンナノチューブを用いた電子デバイスを例に、本発明を説明する。
図２（ａ）〜（ｃ）に、シリコン基板上のＮｉシリサイド膜を触媒としてカーボンナノチューブをＣＶＤ法で成長させた例を模式的に示す。いずれの場合も、初めにＳｉ基板１０上の所望の領域にＮｉシリサイド膜を形成する。これらのＮｉシリサイド膜は、Ｓｉ基板１０上にＮｉ膜を堆積し、その後、ＲＴＡ（瞬間熱アニール（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ））法により３０秒間処理して形成する。ここで、処理温度が２５０℃〜４５０℃の範囲でＮｉ2Ｓｉ、４５０℃〜７５０℃の範囲でＮｉＳｉ、７５０℃以上でＮｉＳｉ2の組成を持つそれぞれＮｉシリサイド膜２１（図１（ａ））、２２（図２（ｂ））、２３（図２（ｃ））が主に形成される。
【００１４】
次に、Ｎｉシリサイド膜２１、２２、２３を構成するＮｉ元素を触媒として、メタン／水素の混合ガスを用いたプラズマＣＶＤ法によりＮｉシリサイド表面にカーボンナノチューブ２５、２６、２７を成長する。このとき、ＮｉシリサイドのＮｉ組成比に依存してカーボンナノチューブの成長核の大きさが変化し、それに応じてカーボンナノチューブの直径が変化する。具体的には、ＲＴＡ処理温度が高くなるにつれてシリサイドのＮｉ組成比が小さくなり、カーボンナノチューブの直径は小さくなる。これは、Ｎｉシリサイド膜表面に存在するＮｉ量が少ない場合、Ｎｉ触媒の供給律速的な状態で成長が進行するためと考えられる。この場合、Ｎｉシリサイド組成比が均一であれば、カーボンナノチューブの直径は均一になる。
【００１５】
図３に、厚さ３５ｎｍのＮｉ層をＲＴＡ処理して得られたＮｉシリサイド層のシート抵抗とＲＴＡ処理温度の関係を示す。５００℃〜７００℃の範囲で低抵抗なＮｉＳｉが形成され、８００℃において高抵抗なＮｉＳｉ2が形成されていることがわかる。なお、厚さ３５ｎｍのＮｉ層のシート抵抗は１２Ω／□である。例えば、製造しようとする電子デバイスにおいてＮｉシリサイド層が低抵抗であることが要求される場合、４５０℃〜７５０℃の範囲でＮｉ層のＲＴＡ処理を行う必要がある。同様に、その後の工程であるプラズマＣＶＤ法によるカーボンナノチューブの成長温度も７５０℃以下とする必要がある。
【００１６】
また、例えば、Ｎｉシリサイド層が低抵抗である必要がない場合（例として、電極として使用される場合）、７５０℃以上のＲＴＡ処理を行いカーボンナノチューブ径を細くすることも可能である。
【００１７】
Ｃｏを触媒金属として用いる場合、同様にＣｏシリサイドを形成し、それを触媒としてカーボンナノチューブを形成する。ＣｏシリサイドはＮｉシリサイドとは異なり、８００℃以上で形成されるＣｏＳｉ2の抵抗が低いために、ＲＴＡ温度とカーボンナノチューブ成長温度に制限はない。例えば、ＲＴＡ温度が８００℃以下で形成されるＣｏＳｉ等のＣｏリッチなシリサイドを形成し、その後、８００℃以上の温度でカーボンナノチューブを成長する方法を用いることにより、カーボンナノチューブの形成と低抵抗ＣｏＳｉ2層への変換を同時に行ってもよい。
【００１８】
金属シリサイドの形成は、Ｓｉ基板上のＮｉなどの金属層にＲＴＡのような熱処理を施してＳｉと金属とを反応させることによる方法以外に、任意の方法によることができる。一例として、金属イオン注入法の利用が可能である。この場合は、例えば、Ｓｉ基板への注入条件を加速電圧１００ｋｅＶ、注入ドーズ量１×１０17ｃｍ2とし、ＲＴＡ温度を８５０〜９５０℃程度とすることで、注入元素の拡散が生じ、基板のＳｉと反応して、金属シリサイド層が形成される。このようなイオン注入法によれば、金属膜から形成するシリサイドと比較してＮｉ組成比が小さいシリサイドが得られるため、カーボンナノチューブ径の微細化が実現し、将来的には単層カーボンナノチューブを形成する方法としての可能性がある。
【００１９】
また、Ｓｉ基板を用いなくてもよく、例えば、サファイア基板等にＳｉ元素と金属元素を順次積層堆積し、ＲＴＡ処理を行うことで、所定の金属シリサイド層を形成する方法も可能である。更に、ＣＶＤ法あるいはＰＶＤ法による金属シリサイド層の形成も可能であろう。
【００２０】
カーボンナノチューブ成長は高周波（ＲＦ）プラズマＣＶＤ法を用いて行う。成長条件は、例えば次の通りである。反応ガスとしてメタンと水素をそれぞれ４０ｓｃｃｍ、６０ｓｃｃｍの流量で、混合ガスとして真空チャンバ内に導入し、圧力２００Ｐａ、２．４５ＧＨｚマイクロ波パワー２ｋＷ、基板温度４００℃とする。垂直配向させるために、チャンバ（接地）に対して基板にマイナス４００Ｖの直流（ＤＣ）電界を印加する。ナノチューブの長さを１μｍにするには成長時間３０分とする。反応ガスは炭素系のガスを含むものであれば限定せず、上記のメタンに代えてアセチレン等のガスを使用することも可能である。
【００２１】
また、プラズマＣＶＤ法に限らず、直流（ＤＣ）プラズマと熱フィラメントを組み合わせたＤＣプラズマ熱フィラメントＣＶＤ法を用いてもよい。その場合、例えば、反応ガスとしてアセチレンと水素をそれぞれ８０ｓｃｃｍ、２０ｓｃｃｍの流量で、混合ガスとして真空チャンバ内に導入し、圧力１０００Ｐａ、基板温度６００℃、熱フィラメント温度１８００℃とする。垂直配向させるために、チャンバ（接地）に対して基板にマイナス４００Ｖの直流（ＤＣ）電界を印加する（これがＤＣプラズマの意味）。
【００２２】
従来の熱ＣＶＤ法や熱フィラメントＣＶＤ法を用いてもカーボンナノチューブ成長は可能であるが、直流（ＤＣ）電界を印加する機構を持たない場合には配向したカーボンナノチューブが得られないため、優位性はない。
【００２３】
本発明の電子デバイスは、カーボンナノチューブの成長に必要な触媒金属をシリサイド化した金属シリサイド層から成長させたカーボンナノチューブを用いており、それにより金属シリサイド層の組成に依存したカーボンナノチューブ径の制御、及びその均一性向上が可能となる。例えば、半導体的性質を持つカーボンナノチューブは直径に依存したバンドギャップを有しており、金属シリサイド層の組成制御により得られる直径のそろったナノチューブを用いることで、所望のバンドギャップを有するカーボンナノチューブを均一に配置した電子デバイスの利用が可能となる。
【００２４】
【実施例】
次に、実施例により本発明を更に説明するが、本発明はこれらの例に限定されるものではない。
【００２５】
（実施例１）
この例では、シリコン基板上に形成したＣＭＯＳデバイスのソース・ドレイン領域のシリサイド部分に接続する電極としてカーボンナノチューブを使用した。そのようなシリサイド部分に通じる微細なヴィアホールに適したカーボンナノチューブ径とすることで、ソース・ドレイン領域に関し、つまり素子寸法に関して、微細化が実現できる。更には、カーボンナノチューブ自身の高伝導性により、そのようなヴィアホールにおいて従来から用いられる高抵抗なＷ電極による配線への接続と比較して、電極の低抵抗化が図れる。
【００２６】
初めに、図４（ａ）に示すように、ソース領域４２とドレイン領域４４を設けたＳｉ基板４０上に、一般的な構造である絶縁膜側壁４８を備えたゲート電極構造体４６を形成した。このシリコン基板４０の全面に、スパッタ法を用いてＮｉ膜５０（３５ｎｍ）を堆積した。その後、ＲＴＡ法を用いて５００℃で３０秒熱処理して、ソース領域４２とドレイン領域４４の表面部分にＮｉシリサイド（ＮｉＳｉ）層５２、５４を形成した。
【００２７】
次に、図４（ｂ）に示すように、硝酸水溶液（ＨＮＯ3：Ｈ2Ｏ＝１：１０）によるウェットエッチング法を用いて未反応Ｎｉ層のみを選択的に除去した。
【００２８】
続いて、図４（ｃ）に示すように、Ｓｉ基板４０の全面に、層間絶縁膜５６としてシリコン系の低誘電率（ｌｏｗ−ｋ）膜をプラズマＣＶＤ法により１μｍの厚みで形成し、そしてこの膜５６に、フッ素系エッチングガスを使用するドライエッチング法によるパターニングによってシリサイド層５２、５４に達するヴィアホール形成した。次いで、これらのヴィアホールの開口内に露出したシリサイド層５２、５４上に、金属的性質を示すカーボンナノチューブ５８を垂直に成長させた。カーボンナノチューブ５８の成長は、ＣＨ4とＨ2の混合ガスを用い、６００℃、２００Ｐａで約２０分行った。ナノチューブ５８をＳｉ基板表面に垂直な方向に配向成長させるため、垂直方向に−２００Ｖの電界を印加した。
【００２９】
その後、カーボンナノチューブ５８に接続する銅配線パターン（図示せず）を形成した。
【００３０】
（実施例２）
この例は、シリコン基板上に形成したＣＭＯＳのソース・ドレイン領域のシリサイド部分の形成を、イオン注入法を利用して行うことを除き、実施例１と同じであった。
【００３１】
初めに、シリコン基板４０（図４（ａ））のソース領域４２とドレイン領域４４に、イオン注入法により、加速電圧１００ｋｅＶ、注入ドーズ量１×１０17ｃｍ2でＮｉ元素を注入した。その後、ＲＴＡ法を用いて９００℃で３０秒熱処理し、ソース領域４２とドレイン領域４４の表層部にＮｉシリサイド層を形成した。
【００３２】
続いて、実施例１で図４（ｃ）を参照して説明したとおりにヴィアホールを設けた層間絶縁膜を形成し、ヴィアホール内にカーボンナノチューブを成長させ、そしてカーボンナノチューブに接続する銅配線パターンを形成した。
【００３３】
（実施例３）
この例では、シリコン基板上に形成したＣＭＯＳデバイスのソース・ドレイン領域の表層金属シリサイド間に、チャネルとして働くカーボンナノチューブを水平方向に形成する。金属シリサイドの金属組成を小さくするよう制御することでチューブ径の小さい単層カーボンナノチューブを形成すれば、良好な半導体性のカーボンナノチューブとなり、また、キャリアのバリスティックな伝導も期待され、微細な高速デバイスが実現できる。
【００３４】
初めに、図５（ａ）に示すように、Ｓｉ基板６０のソース領域６２とドレイン領域６４にイオン注入法を用いて、加速電圧１００ｋｅＶ、注入ドーズ量１×１０17ｃｍ2でＮｉ元素を注入し、そしてＲＴＡ法により９００℃で熱処理してＮｉシリサイド層６６、６７を形成する。
【００３５】
次に、プラズマＣＶＤ法を用い、ＳｉＯＮ膜を１００ｎｍの厚みで堆積させて絶縁膜を基板の全面に形成する。フッ素系エッチングガスを使用するドライエッチング法により、図５（ｂ）に示すように、絶縁膜６８をパターニングしそしてシリサイド層６６、６７を途中までエッチング除去する。
【００３６】
続いて、図５（ｃ）に示すように、ドライエッチングにより形成した開口内の両側に露出したシリサイド層６６、６７の側壁間に、水平方向に電界を印加しながらプラズマＣＶＤ法により半導体的性質のカーボンナノチューブ７０を水平方向に成長させる。得られたカーボンナノチューブはチャネルとして使用することができ、カーボンナノチューブの本数に応じて素子の電流値を制御することができる。
【００３７】
図５（ｄ）に示すように、プラズマＣＶＤ法を用いてＳｉＯＮ膜を５〜１０ｎｍの厚みで堆積させて、絶縁膜薄層７２を基板の全面に形成する。この絶縁膜は金属酸化膜でもよく、例えば、ＡｌやＴｉ等を蒸着し（１〜１０ｎｍ）、酸素プラズマあるいは大気中（自然酸化）で酸化した金属酸化膜薄層を用いてもよい。絶縁膜薄層７２の上にレジスト層（図示せず）を形成し、パターニングしてゲート電極部にレジスト開口を形成し、ゲート電極材料として例えばＡｌを３００ｎｍの厚みで蒸着する。次いで、リフトオフ法によりゲート電極７４を形成する。
【００３８】
絶縁膜薄層７２とその下の絶縁膜６８にソース領域６２とドレイン領域６４のシリサイド層６６、６７に達するよう形成したヴィアホール（図示せず）内に形成される、外部回路へ接続するための引き出し電極（図示せず）は、実施例１又は２で説明したようにやはりカーボンナノチューブから形成することができる。あるいは、タングステン等の通常の材料から引き出し電極を形成することも可能である。
【００３９】
本発明は、以上説明したとおりであるが、その特徴を種々の態様ととも付記すれば、次のとおりである。
（付記１）半導体の電子又は正孔の移動による電気伝導を利用する電子デバイスであり、半導体部材、導電性部材及び絶縁性部材を含んでなる電子デバイスであって、導電性部材として金属シリサイドで作られた部材を含み、且つ、当該導電性シリサイドで作られた部材に接続した炭素元素線状構造体を含むことを特徴とする電子デバイス。
（付記２）前記金属シリサイドが、Ｎｉ、ＣｏもしくはＦｅ、又はそれらの合金のシリサイドである、付記１記載の電子デバイス。
（付記３）金属シリサイドで作られた前記部材が、トランジスタのソース領域及びドレイン領域の表層部に位置する、付記１又は２記載の電子デバイス。
（付記４）前記炭素元素線状構造体が、前記ソース領域及びドレイン領域を外部回路に接続するための引き出し電極を構成している、付記３記載の電子デバイス。
（付記５）前記炭素元素線状構造体が、前記ソース領域とドレイン領域の双方に接続してトランジスタのチャネルを構成している、付記３又は４記載の電子デバイス。
（付記６）前記炭素元素線状構造体がカーボンナノチューブである、付記１から５までのいずれか一つに記載の電子デバイス。
（付記７）半導体の電子又は正孔の移動による電気伝導を利用する電子デバイスであり、半導体部材、導電性部材及び絶縁性部材を含んでなる電子デバイスを製造する方法であって、導電性部材としての金属シリサイド層を形成する工程と、この金属シリサイド層からＣＶＤ法により炭素元素線状構造体を成長させる工程を含む電子デバイスの製造方法。
（付記８）シリコン基板上の所定の領域に金属膜を形成し、次いで熱処理により基板のシリコンと金属膜の金属とを反応させることにより、前記金属シリサイド層を形成する、付記７記載の電子デバイスの製造方法。
（付記９）前記金属膜を、Ｎｉ、ＣｏもしくはＦｅ、又はそれらの合金から形成する、付記８記載の電子デバイスの製造方法。
（付記１０）前記金属膜をＮｉから形成し、前記熱処理を４５０〜７５０℃の温度範囲で行う、付記８記載の電子デバイスの製造方法。
（付記１１）前記金属膜をＮｉから形成し、前記熱処理を７５０℃以上の温度範囲で行う、付記８記載の電子デバイスの製造方法。
（付記１２）シリコン基板の所定の領域に金属をイオン注入し、次いで熱処理により基板のシリコンと注入された金属とを反応させることにより、前記金属シリサイド層を形成する、付記７記載の電子デバイスの製造方法。
（付記１３）前記金属が、Ｎｉ、ＣｏもしくはＦｅ、又はそれらの合金である、付記１２記載の電子デバイスの製造方法。
（付記１４）前記熱処理を８５０〜９５０℃の温度範囲で行う、付記１２又は１３記載の電子デバイスの製造方法。
（付記１５）前記炭素元素線状構造体がカーボンナノチューブである、付記７から１４までのいずれか一つに記載の電子デバイスの製造方法。
【００４０】
【発明の効果】
本発明によれば、直径の均一な炭素元素線状構造体を用いることにより特性の安定した微細構造の電子デバイスの提供が可能になる。また、低抵抗化した引き出し電極等の配線要素を含む微細構造の電子デバイスの提供が可能となる。
【図面の簡単な説明】
【図１】Ｎｉ膜を触媒としたカーボンナノチューブの成長を説明する図である。
【図２】Ｎｉシリサイド膜を触媒としたカーボンナノチューブの成長を説明する図である。
【図３】Ｎｉ層のＲＴＡ処理により得られたＮｉシリサイド層のシート抵抗とＲＴＡ処理温度との関係を示すグラフである。
【図４】実施例１の電子デバイス製造工程を模式的に説明する図である。
【図５】実施例３の電子デバイス製造工程を模式的に説明する図である。
【符号の説明】
１０…Ｓｉ基板
１２…Ｎｉ膜
１４、２５、２６、２７…カーボンナノチューブ
２１…Ｎｉ2Ｓｉ膜
２２…ＮｉＳｉ膜
２３…ＮｉＳｉ2膜
４０、６０…Ｓｉ基板
４２、６２…ソース領域
４４、６４…ドレイン領域
４６…ゲート電極構造体
５２、５４、６６、６７…Ｎｉシリサイド層
５６…層間絶縁膜
５８、７０…カーボンナノチューブ
６８…絶縁膜
７２…絶縁膜薄層
７４…ゲート電極
Claims (4)
- 半導体の電子又は正孔の移動による電気伝導を利用する電子デバイスであり、半導体部材、導電性部材及び絶縁性部材を含んでなる電子デバイスを製造する方法であって、導電性部材として触媒金属を構成元素とする金属シリサイド層を形成する工程と、この金属シリサイド層の前記触媒金属を成長核としてＣＶＤ法により炭素元素線状構造体を成長させる工程を含み、シリコン基板上の所定の領域に前記触媒金属膜を形成し、次いで熱処理により基板のシリコンと前記触媒金属膜とを反応させることにより、前記金属シリサイド層を形成し、前記金属シリサイド層の金属の組成比を前記熱処理の温度により調整することによって、前記炭素元素線状構造体の直径を制御する、電子デバイスの製造方法。
- 前記触媒金属膜は、Ｎｉ、ＣｏもしくはＦｅである、請求項１記載の電子デバイスの製造方法。
- 半導体の電子又は正孔の移動による電気伝導を利用する電子デバイスであり、半導体部材、導電性部材及び絶縁性部材を含んでなる電子デバイスを製造する方法であって、導電性部材として触媒金属を構成元素とする金属シリサイド層を形成する工程と、この金属シリサイド層の前記触媒金属を成長核としてＣＶＤ法により炭素元素線状構造体を成長させる工程を含み、シリコン基板の所定の領域に前記触媒金属をイオン注入し、次いで熱処理により基板のシリコンと注入された前記触媒金属とを反応させることにより、前記金属シリサイド層を形成し、前記金属シリサイド層の金属の組成比を前記熱処理の温度により調整することによって、前記炭素元素線状構造体の直径を制御する、電子デバイスの製造方法。
- 前記触媒金属は、Ｎｉ、ＣｏもしくはＦｅである、請求項３記載の電子デバイスの製造方法。
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| KR100645064B1 (ko) * | 2005-05-23 | 2006-11-10 | 삼성전자주식회사 | 금속 산화물 저항 기억소자 및 그 제조방법 |
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| FR2910706B1 (fr) | 2006-12-21 | 2009-03-20 | Commissariat Energie Atomique | Element d'interconnexion a base de nanotubes de carbone |
| JP4907401B2 (ja) * | 2007-03-26 | 2012-03-28 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
| KR100883531B1 (ko) * | 2007-10-24 | 2009-02-12 | 한국기계연구원 | 실리사이드 나노와이어를 갖는 전계방출소자 및 이의제조방법 |
| FR2925761B1 (fr) * | 2007-12-20 | 2010-08-20 | Commissariat Energie Atomique | Procede de realisation d'une connexion electrique, a base de nanotubes, entre deux surfaces en regard et circuit integre la comportant |
| US20090236675A1 (en) * | 2008-03-21 | 2009-09-24 | National Tsing Hua University | Self-aligned field-effect transistor structure and manufacturing method thereof |
| US7943989B2 (en) * | 2008-12-31 | 2011-05-17 | Alpha And Omega Semiconductor Incorporated | Nano-tube MOSFET technology and devices |
| US9508805B2 (en) | 2008-12-31 | 2016-11-29 | Alpha And Omega Semiconductor Incorporated | Termination design for nanotube MOSFET |
| US8715981B2 (en) * | 2009-01-27 | 2014-05-06 | Purdue Research Foundation | Electrochemical biosensor |
| US8872154B2 (en) * | 2009-04-06 | 2014-10-28 | Purdue Research Foundation | Field effect transistor fabrication from carbon nanotubes |
| KR20170132341A (ko) | 2009-04-30 | 2017-12-01 | 유니버시티 오브 플로리다 리서치 파운데이션, 인크. | 공기 캐소드 기반의 단일 벽 탄소 나노튜브 |
| US8299494B2 (en) | 2009-06-12 | 2012-10-30 | Alpha & Omega Semiconductor, Inc. | Nanotube semiconductor devices |
| US7910486B2 (en) * | 2009-06-12 | 2011-03-22 | Alpha & Omega Semiconductor, Inc. | Method for forming nanotube semiconductor devices |
| US7892924B1 (en) * | 2009-12-02 | 2011-02-22 | Alpha And Omega Semiconductor, Inc. | Method for making a charge balanced multi-nano shell drift region for superjunction semiconductor device |
| RU2013132367A (ru) | 2010-12-17 | 2015-01-27 | Юниверсити Оф Флорида Рисеч Фаундэйшн, Инк. | Окисление и генерирование водорода на углеродных пленках |
| SG193937A1 (en) | 2011-04-04 | 2013-11-29 | Univ Florida | Nanotube dispersants and dispersant free nanotube films therefrom |
| US9556016B2 (en) * | 2012-08-20 | 2017-01-31 | Robert Bosch Gmbh | Capacitive MEMS sensor and method |
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