JP4229749B2

JP4229749B2 - Spread spectrum clock generation circuit

Info

Publication number: JP4229749B2
Application number: JP2003118939A
Authority: JP
Inventors: 正男飯島; 浩司岡田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2003-04-23
Filing date: 2003-04-23
Publication date: 2009-02-25
Anticipated expiration: 2023-04-23
Also published as: JP2004328280A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置などの動作クロックを生成するクロック生成回路に関し、特に電磁波輻射を低減するため、周期が微小量変動するクロック信号を発生するスペクトラム拡散クロック発生回路に関する。
【０００２】
【従来の技術】
近年、半導体装置の高速化、高集積化に伴い装置からの電磁波輻射が問題となっている。動作周波数の高速化に伴い、信号の波長は短くなり、接続回路または基板内部の配線長は高周波信号の波長とほぼ同じ程度になるので、配線などの接続部はアンテナとして機能し、周囲への電磁波輻射が急激に増加してしまう。高速なクロックで動作する半導体素子を用いた電子機器の電磁波輻射により、電子機器間の相互干渉による誤動作、通信装置への妨害などの悪影響が発生する。
【０００３】
このような問題を解決するため、現在電磁波輻射が問題になる電子機器では、回路の配置などを改良して電磁波輻射を低減するほか、電磁波遮蔽により周囲への電磁波の漏れを低減させるなどの対策が行われている。しかし、携帯機器などでは小型化、軽量化が要求されるので、電磁波輻射を低減するための遮蔽を十分に行うことが難しいという問題があった。
【０００４】
そこで、半導体装置の動作クロックを微小に変動させることにより、クロックのスペクトラム拡散を行い、電磁波輻射を低減することが行われており、そのようなクロックを発生するスペクトラム拡散クロック発生（ＳＳＣＧ）回路が提案されている。（特開２０００−１０１４２４号公報など）
本出願人は、特願２００２−２６６６３１号で、ＶＣＯを使用せずに、電圧電流変換回路で差電圧を差電流信号に変換し、電流可変回路で差電流信号をスペクトラム拡散変調し、電流発振器（ＩＣＯ）にスペクトラム拡散変調信号を印加するＳＳＣＧ回路を開示している。図１は、特願２００２−２６６６３１号に記載されたＳＳＣＧ回路の構成例を示す図である。
【０００５】
図１のＳＳＣＧ回路は、ＰＬＬ(Phase Locked Loop)回路を利用して基準クロックＣＬＫからそのＭ／Ｎ倍の周波数のクロックＣＫを発生する回路である。この回路は、１／Ｎ分周器１１、周波数位相比較器１２、チャージポンプ（ＣＰ）１３、ループフィルタ１４、電圧制御発振器（ＶＣＯ）１５、及び１／Ｍ分周器２０から構成される。ループフィルタ１４は、チャージポンプ１３の出力ノードとグランドの間に直列に接続した抵抗Ｒと容量Ｃを有する。ＶＣＯ１５は電圧電流（Ｖ−Ｉ）変換回路１６と、電流デジタル・アナログ変換器（ＩＤＡＣ）１７と、電流制御発振回路（ＩＣＯ）１８とで構成される。ＩＤＡＣ１７は、制御回路１９からの制御信号ａで制御される。周波数位相比較器１２が１／Ｎ分周されたＣＬＫと１／Ｍ分周されたＣＫの位相差を検出し、位相差に応じてＣＰ１３を制御する信号を出力する。ＣＰ１３は、位相差に応じてループフィルタ１４を充放電する信号を出力し、ループフィルタ１４の一端に位相差に応じた差電圧が発生する。従来のスペクトラム拡散を行わないクロック発生回路では、この差電圧がＶＣＯに印加され、それに応じて一定の周期のクロックが発生される。これに対して、図１のＳＳＣＧ回路では、Ｖ−Ｉ変換回路１６が差電圧信号を差電流信号に変換し、ＩＤＡＣ１７は制御信号ａに応じて差電流信号が小さな振幅で所定の周期で変動するようにスペクトラム変調処理を施してスペクトラム変調信号を生成する。ＩＣＯ１８は、スペクトラム変調信号に応じた周波数のクロックＣＫを発生する。これにより、発生されるクロックＣＫの周期は、基準クロックＣＬＫの周期のＭ／Ｎ倍の周期を中心として、所定のサイクルで変動することになる。スペクトラム変調信号の周期の変動率及びサイクルは、制御回路１９の発生するスペクトラム変調信号により決定される。
【０００６】
図２は、ＩＤＡＣ１７の回路構成を示す図である。図示のように、ＩＤＡＣ１７は、トランジスタＴｒ１１〜Ｔｒ１３，Ｔｒ２０〜Ｔｒ２ｎ，Ｔｒ３０〜Ｔｒ３ｎで構成されるカレントミラー回路を有し、トランジスタのサイズを図示のように適宜設定することにより、Ｔｒ２０にはＶ−Ｉ変換回路１６の出力する基準電流と同じ電流が流れ、Ｔｒ２１には基準電流の１／２の電流が流れ、という具合にＴｒ２ｎには基準電流の１／２ⁿの電流が流れる。従って、制御信号ａのビットデータＤ０〜ＤｎによりＴｒ３０〜３ｎが導通状態になると、それぞれを対応するＴｒ２０〜２ｎを通る電流が流れ、合成されて電流出力となる。従って、Ｔｒ３０〜Ｔｒ３ｎをすべて非導通状態にすると、電流出力はゼロになり、Ｔｒ３０〜Ｔｒ３ｎをすべて導通状態にすると、基準電流の約２倍の電流出力が得られる。すなわち、制御信号ａのビットデータＤ０〜Ｄｎを適当な値に設定することにより、基準電流の０％から約２００％の間の適当な電流量を出力電流として出力できる。
【０００７】
従って、所定の周期で制御信号ａのコード値の増加（アップ）と減少（ダウン）を繰り返すことにより、クロックＣＫの周波数が変化する。例えば、制御信号ａのコード値を９０％から１１０％の間で変化させれば、クロックＣＫの周期は±１０％変化することになる。
【０００８】
【特許文献１】
特開２０００−１０１４２４号公報（全体）
【０００９】
【発明が解決しようとする課題】
図２のＩＤＡＣを使用したＳＳＣＧにおいてＩＣＯ１８に入力する電流を図３の（Ａ）に示すように３角波状に変化させるのが一般的である。図２のＩＤＡＣ１７の２ビット構成で、Ｔｒ２３〜Ｔｒ２ｎ及びＴｒ３３〜Ｔｒ３ｎが無い場合、図３の（Ｂ）に示すように、電流は４段階に変化させられるだけである。また、ＩＤＡＣ１７の３ビット構成で、Ｔｒ２４〜Ｔｒ２ｎ及びＴｒ３４〜Ｔｒ３ｎが無い場合、図３の（Ｃ）に示すように、電流は８段階に変化させられるだけである。このように、ＩＤＡＣ１７のビット数が少ないと、図３の（Ｂ）及び（Ｃ）のように電流の変化する階段状のステップ幅が大きくなり、ＩＣＯ１８に印加される電流における高周波成分が増加し、ＰＬＬの動作に悪影響を及ぼすと共に、電磁波輻射を十分に低減できないという問題がある。そこで、ＩＣＯ１８に入力する電流の変化を滑らかにして電磁波輻射を十分に低減するには、ＩＤＡＣ１７のビット数を大きくする必要がある。例えば、ＩＤＡＣ１７を５ビット構成として３２段階で電流を変化できるようにしているが、これでも十分でなく、ＩＤＡＣ１７のビット数のより一層の増加が必要になっている。
【００１０】
しかし、ＩＤＡＣ１７のビット数を大きくすると、それに応じてＩＤＡＣ１７や制御回路１９の回路規模が大きくなり、コストが増加するという問題がある。
【００１１】
本発明は、簡単な構成でより一層電磁波輻射が低減できるスペクトラム拡散クロック発生回路の実現を目的とする。
【００１２】
【課題を解決するための手段】
図４は、本発明のスペクトラム拡散クロック発生（ＳＳＣＧ）回路の基本構成を示す図である。
【００１３】
図４に示すように、本発明のスペクトラム拡散クロック発生（ＳＳＣＧ）回路は、上記目的を実現するため、ループフィルタ１４を構成する抵抗Ｒと容量Ｃの接続ノードに電流注入回路３１を接続して、容量の電圧が、生成クロックの周期より長いスペクトラム拡散周期で、容量の電圧より小さな電圧振幅で変化するように充電及び放電することを特徴とする。
【００１４】
図５は、電流注入回路の基本構成を示す図である。図５に示すように、電流注入回路は、高電位電源側の定電流源４１と低電位電源側の定電流源４２の間に直列に接続された２個のスイッチ４３と４４を有し、相補関係にあるチャージ信号とディスチャージ信号によりスイッチ４３と４４を制御する。スイッチ４３が接続状態でスイッチ４４が遮断状態の時には充電が行われ、スイッチ４３が遮断状態でスイッチ４４が接続状態の時には放電が行われる。
【００１５】
本発明により、電圧制御発振回路（ＶＣＯ）の入力電圧（差電圧信号）を変化させると、ＶＣＯの制御電圧も変化するので、ＶＣＯにより発生されるクロックの発振周波数を遷移させて電磁輻射を低減したクロック生成回路が実現できる。本発明では、ループフィルタを構成する容量の充放電を行うことにより容量の電圧を変化させるので、充放電の電流が一定であれば容量の電圧は一定に増加又は減少するので、その変化は図３の（Ａ）のように滑らかである。従って、電流注入回路として小規模な電流源回路と充電期間と放電期間を切り換える簡単な電流源制御回路を使用すればよく、ＳＳＣＧ全体の回路規模を小さくしても、図１の従来例で生じた階段状の変化によるグリッチを低減できる。充放電の電流が一定であれば、充電と放電の時間を制御することで容量の電圧変化の周期及び振幅を変えることができる。このように、電流注入回路として用いる電流源は、デジタル的な制御が容易であり、図１の従来例のように一般的なＤ／Ａ変換器をＶＣＯに使用してスペクトラム拡散処理を行う場合よりも正確且つ高精度に周波数を遷移させることが可能になる。
【００１６】
電流注入回路は、例えば、プッシュプル型電流源とその制御を行う電流源制御回路とで実現できる。電流源制御回路は、プッシュプル型電流源を充電状態と放電状態の間で切り換える。
【００１７】
プッシュプル型電流源が容量を充電及び放電する充放電電流の電流量は、基準電流源を設けて設定する。
【００１８】
また、電流注入回路が、ＶＣＯの入力電圧に応じた充放電電流量で容量を充電又は放電するように、ＶＣＯの入力電圧又はクロック発生器のＶ−Ｉ変換回路の出力する差電流信号を電流注入回路に帰還させるようにしてもよい。その場合、ＶＣＯの入力電圧又は差電流信号から高周波成分をフィルタリングするローパスフィルタを設けることが望ましい。
【００１９】
なお、電流注入回路を、プッシュプル型電流デジタルアナログ変換（ＩＤＡＣ）回路で実現することも可能である。その場合には、電流注入回路を、スペクトラム拡散周期に対応した周期で変化する出力コードを発生するデジタル制御回路と、出力コードに応じた充放電電流を発生するプッシュプル型電流デジタルアナログ変換（ＩＤＡＣ）回路とで構成する。この場合も、ＩＤＡＣの充放電時間を制御することにより容量の電圧を滑らかに変化させることが可能であり、ＩＤＡＣのビットを制御することにより充放電の電流量を変えて電圧変化の振幅を変えることが可能である。いずれにしろ、ＩＤＡＣのビット数にかかわらず、容量の電圧変化は滑らかであるので、ＩＤＡＣのビット数を大きくする必要はなく、ＩＤＡＣを使用する場合でも回路規模は小さくてよい。
【００２０】
電流注入回路をＩＤＡＣで実現する場合も、ＶＣＯの入力電圧に応じた充放電電流量で容量を充電又は放電するように、ＶＣＯの入力電圧又はクロック発生器のＶ−Ｉ変換回路の出力する差電流信号を電流注入回路に帰還させるようにしてもよく、ＶＣＯの入力電圧又は差電流信号から高周波成分をフィルタリングするローパスフィルタを設けることが望ましい。
【００２１】
更に、スペクトラム拡散変調したクロックを発生する場合、電磁輻射の影響をより一層低減するには、スペクトラム拡散変調の周期や振幅を変化させることが望ましい。本発明のＳＳＣＧでは、電流注入回路では充放電の時間を変えることによりスペクトラム拡散変調の周期及び振幅を変えることが可能であり、充放電の電流量を変えることでスペクトラム拡散変調の振幅を変えることが可能である。
【００２２】
【発明の実施の形態】
図６は、本発明の第１実施例のスペクトラム拡散クロック発生（ＳＳＣＧ）回路の構成を示す図である。図１の構成例と比較して明らかなように、第１実施例のＳＳＣＧ回路は、図１の構成において、ＶＣＯ１５のＩＤＡＣ１７と制御回路１９を削除し、電流源制御回路５１と、基準電流源５２と、電流源５３とで構成される電流注入回路を、ループフィルタ１４を構成する抵抗Ｒと容量Ｃの接続ノードに接続した構成を有する。
【００２３】
図７は周波数位相比較器１２の回路構成を示す図であり、図８はチャージポンプ回路１３の回路構成を示す図であり、図９はＶ−Ｉ変換回路１６の回路構成を示す図であり、図１０はＩＣＯ回路１８の回路構成を示す図である。これらの回路については広く知られているので、ここでは説明を省略する。
【００２４】
図１１は基準電流源回路５２の回路構成を示す図であり、図１２は電流源制御回路５１の回路構成を示す図であり、図１３は電流源回路５３の回路構成を示す図である。
【００２５】
基準電流源回路５２は、良く知られたカレントミラー回路であり、電流量が一定の基準電流が出力される。電流源制御回路５１は、１／Ｋ分周回路６１を有し、基準クロックＣＬＫを１／Ｋに分周してスペクトラム拡散変調周期でデューティ比５０％のクロック信号を発生する。発生されたクロック信号は、チャージ信号として出力されると共に、インバータ６２で反転されてディスチャージ信号として出力される。従って、チャージ信号とディスチャージ信号は相補信号である。
【００２６】
電流源回路５３では、トランジスタＴｒ７１〜Ｔｒ７５によりカレントミラー回路が構成され、トランジスタＴｒ７４は基準電流回路５２から出力される基準電流を充電する定電流源として働き、トランジスタＴｒ７５は基準電流を放電する定電流源として働く。トランジスタＴｒ７４とＴｒ７５の間にはトランジスタＴｒ７６とＴｒ７７が直列に接続され、トランジスタＴｒ７６のゲートにはチャージ信号が印加され、トランジスタＴｒ７７のゲートにはディスチャージ信号が印加される。チャージ信号が「高（Ｈ）」でディスチャージ信号が「低（Ｌ）」の時には、トランジスタＴｒ７６がオン状態になり、トランジスタＴｒ７７がオフ状態になり、トランジスタＴｒ７４とＴｒ７６を介して基準電流に応じた電流が出力され、容量Ｃを充電する。チャージ信号が「Ｌ」でディスチャージ信号が「Ｈ」の時には、トランジスタＴｒ７６がオフ状態になり、トランジスタＴｒ７７がオン状態になり、トランジスタＴｒ７７とＴｒ７５を介して基準電流に応じた電流を引き込み、容量Ｃを放電する。
【００２７】
図１４は、チャージ信号及びディスチャージ信号に応じて電流源回路５３を流れる電流とループフィルタ１４の抵抗Ｒと容量Ｃの接続ノードの電圧（ＶＣＯ制御電圧）の変化を示す図である。図示のように、チャージ信号が「Ｈ」でディスチャージ信号が「Ｌ」の時には、電流源回路５３は一定電流を出力し、それに応じてＶＣＯ制御電圧が増加し、チャージ信号が「Ｌ」でディスチャージ信号が「Ｈ」に切り替わると、電流源回路５３は一定電流を引き込み、それに応じてＶＣＯ制御電圧が減少し、ＶＣＯ制御電圧は３角波状に変化する。これに応じて、ＶＣＯ１５が発生するクロックＣＫの周波数が変化する。
【００２８】
図１５は、本発明の第２実施例のＳＳＣＧ回路の構成を示す図である。図示のように、第２実施例のＳＳＣＧ回路は、第１実施例のＳＳＣＧ回路において、基準電流源回路５２を除き、Ｖ−Ｉ変換回路１６の出力を電流源回路５３の基準電流として入力するようにした点が異なる。
【００２９】
第１実施例のＳＳＣＧ回路では、基準電流は一定であり、ＶＣＯ制御電圧にかかわらず、容量Ｃに供給又は容量から引き抜く電流は所定の変化を行い、スペクトラム拡散電圧は一定である。従って、ＶＣＯ制御電圧に対するスペクトラム拡散電圧の比率は、ＶＣＯ制御電圧により異なることになる。そのため、発振周波数がＶＣＯ制御電圧に比例するとすると、スペクトラム拡散変調により変動する周波数の比率が、低い周波数と高い周波数で異なることになる。これに対して、第２実施例のＳＳＣＧ回路では、基準電流がＶＣＯ制御電圧に応じて変化するため、スペクトラム拡散変調により変動する周波数の比率は、低い周波数でも高い周波数でも同じである。このように、第２実施例のＳＳＣＧ回路では、発振周波数毎に同じ割合でスペクトラム拡散が行える。
【００３０】
また、第１及び第２実施例のＳＳＣＧ回路では、ＶＣＯ１５の発生したクロックＣＫをフィードバックしてＰＬＬ回路を形成している。そのため、ＩＣＯ１８単体又はＶＣＯ１５単体の特性が、製造のバラツキや温度変動又は電源電圧変動などのために変化しても、最終的に基準クロックＣＬＫの周波数に対応したクロックＣＫを生成する。しかし、第１実施例では、スペクトラム拡散処理を行う回路部分では帰還が行われないため、スペクトラム拡散処理についてはこのようなバラツキの影響を受ける。これに対して、第２実施例では、Ｖ−Ｉ変換器１６の出力電流を電流源回路５３の基準電流として帰還することにより電流源出力電流に反映してるので、すなわちスペクトラム拡散処理についても帰還が行われるため、ＶＣＯ制御電圧はバラツキに影響されず、所望の拡散幅をもったクロックＣＫが出力される。
【００３１】
図１６は、本発明の第３実施例のＳＳＣＧ回路の構成を示す図である。図示のように、第３実施例のＳＳＣＧ回路は、第２実施例のＳＳＣＧ回路において、Ｖ−Ｉ変換回路１６の出力をローパスフィルタ（ＬＰＦ）５４でフィルタリングして高周波成分を除去した後、電流源回路５３の基準電流として入力するようにした点が異なる。これにより、第２実施例に比べて、Ｖ−Ｉ変換回路１６の出力からスペクトラム拡散成分を除去して、常に一定の拡散度合いでスペクトラム拡散を行えるようになる。
【００３２】
図１７は、本発明の第４実施例のＳＳＣＧ回路の構成を示す図である。図示のように、第４実施例のＳＳＣＧ回路は、ＶＣＯ１５’に入力するＶＣＯ制御電圧を分岐してＬＰＦ５５でフィルタリングした後、Ｖ−Ｉ変換回路５６で電流信号に変換して、電流源回路５３の基準電流として帰還する。第４実施例では、第３実施例と同様の効果が得られると共に、電圧信号をフィルタリングするため、ＬＰＦ５５を容量や抵抗を使用して簡単な回路で実現できるので、回路規模を小さくできる。
【００３３】
図１８は、本発明の第５実施例のＳＳＣＧ回路の構成を示す図である。図示のように、第５実施例のＳＳＣＧ回路は、第１実施例における電流源制御回路５１と電流源回路５３の替わりに、ＩＤＡＣ制御回路７１とＩＤＡＣ回路７３を設けた点が異なる。
【００３４】
図１９は、ＩＤＡＣ回路７３の構成を示す図である。第５実施例で使用するＩＤＡＣ回路７３は、図２に示した３ビットのＩＤＡＣ回路に、トランジスタＴｒ４０〜Ｔｒ４２とトランジスタＴｒ５０〜Ｔｒ５２を付加したもので、電流を出力するだけでなく、電流を引き抜くプッシュプル型である点が異なる。トランジスタＴｒ４０〜Ｔｒ４２のゲートにはＩＤＡＣ制御回路７１の出力する制御データＤＵ０〜ＤＵ２が印加され、トランジスタＴｒ４０〜Ｔｒ４２のゲートには制御データＤＤ０〜ＤＤ２が印加される。
【００３５】
図２０は、図１９のＩＤＡＣ回路７３の制御データＤＵ０〜ＤＵ２、ＤＤ０〜ＤＤ２の変化に対するループフィルタの容量Ｃの端子電圧の変化を示す図であり、（Ａ）は、１ビット駆動の場合を、（Ｂ）は２ビット駆動の場合を、（Ｃ）は３ビット駆動の場合を示す。
【００３６】
図２０の（Ａ）に示すように、１ビット駆動の場合は、ＤＵ０が図示のように変化し、ＤＵ１とＤＵ２は「Ｈ」の状態を維持する。ＤＤ０はＤＵ０と同一信号であり、ＤＤ１とＤＤ２は「Ｌ」の状態を維持する。これにより、図１９のＴｒ３０とＴｒ４０のみがオン・オフを繰り返すので、ＩＤＡＣ７３から容量Ｃに小さな電流が供給又は容量Ｃから小さな電流が引き抜かれ、容量Ｃの端子電圧は小さな振幅の３角波状に変化する。
【００３７】
図２０の（Ｂ）に示すように、２ビット駆動の場合は、ＤＵ０とＤＵ１が図示のように変化し、ＤＵ２は「Ｈ」の状態を維持する。ＤＤ０とＤＤ１はＤＵ０とＤＵ１とそれぞれ同一の信号であり、ＤＤ２は「Ｌ」の状態を維持する。これにより、図１９のＴｒ３０、Ｔｒ３１、Ｔｒ４０及びＴｒ４１がオン・オフを繰り返すので、ＩＤＡＣ７３から容量Ｃに中間の大きさの電流が供給又は容量Ｃから中間の大きさの電流が引き抜かれ、容量Ｃの端子電圧は中間の振幅の３角波状に変化する。
【００３８】
図２０の（Ｃ）に示すように、３ビット駆動の場合は、ＤＵ０〜ＤＵ２が図示のように変化し、ＤＤ０〜ＤＤ２１はＤＵ０〜ＤＵ２と同一信号である。これにより、図１９のＴｒ３０〜Ｔｒ３２及びＴｒ４０〜Ｔｒ４２がオン・オフを繰り返すので、ＩＤＡＣ７３から容量Ｃに大きな電流が供給又は容量Ｃから大きな電流が引き抜かれ、容量Ｃの端子電圧は大きな振幅の３角波状に変化する。
【００３９】
以上のように、第５実施例のＳＳＣＧ回路では、容量Ｃを充放電する電流量を変えることができる。
【００４０】
ＩＤＡＣ制御回路７１は、図２０に示したような制御データＤＵ０〜ＤＵ２及びＤＤ０〜ＤＤ２を出力する。ＩＤＡＣ制御回路７１は、専用の論理回路でも実現できるが、マイクロコンピュータやＤＳＰを使用して実現することも可能である。また、基準電流源回路７２は、図１１の回路と同様の構成を有する。
【００４１】
ここで第１実施例の電流源回路５３について考えると、第１実施例の電流源回路５３は第５実施例のＩＤＡＣを１ビット構成とした例といえる。
【００４２】
図２１は、本発明の第６実施例のＳＳＣＧ回路の構成を示す図である。第６実施例のＳＳＣＧ回路は、第２実施例のＳＳＣＧ回路において、電流源制御回路５１と電流源回路５３を、第５実施例のＩＤＡＣ制御回路７１とＩＤＡＣ回路７３に置き換えた構成を有する。従って、第２実施例の特徴に加えて第５実施例の特徴を有する。
【００４３】
図２２は、本発明の第７実施例のＳＳＣＧ回路の構成を示す図である。第７実施例のＳＳＣＧ回路は、第３実施例のＳＳＣＧ回路において、電流源制御回路５１と電流源回路５３を、第５実施例のＩＤＡＣ制御回路７１とＩＤＡＣ回路７３に置き換えた構成を有する。従って、第３実施例の特徴に加えて第５実施例の特徴を有する。
【００４４】
図２３は、本発明の第８実施例のＳＳＣＧ回路の構成を示す図である。第８実施例のＳＳＣＧ回路は、第４実施例のＳＳＣＧ回路において、電流源制御回路５１と電流源回路５３を、第５実施例のＩＤＡＣ制御回路７１とＩＤＡＣ回路７３に置き換えた構成を有する。従って、第４実施例の特徴に加えて第５実施例の特徴を有する。
【００４５】
【発明の効果】
以上説明したように、本発明によれば、従来例に比べて、電流制御型のスペクトラム拡散処理を行うので、以下の、
（１）発振周波数のスペクトラムを有効に拡散して電磁波輻射を低減でき、
（２）発振周波数のスペクトラムの度合いを自由に設定でき、
（３）正確に発振周波数を遷移させることができ、
（４）プロセス変動、温度変動又は電源電圧変動などによるバラツキの影響を低減できるという効果が得られる。
【００４６】
更に、前述の特願２００２−２６６６３１号に記載した発明に比べて、
（５）より高精度のスペクトラム拡散処理を小規模な回路構成で行えるという効果を奏する。
【図面の簡単な説明】
【図１】既出願のスペクトラム拡散クロック発生（ＳＳＣＧ）回路の構成例を示す図である。
【図２】既出願に記載された電流方デジタル・アナログ変調器（ＩＤＡＣ）の回路構成を示す図である。
【図３】従来例におけるＩＤＡＣによる変調波形の例を示す図である。
【図４】本発明のスペクトラム拡散クロック発生（ＳＳＣＧ）回路の基本構成を示す図である。
【図５】本発明で使用する電流注入回路の基本構成を示す図である。
【図６】本発明の第１実施例のＳＳＣＧ回路の回路構成を示す図である。
【図７】周波数位相比較器の回路構成を示す図である。
【図８】チャージポンプ回路の回路構成を示す図である。
【図９】電圧電流変換（Ｖ−Ｉ変換）回路の回路構成を示す図である。
【図１０】電流制御発振回路（ＩＣＯ）の回路構成を示す図である。
【図１１】基準電流源回路の構成を示す図である。
【図１２】電流源制御回路の構成を示す図である。
【図１３】電流源回路の構成を示す図である。
【図１４】電流源制御信号と電流源出力電流とＶＣＯ入力電圧の動作波形を示す図である。
【図１５】本発明の第２実施例のＳＳＣＧ回路の回路構成を示す図である。
【図１６】本発明の第３実施例のＳＳＣＧ回路の回路構成を示す図である。
【図１７】本発明の第４実施例のＳＳＣＧ回路の回路構成を示す図である。
【図１８】本発明の第５実施例のＳＳＣＧ回路の回路構成を示す図である。
【図１９】第５実施例のＳＳＣＧ回路で使用するプッシュプル型ＩＤＡＣの回路構成を示す図である。
【図２０】第５実施例のプッシュプル型ＩＤＡＣの動作を説明する図である。
【図２１】本発明の第６実施例のＳＳＣＧ回路の回路構成を示す図である。
【図２２】本発明の第７実施例のＳＳＣＧ回路の回路構成を示す図である。
【図２３】本発明の第８実施例のＳＳＣＧ回路の回路構成を示す図である。
【符号の説明】
１１…１／Ｎ分周器
１２…周波数位相比較器
１３…チャージポンプ回路
１４…ループフィルタ
１６…電圧加算回路
１７…ＶＣＯ
１８…１／Ｍ分周器
２１…制御回路
２２…変調器（ＶＤＡＣ）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a clock generation circuit that generates an operation clock of a semiconductor device or the like, and more particularly to a spread spectrum clock generation circuit that generates a clock signal whose period fluctuates by a minute amount in order to reduce electromagnetic radiation.
[0002]
[Prior art]
In recent years, with the increase in speed and integration of semiconductor devices, electromagnetic radiation from the devices has become a problem. As the operating frequency increases, the wavelength of the signal becomes shorter, and the length of the wiring in the connection circuit or the board becomes almost the same as the wavelength of the high-frequency signal, so the connection part such as the wiring functions as an antenna, Electromagnetic radiation will increase rapidly. Electromagnetic radiation of an electronic device using a semiconductor element that operates with a high-speed clock causes adverse effects such as malfunctions due to mutual interference between electronic devices and interference with communication devices.
[0003]
In order to solve such problems, in electronic devices where electromagnetic wave radiation is currently a problem, measures such as reducing the electromagnetic wave radiation by improving the circuit arrangement and reducing electromagnetic wave leakage to the surroundings by improving the circuit arrangement, etc. Has been done. However, since portable devices and the like are required to be reduced in size and weight, there is a problem that it is difficult to perform sufficient shielding to reduce electromagnetic radiation.
[0004]
Therefore, the spread of the clock is spread by minutely changing the operation clock of the semiconductor device to reduce electromagnetic radiation, and a spread spectrum clock generation (SSCG) circuit for generating such a clock is provided. Proposed. (Japanese Unexamined Patent Publication No. 2000-101424, etc.)
In the Japanese Patent Application No. 2002-266631, the present applicant converts a differential voltage into a differential current signal by a voltage-current conversion circuit without using a VCO, and spread-spectrum-modulates the differential current signal by a current variable circuit, thereby generating a current oscillator. An SSCG circuit for applying a spread spectrum modulation signal to (ICO) is disclosed. FIG. 1 is a diagram showing a configuration example of an SSCG circuit described in Japanese Patent Application No. 2002-266331.
[0005]
The SSCG circuit of FIG. 1 is a circuit that generates a clock CK having a frequency M / N times from a reference clock CLK using a PLL (Phase Locked Loop) circuit. This circuit includes a 1 / N frequency divider 11, a frequency phase comparator 12, a charge pump (CP) 13, a loop filter 14, a voltage controlled oscillator (VCO) 15, and a 1 / M frequency divider 20. The loop filter 14 has a resistor R and a capacitor C connected in series between the output node of the charge pump 13 and the ground. The VCO 15 includes a voltage / current (VI) conversion circuit 16, a current digital-to-analog converter (IDAC) 17, and a current control oscillation circuit (ICO) 18. The IDAC 17 is controlled by a control signal a from the control circuit 19. The frequency phase comparator 12 detects the phase difference between the CLK divided by 1 / N and the CK divided by 1 / M, and outputs a signal for controlling the CP 13 according to the phase difference. The CP 13 outputs a signal for charging / discharging the loop filter 14 according to the phase difference, and a difference voltage corresponding to the phase difference is generated at one end of the loop filter 14. In a conventional clock generation circuit that does not perform spread spectrum, this differential voltage is applied to the VCO, and a clock with a certain period is generated accordingly. In contrast, in the SSCG circuit of FIG. 1, the VI converter circuit 16 converts the difference voltage signal into a difference current signal, and the IDAC 17 causes the difference current signal to fluctuate in a predetermined cycle with a small amplitude according to the control signal a. Thus, a spectrum modulation process is performed to generate a spectrum modulation signal. The ICO 18 generates a clock CK having a frequency corresponding to the spectrum modulation signal. As a result, the cycle of the generated clock CK fluctuates in a predetermined cycle, centering on a cycle that is M / N times the cycle of the reference clock CLK. The variation rate and cycle of the period of the spectrum modulation signal are determined by the spectrum modulation signal generated by the control circuit 19.
[0006]
FIG. 2 is a diagram illustrating a circuit configuration of the IDAC 17. As shown in the figure, the IDAC 17 has a current mirror circuit composed of transistors Tr11 to Tr13, Tr20 to Tr2n, and Tr30 to Tr3n. By appropriately setting the size of the transistors as shown in the figure, Tr20 has V− the same current flows to the reference current output of the I conversion circuit 16, half of the current flows in the reference current to Tr21, 1/2 ⁿ of the current of the reference current flows through the Tr2n so on. Accordingly, when Tr30 to 3n are turned on by the bit data D0 to Dn of the control signal a, currents flowing through the corresponding Tr20 to 2n flow and are combined to form a current output. Therefore, when all of Tr30 to Tr3n are turned off, the current output becomes zero, and when all of Tr30 to Tr3n are turned on, a current output about twice the reference current is obtained. That is, by setting the bit data D0 to Dn of the control signal a to an appropriate value, an appropriate amount of current between 0% and about 200% of the reference current can be output as the output current.
[0007]
Therefore, the frequency of the clock CK changes by repeating the increase (up) and decrease (down) of the code value of the control signal a in a predetermined cycle. For example, if the code value of the control signal a is changed between 90% and 110%, the cycle of the clock CK changes by ± 10%.
[0008]
[Patent Document 1]
JP 2000-101424 A (Overall)
[0009]
[Problems to be solved by the invention]
In the SSCG using the IDAC of FIG. 2, the current input to the ICO 18 is generally changed in a triangular wave shape as shown in FIG. In the 2-bit configuration of the IDAC 17 of FIG. 2, when there are no Tr23 to Tr2n and Tr33 to Tr3n, the current is only changed in four stages as shown in FIG. Further, in the case of the 3-bit configuration of the IDAC 17 and without Tr24 to Tr2n and Tr34 to Tr3n, as shown in FIG. 3C, the current is only changed in eight stages. As described above, when the number of bits of the IDAC 17 is small, the stepped step width in which the current changes as shown in FIGS. 3B and 3C increases, and the high frequency component in the current applied to the ICO 18 increases. There are problems that the operation of the PLL is adversely affected and the electromagnetic radiation cannot be sufficiently reduced. Therefore, in order to smooth the change in the current input to the ICO 18 and sufficiently reduce electromagnetic radiation, it is necessary to increase the number of bits of the IDAC 17. For example, although the IDAC 17 has a 5-bit configuration so that the current can be changed in 32 steps, this is not sufficient, and a further increase in the number of bits of the IDAC 17 is required.
[0010]
However, if the number of bits of the IDAC 17 is increased, the circuit scale of the IDAC 17 and the control circuit 19 is increased accordingly, resulting in an increase in cost.
[0011]
An object of the present invention is to realize a spread spectrum clock generation circuit that can further reduce electromagnetic wave radiation with a simple configuration.
[0012]
[Means for Solving the Problems]
FIG. 4 is a diagram showing a basic configuration of a spread spectrum clock generation (SSCG) circuit of the present invention.
[0013]
As shown in FIG. 4, in the spread spectrum clock generation (SSCG) circuit of the present invention, a current injection circuit 31 is connected to a connection node of a resistor R and a capacitor C constituting the loop filter 14 in order to achieve the above object. The capacitor is charged and discharged so that the voltage of the capacitor changes with a spread spectrum period longer than the cycle of the generated clock and with a voltage amplitude smaller than the voltage of the capacitor.
[0014]
FIG. 5 is a diagram showing a basic configuration of the current injection circuit. As shown in FIG. 5, the current injection circuit includes two switches 43 and 44 connected in series between a constant current source 41 on the high potential power supply side and a constant current source 42 on the low potential power supply side, The switches 43 and 44 are controlled by a charge signal and a discharge signal in a complementary relationship. Charging is performed when the switch 43 is connected and the switch 44 is disconnected, and discharging is performed when the switch 43 is disconnected and the switch 44 is connected.
[0015]
According to the present invention, when the input voltage (difference voltage signal) of the voltage controlled oscillation circuit (VCO) is changed, the control voltage of the VCO also changes. Therefore, the oscillation frequency of the clock generated by the VCO is shifted to reduce electromagnetic radiation. The clock generation circuit can be realized. In the present invention, the capacitance voltage is changed by charging / discharging the capacitance constituting the loop filter. Therefore, if the charging / discharging current is constant, the capacitance voltage is constantly increased or decreased. It is smooth as in (A) of 3. Therefore, a small current source circuit and a simple current source control circuit that switches between a charging period and a discharging period may be used as the current injection circuit. Even if the circuit scale of the entire SSCG is reduced, the conventional example of FIG. This reduces glitches caused by staircase changes. If the charging / discharging current is constant, the period and amplitude of the capacitance voltage change can be changed by controlling the charging and discharging time. As described above, the current source used as the current injection circuit can be easily digitally controlled. When a general D / A converter is used for the VCO as in the conventional example of FIG. 1, spread spectrum processing is performed. It is possible to shift the frequency more accurately and with higher accuracy.
[0016]
The current injection circuit can be realized by, for example, a push-pull type current source and a current source control circuit that controls the current source. The current source control circuit switches the push-pull type current source between a charged state and a discharged state.
[0017]
The amount of charge / discharge current that is charged and discharged by the push-pull type current source is set by providing a reference current source.
[0018]
In addition, the current injection circuit uses the input voltage of the VCO or the difference current signal output from the VI converter circuit of the clock generator as a current so that the capacity is charged or discharged with a charge / discharge current amount corresponding to the input voltage of the VCO. You may make it return to an injection | pouring circuit. In that case, it is desirable to provide a low-pass filter that filters high-frequency components from the input voltage or difference current signal of the VCO.
[0019]
Note that the current injection circuit can also be realized by a push-pull current digital-to-analog conversion (IDAC) circuit. In that case, the current injection circuit includes a digital control circuit that generates an output code that changes at a period corresponding to the spread spectrum period, and a push-pull current digital-to-analog conversion (IDAC) that generates a charge / discharge current according to the output code. ) And circuit. Also in this case, it is possible to smoothly change the capacitance voltage by controlling the charge / discharge time of the IDAC, and by changing the charge / discharge current amount by changing the IDAC bit, the amplitude of the voltage change is changed. It is possible. In any case, since the voltage change of the capacitor is smooth regardless of the number of bits of IDAC, it is not necessary to increase the number of bits of IDAC, and the circuit scale may be small even when IDAC is used.
[0020]
Even when the current injection circuit is realized by the IDAC, the difference between the input voltage of the VCO or the output of the V-I conversion circuit of the clock generator so as to charge or discharge the capacitor with the charge / discharge current amount corresponding to the input voltage of the VCO. The current signal may be fed back to the current injection circuit, and it is desirable to provide a low-pass filter that filters high frequency components from the VCO input voltage or the difference current signal.
[0021]
Further, when generating a spread spectrum modulated clock, it is desirable to change the spread spectrum modulation period and amplitude in order to further reduce the influence of electromagnetic radiation. In the SSCG of the present invention, the period and amplitude of spread spectrum modulation can be changed by changing the charge / discharge time in the current injection circuit, and the amplitude of spread spectrum modulation can be changed by changing the amount of charge / discharge current. Is possible.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 6 is a diagram showing a configuration of a spread spectrum clock generation (SSCG) circuit according to the first embodiment of the present invention. As is clear from the configuration example of FIG. 1, the SSCG circuit of the first embodiment is identical to the configuration of FIG. 1 except that the IDAC 17 and the control circuit 19 of the VCO 15 are deleted, and the current source control circuit 51, the reference current source 52 and a current source circuit 53 are connected to a connection node of a resistor R and a capacitor C constituting the loop filter 14.
[0023]
7 is a diagram showing a circuit configuration of the frequency phase comparator 12, FIG. 8 is a diagram showing a circuit configuration of the charge pump circuit 13, and FIG. 9 is a diagram showing a circuit configuration of the VI converter circuit 16. FIG. 10 is a diagram showing a circuit configuration of the ICO circuit 18. Since these circuits are widely known, description thereof is omitted here.
[0024]
11 is a diagram showing a circuit configuration of the reference current source circuit 52, FIG. 12 is a diagram showing a circuit configuration of the current source control circuit 51, and FIG. 13 is a diagram showing a circuit configuration of the current source circuit 53.
[0025]
The reference current source circuit 52 is a well-known current mirror circuit, and outputs a reference current with a constant amount of current. The current source control circuit 51 includes a 1 / K frequency dividing circuit 61, and divides the reference clock CLK by 1 / K to generate a clock signal having a duty ratio of 50% in the spread spectrum modulation period. The generated clock signal is output as a charge signal, inverted by the inverter 62, and output as a discharge signal. Therefore, the charge signal and the discharge signal are complementary signals.
[0026]
In the current source circuit 53, transistors Tr71 to Tr75 constitute a current mirror circuit. The transistor Tr74 functions as a constant current source that charges the reference current output from the reference current circuit 52, and the transistor Tr75 discharges the reference current. Work as a source. Transistors Tr76 and Tr77 are connected in series between the transistors Tr74 and Tr75, a charge signal is applied to the gate of the transistor Tr76, and a discharge signal is applied to the gate of the transistor Tr77. When the charge signal is “high (H)” and the discharge signal is “low (L)”, the transistor Tr76 is turned on, the transistor Tr77 is turned off, and the transistor Tr74 and Tr76 are used to respond to the reference current. A current is output to charge the capacitor C. When the charge signal is “L” and the discharge signal is “H”, the transistor Tr76 is turned off, the transistor Tr77 is turned on, a current corresponding to the reference current is drawn through the transistors Tr77 and Tr75, and the capacitance C To discharge.
[0027]
FIG. 14 is a diagram showing changes in the current flowing through the current source circuit 53 in response to the charge signal and the discharge signal and the voltage (VCO control voltage) at the connection node of the resistor R and the capacitor C of the loop filter 14. As shown in the figure, when the charge signal is “H” and the discharge signal is “L”, the current source circuit 53 outputs a constant current, the VCO control voltage is increased accordingly, and the discharge is discharged when the charge signal is “L”. When the signal is switched to “H”, the current source circuit 53 draws a constant current, the VCO control voltage decreases accordingly, and the VCO control voltage changes in a triangular waveform. In response to this, the frequency of the clock CK generated by the VCO 15 changes.
[0028]
FIG. 15 is a diagram showing the configuration of the SSCG circuit according to the second embodiment of the present invention. As shown in the figure, the SSCG circuit of the second embodiment is the same as the SSCG circuit of the first embodiment except that the reference current source circuit 52 is excluded, and the output of the VI conversion circuit 16 is input as the reference current of the current source circuit 53. The difference is that.
[0029]
In the SSCG circuit of the first embodiment, the reference current is constant, the current supplied to the capacitor C or drawn from the capacitor undergoes a predetermined change regardless of the VCO control voltage, and the spread spectrum voltage is constant. Therefore, the ratio of the spread spectrum voltage to the VCO control voltage varies depending on the VCO control voltage. Therefore, assuming that the oscillation frequency is proportional to the VCO control voltage, the ratio of the frequency that varies due to spread spectrum modulation differs between a low frequency and a high frequency. On the other hand, in the SSCG circuit of the second embodiment, since the reference current changes according to the VCO control voltage, the ratio of the frequency that varies due to the spread spectrum modulation is the same at both low and high frequencies. Thus, in the SSCG circuit of the second embodiment, spectrum spreading can be performed at the same rate for each oscillation frequency.
[0030]
In the SSCG circuits of the first and second embodiments, the PLL circuit is formed by feeding back the clock CK generated by the VCO 15. Therefore, even if the characteristics of the single ICO 18 or the single VCO 15 change due to manufacturing variations, temperature fluctuations, power supply voltage fluctuations, or the like, the clock CK corresponding to the frequency of the reference clock CLK is finally generated. However, in the first embodiment, since feedback is not performed in the circuit portion that performs the spread spectrum process, the spread spectrum process is affected by such variations. On the other hand, in the second embodiment, the output current of the VI converter 16 is reflected as the reference current of the current source circuit 53 so as to be reflected in the current source output current. Therefore, the VCO control voltage is not affected by variations, and a clock CK having a desired diffusion width is output.
[0031]
FIG. 16 is a diagram showing the configuration of the SSCG circuit according to the third embodiment of the present invention. As shown in the figure, the SSCG circuit of the third embodiment is the same as the SSCG circuit of the second embodiment, in which the output of the VI conversion circuit 16 is filtered by a low-pass filter (LPF) 54 to remove high frequency components, The difference is that it is input as the reference current of the source circuit 53. As a result, compared to the second embodiment, the spread spectrum component can be removed from the output of the VI conversion circuit 16 and the spread spectrum can always be performed with a certain degree of spread.
[0032]
FIG. 17 is a diagram showing the configuration of the SSCG circuit according to the fourth embodiment of the present invention. As shown in the figure, the SSCG circuit of the fourth embodiment branches the VCO control voltage input to the VCO 15 ′ and filters it with the LPF 55, and then converts it into a current signal by the VI conversion circuit 56. Feedback as the reference current. In the fourth embodiment, the same effects as in the third embodiment can be obtained, and the voltage signal is filtered. Therefore, the LPF 55 can be realized with a simple circuit using a capacitor and a resistor, so that the circuit scale can be reduced.
[0033]
FIG. 18 is a diagram showing the configuration of the SSCG circuit according to the fifth embodiment of the present invention. As shown in the figure, the SSCG circuit of the fifth embodiment is different in that an IDAC control circuit 71 and an IDAC circuit 73 are provided in place of the current source control circuit 51 and the current source circuit 53 in the first embodiment.
[0034]
FIG. 19 is a diagram showing a configuration of the IDAC circuit 73. The IDAC circuit 73 used in the fifth embodiment is obtained by adding transistors Tr40 to Tr42 and transistors Tr50 to Tr52 to the 3-bit IDAC circuit shown in FIG. 2, and not only outputs current but also extracts current. The difference is that it is a push-pull type. Control data DU0 to DU2 output from the IDAC control circuit 71 are applied to the gates of the transistors Tr40 to Tr42, and control data DD0 to DD2 are applied to the gates of the transistors Tr40 to Tr42.
[0035]
FIG. 20 is a diagram showing changes in the terminal voltage of the capacitor C of the loop filter with respect to changes in the control data DU0 to DU2 and DD0 to DD2 of the IDAC circuit 73 of FIG. 19, and FIG. (B) shows the case of 2-bit driving, and (C) shows the case of 3-bit driving.
[0036]
As shown in FIG. 20A, in the case of 1-bit driving, DU0 changes as shown in the figure, and DU1 and DU2 maintain the “H” state. DD0 is the same signal as DU0, and DD1 and DD2 maintain the “L” state. Accordingly, only Tr30 and Tr40 in FIG. 19 are repeatedly turned on and off, so that a small current is supplied to the capacitor C from the IDAC 73 or a small current is drawn from the capacitor C, and the terminal voltage of the capacitor C becomes a triangular wave with a small amplitude. Change.
[0037]
As shown in FIG. 20B, in the case of 2-bit driving, DU0 and DU1 change as shown in the figure, and DU2 maintains the “H” state. DD0 and DD1 are the same signals as DU0 and DU1, respectively, and DD2 maintains the “L” state. Accordingly, Tr30, Tr31, Tr40, and Tr41 in FIG. 19 are repeatedly turned on and off, so that an intermediate current is supplied from the IDAC 73 to the capacitor C, or an intermediate current is drawn from the capacitor C, and the capacitor C The terminal voltage changes to a triangular wave with an intermediate amplitude.
[0038]
As shown in FIG. 20C, in the case of 3-bit drive, DU0 to DU2 change as shown, and DD0 to DD21 are the same signals as DU0 to DU2. Accordingly, Tr30 to Tr32 and Tr40 to Tr42 in FIG. 19 are repeatedly turned on and off, so that a large current is supplied from the IDAC 73 to the capacitor C or a large current is drawn from the capacitor C, and the terminal voltage of the capacitor C has a large amplitude of 3 It changes into a square wave shape.
[0039]
As described above, in the SSCG circuit of the fifth embodiment, the amount of current for charging and discharging the capacitor C can be changed.
[0040]
The IDAC control circuit 71 outputs control data DU0 to DU2 and DD0 to DD2 as shown in FIG. The IDAC control circuit 71 can be realized by a dedicated logic circuit, but can also be realized by using a microcomputer or a DSP. The reference current source circuit 72 has the same configuration as the circuit of FIG.
[0041]
Considering the current source circuit 53 of the first embodiment, it can be said that the current source circuit 53 of the first embodiment is an example in which the IDAC of the fifth embodiment has a 1-bit configuration.
[0042]
FIG. 21 is a diagram showing the configuration of the SSCG circuit according to the sixth embodiment of the present invention. The SSCG circuit of the sixth embodiment has a configuration in which the current source control circuit 51 and the current source circuit 53 in the SSCG circuit of the second embodiment are replaced with the IDAC control circuit 71 and the IDAC circuit 73 of the fifth embodiment. Therefore, the fifth embodiment has the characteristics of the fifth embodiment in addition to the characteristics of the second embodiment.
[0043]
FIG. 22 is a diagram showing the configuration of the SSCG circuit according to the seventh embodiment of the present invention. The SSCG circuit of the seventh embodiment has a configuration in which the current source control circuit 51 and the current source circuit 53 in the SSCG circuit of the third embodiment are replaced with the IDAC control circuit 71 and the IDAC circuit 73 of the fifth embodiment. Accordingly, the fifth embodiment has the characteristics of the fifth embodiment in addition to the characteristics of the third embodiment.
[0044]
FIG. 23 is a diagram showing the configuration of the SSCG circuit according to the eighth embodiment of the present invention. The SSCG circuit of the eighth embodiment has a configuration in which the current source control circuit 51 and the current source circuit 53 in the SSCG circuit of the fourth embodiment are replaced with the IDAC control circuit 71 and the IDAC circuit 73 of the fifth embodiment. Accordingly, the fifth embodiment has the characteristics of the fifth embodiment in addition to the characteristics of the fourth embodiment.
[0045]
【The invention's effect】
As described above, according to the present invention, the current control type spread spectrum processing is performed as compared with the conventional example.
(1) Effectively spread the spectrum of the oscillation frequency to reduce electromagnetic radiation,
(2) The degree of spectrum of the oscillation frequency can be set freely,
(3) The oscillation frequency can be accurately shifted,
(4) It is possible to reduce the influence of variations due to process variations, temperature variations, power supply voltage variations, and the like.
[0046]
Furthermore, compared to the invention described in the aforementioned Japanese Patent Application No. 2002-266331,
(5) There is an effect that more accurate spread spectrum processing can be performed with a small circuit configuration.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a configuration example of a spread spectrum clock generation (SSCG) circuit of an already filed application.
FIG. 2 is a diagram showing a circuit configuration of a current-direction digital-analog modulator (IDAC) described in an existing application.
FIG. 3 is a diagram illustrating an example of a modulation waveform by IDAC in a conventional example.
FIG. 4 is a diagram showing a basic configuration of a spread spectrum clock generation (SSCG) circuit of the present invention.
FIG. 5 is a diagram showing a basic configuration of a current injection circuit used in the present invention.
FIG. 6 is a diagram showing a circuit configuration of an SSCG circuit according to a first embodiment of the present invention.
FIG. 7 is a diagram illustrating a circuit configuration of a frequency phase comparator.
FIG. 8 is a diagram showing a circuit configuration of a charge pump circuit.
FIG. 9 is a diagram showing a circuit configuration of a voltage-current conversion (VI conversion) circuit.
FIG. 10 is a diagram showing a circuit configuration of a current control oscillation circuit (ICO).
FIG. 11 is a diagram showing a configuration of a reference current source circuit.
FIG. 12 is a diagram showing a configuration of a current source control circuit.
FIG. 13 is a diagram showing a configuration of a current source circuit.
FIG. 14 is a diagram illustrating operation waveforms of a current source control signal, a current source output current, and a VCO input voltage.
FIG. 15 is a diagram showing a circuit configuration of an SSCG circuit according to a second embodiment of the present invention.
FIG. 16 is a diagram showing a circuit configuration of an SSCG circuit according to a third embodiment of the present invention.
FIG. 17 is a diagram showing a circuit configuration of an SSCG circuit according to a fourth embodiment of the present invention.
FIG. 18 is a diagram showing a circuit configuration of an SSCG circuit according to a fifth embodiment of the present invention.
FIG. 19 is a diagram showing a circuit configuration of a push-pull type IDAC used in the SSCG circuit of the fifth embodiment.
FIG. 20 is a diagram for explaining the operation of the push-pull type IDAC of the fifth embodiment.
FIG. 21 is a diagram showing a circuit configuration of an SSCG circuit according to a sixth embodiment of the present invention.
FIG. 22 is a diagram showing a circuit configuration of an SSCG circuit according to a seventh embodiment of the present invention.
FIG. 23 is a diagram showing a circuit configuration of an SSCG circuit according to an eighth embodiment of the present invention.
[Explanation of symbols]
11 ... 1 / N frequency divider 12 ... frequency phase comparator 13 ... charge pump circuit 14 ... loop filter 16 ... voltage adding circuit 17 ... VCO
18 ... 1 / M frequency divider 21 ... control circuit 22 ... modulator (VDAC)

Claims

A frequency phase comparator that detects the phase difference between the reference clock and the generated clock; and
A charge pump for generating a charge / discharge signal according to the phase difference detected by the frequency phase comparator;
A loop filter having a resistor and a capacitor connected in series between the output of the charge pump and a predetermined potential, and generating a differential voltage signal according to the charge signal;
A clock generator that generates a generation clock having a frequency according to the differential voltage signal;
Charged and discharged so that the voltage of the capacitor is connected to a connection node between the resistor and the capacitor of the loop filter, and the voltage of the capacitor changes with a spread spectrum period longer than the cycle of the generated clock and with a voltage amplitude smaller than the voltage of the capacitor. comprising a current injection circuit, a,
The current injection circuit includes a push-pull type current source that generates a charge / discharge current of the capacitor, and a current source control circuit that controls the push-pull type current source,
The clock generator includes a VI conversion circuit that converts the difference voltage signal into a difference current signal, and a current control transmission circuit that generates a generation clock having a frequency corresponding to the difference current signal.
The spread- pull type current generation circuit, wherein the push-pull type current source charges or discharges the capacitor with a charge / discharge current amount corresponding to the difference current signal output from the VI conversion circuit.

A low-pass filter that generates a filtered difference current signal by filtering a high-frequency component from the difference current signal output from the VI conversion circuit;
The spread spectrum clock generation circuit according to claim 1 , wherein the push-pull type current source charges or discharges the capacitor with a charge / discharge current amount corresponding to the filtering difference current signal.

A frequency phase comparator that detects the phase difference between the reference clock and the generated clock; and
A charge pump for generating a charge / discharge signal according to the phase difference detected by the frequency phase comparator;
A loop filter having a resistor and a capacitor connected in series between the output of the charge pump and a predetermined potential, and generating a differential voltage signal according to the charge signal;
A clock generator that generates a generation clock having a frequency according to the differential voltage signal;
Charged and discharged so that the voltage of the capacitor is connected to a connection node between the resistor and the capacitor of the loop filter, and the voltage of the capacitor changes with a spread spectrum period longer than the cycle of the generated clock and with a voltage amplitude smaller than the voltage of the capacitor. a current injection circuit,
A low-pass filter that generates a filtered differential voltage signal by filtering high-frequency components from the differential voltage signal;
A filtering VI conversion circuit that converts the filtered differential voltage signal into a filtered differential current signal;
The current injection circuit includes a push-pull type current source that generates a charge / discharge current of the capacitor, and a current source control circuit that controls the push-pull type current source,
The spread spectrum clock generation circuit, wherein the push-pull type current source charges or discharges the capacitor with a charge / discharge current amount corresponding to the filtering difference current signal .

A frequency phase comparator that detects the phase difference between the reference clock and the generated clock; and
A charge pump for generating a charge / discharge signal according to the phase difference detected by the frequency phase comparator;
A loop filter having a resistor and a capacitor connected in series between the output of the charge pump and a predetermined potential, and generating a differential voltage signal according to the charge signal;
A clock generator that generates a generation clock having a frequency according to the differential voltage signal;
Charged and discharged so that the voltage of the capacitor is connected to a connection node between the resistor and the capacitor of the loop filter, and the voltage of the capacitor changes with a spread spectrum period longer than the cycle of the generated clock and with a voltage amplitude smaller than the voltage of the capacitor. comprising a current injection circuit, a,
The current injection circuit includes a digital control circuit that generates an output code that changes at a period corresponding to the spread spectrum period, and a push-pull current digital-to-analog converter (IDAC) circuit that generates a charge / discharge current according to the output code And comprising
The clock generator includes a VI conversion circuit that converts the difference voltage signal into a difference current signal, and a current control transmission circuit that generates a generation clock having a frequency corresponding to the difference current signal.
The push-pull type current digital-to-analog converter circuit charges or discharges the capacitor with a charge / discharge current amount corresponding to the difference current signal output from the VI converter circuit.

A low-pass filter that generates a filtered difference current signal by filtering a high-frequency component from the difference current signal output from the VI conversion circuit;
5. The spread spectrum clock generation circuit according to claim 4 , wherein the push-pull type current digital-to-analog conversion circuit charges or discharges the capacitor with a charge / discharge current amount corresponding to the filtering difference current signal.

A frequency phase comparator that detects the phase difference between the reference clock and the generated clock; and
A charge pump for generating a charge / discharge signal according to the phase difference detected by the frequency phase comparator;
A loop filter having a resistor and a capacitor connected in series between the output of the charge pump and a predetermined potential, and generating a differential voltage signal according to the charge signal;
A clock generator that generates a generation clock having a frequency according to the differential voltage signal;
Charged and discharged so that the voltage of the capacitor is connected to a connection node between the resistor and the capacitor of the loop filter, and the voltage of the capacitor changes with a spread spectrum period longer than the cycle of the generated clock and with a voltage amplitude smaller than the voltage of the capacitor. a current injection circuit,
A low-pass filter that generates a filtered differential voltage signal by filtering high-frequency components from the differential voltage signal;
A filtering VI conversion circuit that converts the filtered differential voltage signal into a filtered differential current signal;
The current injection circuit includes a digital control circuit that generates an output code that changes at a period corresponding to the spread spectrum period, and a push-pull current digital-to-analog converter (IDAC) circuit that generates a charge / discharge current according to the output code And comprising
The spread spectrum clock generation circuit, wherein the push-pull type current digital-to-analog conversion circuit charges or discharges the capacitor with a charge / discharge current amount corresponding to the filtering difference current signal .