JP4230543B2 - 「チップサイズパッケージ」を有する半導体装置の製造方法 - Google Patents

Description

本発明は、エンベロープで包まれた半導体装置の製造方法であって、
-半導体素子を半導体材料のスライスの第１の側に形成するも、これら半導体素子間では、この第１の側に位置するこのスライスの面の自由通路がそのまま残るようにし、
-前記自由通路まで延在する接点電極を有する金属化層を前記スライスの前記第１の側に形成し、
-前記スライスをその第１の側で透明絶縁支持体に接着し、
-前記第１の側とは反対側の第２の側から半導体材料を除去し、
-これにより厚さが減少された前記スライスに、その第２の側で絶縁材料の層を設け、
-前記自由通路の位置で前記支持体に溝を形成し、これらの溝は前記金属化層の接点電極を交差して、前記スライスの第２の側に設けた前記絶縁材料の層内に延在させ、
-前記支持体上に導体細条を形成し、これら導体細条を、前記溝が交差した前記接点電極と接触するようにこれらの溝内に延在させ、
-前記スライスを、前記溝に沿って、前記支持体と前記第２の側で設けられた前記絶縁層とのエンベロープで包まれた別々の半導体装置に分割する
当該半導体装置の製造方法に関するものである。
エンベロープで包まれた半導体装置は極めて薄肉にしうる。例えば約６００μｍの通常の厚さを有するスライスの第２の側から、半導体材料を除去し、例えば１００μｍよりも薄い厚さのこの半導体材料の一部分のみを残す。支持体も極めて薄肉にでき、すなわち、その厚さを例えば１００μｍとする。第２の側に設けられている絶縁材料の層も極めて薄肉にしうる。支持体上に形成されている導体細条にははんだ面を設け、これらはんだ面により半導体装置を、配線を有する基板に簡単に装着しうるようにしうる。これらはんだ面も極めて薄肉になるように構成しうる。エンベロープで包まれた半導体の全厚さは約３００μｍとするのが適している。エンベロープで包まれた半導体装置の横方向の寸法は、半導体材料中に形成されチップとも称する半導体素子の寸法よりそれほど大きくない。「チップサイズパッケージ」とも称する上述したエンベロープは例えば、メモリを具える集積回路を有することができる。これらの厚さ及び横方向寸法は小さい為、このような集積回路を有する半導体装置は例えば、クレジットカードやテレフォンカードに用いるのに適している。
国際公開公報WO 95/19645には、半導体材料の通常のスライスを用いた、頭書に述べた種類の方法が開示されている。半導体素子と、接点電極を有する金属化層とを半導体材料のスライスの第１の側に形成し、このスライスをその第１の側で支持体上に接着した後、このスライスの厚さが約１００μｍとなるまで半導体材料を第２の側から除去する。このスライスには溝が設けられ、これらの溝もスライスの第２の側から形成され、これらの溝内では半導体材料が完全に除去されている。これらの溝は、スライスの第１の側の面上の自由通路の位置に形成される。その後、ガラスプレートが第２の側に接着される。この処理では、第２の側の溝に接着剤の絶縁材料が充填される。
半導体材料のスライスの第２の側に形成される溝には、スライスの第１の側の面上の自由通路に対するアライメントが必要である。このアライメントは容易に達成することができない。
後に第１の側から支持体中に形成される溝は、薄肉としたスライスの半導体材料を交差することなく、接点電極を交差するように形成する必要がある。この場合、溝内に形成された導体細条は、実際にはドーピングされている半導体材料により短絡されず、従ってある導電性を呈する。従って、第１の側から支持体中に形成される溝には、スライスの第２の側に既に形成されている溝に対する正確なアライメントを行なう必要がある。このアライメント処理もまた容易に実行することができない。
本発明の目的は、上述したアライメント問題を低減させた方法を提供せんとするにある。
この目的を達成するために、本発明による方法では、
-半導体材料のスライスを用い、このスライスに、その第１の側で絶縁材料の中間層を設け、この中間層上に半導体材料の頂部層を形成し、
-この頂部層に半導体素子を形成し、
-前記スライスの第１の側に前記金属化層を形成する前に、前記自由通路の位置で前記中間層から前記頂部層を除去し、
-前記第２の側から半導体材料を除去することにより、前記頂部層の下に位置する絶縁材料の前記層を露出させる
ことを特徴とする。
本発明は、半導体材料のスライスであって、このスライスには、その第１の側で絶縁材料の中間層が設けられ、この中間層上に半導体材料の頂部層が形成されている、シリコン-オン-インシュレータすなわちＳＯＩスライスとも称する当該スライスを用いれば、多数の処理工程の必要な相互アライメントをスライスの第１の側から行なうことができるという認識を基に成したものである。
半導体素子は第１の側に形成し、接点電極を有する金属化層も第１の側に形成し、透明な支持体中の溝も第１の側に形成する。半導体材料はスライスの表面上の自由通路から２工程で除去する。第１の工程では、アライメントが必要であるも、第２の工程ではアライメントが必要でない。第１の工程では、第１の側の表面上の自由通路から頂部層を除去する。第２の側から行なう第２の工程では、頂部層の下側に位置する絶縁材料の中間層上に位置する半導体材料を完全に除去する。この半導体材料の除去はスライス面全体に亙って行なう為、この処理にアライメントを必要としない。
スライスの第２の側における絶縁材料の層は、頂部層の下側に位置する絶縁材料の中間層から半導体材料を除去した後、ガラスプレートを、露出した中間層に接着して第２の側に設けることにより、被着することができる。絶縁材料の中間層は半導体材料の除去後に露出される為、第２の側は平坦面を呈する。更に、スライスの第２の側は、絶縁材料の中間層により既に不活性化されている。このことが、スライスの第２の側に絶縁材料の層を異なる方法で設けるのが好ましい理由である。
第１の例では、スライスをその第２の側で、半導体技術で通常用いられているのこ引き用の箔上に設ける。支持体内に形成する溝はこののこ引き用の箔内に延在させる。これにより、別々の半導体装置への分割を、これら半導体装置をのこ引き用の箔から除去することにより容易に達成しうる。のこ引き用の箔を設ける前に、第２の側に例えば、通常のプラズマ堆積処理によりシリコン窒化物の層を設けることができる。
第２の例では、第２の側に通常のエポキシ層を堆積する。この層上には、例えば、半導体装置の型番を通常のように印刷することができる。
本発明の上述した観点及びその他の観点は以下の実施例に関する説明から明らかとなるであろう。図中、
図１〜１３は、本発明による方法の第１実施例を用いた、半導体装置の製造の数工程を線図的に示す。
本発明による方法の第１実施例では、半導体材料のスライス１を用いる。本例では、このスライス１は、シリコンのスライス２と、その第１の側３に設けられた絶縁材料の中間層４、この場合厚さが0.4μｍのシリコン酸化物の層と、その上に形成された半導体材料の頂部層５、６とより成る。本例では、頂部層５、６は、約１０²⁰燐原子／ｃｃで比較的多量にドーピングされ厚さを約0.1μｍとしたシリコン層５と、約１０¹⁶燐原子／ｃｃで比較的わずかにドーピングされ厚さを約３μｍとしたシリコン層６とを有する。シリコン酸化物中間層４と、ドーピングされたシリコン層５及び６とを有するスライス１は、例えば、シリコンのスライス中で、酸素イオンの注入によりシリコン酸化物中間層４を形成し、このシリコン酸化物中間層４上に位置する約0.1μｍの厚さの層５に上述した濃度で燐をドーピングし、最後にこの層５上にわずかにドーピングされた層６をエピタキシャル成長させることにより得られる。
スライス１の第１の側３上に、図１に平面図で示す半導体素子７を形成する。半導体素子７間には、第１の側３に位置するスライス面９の通路８がそのまま残っている。スクライブ通路とも称するこれらの自由通路８の位置で、のこ引きしたり或いは割ったりすることにより、完成した半導体素子を互いに分断する。
図４の断面図及び図３の平面図に示すように、頂部層５、６には絶縁された島１０を形成する。この形成は、絶縁中間層４から層５及び６の一部を除去することにより達成される。次に、シリコンの島１０内に、半導体素子７、本例では、バイポーラトランジスタを、ドーピング濃度が約５・１０¹⁷硼素原子であるベース領域１１とドーピング濃度が約１０²⁰砒素原子であるエミッタ領域１２とを有するように通常のようにして形成する。次に、シリコンの島１０にシリコン酸化物の層１３を設け、この層にベース領域１１及びエミッタ領域１２にそれぞれ接点を形成するための窓１４及び１５を形成する。
半導体素子７の形成後、接点電極１７を有する金属化層１６を堆積アルミニウム層で形成する。図面は実際のものに正比例して描いていない。実際には、導体細条１６は、例えば、約１〜１０μｍの幅を有し、接点電極１７は、例えば、約１００μｍの長さ及び幅を有する。接点電極１７は、自由通路８まで延在している。図面では、隣り合う半導体素子の接点電極１７を自由通路８内に示す。最後に、シリコン酸化物の絶縁層１８を設ける。
本例では、明瞭のために、半導体素子７として単一のバイポーラトランジスタを示している。しかし、実際には、このような半導体素子は、多数のスイッチング素子を含む集積回路とすることができる。これらのスイッチング素子はバイポーラトランジスタとすることができるも、ＭＯＳトランジスタとすることもできる。これらの能動スイッチング素子の外にコイル、キャパシタ及び光導波路のような受動素子を設けることもできる。これらの受動素子はシリコン頂部層５、６上に設けることができるも、この頂部層を受動素子の位置で除去し、これら受動素子が中間層４上に位置するようにすることもできる。或いはまた、頂部層５、６を中間層４から除去することにより形成される溝により互いに分離された多数の集積回路を素子７が有するようにすることもできる。これにより、例えば、デジタル及びアナログブロックを互いに絶縁させることができる。
次に、図５に示すように、接着剤層１９を用いて、スライス１をその第１の側３で絶縁支持体２０に接着する。この接着剤層は例えば、エポキシ又はアクリレート接着剤とし、支持体２０はこの場合、厚さが約１００μｍのガラスプレートとする。
次に、第１の側３とは反対側の第２の側２１から、半導体材料をスライス１から除去する。この処理は、頂部層５、６の下に位置する絶縁中間層４が露出するまで続ける。この目的のために、中間層４までの距離が数十μｍに減少するまでスライス１の第２の側２１に化学−機械研摩処理を行ない、その後、中間層４をＫＯＨのエッチング浴内で露出させる。このエッチング処理は、シリコン酸化物の絶縁中間層４に達した際に、自動的に停止する。
次に、上述したように厚さを薄くしたスライス１に、図７に示すように、その第２の側２１で絶縁材料の層２２、２３を設ける。本例では、第１の側３に対し説明したのと同様に、接着剤層２２を用いてガラスプレート２３を、露出した中間層４に接着する。
次に、図８に示すように、自由通路８の位置で支持体２０に溝２４を形成し、これらの溝は金属化層１６の接点電極１７を交差するとともにスライスの第２の側で設けられた絶縁材料の層２２、２３内に延在するようにする。
溝２４の形成後、図９に示すように、金属層２５、本例では、Ti層と、Ptの層と、Auの頂部層とより成る多重層を支持体２０上及び溝２４内に設ける。図１０に示すように、溝２４内に延在する導体細条２６をこの金属層２５で形成し、これらの溝内でこれら導体細条が、これらの溝と交差している接点電極１７と接触するようにする。
最後に、スライス１を、例えば自由通路８を正確に通るのこ引きにより、支持体２０と第２の側２１に設けられた絶縁層２２、２３とのエンベロープにより包まれた個々の半導体装置に分割する。
このようにして包まれた半導体装置は極めて薄肉である。絶縁層１３、１８及び金属化層１６が設けられたスライス１の全厚さは約５μｍである。又、接着剤層１９及び２２の厚さは約２２μｍで、ガラスプレートの厚さは約１００μｍである。その結果、半導体装置の全厚さは２５０μｍよりも薄い。横方向においても、半導体装置は半導体素子７よりも殆ど大きくならない。更に、支持体２０上では、導体細条２６がはんだ面２７に接続されており、これにより、半導体装置を、プリント回路板の表面上に設けられた配線上にはんだ付しうるようにする。このようにして、「表面実装」に適切に用いうる「チップサイズパッケージ（ＣＳＰ）」の「デバイス」が得られる。
この方法では、半導体材料のスライス２を用い、その第１の側３で絶縁材料の中間層４を設け、この中間層上に、シリコン-オン-インシュレータ、すなわちＳＯＩスライスとも称されている半導体材料の頂部層５、６を形成する。これにより、多数の処理工程の必要な相互アライメントをスライスのこの第１の側から行なうことができる。図４に示すように、半導体素子７を第１の側３に形成し、接点電極１７を有する金属化層１６を第１の側３に形成し、ガラスより成り、従って、透明な支持体２０中の溝２４を第１の側３で形成する。半導体材料はスライス１の面９上の自由通路８から２工程で除去する。第１の工程では、図４に示すように頂部層５、６を第１の側の面上の自由通路から除去する。この除去は第１の側３から行なう。第２の側２１から行なう図６に示す第２の工程で、頂部層５、６の下に位置する絶縁材料の中間層４から半導体材料を完全に除去する。この除去はスライス面全体に亙って行なう為、この処理にはアライメントを必要としない。
スライス１の第２の側２１の絶縁材料の層２２、２３は、頂部層の下に位置する絶縁材料の中間層から半導体材料を除去した後、この露出した中間層にガラスプレート２３を接着してこのガラスプレートを第２の側に設けることにより被着させることができる。絶縁材料の中間層４は、半導体材料の除去後に露出される為、第２の側２１は平坦面を呈する。更に、スライスの第２の側は絶縁中間層４により既に不活性化されている。この理由で、スライスの第２の側に絶縁材料の層を設けるのに、他の方法を用いるのが好ましい。
第２の実施例では、図１２に示すように、スライスをその第２の側で、半導体技術で通常用いられているのこ引き用の箔２８上に設ける。支持体内に形成する溝２４はこののこ引き用の箔２８内まで延在させる。これにより、個々の半導体装置への分割が、これら半導体装置をのこ引き用の箔から除去することにより、簡単に行なえるようになる。図１３は、溝２４を形成し、はんだ面２７を有する導体細条２６を設けた後のこの例を示す。
第２の側には、のこ引き用の箔を設ける前に、例えば、通常のプラズマ堆積処理によってシリコン窒化物の層（図示せず）を設けることができる。
第３の実施例（図示せず）では、通常のエポキシ層を第２の側に堆積する。例えば、このエポキシ層上に半導体装置の型番を通常のようにして印刷しうる。

Claims (5)

1. エンベロープで包まれた半導体装置の製造方法であって、
   -半導体素子を半導体材料のスライスの第１の側に形成するも、これら半導体素子間では、この第１の側に位置するこのスライスの面の自由通路がそのまま残るようにし、
   -前記自由通路まで延在する接点電極を有する金属化層を前記スライスの前記第１の側に形成し、
   -前記スライスをその第１の側で透明絶縁支持体に接着し、
   -前記第１の側とは反対側の第２の側から半導体材料を除去し、
   -これにより厚さが減少された前記スライスに、その第２の側で絶縁材料の層を設け、
   -前記自由通路の位置で前記支持体に溝を形成し、これらの溝は前記金属化層の接点電極を交差して、前記スライスの第２の側に設けた前記絶縁材料の層内に延在させ、
   -前記支持体上に導体細条を形成し、これら導体細条を、前記溝が交差した前記接点電極と接触するようにこれらの溝内に延在させ、
   -前記スライスを、前記溝に沿って、前記支持体と前記第２の側で設けられた前記絶縁層とのエンベロープで包まれた別々の半導体装置に分割する
   当該半導体装置の製造方法において、
   -半導体材料のスライスを用い、このスライスに、その第１の側で絶縁材料の中間層を設け、この中間層上に半導体材料の頂部層を形成し、
   -この頂部層に半導体素子を形成し、
   -前記スライスの第１の側に前記金属化層を形成する前に、前記自由通路の位置で前記中間層から前記頂部層を除去し、
   -前記第２の側から半導体材料を除去することにより、前記頂部層の下に位置する絶縁材料の前記層を露出させる
   ことを特徴とする半導体装置の製造方法。
2. 請求の範囲１に記載の半導体装置の製造方法において、前記第２の側で前記スライスから半導体材料を除去した後、前記スライスをのこ引き用の箔上に固着し、前記支持体への前記溝の前記形成後に、半導体装置を前記のこ引き用の箔から除去することを特徴とする半導体装置の製造方法。
3. 請求の範囲２に記載の半導体装置の製造方法において、前記スライスを前記のこ引き用の箔に固着する前に、露出した前記中間層上にシリコン窒化物の層を堆積することを特徴とする半導体装置の製造方法。
4. 請求の範囲１に記載の半導体装置の製造方法において、露出した前記中間層上に合成樹脂の層を堆積することを特徴とする半導体装置の製造方法。
5. 請求の範囲４に記載の半導体装置の製造方法において、露出した前記中間層上にエポキシ層を堆積することを特徴とする半導体装置の製造方法。

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