JP4236791B2 - 液晶表示装置、ディスプレイ、プロジェクター、ゴーグル型ディスプレイ、携帯情報端末及びコンピュータ - Google Patents

Description

【０００１】
【発明の属する技術分野】
【０００２】
本発明は、液晶表示装置に関する。特に、電圧階調と時間階調との両方によって階調表示を行う液晶表示装置に関する。
【０００３】
【従来の技術】
【０００４】
最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置の需要が高まってきたことによる。
【０００５】
アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの画素領域にそれぞれ画素ＴＦＴが配置され、各画素ＴＦＴに接続された画素電極に出入りする電荷を画素ＴＦＴのスイッチング機能により制御するものである。
【０００６】
近年、画像の高精細化、高解像度化とともに、望ましくはフルカラー表示が行える多階調表示が求められている。
【０００７】
また、アクティブマトリクス型液晶表示装置の中でも、表示装置の高精細化、高解像度化に伴い、高速駆動が可能なデジタル駆動方式のアクティブマトリクス型液晶表示装置が注目されてきている。
【０００８】
【発明が解決しようとする課題】
【０００９】
デジタル駆動方式のアクティブマトリクス型液晶表示装置には、外部から入力されるデジタルビデオデータをアナログデータ（階調電圧）に変換するＤ／Ａ変換回路（ＤＡＣ）が必要である。Ｄ／Ａ変換回路には、様々な種類のものが存在する。
【００１０】
デジタル駆動方式のアクティブマトリクス型液晶表示装置の多階調表示能力は、このＤ／Ａ変換回路の能力、つまりＤ／Ａ変換回路が何ビットのデジタルビデオデータをアナログデータに変換することができるかに依存している。例えば、一般的に、２ビットのデジタルビデオデータを処理するＤ／Ａ変換回路を有する液晶表示装置であれば、２²＝４階調表示を行うことができ、８ビットならば２⁸＝２５６階調表示を行うことができ、またｎビットならば２ⁿ階調表示を行うことができる。
【００１１】
しかし、Ｄ／Ａ変換回路の能力を上げるためには、Ｄ／Ａ変換回路の回路構成が複雑になり、かつレイアウト面積が大きくなる。最近では、Ｄ／Ａ変換回路をアクティブマトリクス回路と同一基板上にポリシリコンＴＦＴによって形成する液晶表示装置が報告されてきている。しかし、この場合、Ｄ／Ａ変換回路の回路構成が複雑になると、Ｄ／Ａ変換回路の歩留まりが低下し、液晶表示装置の歩留まりも低下してしまう。また、Ｄ／Ａ変換回路のレイアウト面積が大きくなると、小型の液晶表示装置を実現することが困難になる。
【００１２】
また、アクティブマトリクス型液晶表示装置の大画面化、高精細化、高解像度化に伴い、１画素に画像データを書き込む時間が短くなり、従来よく用いられているネマチック液晶を用いたＴＮモード（ツイストネマチックモード）では、液晶分子の応答速度が問題となってきた。
【００１３】
上述のように、大画面化、高精細化、高解像度化および多階調化を実現できるアクティブマトリクス型液晶表示装置の実現が望まれている。
【００１４】
【課題を解決するための手段】
【００１５】
そこで、本発明は上述の問題に鑑みてなされたものであり、大画面化、高精細化、高解像度化、多階調化を実現することのできる液晶表示装置を提供するものである。
【００１６】
まず、図１を参照する。図１には、本発明の液晶表示装置の概略構成図が示されている。１０１はデジタルドライバを有する液晶パネルである。液晶パネル１０１は、アクティブマトリクス基板１０１−１および対向基板１０１−２を有している。アクティブマトリクス基板１０１−１には、ソースドライバ１０１−１−１、ゲートドライバ１０１−１−２および１０１−１−３、複数の画素ＴＦＴがマトリクス状に配置されたアクティブマトリクス回路１０１−１−４を有している。ソースドライバ１０１−１−１およびゲートドライバ１０１−１−２ならびに１０１−１−３は、アクティブマトリクス回路１０１−１−４を駆動する。また、対向基板１０１−２は、対向電極１０１−２−１を有している。なお、端子ＣＯＭは、対向電極に信号を供給する端子を示している。
【００１７】
１０２はデジタルビデオデータ時間階調処理回路である。デジタルビデオデータ時間階調処理回路１０２は、外部から入力されるｍビットデジタルビデオデータのうちｎビットのデジタルビデオデータを、ｎビットの電圧階調の為のデジタルビデオデータに変換する。ｍビットのデジタルビデオデータのうち（ｍ−ｎ）ビットの階調情報は、時間階調によって表現される。
【００１８】
デジタルビデオデータ時間階調処理回路１０２によって変換されたｎビットデジタルビデオデータは、液晶パネル１０１に入力される。液晶パネル１０１に入力されたｎビットデジタルビデオデータは、ソースドライバ１０１−１−１に入力され、ソースドライバ内のＤ／Ａ変換回路でアナログ階調データに変換され、各ソース信号線に供給され、画素ＴＦＴに供給される。
【００１９】
１０３は、対向電極駆動回路であり、対向電極の電位を制御する対向電極制御信号を液晶パネル１０１の対向電極１０１−２−１に供給する。
【００２０】
なお、本明細書においては、液晶表示装置と液晶パネルとを使い分けている。本明細書では、少なくともアクティブマトリクス回路を有するものを液晶パネルと呼ぶことにする。
【００２１】
ここで、本発明の液晶表示装置の液晶パネルの概略構成図について説明する、図２および図３を参照する。図２および図３には、液晶パネル１０１を構成するアクティブマトリクス基板１０１−１、対向基板、および液晶１０１−３が示されている。本発明に用いられる液晶パネルは、いわゆるπセル構造を有しており、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｅｎｄ）モードという表示モードを用いている。πセル構造とは、液晶分子のプレチルト角がアクティブマトリクス基板と対向基板との基板間の中心面に対して面対称の関係で配向された構造である。πセル構造の配向状態は、基板間に電圧が印加されていない時はスプレイ配向となり、電圧を印加すると図２に示すようなベンド配向に移行する。さらに電圧を印加するとベンド配向の液晶分子が両基板が基板と垂直に配向し、光が透過する状態となる。
【００２２】
図２に示すように、本発明の液晶表示装置は、液晶がベンド配向した液晶パネルと２軸性位相差板１１１と透過軸が互いに直行した一対の偏光板とを有している。ＯＣＢモードによる表示においては、リタデーションの視角依存性を、２軸性位相差板によって３次元的に補償している。
【００２３】
なお、上述の様に、液晶に電圧を印加しない時には、図３に示すようなスプレイ配向をしている。
【００２４】
なお、ＯＣＢモードによると、従来のＴＮモードより約１０倍速い高速応答性を現できる。
【００２５】
次に、本発明の液晶表示装置の別の例を図３０に示す。３０１はアナログドライバを有する液晶パネルである。液晶表示装置３０１は、アクティブマトリクス基板３０１−１および対向基板３０１−２を有している。アクティブマトリクス基板３０１−１には、ソースドライバ３０１−１−１、ゲートドライバ３０１−１−２および３０１−１−３、複数の画素ＴＦＴがマトリクス状に配置されたアクティブマトリクス回路３０１−１−４を有している。ソースドライバ３０１−１−１およびゲートドライバ３０１−１−２ならびに３０１−１−３は、アクティブマトリクス回路３０１−１−４を駆動する。また、対向基板３０１−２は、対向電極３０１−２−１を有している。なお、端子ＣＯＭは、対向電極に信号を供給する端子を示している。
【００２６】
３０２はＡ／Ｄ変換回路であり、外部から供給されるアナログビデオデータをｍビットデジタルビデオデータに変換する。３０３はデジタルビデオデータ時間階調処理回路である。デジタルビデオデータ時間階調処理回路３０３は、入力されるｍビットデジタルビデオデータのうちｎビットのデジタルビデオデータを、ｎビットの電圧階調の為のデジタルビデオデータに変換する。入力されるｍビットのデジタルビデオデータのうち（ｍ−ｎ）ビットの階調情報は、時間階調によって表現される。デジタルビデオデータ時間階調処理回路３０３によって変換されたｎビットデジタルビデオデータは、Ｄ／Ａ変換回路３０４に入力され、アナログビデオデータに変換される。Ｄ／Ａ変換回路３０４によって変換されたアナログビデオデータは、液晶表示装置３０１に入力される。液晶表示装置３０１に入力されたアナログビデオデータは、ソースドライバに入力され、ソースドライバ内のサンプリング回路によってサンプリングされ、各ソース信号線に供給され、画素ＴＦＴに供給される。
【００２７】
３０５は、対向電極駆動回路であり、対向電極の電位を制御する対向電極制御信号を液晶パネル３０１の対向電極３０１−２−１に供給する。
【００２８】
本発明の液晶表示装置の動作は、下記の実施形態において、詳しく説明する。
【００２９】
以下に本発明の構成を述べる。
【００３０】
本発明の液晶表示装置によると、
複数の画素ＴＦＴがマトリクス状に配置されたアクティブマトリクス回路および前記アクティブマトリクス回路を駆動するソースドライバおよびゲートドライバを有するアクティブマトリクス基板と、
対向電極を有する対向基板と、
を有する液晶表示装置であって、
ＯＣＢモードによって表示を行い、
外部から入力されるｍビットデジタルビデオデータのうち、ｎビットを電圧階調の情報として、かつ（ｍ−ｎ）ビットを時間階調の情報として（ｍ、ｎは共に２以上の正数、かつｍ＞ｎ）用いることによって、電圧階調と時間階調とを同時に行うことを特徴とする液晶表示装置が提供される。
【００３１】
また、本発明の液晶表示装置によると、
複数の画素ＴＦＴがマトリクス状に配置されたアクティブマトリクス回路および前記アクティブマトリクス回路を駆動するソースドライバおよびゲートドライバを有するアクティブマトリクス基板と、
対向電極を有する対向基板と、
を有する液晶表示装置であって、
ＯＣＢモードによって表示を行い、
外部から入力されるｍビットデジタルビデオデータのうち、ｎビットを電圧階調の情報として、かつ（ｍ−ｎ）ビットを時間階調の情報として（ｍ、ｎは共に２以上の正数、かつｍ＞ｎ）用いることによって、電圧階調および時間階調を、それぞれ前、後、または相前後して行うことを特徴とする液晶表示装置が提供される。
【００３２】
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また、本発明の液晶表示装置によると、
複数の画素ＴＦＴがマトリクス状に配置されたアクティブマトリクス回路および前記アクティブマトリクス回路を駆動するソースドライバおよびゲートドライバを有するアクティブマトリクス基板と、
対向電極を有する対向基板と、
外部から入力されるｍビットデジタルビデオデータをｎビットデジタルビデオデータに変換し、前記ソースドライバに前記ｎビットデジタルビデオデータを供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、
を有する液晶表示装置であって、
電圧階調と時間階調とを同時に行い、２^m-n個のサブフレームによって１フレームの映像を形成することによって表示を行い、
前記２^m-n個のサブフレームの表示の開始時に液晶分子の配向をベンド配向にするための電圧を印加することを特徴とする液晶表示装置が提供される。
【００３３】
また、本発明の液晶表示装置によると、
複数の画素ＴＦＴがマトリクス状に配置されたアクティブマトリクス回路および前記アクティブマトリクス回路を駆動するソースドライバおよびゲートドライバを有するアクティブマトリクス基板と、
対向電極を有する対向基板と、
外部から入力されるｍビットデジタルビデオデータをｎビットデジタルビデオデータに変換し、前記ソースドライバに前記ｎビットデジタルビデオデータを供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、
を有する液晶表示装置であって、
電圧階調と時間階調とを、それぞれ前、後、または相前後して行い、
前記２^m-n個のサブフレームの表示の開始時に液晶分子の配向をベンド配向にするための電圧を印加することを特徴とする液晶表示装置が提供される。
【００３４】
また、本発明の液晶表示装置によると、
複数の画素ＴＦＴがマトリクス状に配置されたアクティブマトリクス回路および前記アクティブマトリクス回路を駆動するソースドライバおよびゲートドライバを有するアクティブマトリクス基板と、
対向電極を有する対向基板と、
外部から入力されるｍビットデジタルビデオデータをｎビットデジタルビデオデータに変換し、前記ソースドライバに前記ｎビットデジタルビデオデータを供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、
を有する液晶表示装置であって、
電圧階調と時間階調とを同時に行い、２^m-n個のサブフレームによって１フレームの映像を形成することによって表示を行い、
前記２^m-n個のサブフレームによって構成されるフレームの表示の開始時に液晶分子の配向をベンド配向にするための電圧を印加することを特徴とする液晶表示装置が提供される。
【００３５】
また、本発明の液晶表示装置によると、
複数の画素ＴＦＴがマトリクス状に配置されたアクティブマトリクス回路および前記アクティブマトリクス回路を駆動するソースドライバおよびゲートドライバを有するアクティブマトリクス基板と、
対向電極を有する対向基板と、
外部から入力されるｍビットデジタルビデオデータをｎビットデジタルビデオデータに変換し、前記ソースドライバに前記ｎビットデジタルビデオデータを供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、
を有する液晶表示装置であって、
電圧階調と時間階調とを、それぞれ前、後、または相前後して行い、
前記２^m-n個のサブフレームによって構成されるフレームの表示の開始時に液晶分子の配向をベンド配向にするための電圧を印加することを特徴とする液晶表示装置が提供される。
【００３６】
前記ｍは１０、前記ｎは２であるようにしてもよい。
【００３７】
前記ｍは１２、前記ｎは４であるようにしてもよい。
【００３８】
【発明の実施の形態】
【００３９】
以下に本発明の液晶表示装置を実施形態をもって詳しく説明する。ただし、本発明の液晶表示装置は、以下の実施形態に限定されるわけではない。
【００４０】
（実施形態１）
【００４１】
本実施形態の液晶表示装置の概略構成図を図４に示す。本実施形態においては、説明の簡略のため、外部から４ビットデジタルビデオデータが供給される液晶表示装置を例にとる。
【００４２】
図４には、本発明の液晶表示装置の概略構成図が示されている。４０１はデジタルドライバを有する液晶パネルである。液晶パネル４０１は、アクティブマトリクス基板４０１−１および対向基板４０１−２を有している。アクティブマトリクス基板４０１−１には、ソースドライバ４０１−１−１、ゲートドライバ４０１−１−２および４０１−１−３、複数の画素ＴＦＴがマトリクス状に配置されたアクティブマトリクス回路４０１−１−４を有している。ソースドライバ４０１−１−１およびゲートドライバ４０１−１−２ならびに４０１−１−３は、アクティブマトリクス回路４０１−１−４を駆動する。また、対向基板４０１−２は、対向電極４０１−２−１を有している。なお、端子ＣＯＭは、対向電極に信号を供給する端子を示している。
【００４３】
なお、本実施形態の液晶パネルは、上述した様なＯＣＢモードを表示モードとして用いている。
【００４４】
４０２はデジタルビデオデータ時間階調処理回路である。デジタルビデオデータ時間階調処理回路４０２は、外部から入力される４ビットデジタルビデオデータのうち２ビットのデジタルビデオデータを、電圧階調の為の２ビットデジタルビデオデータに変換する。４ビットのデジタルビデオデータのうち残り２ビットの階調情報は、時間階調によって表現される。
【００４５】
デジタルビデオデータ時間階調処理回路４０２によって変換された後の２ビットデジタルビデオデータは、液晶パネル４０１に入力される。液晶パネル４０１に入力された２ビットデジタルビデオデータは、ソースドライバに入力され、ソースドライバ内のＤ／Ａ変換回路（図示せず）でアナログ階調データに変換され、各ソース信号線に供給される。
【００４６】
また、４０３は対向電極駆動回路であり、対向電極の電位を制御する対向電極制御信号を液晶パネル４０１の対向電極４０１−２−１に供給する。
【００４７】
ここで、本実施形態の液晶表示装置の液晶パネル４０１の回路回路構成、特にアクティブマトリクス回路４０１−１−４について、図５を用いて説明する。
【００４８】
本実施形態においては、アクティブマトリクス回路４０１−１−４は、（ｘ×ｙ）個の画素を有している。それぞれの画素には、説明の便宜上、Ｐ1,1、Ｐ2,1、・・・、Ｐy,x等の符号が付けられている。また、それぞれの画素は、画素ＴＦＴ５０１、保持容量５０２を有している。また、アクティブマトリクス基板と対向基板との間には、液晶が挟まれている。液晶５０２は、各画素に対応する液晶を模式的に示したものである。
【００４９】
本実施形態のデジタルドライバ液晶パネルは、１ライン分の画素（例えば、Ｐ1,1、Ｐ1,2、・・・、Ｐ1,x）を同時に駆動する、いわゆる線順次駆動を行う。言い換えると、１ライン分の画素に同時にアナログ階調電圧を書き込む。全ての画素（Ｐ1,1〜Ｐy,x）にアナログ階調電圧を書き込むのに要する時間を１フレーム期間（Ｔf）と呼ぶことにする。また、本実施形態では、１フレーム期間（Ｔf）を４分割した期間をサブフレーム期間（Ｔsf）と呼ぶことにする。さらに、１ライン分の画素（例えば、Ｐ1,1、Ｐ1,2、・・・、Ｐ1,x）にアナログ階調電圧を書き込むのに要する時間を１サブフレームライン期間（Ｔsfl）と呼ぶことにする。
【００５０】
対向電極４０１−２−１には、対向電極制御回路からの対向電極制御信号が供給される。なお、対向電極が電気的に接続された端子ＣＯＭに対向電極制御信号が供給されるようになっている。
【００５１】
次に、本実施形態の液晶表示装置の階調表示について説明する。本実施形態の液晶表示装置に外部から供給されるデジタルビデオデータは４ビットであり、１６階調の情報を有している。ここで、図６を参照する。図６には、本実施形態の液晶表示装置の表示階調レベルが示されている。電圧レベルＶLはＤ／Ａ変換回路に入力される最低の電圧レベルであり、また、電圧レベルＶHはＤ／Ａ変換回路に入力される最高の電圧レベルである。
【００５２】
本実施形態においては、２ビット、つまり４階調の電圧レベルを実現するために、電圧レベルＶHと電圧レベルＶLとの間をほぼ等電圧レベルに４分割し、その電圧レベルのステップをαとした。なお、α＝（ＶH−ＶL）／４である。よって、本実施形態のＤ／Ａ変換回路が出力する電圧階調レベルは、デジタルビデオデータのアドレスが（００）の時はＶLとなり、デジタルビデオデータのアドレスが（０１）の時はＶL＋αとなり、デジタルビデオデータのアドレスが（１０）の時はＶL＋２αとなり、デジタルビデオデータのアドレスが（１１）の時はＶL＋３αとなる。
【００５３】
本実施形態のＤ／Ａ変換回路が出力できる電圧階調レベルは、上述の様にＶL、（ＶL＋α）、（ＶL＋２α）、および（ＶL＋３α）の４通りである。そこで、本発明においては、時間階調表示を組合わせることによって、液晶表示装置の表示階調レベルの数を上げることができる。
【００５４】
本実施形態においては、４ビットデジタルビデオデータのうちの２ビット分の情報を時間階調表示に用いることによって、電圧レベルのステップαをほぼ４等分した電圧階調レベルに相当する表示階調レベルを実現することができる。つまり、本実施例の液晶表示装置は、ＶL、ＶL＋α／４、ＶL＋２α／４、ＶL＋３α／４、ＶL＋α、ＶL＋５α／４、ＶL＋６α／４、ＶL＋７α／４、ＶL＋２α、ＶL＋９α／４、ＶL＋１０α／４、ＶL＋１１α／４、ＶL＋３αの電圧階調レベルに相当する表示階調レベルを実現することができる。
【００５５】
ここで、外部から入力される４ビットデジタルビデオデータアドレスと、時間階調処理後デジタルビデオデータアドレスおよびそれに対応する電圧階調レベルと、時間階調を組み合わせた表示階調レベルとの対応を下記の表１に示す。
【００５６】
【表１】

【００５７】
なお、表１に示すように、本実施例においては、４ビットデジタルビデオデータのアドレスが（１１００）〜（１１１１）までは同じ階調電圧レベル（ＶL＋３α）が出力される。
【００５８】
なお、表１に示す階調電圧レベルは、液晶に実際に印加される電圧であるとしてもよい。つまり、表１に示す階調電圧レベルは、後述の対向電極に印加されるＶ_COMを考慮にいれた電圧レベルであるとしてもよい。
【００５９】
本発明の液晶表示装置は、１フレーム期間Ｔｆを４つのサブフレーム期間（1st Ｔsf、2nd Ｔsf、3rd Ｔsf、および4th Ｔsf）に分割して表示を行っている。さらに、本実施形態の液晶表示装置は、線順次駆動を行うので、１フレーム期間において、各画素は１サブフレームライン期間（Ｔsfl）の間、階調電圧が書き込まれる。よって、各サブフレーム期間（1st Ｔsf、2nd Ｔsf、3rd Ｔsf、および4th Ｔsf）に対応する各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）に、時間階調処理後の２ビットデジタルビデオデータのアドレスがＤ／Ａ変換回路に入力され、Ｄ／Ａ変換回路から階調電圧が出力される。４つのサブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）に書き込まれる階調電圧によって４回のサブフレームの表示が高速に行われ、結果として１フレームの表示階調は、各サブフレームライン期間の階調電圧レベルの総和を時間平均したものになる。このようにして、電圧階調と時間階調とを同時に行う。
【００６０】
なお、本実施形態の液晶表示装置においては、各サブフレーム期間において、サブフレームライン期間が始まる前に、イニシャライズ期間（Ｔｉ）を設けている。このイニシャライズ期間（Ｔｉ）において、全ての画素に、ある電圧Ｖｉ（画素電極イニシャライズ電圧）を印加し、かつ対向電極にある電圧Ｖ_COMi（対向電極イニシャライズ電圧）を印加することによって、スプレイ配向にある液晶をベンド配向に移行させる。
【００６１】
よって、本実施形態の液晶表示装置においては、２ビットデジタルビデオデータを扱うＤ／Ａ変換回路を用いる場合でも、２⁴−３＝１３階調の階調レベルの表示を行うことができる。
【００６２】
なお、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4th）に書き込まれるデジタルビデオデータのアドレス（または階調電圧レベル）は、表１以外の組合わせによっても設定され得る。例えば、表１においては、デジタルビデオデータアドレスが（００１０）の時には、第３サブフレームライン期間（3rd Ｔsfl）および第４サブフレームライン期間（4th Ｔsfl）に、（ＶL＋α）の階調電圧が書き込まれるように示されているが、本発明を実現するためには、この組合わせに限定されるわけではない。つまり、デジタルビデオデータアドレスが（００１０）の時には、第１サブフレームライン期間〜第４サブフレームライン期間の４個のサブフレーム期間のうち、計２個のサブフレーム期間に（ＶL＋α）の階調電圧が書き込まれるようにすればよく、どのサブフレーム期間に（ＶL＋α）の階調電圧が書き込まれるようにするかは自由に設定できる。
【００６３】
ここで、図７および図８を参照する。図７および図８には、本実施形態の液晶表示装置の駆動タイミングチャートが示されている。図７および図８には、画素Ｐ1,1、画素Ｐ2,1、画素Ｐ3,1、および画素Ｐy,1が例にとって示されている。なお、図面の都合上、図７および図８の２図を用いて説明している。
【００６４】
前述の様に、１フレーム期間（Ｔｆ）は、第１サブフレーム期間（1st Ｔsf）、第２サブフレーム期間（2nd Ｔsf）、第３サブフレーム期間（3rd Ｔsf）、および第４サブフレーム期間（4th Ｔsf）によって構成される。各サブフレーム期間の始まりには、イニシャライズ期間（Ｔｉ）があり、このイニシャライズ期間（Ｔi）には、全ての画素に、画素電極イニシャライズ電圧（Ｖi）が印加される。また、イニシャライズ期間（Ｔi）には、対向電極（ＣＯＭ）には、対向電極イニシャライズ電圧（Ｖ_COMi）が印加される。
【００６５】
よって、本実施形態においては、イニシャライズ期間（Ｔi）においては、画素電極と対向電極とに挟まれた液晶には（Ｖi＋Ｖ_COMi）の電圧が印加されることになり、スプレイ配向していた液晶分子がベンド配向し、その後の画像情報を有するアナログ階調電圧の印加によっても高速応答が可能な状態になる。
【００６６】
第１サブフレーム期間において、イニシャライズ期間（Ｔi）経過後、画素Ｐ1,1には、第１サブフレームライン期間（1st Ｔsfl）にデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれる。なお、イニシャライズ期間（Ｔi）経過後は、対向電極にはＶ_COMが印加される。なおＶ_COMは、表示画面のチラツキ具合をみて調整できるようになっている。また、V_COMは０Ｖであってもよい。
【００６７】
なお、Ｖi、Ｖ_COMi、およびＶ_COMは、用いる液晶や表示具合等に応じて最適な値を設定することが望ましい。
【００６８】
画素Ｐ1,1〜画素Ｐ1,xにデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれた後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれる。
【００６９】
このようにして、全ての画素に画像情報を有するアナログ階調電圧が順に書き込まれる。よって第１サブフレーム期間が終了する。
【００７０】
そして、第１サブフレーム期間の経過後、第２サブフレーム期間が始まる。第２サブフレーム期間（2nd Ｔsf）においても、イニシャライズ期間（Ｔi）には、対向電極（ＣＯＭ）には、対向電極イニシャライズ電圧（Ｖ_COMi）が供給される。第２サブフレーム期間においてもイニシャライズ期間（Ｔi）経過後、画素Ｐ1,1〜画素Ｐ1,xには、第２サブフレームライン期間（2nd Ｔsfl）にデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれる。画素Ｐ1,1〜画素Ｐ1,xにデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれた後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれる。なお、イニシャライズ期間（Ｔi）経過後は、対向電極にはＶ_COMが印加される。
【００７１】
このようにして、全ての画素に画像情報を有するアナログ階調電圧が順に書き込まれる。よって第２サブフレーム期間が終了する。
【００７２】
第３サブフレーム期間（3rd Ｔsf）および第４サブフレーム期間（4th Ｔsf）においても同様の動作が行われる。
【００７３】
このようにして、第１サブフレーム期間から第４サブフレーム期間迄が終了する。
【００７４】
第１のフレーム期間終了後、第２のフレーム期間が始まる（図８）。本実施形態では、フレーム期間ごとに液晶に印加される電界の向きが逆となるフレーム反転を行う。よって、第２のフレーム期間においては、画素電極供給される画素電極イニシャライズ電圧（Ｖi）および階調電圧は、対向電極を基準電位とした時に、第１のフレーム期間と逆極性の電圧が印加されることになる。
【００７５】
ここで、図９を参照する。図９は、ある画素（例えば、画素Ｐ1,1）の画素電極にサブフレーム期間ごとに書き込まれる階調電圧レベルと、フレーム期間における階調表示レベルとの関係を示した例である。
【００７６】
始めに１フレーム期間目に着目する。まず、イニシャライズ期間（Ｔi）においては、画素電極にイニシャライズ電圧（Ｖi）が印加され、スプレイ配向にある液晶がベンド配向に移行する。イニシャライズ期間（Ｔi）終了後、第１のサブフレームライン期間（1st Ｔsfl）には（ＶL＋α）の階調電圧が書き込まれ、第１のサブフレーム期間（1st Ｔsf）には階調電圧（ＶL＋α）に対応した階調表示が行われる。第２サブフレームライン期間（2nd Ｔsfl）には（ＶL＋２α）の階調電圧が書き込まれ、第２のサブフレーム期間（2nd Ｔsf）には階調電圧（ＶL＋α）に対応した階調表示が行われる。第３のサブフレームライン期間（3rdＴsfl）には（ＶL＋２α）の階調電圧が書き込まれ、第３のサブフレーム期間（3rd Ｔsf）には階調電圧（ＶL＋２α）に対応した階調表示が行われる。第４のサブフレームライン期間（1st Ｔsfl）には（ＶL＋２α）の階調電圧が書き込まれ、第４のサブフレーム期間（4th Ｔsf）には階調電圧（ＶL＋２α）に対応した階調表示が行われる。よって、１フレーム目の階調表示レベルは、（ＶL＋７α／４）の階調電圧レベルに対応した階調表示となる。
【００７７】
次に２フレーム期間目に着目する。まず、イニシャライズ期間（Ｔi）においては、画素電極にイニシャライズ電圧（Ｖi）が印加され、スプレイ配向にある液晶がベンド配向に移行する。イニシャライズ期間（Ｔi）終了後、第１のサブフレームライン期間（1st Ｔsfl）には（ＶL＋２α）の階調電圧が書き込まれ、第１のサブフレーム期間（1st Ｔsf）には階調電圧（ＶL＋２α）に対応した階調表示が行われる。第２サブフレームライン期間（2nd Ｔsfl）には（ＶL＋２α）の階調電圧が書き込まれ、第２のサブフレーム期間（2nd Ｔsf）には階調電圧（ＶL＋２α）に対応した階調表示が行われる。第３のサブフレームライン期間（3rd Ｔsfl）には（ＶL＋３α）の階調電圧が書き込まれ、第３のサブフレーム期間（3rd Ｔsf）には階調電圧（ＶL＋３α）に対応した階調表示が行われる。第４のサブフレームライン期間（1st Ｔsfl）には（ＶL＋３α）の階調電圧が書き込まれ、第４のサブフレーム期間（4th Ｔsf）には階調電圧（ＶL＋３α）に対応した階調表示が行われる。よって、１フレーム目の階調表示レベルは、（ＶL＋１０α／４）の階調電圧レベルに対応した階調表示となる。
【００７８】
なお、本実施形態においては、４階調の電圧レベルを実現するために、電圧レベルＶHと電圧レベルＶLとの間をほぼ等電圧レベルに分割し、その電圧レベルのステップをαとしたが、電圧レベルＶHと電圧レベルＶLとの間を等電圧レベルに分割せず任意に設定した場合でも、本発明の効果はある。
【００７９】
また、本実施形態においては、液晶パネルのＤ／Ａ変換回路に電圧レベルＶHと電圧レベルＶLとを入力し階調電圧レベルを実現できるようにしたが、３以上の電圧レベルの入力によって階調電圧レベルを実現するようにすることもできる。
【００８０】
また、本実施例においては、各サブフレームライン期間に書き込まれる階調電圧レベルを表１のように設定したが、既述したように、表1に限定されるわけではない。
【００８１】
また、本実施例においては、外部から入力される４ビットデジタルビデオデータのうち２ビットのデジタルビデオデータを、２ビットの電圧階調の為のデジタルビデオデータに変換し、４ビットのデジタルビデオデータのうち２ビットの階調情報は、時間階調によって表現されるようにした。ここで、一般に、外部からｍビットのデジタルビデオデータが時間階調処理回路によって、ｎビットデジタルビデオデータが、階調電圧の為のデジタルビデオデータに変換され、（ｍ−ｎ）ビットの階調情報は、時間階調によって表現される場合を考える。なお、ｍ、ｎは共に２以上の整数であり、ｍ＞ｎとする。
【００８２】
この場合、フレーム期間（Ｔf）とサブフレーム期間（Ｔsf）との関係は、
Ｔf＝２^m-n・Ｔsf
となり、（２^m−（２^m-n−１））通りの階調表示を行うことができる。
【００８３】
なお、本実施形態においては、ｍ＝４かつｎ＝２の場合を例にとって説明したが、これらの場合に限定されるわけではないことは、言うまでもない。ｍ＝１２かつｎ＝４であってもよい。また、ｍ＝８かつｎ＝２であってもよい。また、ｍ＝８かつｎ＝６であってもよい。また、ｍ＝１０かつｎ＝２であってもよいし、その他の場合であってもよい。
【００８４】
また、電圧階調および時間階調を、それぞれ前、後、または相前後して行うようにしてもよい。
【００８５】
（実施形態２）
【００８６】
本実施形態においては、上記実施形態１における本発明の液晶表示装置の構成において、サブフレームごとにフレーム反転駆動を行った場合について説明する。
【００８７】
図１０を参照する。図１０には、本実施形態の液晶表示装置の駆動タイミングチャートが示されている。図１０は、画素Ｐ1,1、画素Ｐ2,1、画素Ｐ3,1、および画素Ｐy,1が例にとって示されている。
【００８８】
本実施形態においても、前述の様に、１フレーム期間（Ｔｆ）は、第１サブフレーム期間（1st Ｔsf）、第２サブフレーム期間（2nd Ｔsf）、第３サブフレーム期間（3rd Ｔsf）、および第４サブフレーム期間（4th Ｔsf）によって構成される。各サブフレーム期間の始まりには、イニシャライズ期間（Ｔｉ）があり、このイニシャライズ期間（Ｔi）には、全ての画素に、画素電極イニシャライズ電圧（Ｖi）が印加される。また、イニシャライズ期間（Ｔi）には、対向電極（ＣＯＭ）には、対向電極イニシャライズ電圧（Ｖ_COMi）が印加される。
【００８９】
よって、本実施形態においても、イニシャライズ期間（Ｔi）においては、画素電極と対向電極とに挟まれた液晶には（Ｖi＋Ｖ_COMi）の電圧が印加されることになり、スプレイ配向していた液晶分子がベンド配向し、その後の画像情報を有するアナログ階調電圧の印加によっても高速応答が可能な状態になる。
【００９０】
第１サブフレーム期間において、イニシャライズ期間（Ｔi）経過後、画素Ｐ1,1には、第１サブフレームライン期間（1st Ｔsfl）にデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され、そのアナログ階調電圧が書き込まれる。なお、画素Ｐ1,1〜画素Ｐ1,xには、同時に、それぞれの画素に対応したアナログ階調電圧が書き込まれる。なお、イニシャライズ期間（Ｔi）経過後は、対向電極にはＶ_COMが印加される。なおＶ_COMは、表示画面のチラツキ具合をみて調整できるようになっている。また、本実施形態においてもV_COMは０Ｖであってもよい。
【００９１】
画素Ｐ1,1〜画素Ｐ1,xにデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれた後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれる。
【００９２】
このようにして、全ての画素に画像情報を有するアナログ階調電圧が順に書き込まれる。よって第１サブフレーム期間が終了する。
【００９３】
そして、第１サブフレーム期間の経過後、第２サブフレーム期間が始まる。第２サブフレーム期間（2nd Ｔsf）においても、イニシャライズ期間（Ｔi）には、対向電極（ＣＯＭ）には、対向電極イニシャライズ電圧（Ｖ_COMi）が供給される。なお、本実施形態においては、サブフレーム期間毎に液晶に印加される電界の向きが逆になるようにしている。第２サブフレーム期間においてもイニシャライズ期間（Ｔi）経過後、画素Ｐ1,1〜画素Ｐ1,xには、第１サブフレームライン期間（1st Ｔsfl）にデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれる。画素Ｐ1,1〜画素Ｐ1,xにデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれた後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれる。なお、イニシャライズ期間（Ｔi）経過後は、対向電極にはＶ_COMが印加される。
【００９４】
このようにして、全ての画素に画像情報を有するアナログ階調電圧が順に書き込まれる。よって第２サブフレーム期間が終了する。
【００９５】
第３サブフレーム期間（3rd Ｔsf）および第４サブフレーム期間（4th Ｔsf）においても同様の動作が行われる。
【００９６】
このようにして、第１サブフレーム期間から第４サブフレーム期間迄が終了する。
【００９７】
第１のフレーム期間終了後、第２のフレーム期間が始まる（図示せず）。
【００９８】
このように本実施形態においては、サブフレーム期間毎に液晶に印加される電界の向きが逆になるサブフレーム反転方式によって表示を行うので、よりちらつきの少ない表示が可能となる。
【００９９】
（実施形態３）
【０１００】
本実施形態においては、上記実施形態１における本発明の液晶表示装置の構成において、第１サブフレーム期間にだけイニシャライズ期間を設け、イニシャライズ電圧（ＶiおよびＶ_COM）を印加し、かつフレーム反転駆動を行う場合について説明する。
【０１０１】
図１１を参照する。図１１には、本実施形態の液晶表示装置の駆動タイミングチャートが示されている。図１１には、画素Ｐ1,1、画素Ｐ2,1、画素Ｐ3,1、および画素Ｐy,1が例にとって示されている。
【０１０２】
本実施形態においても、前述の様に、１フレーム期間（Ｔｆ）は、第１サブフレーム期間（1st Ｔsf）、第２サブフレーム期間（2nd Ｔsf）、第３サブフレーム期間（3rd Ｔsf）、および第４サブフレーム期間（4th Ｔsf）によって構成される。上述の実施形態１とことなるのは、第１サブフレーム期間の始まりにだけ、イニシャライズ期間（Ｔｉ）があり、このイニシャライズ期間（Ｔi）には、全ての画素に、画素電極イニシャライズ電圧（Ｖi）が印加される点である。
【０１０３】
また、イニシャライズ期間（Ｔi）には、対向電極（ＣＯＭ）には、対向電極イニシャライズ電圧（Ｖ_COMi）が印加されることは同様である。
【０１０４】
よって、本実施形態においても、イニシャライズ期間（Ｔi）においては、画素電極と対向電極とに挟まれた液晶には（Ｖi＋Ｖ_COMi）の電圧が印加されることになり、スプレイ配向していた液晶分子がベンド配向し、その後の画像情報を有するアナログ階調電圧の印加によっても高速応答が可能な状態になる。
【０１０５】
第１サブフレーム期間において、イニシャライズ期間（Ｔi）経過後、画素Ｐ1,1には、第１サブフレームライン期間（1st Ｔsfl）にデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され、そのアナログ階調電圧が書き込まれる。なお、画素Ｐ1,1〜画素Ｐ1,xには、同時に、それぞれの画素に対応したアナログ階調電圧が書き込まれる。なお、イニシャライズ期間（Ｔi）経過後は、対向電極にはＶ_COMが印加される。なおＶ_COMは、表示画面のチラツキ具合をみて調整できるようになっている。また、本実施形態においてもV_COMは０Ｖであってもよい。
【０１０６】
画素Ｐ1,1〜画素Ｐ1,xにデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれた後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれる。
【０１０７】
このようにして、全ての画素に画像情報を有するアナログ階調電圧が順に書き込まれる。よって第１サブフレーム期間が終了する。
【０１０８】
そして、第１サブフレーム期間の経過後、第２サブフレーム期間が始まる。第２サブフレーム期間（2nd Ｔsf）においては、イニシャライズ期間（Ｔi）を設けない。よって、第２サブフレーム期間の開始時に、イニシャライズ電圧（ＶiおよびV_COM）が画素に印加されることはない。画素Ｐ1,1〜画素Ｐ1,xには、第１サブフレームライン期間（1st Ｔsfl）にデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれる。画素Ｐ1,1〜画素Ｐ1,xにデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれた後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデータがＤ／Ａ変換回路によってアナログ階調電圧に変換され書き込まれる。
【０１０９】
このようにして、全ての画素に画像情報を有するアナログ階調電圧が順に書き込まれる。よって第２サブフレーム期間が終了する。
【０１１０】
第３サブフレーム期間（3rd Ｔsf）および第４サブフレーム期間（4th Ｔsf）においても、第２サブフレーム期間（2nd Ｔsf）と同様の動作が行われる。
【０１１１】
このようにして、第１サブフレーム期間から第４サブフレーム期間迄が終了する。
【０１１２】
第１のフレーム期間終了後、第２のフレーム期間が始まる（図示せず）。
【０１１３】
（実施形態４）
【０１１４】
本実施形態においては、１０ビットデジタルビデオデータが入力される液晶表示装置について説明する。図１２を参照する。図１２には、本実施例の液晶表示装置の概略構成図が示されている。液晶表示装置１００１は、アクティブマトリクス基板１００１−１および対向基板１００１−２を有している。アクティブマトリクス基板１００１−１には、ソースドライバ１００１−１−１ならびに１００１−１−２、ゲートドライバ１００１−１−３、複数の画素ＴＦＴがマトリクス状に配置されたアクティブマトリクス回路１００１−１−４、デジタルビデオデータ時間階調処理回路１００１−１−５、および対向電極駆動回路１００１−１−６を有している。また、対向基板１００１−２は、対向電極１００１−２−１を有している。なお、端子ＣＯＭは、対向電極に信号を供給する端子を示している。
【０１１５】
本実施形態においては、図１２に示すように、デジタルビデオデータ時間階調処理回路および対向電極駆動回路がアクティブマトリクス基板上に一体形成されており、液晶表示装置が形成されている。
【０１１６】
デジタルビデオデータ時間階調処理回路１００１−１−５は、外部から入力される１０ビットデジタルビデオデータのうち８ビットのデジタルビデオデータを、８ビットの電圧階調の為のデジタルビデオデータに変換する。１０ビットのデジタルビデオデータのうち２ビットの階調情報は、時間階調によって表現される。
【０１１７】
デジタルビデオデータ時間階調処理回路１００１−５によって変換された８ビットデジタルビデオデータは、ソースドライバ１００１−１−１および１００１−１−２に入力され、ソースドライバ内のＤ／Ａ変換回路（図示せず）でアナログ階調電圧に変換され、各ソース信号線に供給される。
【０１１８】
ここで、図１３を参照する。図１３には、本実施形態の液晶表示装置の回路構成がより詳しく示されている。ソースドライバ１００１−１−１は、シフトレジスタ回路１００１−１−１−１、ラッチ回路１（１００１−１−１−２）、ラッチ回路２（１００１−１−１−３）、Ｄ／Ａ変換回路（１００１−１−１−４）を有している。その他、バッファ回路やレベルシフタ回路（いずれも図示せず）を有している。また、説明の便宜上、Ｄ／Ａ変換回路１００１−１−１−４にはレベルシフタ回路が含まれている。
【０１１９】
ソースドライバ１００１−１−２は、ソースドライバ１００１−１−１と同じ構成を有する。なお、ソースドライバ１００１−１−１は、奇数番目のソース信号線に画像信号（階調電圧）を供給し、ソースドライバ１００１−１−２は、偶数番目のソース信号線に画像信号を供給するようになっている。
【０１２０】
なお、本実施例のアクティブマトリクス型液晶表示装置においては、回路レイアウトの都合上、アクティブマトリクス回路の上下を挟むように２つのソースドライバ１００１−１−１および１００１−１−２を設けたが、回路レイアウト上、可能であれば、ソースドライバを１つだけ設けるようにしても良い。
【０１２１】
また、１００１−１−３はゲートドライバであり、シフトレジスタ回路、バッファ回路、レベルシフタ回路等（いずれも図示せず）を有している。
【０１２２】
アクティブマトリクス回路１００１−１−４は、１９２０×１０８０（横×縦）の画素を有している。各画素の構成は、上記実施形態１で説明したものと同様である。
【０１２３】
本実施形態の液晶表示装置は、８ビットデジタルビデオデータを扱うＤ／Ａ変換回路１００１−１−１−４を有している。また、外部から供給される１０ビットデジタルビデオデータのうち２ビット分の情報を時間階調を行うために用いる。なお、時間階調については、上述の実施形態１と同様に考えられる。
【０１２４】
よって、本実施形態の液晶表示装置は、２⁸−３＝２５３通りの階調表示を行うことができる。
【０１２５】
また、本実施形態の液晶表示装置の駆動方法については、上述の実施形態１〜実施形態３のいずれの方法をも用いることができる。
【０１２６】
（実施形態５）
【０１２７】
本実施形態では、本発明の液晶表示装置の作製方法例について説明する。ここでは、アクティブマトリクス回路とその周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について説明する。
【０１２８】
〔島状半導体層、ゲート絶縁膜形成の工程：図１４（Ａ）〕
図１４（Ａ）において、基板７００１には、無アルカリガラス基板や石英基板を使用することが望ましい。その他にもシリコン基板や金属基板の表面に絶縁膜を形成したものを基板としても良い。
【０１２９】
そして、基板７００１のＴＦＴが形成される表面には、酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜からなる下地膜７００２をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形成した。例えば下地膜７００２として、窒化シリコン膜７００２を２５〜１００ｎｍ、ここでは５０ｎｍの厚さに、酸化シリコン膜７００３を５０〜３００ｎｍ、ここでは１５０ｎｍの厚さとした２層構造で形成すると良い。下地膜７００２は基板からの不純物汚染を防ぐために設けられるものであり、石英基板を用いた場合には必ずしも設けなくても良い。
【０１３０】
次に下地膜７００２の上に２０〜１００ｎｍの厚さの、非晶質シリコン膜を公知の成膜法で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atom％以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。ここでは、下地膜と非晶質シリコン膜とは、同じ成膜法で形成することが可能であるので両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされないようにすることで表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができる。
【０１３１】
非晶質シリコン膜から結晶質シリコン膜を形成する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。また、シリコンの結晶化を助長する触媒元素を用いて熱結晶化の方法で結晶質シリコン膜を作製しても良い。その他に、微結晶シリコン膜を用いても良いし、結晶質シリコン膜を直接堆積成膜しても良い。さらに、単結晶シリコンを基板上に貼りあわせるＳＯＩ（Silicon On Insulators）の公知技術を使用して結晶質シリコン膜を形成しても良い。
【０１３２】
こうして形成された結晶質シリコン膜の不要な部分をエッチング除去して、島状半導体層７００４〜７００６を形成した。結晶質シリコン膜のｎチャネル型ＴＦＴが作製される領域には、しきい値電圧を制御するため、あらかじめ１×１０¹⁵〜５×１０¹⁷ｃｍ^-3程度の濃度でボロン（Ｂ）を添加しておいても良い。
【０１３３】
次に、島状半導体層７００４〜７００６を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜７００７を形成した。ゲート絶縁膜７００７は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法でＮ₂ＯとＳｉＨ₄を原料とした窒化酸化シリコン膜を７５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸の混合雰囲気中、８００〜１０００℃で熱酸化して１１５ｎｍのゲート絶縁膜としても良い。（図１４（Ａ））
【０１３４】
〔ｎ^-領域の形成：図１４（Ｂ）〕
島状半導体層７００４、７００６及び配線を形成する領域の全面と、島状半導体層７００５の一部（チャネル形成領域となる領域を含む）にレジストマスク７００８〜７０１１を形成し、ｎ型を付与する不純物元素を添加して低濃度不純物領域７０１２を形成した。この低濃度不純物領域７０１２は、後にＣＭＯＳ回路のｎチャネル型ＴＦＴに、ゲート絶縁膜を介してゲート電極と重なるＬＤＤ領域（本明細書中ではＬov領域という。なお、ovとはoverlapの意味である。）を形成するための不純物領域である。なお、ここで形成された低濃度不純物領域に含まれるｎ型を付与する不純物元素の濃度を（ｎ^-）で表すこととする。従って、本明細書中では低濃度不純物領域７０１２をｎ^-領域と言い換えることができる。
【０１３５】
ここではフォスフィン（ＰＨ₃）を質量分離しないでプラズマ励起したイオンドープ法でリンを添加した。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程では、ゲート絶縁膜７００７を通してその下の半導体層にリンを添加した。添加するリン濃度は、５×１０¹⁷〜５×１０¹⁸atoms/cm³の範囲にするのが好ましく、ここでは１×１０¹⁸atoms/cm³とした。
【０１３６】
その後、レジストマスク７００８〜７０１１を除去し、窒素雰囲気中で４００〜９００℃、好ましくは５５０〜８００℃で１〜１２時間の熱処理を行ない、この工程で添加されたリンを活性化する工程を行なった。
【０１３７】
〔ゲート電極用および配線用導電膜の形成：図１４（Ｃ）〕
第１の導電膜７０１３を、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素またはいずれかを主成分とする導電性材料で、１０〜１００ｎｍの厚さに形成した。第１の導電膜７０１３としては、例えば窒化タンタル（ＴａＮ）や窒化タングステン（ＷＮ）を用いることが望ましい。さらに、第１の導電膜７０１３上に第２の導電膜７０１４をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素またはいずれかを主成分とする導電性材料で、１００〜４００ｎｍの厚さに形成した。例えば、Ｔａを２００ｎｍの厚さに形成すれば良い。また、図示しないが、第１の導電膜７０１３の下に導電膜７０１３、７０１４（特に導電膜７０１４）の酸化防止のためにシリコン膜を２〜２０ｎｍ程度の厚さで形成しておくことは有効である。
【０１３８】
〔ｐ−ｃｈゲート電極、配線電極の形成とｐ⁺領域の形成：図１５（Ａ）〕
レジストマスク７０１５〜７０１８を形成し、第１の導電膜と第２の導電膜（以下、積層膜として取り扱う）をエッチングして、ｐチャネル型ＴＦＴのゲート電極７０１９、ゲート配線７０２０、７０２１を形成した。なお、ｎチャネル型ＴＦＴとなる領域の上には全面を覆うように導電膜７０２２、７０２３を残した。
【０１３９】
そして、レジストマスク７０１５〜７０１８をそのまま残してマスクとし、ｐチャネル型ＴＦＴが形成される半導体層７００４の一部に、ｐ型を付与する不純物元素を添加する工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ₂Ｈ₆）を用いてイオンドープ法（勿論、イオンインプランテーション法でも良い）で添加した。ここでは５×１０²⁰〜３×１０²¹atoms/cm³の濃度にボロンを添加した。なお、ここで形成された不純物領域に含まれるｐ型を付与する不純物元素の濃度を（ｐ⁺⁺）で表すこととする。従って、本明細書中では不純物領域７０２４、７０２５をｐ⁺⁺領域と言い換えることができる。
【０１４０】
なお、この工程において、レジストマスク７０１５〜７０１８を使用してゲート絶縁膜７００７をエッチング除去して、島状半導体層７００４の一部を露出させた後、ｐ型を付与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため、島状半導体膜に与えるダメージも少ないし、スループットも向上する。
【０１４１】
〔ｎ―ｃｈゲート電極の形成：図１５（Ｂ）〕
次に、レジストマスク７０１５〜７０１８は除去した後、レジストマスク７０２６〜７０２９を形成し、ｎチャネル型ＴＦＴのゲート電極７０３０、７０３１を形成した。このときゲート電極７０３０はｎ^-領域７０１２とゲート絶縁膜を介して重なるように形成した。
【０１４２】
〔ｎ⁺領域の形成：図１５（Ｃ）〕
次に、レジストマスク７０２６〜７０２９を除去し、レジストマスク７０３２〜７０３４を形成した。そして、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域を形成する工程を行なった。レジストマスク７０３４はｎチャネル型ＴＦＴのゲート電極７０３１を覆う形で形成した。これは、後の工程においてアクティブマトリクス回路のｎチャネル型ＴＦＴに、ゲート電極と重ならないようにＬＤＤ領域を形成するためである。
【０１４３】
そして、ｎ型を付与する不純物元素を添加して不純物領域７０３５〜７０３９を形成した。ここでも、フォスフィン（ＰＨ₃）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）で行い、この領域のリンの濃度は１×１０²⁰〜１×１０²¹atoms/cm³とした。なお、ここで形成された不純物領域７０３７〜７０３９に含まれるｎ型を付与する不純物元素の濃度を（ｎ⁺）で表すこととする。従って、本明細書中では不純物領域７０３７〜７０３９をｎ⁺領域と言い換えることができる。また、不純物領域７０３５、７０３６は既にｎ^-領域が形成されていたので、厳密には不純物領域７０３７〜７０３９よりも若干高い濃度でリンを含む。
【０１４４】
なお、この工程において、レジストマスク７０３２〜７０３４およびゲート電極７０３０をマスクとしてゲート絶縁膜７００７をエッチングし、島状半導体膜７００５、７００６の一部を露出させた後、ｎ型を付与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため、島状半導体膜に与えるダメージも少ないし、スループットも向上する。
【０１４５】
〔ｎ^--領域の形成：図１６（Ａ）〕
次に、レジストマスク７０３２〜７０３４を除去し、アクティブマトリクス回路のｎチャネル型ＴＦＴとなる島状半導体層７００６にｎ型を付与する不純物元素を添加する工程を行った。こうして形成された不純物領域７０４０〜７０４３には前記ｎ^-領域と同程度かそれより少ない濃度（具体的には５×１０¹⁶〜１×１０¹⁸atoms/cm³）のリンが添加されるようにした。なお、ここで形成された不純物領域７０４０〜７０４３に含まれるｎ型を付与する不純物元素の濃度を（ｎ^--）で表すこととする。従って、本明細書中では不純物領域７０４０〜７０４３をｎ^--領域と言い換えることができる。また、この工程ではゲート電極で隠された不純物領域７０６７を除いて全ての不純物領域にｎ^-の濃度でリンが添加されているが、非常に低濃度であるため無視して差し支えない。
【０１４６】
〔熱活性化の工程：図１６（Ｂ）〕
次に、後に第１の層間絶縁膜の一部となる保護絶縁膜７０４４を形成した。保護絶縁膜７０４４は窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は１００〜４００ｎｍとすれば良い。
【０１４７】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において３００〜６５０℃、好ましくは４００〜５５０℃、ここでは４５０℃、２時間の熱処理を行った。
【０１４８】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１４９】
〔層間絶縁膜、ソース／ドレイン電極、遮光膜、画素電極、保持容量の形成：図１６（Ｃ）〕
活性化工程を終えたら、保護絶縁膜７０４４の上に０．５〜１．５μm厚の層間絶縁膜７０４５を形成した。前記保護絶縁膜７０４４と層間絶縁膜７０４５とでなる積層膜を第１の層間絶縁膜とした。
【０１５０】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールが形成され、ソース電極７０４６〜７０４８と、ドレイン電極７０４９、７０５０を形成した。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【０１５１】
次に、パッシベーション膜７０５１として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成した。その後、この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン電極を接続するためのコンタクトホールを形成する位置において、パッシベーション膜７０５１に開口部を形成しておいても良い。
【０１５２】
その後、有機樹脂からなる第２の層間絶縁膜７０５２を約１μmの厚さに形成した。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【０１５３】
次に、アクティブマトリクス回路となる領域において、第２の層間絶縁膜７０５２上に遮光膜７０５３を形成した。遮光膜７０５３はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた元素またはいずれかを主成分とする膜で１００〜３００ｎｍの厚さに形成した。そして、遮光膜７０５４の表面に陽極酸化法またはプラズマ酸化法により３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）の厚さの酸化膜７０５４を形成した。ここでは遮光膜７０５３としてアルミニウム膜またはアルミニウムを主成分とする膜を用い、酸化膜７０５４として酸化アルミニウム膜（アルミナ膜）を用いた。
【０１５４】
なお、ここでは遮光膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成しても良い。その場合も膜厚は３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）とすることが好ましい。また、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ（Diamond like carbon）膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良い。
【０１５５】
次に、第２の層間絶縁膜７０５２にドレイン電極７０５０に達するコンタクトホールを形成し、画素電極７０５５を形成した。なお、画素電極７０５６、７０５７はそれぞれ隣接する別の画素の画素電極である。画素電極７０５５〜７０５７は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。
【０１５６】
また、この時、画素電極７０５５と遮光膜７０５３とが酸化膜７０５４を介して重なった領域７０５８が保持容量を形成した。
【０１５７】
こうして同一基板上に、ドライバー回路となるＣＭＯＳ回路とアクティブマトリクス回路とを有したアクティブマトリクス基板が完成した。なお、ドライバー回路となるＣＭＯＳ回路にはｎチャネル型ＴＦＴ７０８１、ｐチャネル型ＴＦＴ７０８２が形成され、アクティブマトリクス回路にはｎチャネル型ＴＦＴでなる画素ＴＦＴ７０８３が形成された。
【０１５８】
ＣＭＯＳ回路のｐチャネル型ＴＦＴ７０８１には、チャネル形成領域７０６１およびソース領域７０６２、ドレイン領域７０６３がそれぞれｐ⁺領域で形成された。また、ｎチャネル型ＴＦＴ７０８２には、チャネル形成領域７０６４、ソース領域７０６５、ドレイン領域７０６６、ゲート絶縁膜を介してゲート電極と重なったＬＤＤ領域（以下、Ｌov領域という。なお、ovとはoverlapの意である。）７０６７が形成された。この時、ソース領域７０６５、ドレイン領域７０６６はそれぞれ（ｎ^-＋ｎ⁺）領域で形成され、Ｌov領域７０６７はｎ^-領域で形成された。
【０１５９】
また、画素ＴＦＴ７０８３には、チャネル形成領域７０６８、７０６９、ソース領域７０７０、ドレイン領域７０７１、ゲート絶縁膜を介してゲート電極と重ならないＬＤＤ領域（以下、Ｌoff領域という。なお、offとはoffsetの意である。）７０７２〜７０７５、Ｌoff領域７０７３、７０７４に接したｎ⁺領域７０７６が形成された。この時、ソース領域７０７０、ドレイン領域７０７１はそれぞれｎ⁺領域で形成され、Ｌoff領域７０７２〜７０７５はｎ^--領域で形成された。
【０１６０】
本実施形態の作製方法によると、アクティブマトリクス回路およびドライバー回路が要求する回路仕様に応じて各回路を形成するＴＦＴの構造を最適化し、半導体装置の動作性能および信頼性を向上させることができた。具体的には、ｎチャネル型ＴＦＴは回路仕様に応じてＬＤＤ領域の配置を異ならせ、Ｌov領域またはＬoff領域を使い分けることによって、同一基板上に高速動作またはホットキャリア対策を重視したＴＦＴ構造と低オフ電流動作を重視したＴＦＴ構造とを実現した。
【０１６１】
例えば、ｎチャネル型ＴＦＴ７０８２は高速動作を重視するシフトレジスタ回路、分周波回路、信号分割回路、レベルシフタ回路、バッファ回路などのロジック回路に適している。また、ｎチャネル型ＴＦＴ７０８３は低オフ電流動作を重視したアクティブマトリクス回路、サンプリング回路（サンプルホールド回路）に適している。
【０１６２】
また、チャネル長３〜７μｍに対してＬov領域の長さ（幅）は０．５〜３．０μｍ、代表的には１．０〜１．５μｍとすれば良い。また、画素ＴＦＴ７０８３に設けられるＬoff領域７０７２〜７０７５の長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。
【０１６３】
以上の工程を経てアクティブマトリクス基板が完成する。
【０１６４】
次に、上記の工程によって作製されたアクティブマトリクス基板をもとに、液晶表示装置を作製する工程を説明する。
【０１６５】
図１６（Ｃ）の状態のアクティブマトリクス基板に配向膜（図示せず）を形成する。本実施形態では、配向膜にはポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板、透明導電膜から成る対向電極、配向膜（いずれも図示せず）とで構成される。
【０１６６】
なお、本実施形態では、配向膜にはポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施した。なお、本実施形態では、配向膜に比較的大きなプレチル角を持つようなポリイミドを用いた。
【０１６７】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ（いずれも図示せず）などを介して貼り合わせる。その後、両基板の間に液晶を注入し、封止剤（いずれも図示せず）によって完全に封止する。本実施形態では、液晶にネマチック液晶を用いた。
【０１６８】
よって、液晶表示装置が完成する。
【０１６９】
なお、本実施形態で説明した非晶質シリコン膜の結晶化の方法の代わりに、レーザー光（代表的にはエキシマレーザー光）によって、非晶質シリコン膜の結晶化を行ってもよい。
【０１７０】
また、多結晶シリコン膜を用いる代わりに、スマートカット、ＳＩＭＯＸ、エルトラン等のＳＯＩ構造（ＳＯＩ基板）を用いて他のプロセスを行ってもよい。
【０１７１】
（実施形態６）
【０１７２】
本実施形態では、本発明の液晶表示装置の別の作製方法について説明する。ここでは、アクティブマトリクス回路とその周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について説明する。
【０１７３】
〔島状半導体層、ゲート絶縁膜形成の工程：図１７（Ａ）〕
図１７（Ａ）において、基板６００１には、無アルカリガラス基板や石英基板を使用することが望ましい。その他にもシリコン基板や金属基板の表面に絶縁膜を形成したものを基板としても良い。
【０１７４】
そして、基板６００１のＴＦＴが形成される表面には、酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜からなる下地膜６００２をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形成した。例えば下地膜６００２として、窒化シリコン膜６００２を２５〜１００ｎｍ、ここでは５０ｎｍの厚さに、酸化シリコン膜６００３を５０〜３００ｎｍ、ここでは１５０ｎｍの厚さとした２層構造で形成すると良い。下地膜６００２は基板からの不純物汚染を防ぐために設けられるものであり、石英基板を用いた場合には必ずしも設けなくても良い。
【０１７５】
次に下地膜６００２の上に２０〜１００ｎｍの厚さの、非晶質シリコン膜を公知の成膜法で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atom％以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。ここでは、下地膜と非晶質シリコン膜とは、同じ成膜法で形成することが可能であるので両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされないようにすることで表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができる。
【０１７６】
非晶質シリコン膜から結晶質シリコン膜を形成する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。また、シリコンの結晶化を助長する触媒元素を用いて熱結晶化の方法で結晶質シリコン膜を作製しても良い。その他に、微結晶シリコン膜を用いても良いし、結晶質シリコン膜を直接堆積成膜しても良い。さらに、単結晶シリコンを基板上に貼りあわせるＳＯＩ（Silicon On Insulators）の公知技術を使用して結晶質シリコン膜を形成しても良い。
【０１７７】
こうして形成された結晶質シリコン膜の不要な部分をエッチング除去して、島状半導体層６００４〜６００６を形成した。結晶質シリコン膜のｎチャネル型ＴＦＴが作製される領域には、しきい値電圧を制御するため、あらかじめ１×１０¹⁵〜５×１０¹⁷ｃｍ^-3程度の濃度でボロン（Ｂ）を添加しておいても良い。
【０１７８】
次に、島状半導体層６００４〜６００６を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜６００７を形成した。ゲート絶縁膜６００７は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法でＮ₂ＯとＳｉＨ₄を原料とした窒化酸化シリコン膜を７５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸の混合雰囲気中、８００〜１０００℃で熱酸化して１１５ｎｍのゲート絶縁膜としても良い。（図１７（Ａ））
【０１７９】
〔ｎ^-領域の形成：図１７（Ｂ）〕
島状半導体層６００４、６００６及び配線を形成する領域の全面と、島状半導体層６００５の一部（チャネル形成領域となる領域を含む）にレジストマスク６００８〜６０１１を形成し、ｎ型を付与する不純物元素を添加して低濃度不純物領域６０１２、６０１３を形成した。この低濃度不純物領域６０１２、６０１３は、後にＣＭＯＳ回路のｎチャネル型ＴＦＴに、ゲート絶縁膜を介してゲート電極と重なるＬＤＤ領域（本明細書中ではＬov領域という。なお、ovとはoverlapの意味である。）を形成するための不純物領域である。なお、ここで形成された低濃度不純物領域に含まれるｎ型を付与する不純物元素の濃度を（ｎ^-）で表すこととする。従って、本明細書中では低濃度不純物領域６０１２、６０１３をｎ^-領域と言い換えることができる。
【０１８０】
ここではフォスフィン（ＰＨ₃）を質量分離しないでプラズマ励起したイオンドープ法でリンを添加した。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程では、ゲート絶縁膜６００７を通してその下の半導体層にリンを添加した。添加するリン濃度は、５×１０¹⁷〜５×１０¹⁸atoms/cm³の範囲にするのが好ましく、ここでは１×１０¹⁸atoms/cm³とした。
【０１８１】
その後、レジストマスク６００８〜６０１１を除去し、窒素雰囲気中で４００〜９００℃、好ましくは５５０〜８００℃で１〜１２時間の熱処理を行ない、この工程で添加されたリンを活性化する工程を行なった。
【０１８２】
〔ゲート電極用および配線用導電膜の形成：図１７（Ｃ）〕
第１の導電膜６０１４を、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素またはいずれかを主成分とする導電性材料で、１０〜１００ｎｍの厚さに形成した。第１の導電膜６０１４としては、例えば窒化タンタル（ＴａＮ）や窒化タングステン（ＷＮ）を用いることが望ましい。さらに、第１の導電膜６０１４上に第２の導電膜６０１５をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素またはいずれかを主成分とする導電性材料で、１００〜４００ｎｍの厚さに形成した。例えば、Ｔａを２００ｎｍの厚さに形成すれば良い。また、図示しないが、第１の導電膜６０１４の下に導電膜６０１４、６０１５（特に導電膜６０１５）の酸化防止のためにシリコン膜を２〜２０ｎｍ程度の厚さで形成しておくことは有効である。
【０１８３】
〔ｐ−ｃｈゲート電極、配線電極の形成とｐ⁺領域の形成：図１８（Ａ）〕
レジストマスク６０１６〜６０１９を形成し、第１の導電膜と第２の導電膜（以下、積層膜として取り扱う）をエッチングして、ｐチャネル型ＴＦＴのゲート電極６０２０、ゲート配線６０２１、６０２２を形成した。なお、ｎチャネル型ＴＦＴとなる領域の上には全面を覆うように導電膜６０２３、６０２４を残した。
【０１８４】
そして、レジストマスク６０１６〜６０１９をそのまま残してマスクとし、ｐチャネル型ＴＦＴが形成される半導体層６００４の一部に、ｐ型を付与する不純物元素を添加する工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ₂Ｈ₆）を用いてイオンドープ法（勿論、イオンインプランテーション法でも良い）で添加した。ここでは５×１０²⁰〜３×１０²¹atoms/cm³の濃度にボロンを添加した。なお、ここで形成された不純物領域に含まれるｐ型を付与する不純物元素の濃度を（ｐ⁺⁺）で表すこととする。従って、本明細書中では不純物領域６０２５、６０２６をｐ⁺⁺領域と言い換えることができる。
【０１８５】
なお、この工程において、レジストマスク６０１６〜６０１９を使用してゲート絶縁膜６００７をエッチング除去して、島状半導体層６００４の一部を露出させた後、ｐ型を付与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため、島状半導体膜に与えるダメージも少ないし、スループットも向上する。
【０１８６】
〔ｎ―ｃｈゲート電極の形成：図１８（Ｂ）〕
次に、レジストマスク６０１６〜６０１９は除去した後、レジストマスク６０２７〜６０３０を形成し、ｎチャネル型ＴＦＴのゲート電極６０３１、６０３２を形成した。このときゲート電極６０３１はｎ^-領域６０１２、６０１３とゲート絶縁膜を介して重なるように形成した。
【０１８７】
〔ｎ⁺領域の形成：図１８（Ｃ）〕
次に、レジストマスク６０２７〜６０３０を除去し、レジストマスク６０３３〜６０３５を形成した。そして、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域を形成する工程を行なった。レジストマスク６０３５はｎチャネル型ＴＦＴのゲート電極６０３２を覆う形で形成した。これは、後の工程においてアクティブマトリクス回路のｎチャネル型ＴＦＴに、ゲート電極と重ならないようにＬＤＤ領域を形成するためである。
【０１８８】
そして、ｎ型を付与する不純物元素を添加して不純物領域６０３６〜６０４０を形成した。ここでも、フォスフィン（ＰＨ₃）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）で行い、この領域のリンの濃度は１×１０²⁰〜１×１０²¹atoms/cm³とした。なお、ここで形成された不純物領域６０３８〜６０４０に含まれるｎ型を付与する不純物元素の濃度を（ｎ⁺）で表すこととする。従って、本明細書中では不純物領域６０３８〜６０４０をｎ⁺領域と言い換えることができる。また、不純物領域６０３６、６０３７は既にｎ^-領域が形成されていたので、厳密には不純物領域６０３８〜６０４０よりも若干高い濃度でリンを含む。
【０１８９】
なお、この工程において、レジストマスク６０３３〜６０３５およびゲート電極６０３１をマスクとしてゲート絶縁膜６００７をエッチングし、島状半導体膜６００５、６００６の一部を露出させた後、ｎ型を付与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため、島状半導体膜に与えるダメージも少ないし、スループットも向上する。
【０１９０】
〔ｎ^--領域の形成：図１９（Ａ）〕
次に、レジストマスク６０３３〜６０３５を除去し、アクティブマトリクス回路のｎチャネル型ＴＦＴとなる島状半導体層６００６にｎ型を付与する不純物元素を添加する工程を行った。こうして形成された不純物領域６０４１〜６０４４には前記ｎ^-領域と同程度かそれより少ない濃度（具体的には５×１０¹⁶〜１×１０¹⁸atoms/cm³）のリンが添加されるようにした。なお、ここで形成された不純物領域６０４１〜６０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ^--）で表すこととする。従って、本明細書中では不純物領域６０４１〜６０４４をｎ^--領域と言い換えることができる。また、この工程ではゲート電極で隠された不純物領域６０６８を除いて全ての不純物領域にｎ^-の濃度でリンが添加されているが、非常に低濃度であるため無視して差し支えない。
【０１９１】
〔熱活性化の工程：図１９（Ｂ）〕
次に、後に第１の層間絶縁膜の一部となる保護絶縁膜６０４５を形成した。保護絶縁膜６０４５は窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は１００〜４００ｎｍとすれば良い。
【０１９２】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において３００〜６５０℃、好ましくは４００〜５５０℃、ここでは４５０℃、２時間の熱処理を行った。
【０１９３】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１９４】
〔層間絶縁膜、ソース／ドレイン電極、遮光膜、画素電極、保持容量の形成：図１９（Ｃ）〕
活性化工程を終えたら、保護絶縁膜６０４５の上に０．５〜１．５μm厚の層間絶縁膜６０４６を形成した。前記保護絶縁膜６０４５と層間絶縁膜６０４６とでなる積層膜を第１の層間絶縁膜とした。
【０１９５】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールが形成され、ソース電極６０４７〜６０４９と、ドレイン電極６０５０、６０５１を形成した。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【０１９６】
次に、パッシベーション膜６０５２として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成した。その後、この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン電極を接続するためのコンタクトホールを形成する位置において、パッシベーション膜６０５２に開口部を形成しておいても良い。
【０１９７】
その後、有機樹脂からなる第２の層間絶縁膜６０５３を約１μmの厚さに形成した。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【０１９８】
次に、アクティブマトリクス回路となる領域において、第２の層間絶縁膜６０５３上に遮光膜６０５４を形成した。遮光膜６０５４はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた元素またはいずれかを主成分とする膜で１００〜３００ｎｍの厚さに形成した。そして、遮光膜６０５５の表面に陽極酸化法またはプラズマ酸化法により３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）の厚さの酸化膜６０５５を形成した。ここでは遮光膜６０５５としてアルミニウム膜またはアルミニウムを主成分とする膜を用い、酸化膜６０５５として酸化アルミニウム膜（アルミナ膜）を用いた。
【０１９９】
なお、ここでは遮光膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成しても良い。その場合も膜厚は３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）とすることが好ましい。また、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ（Diamond like carbon）膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良い。
【０２００】
次に、第２の層間絶縁膜６０５５にドレイン電極６０５１に達するコンタクトホールを形成し、画素電極６０５６を形成した。なお、画素電極６０５７、６０５８はそれぞれ隣接する別の画素の画素電極である。画素電極６０５６〜６０５８は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。
【０２０１】
また、この時、画素電極６０５６と遮光膜６０５４とが酸化膜６０５５を介して重なった領域６０５９が保持容量を形成した。
【０２０２】
こうして同一基板上に、ドライバー回路となるＣＭＯＳ回路とアクティブマトリクス回路とを有したアクティブマトリクス基板が完成した。なお、ドライバー回路となるＣＭＯＳ回路にはｎチャネル型ＴＦＴ６０８１、ｐチャネル型ＴＦＴ６０８２が形成され、アクティブマトリクス回路にはｎチャネル型ＴＦＴでなる画素ＴＦＴ６０８３が形成された。
【０２０３】
ＣＭＯＳ回路のｐチャネル型ＴＦＴ６０８１には、チャネル形成領域６０６２、ソース領域６０６３、ドレイン領域６０６４がそれぞれｐ⁺領域で形成された。また、ｎチャネル型ＴＦＴ６０８２には、チャネル形成領域６０６５、ソース領域６０６６、ドレイン領域６０６７、ゲート絶縁膜を介してゲート電極と重なったＬＤＤ領域（以下、Ｌov領域という。なお、ovとはoverlapの意である。）６０６８が形成された。この時、ソース領域６０６６、ドレイン領域６０６７はそれぞれ（ｎ^-＋ｎ⁺）領域で形成され、Ｌov領域６０６８はｎ^-領域で形成された。
【０２０４】
また、画素ＴＦＴ６０８４には、チャネル形成領域６０６９、６０７０、ソース領域６０７１、ドレイン領域６０７２、ゲート絶縁膜を介してゲート電極と重ならないＬＤＤ領域（以下、Ｌoff領域という。なお、offとはoffsetの意である。）６０７３〜６０７６、Ｌoff領域６０７４、６０７５に接したｎ⁺領域６０７７が形成された。この時、ソース領域６０７１、ドレイン領域６０７２はそれぞれｎ⁺領域で形成され、Ｌoff領域６０７３〜６０７６はｎ^--領域で形成された。
【０２０５】
本実施形態の作製方法によると、アクティブマトリクス回路およびドライバー回路が要求する回路仕様に応じて各回路を形成するＴＦＴの構造を最適化し、半導体装置の動作性能および信頼性を向上させることができる。具体的には、ｎチャネル型ＴＦＴは回路仕様に応じてＬＤＤ領域の配置を異ならせ、Ｌov領域またはＬoff領域を使い分けることによって、同一基板上に高速動作またはホットキャリア対策を重視したＴＦＴ構造と低オフ電流動作を重視したＴＦＴ構造とを実現する。
【０２０６】
例えば、アクティブマトリクス型液晶表示装置の場合、ｎチャネル型ＴＦＴ６０８２は高速動作を重視するシフトレジスタ回路、分周波回路、信号分割回路、レベルシフタ回路、バッファ回路などのロジック回路に適している。また、ｎチャネル型ＴＦＴ６０８３は低オフ電流動作を重視したアクティブマトリクス回路、サンプリング回路（サンプルホールド回路）に適している。
【０２０７】
また、チャネル長３〜７μｍに対してＬov領域の長さ（幅）は０．５〜３．０μｍ、代表的には１．０〜１．５μｍとすれば良い。また、画素ＴＦＴ６０８３に設けられるＬoff領域６０７３〜６０７６の長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。
【０２０８】
以上の工程によって作製されたアクティブマトリクス基板をもとに、液晶表示装置を作製する。作製工程例については、実施形態５を参照されたい。
【０２０９】
（実施形態７）
【０２１０】
図２０は、本発明の液晶表示装置のアクティブマトリクス基板の別の構成の例である。８００１はｐチャネル型ＴＦＴ、８００２はｎチャネル型ＴＦＴ、８００３はｎチャネル型ＴＦＴ、８００４はｎチャネル型ＴＦＴである。８００１、８００２、および８００３はドライバの回路部を構成し、８００４はアクティブマトリクス回路部を構成している。
【０２１１】
８００５〜８０１３は、アクティブマトリクス回路を構成する画素ＴＦＴの半導体層である。８００５、８００９および８０１３はｎ⁺領域、８００６、８００８、８０１０および８０１２はｎ^--領域、８００７および８０１１はチャネル形成領域である。８０１４は絶縁膜のキャップ層であり、チャネル形成領域にオフセット部を形成するために設けられる。
【０２１２】
なお、本実施形態については、本出願人の特許出願である、特願平１１−６７８０９号を参照することができる。
【０２１３】
（実施形態８）
【０２１４】
上述の本発明の液晶表示装置は、図２１に示すような３板式のプロジェクタに用いることができる。
【０２１５】
図２１において、２４０１は白色光源、２４０２〜２４０５はダイクロイックミラー、２４０６ならびに２４０７は全反射ミラー、２４０８〜２４１０は本発明の液晶表示装置、および２４１１は投影レンズである。
【０２１６】
（実施形態９）
【０２１７】
また、上述の本発明の液晶表示装置は、図２２に示すような３板式のプロジェクタに用いることもできる。
【０２１８】
図２３において、２５０１は白色光源、２５０２ならびに２５０３はダイクロイックミラー、２５０４〜２５０６は全反射ミラー、２５０７〜２５０９は本発明の液晶表示装置、および２５１０はダイクロイックプリズム、および２５１１は投影レンズである。
【０２１９】
（実施形態１０）
【０２２０】
また、上述の本発明の液晶表示装置は、図２３に示すような単板式のプロジェクタに用いることもできる。
【０２２１】
図２３において、２６０１はランプとリフレクターとから成る白色光源である。２６０２、２６０３、および２６０４は、ダイクロイックミラーであり、それぞれ青、赤、緑の波長領域の光を選択的に反射する。２６０５はマイクロレンズアレイであり、複数のマイクロレンズによって構成されている。２６０６は本発明の液晶表示装置である。２６０７はフィールドレンズ、２６０８は投影レンズ、２６０９はスクリーンである。
【０２２２】
（実施形態１１）
【０２２３】
上記実施形態８〜１０のプロジェクターは、その投影方法によってリアプロジェクターとフロントプロジェクターとがある。
【０２２４】
図２４（Ａ）はフロント型プロジェクタ−であり、本体１０００１、本発明の液晶表示装置１０００２、光源１０００３、光学系１０００４、スクリーン１０００５で構成されている。なお、図２４（Ａ）には、液晶表示装置を１つ組み込んだフロントプロジェクターが示されているが、液晶表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んことによって、より高解像度・高精細のフロント型プロジェクタを実現することができる。
【０２２５】
図２４（Ｂ）はリア型プロジェクターであり、１０００６は本体、１０００７は液晶表示装置であり、１０００８は光源であり、１０００９はリフレクター、１００１０はスクリーンである。なお、図２４（Ｂ）には、アクティブマトリクス型半導体表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んだリア型プロジェクタが示されている。
【０２２６】
（実施形態１２）
【０２２７】
本実施形態では、本発明の液晶表示装置をゴーグル型ディスプレイに用いた例を示す。
【０２２８】
図２５を参照する。２８０１はゴーグル型ディスプレイ本体である。２８０２−Ｒならびに２８０２−Ｌは本発明の液晶表示装置であり、２８０３−Ｒならびに２８０３−ＬはＬＥＤバックライトであり、２８０４−Ｒならびに２８０４−Ｌは光学素子である。
【０２２９】
（実施形態１３）
【０２３０】
本実施形態においては、本発明の液晶表示装置のバックライトにＬＥＤを用いて、フィールドシーケンシャル駆動を行うものである。
【０２３１】
図２６に示すフィールドシーケンシャル駆動方法のタイミングチャートには、画像信号書き込みの開始信号（Ｖsync信号）、赤（Ｒ）、緑（Ｇ）ならびに青（Ｂ）のＬＥＤの点灯タイミング信号（Ｒ、ＧならびにＢ）、およびビデオ信号（ＶＩＤＥＯ）が示されている。Ｔfはフレーム期間である。また、ＴR、ＴG、ＴBは、それぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）のＬＥＤ点灯期間である。
【０２３２】
液晶表示装置に供給される画像信号、例えばＲ1は、外部から入力される赤に対応する元のビデオデータが時間軸方向に１／３に圧縮された信号である。また、液晶パネルに供給される画像信号、例えばＧ1は、外部から入力される緑に対応する元のビデオデータが時間軸方向に１／３に圧縮された信号である。また、液晶パネルに供給される画像信号、例えばＢ1は、外部から入力される青に対応する元のビデオデータが時間軸方向に１／３に圧縮された信号である。
【０２３３】
フィールドシーケンシャル駆動方法においては、ＬＥＤ点灯期間ＴR期間、ＴG期間およびＴB期間に、それぞれＲ、Ｇ、ＢのＬＥＤが順に点灯する。赤のＬＥＤの点灯期間（ＴR）には、赤に対応したビデオ信号（Ｒ1）が液晶パネルに供給され、液晶パネルに赤の画像１画面分が書き込まれる。また、緑のＬＥＤの点灯期間（ＴG）には、緑に対応したビデオデータ（Ｇ1）が液晶パネルに供給され、液晶パネルに緑の画像１画面分が書き込まれる。また、青のＬＥＤの点灯期間（ＴB）には、青に対応したビデオデータ（Ｂ1）が液晶表示装置に供給され、液晶表示装置に青の画像１画面分が書き込まれる。これらの３回の画像の書き込みにより、１フレームが形成される。
【０２３４】
（実施形態１４）
【０２３５】
本実施形態においては、本発明の液晶表示装置をノートブック型パーソナルコンピュータに用いた例を図２７に示す。
【０２３６】
３００１はノートブック型パーソナルコンピュータ本体であり、３００２は本発明の液晶表示装置である。また、バックライトにはＬＥＤが用いられている。なお、バックライトに従来のように陰極管を用いても良い。
【０２３７】
（実施形態１５）
【０２３８】
本発明の液晶表示装置には他に様々な用途がある。本実施形態では、本発明の液晶表示装置を組み込んだ半導体装置について説明する。
【０２３９】
このような半導体装置には、ビデオカメラ、スチルカメラ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話など）などが挙げられる。それらの一例を図２８に示す。
【０２４０】
図２８（Ａ）は携帯電話であり、本体１１００１、音声出力部１１００２、音声入力部１１００３、本発明の液晶表示装置１１００４、操作スイッチ１１００５、アンテナ１１００６で構成される。
【０２４１】
図２８（Ｂ）はビデオカメラであり、本体１２００１、本発明の液晶表示装置１２００２、音声入力部１２００３、操作スイッチ１２００４、バッテリー１２００５、受像部１２００６で構成される。
【０２４２】
図２８（Ｃ）はモバイルコンピュータであり、本体１３００１、カメラ部１３００２、受像部１３００３、操作スイッチ１３００４、本発明の液晶表示装置１３０１７で構成される。
【０２４３】
図２８（Ｄ）は携帯書籍（電子書籍）であり、本体１４００１、本発明の液晶表示装置１４００２、１４００３、記憶媒体１４００４、操作スイッチ１４００５、アンテナ１４００６で構成される。
【０２４４】
図２９（Ａ）はパーソナルコンピュータであり、本体１５００１、画像入力部１５００２、表示部１５００３、キーボード１５００４等を含む。本発明を画像入力部１５００２、表示部１５００３やその他の信号制御回路に適用することができる。
【０２４５】
図２９（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体１６００１、表示部１６００２、スピーカ部１６００３、記録媒体１６００４、操作スイッチ１６００５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部１６００２やその他の信号制御回路に適用することができる。
【０２４６】
図２９（Ｃ）はデジタルカメラであり、本体１７００１、表示部１７００２、接眼部１７００３、操作スイッチ１７００４、受像部（図示しない）等を含む。本願発明を表示部１７００２やその他の信号制御回路に適用することができる。
【０２４７】
図２９（Ｄ）はディスプレイであり、本体１８００１、支持台１８００２、表示部１８００３等を含む。本発明は表示部１８００３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【発明の効果】
【０２４８】
本発明の液晶表示装置によると、大画面化、高精細化、高解像度化および多階調化を実現できる小型のアクティブマトリクス型液晶表示装置が実現される。
【０２４９】
【図面の簡単な説明】
【図１】 本発明の液晶表示装置の概略構成図である。
【図２】 本発明の液晶パネルの概略構成図である。
【図３】 本発明の液晶パネルの概略構成図である。
【図４】 本発明の液晶表示装置の概略構成図である。
【図５】 本発明の液晶表示装置のある実施形態のアクティブマトリクス回路、ソースドライバおよびゲートドライバの回路構成図である。
【図６】 本発明の液晶表示装置のある実施形態の階調表示レベルを示す図である。
【図７】 本発明の液晶表示装置のある実施形態の駆動タイミングチャートを示す図である。
【図８】 本発明の液晶表示装置のある実施形態の駆動タイミングチャートを示す図である。
【図９】 本発明の液晶表示装置のある実施形態の駆動タイミングチャートを示す図である。
【図１０】 本発明の液晶表示装置のある実施形態の駆動タイミングチャートを示す図である。
【図１１】 本発明の液晶表示装置のある実施形態の駆動タイミングチャートを示す図である。
【図１２】 本発明の液晶表示装置のある実施形態の概略構成図である。
【図１３】 本発明の液晶表示装置のある実施形態のアクティブマトリクス回路、ソースドライバおよびゲートドライバの回路構成図である。
【図１４】 本発明の液晶表示装置の作製工程例を示す図である。
【図１５】 本発明の液晶表示装置の作製工程例を示す図である。
【図１６】 本発明の液晶表示装置の作製工程例を示す図である。
【図１７】 本発明の液晶表示装置の作製工程例を示す図である。
【図１８】 本発明の液晶表示装置の作製工程例を示す図である。
【図１９】 本発明の液晶表示装置の作製工程例を示す図である。
【図２０】 本発明の液晶表示装置の断面図である。
【図２１】 本発明の液晶表示装置を用いた３板式プロジェクタの概略構成図である。
【図２２】 本発明の液晶表示装置を用いた３板式プロジェクタの概略構成図である。
【図２３】 本発明の液晶表示装置を用いた単板式プロジェクタの概略構成図である。
【図２４】 本発明の液晶表示装置を用いたフロントプロジェクタおよびリアプロジェクタの概略構成図である。
【図２５】 本発明の液晶表示装置を用いたゴーグル型ディスプレイの概略構成図である。
【図２６】 フィールドシーケンシャル駆動のタイミングチャートである。
【図２７】 本発明の液晶表示装置を用いたノートブック型パーソナルコンピュータの概略構成図である。
【図２８】 本発明の液晶表示装置を用いた電子機器の例である。
【図２９】 本発明の液晶表示装置を用いた電子機器の例である。
【図３０】 本発明の液晶表示装置の概略構成図である。
【符号の説明】
１０１ 液晶パネル
１０１−１ アクティブマトリクス基板
１０１−１−１ ソースドライバ
１０１−１−２ ゲートドライバ
１０１−１−３ ゲートドライバ
１０１−１−４ アクティブマトリクス回路
１０１−２ 対向基板
１０１−２−１ 対向電極
１０２ デジタルビデオデータ時間階調処理回路
１０３ 対向電極制御回路

Claims (16)

1. トランジスタがマトリクス状に配置されたアクティブマトリクス回路並びに前記アクティブマトリクス回路を駆動するソースドライバ及びゲートドライバを有するアクティブマトリクス基板と、対向電極を有する対向基板と、を有する液晶表示装置であって、
   外部から入力されるｍビットのデジタルビデオデータのうち、（ｍ−ｎ）ビットのデジタルビデオデータ（ｍ、ｎは共に２以上の正数、かつｍ＞ｎ）に基づいて１フレームを複数のサブフレームに分割して時間階調で階調表示が行われ、前記複数のサブフレームのそれぞれにおいてｎビットのデジタルビデオデータを用いて電圧階調で階調表示が行われることを特徴とする液晶表示装置。
2. 請求項１において、前記ソースドライバに前記ｍビットのデジタルビデオデータのうち前記ｎビットのデジタルビデオデータを供給する回路（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）を有することを特徴とする液晶表示装置。
3. トランジスタがマトリクス状に配置されたアクティブマトリクス回路並びに前記アクティブマトリクス回路を駆動するソースドライバ及びゲートドライバを有するアクティブマトリクス基板と、対向電極を有する対向基板と、を有する液晶表示装置であって、
   外部から入力されるｍビットの第１のデジタルビデオデータのうち、ｎビットのデジタルビデオデータを電圧階調で階調表示し、（ｍ−ｎ）ビットのデジタルビデオデータを時間階調で階調表示するための第２のデジタルビデオデータに変換する回路（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）と、が設けられ、
   前記（ｍ−ｎ）ビットのデジタルビデオデータに基づいて１フレームが複数のサブフレームに分割され、前記複数のサブフレームのそれぞれにおいて、前記ｎビットのデジタルビデオデータを用いた電圧階調により階調表示が行われることを特徴とする液晶表示装置。
4. 請求項３において、前記ソースドライバに前記第２のデジタルビデオデータが供給されることを特徴とする液晶表示装置。
5. 請求項１乃至４のいずれか一において、前記トランジスタは、２つのゲート電極を有していることを特徴とする液晶表示装置。
6. 請求項１乃至５のいずれか一において、前記トランジスタは、ＳＯＩ構造を有していることを特徴とする液晶表示装置。
7. 第１のトランジスタがマトリクス状に配置されたアクティブマトリクス回路並びに前記アクティブマトリクス回路を駆動するソースドライバ及びゲートドライバを有するアクティブマトリクス基板と、対向電極を有する対向基板と、を有する液晶表示装置であって、
   前記ソースドライバ及び前記ゲートドライバに第２のトランジスタが設けられ、
   前記第１のトランジスタは、第１の半導体層と、前記第１の半導体層上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１のゲート電極を有し、前記第１の半導体層は、第１のチャネル形成領域と、第１の不純物領域と、第２の不純物領域とを有し、前記第１の不純物領域が含む不純物元素の濃度は、前記第２の不純物領域が含む不純物元素の濃度よりも低く、前記第１の不純物領域は、前記第１のゲート電極と重ならないで設けられており、
   前記第２のトランジスタは、第２の半導体層と、前記第２の半導体層上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２のゲート電極を有し、前記第２の半導体層は、第２のチャネル形成領域と、第３の不純物領域と、第４の不純物領域とを有し、前記第３の不純物領域が含む不純物元素の濃度は、前記第４の不純物領域が含む不純物元素の濃度よりも低く、前記第３の不純物領域は、前記第２のゲート電極と一部重なって設けられており、
   前記第１のトランジスタ及び前記第２のトランジスタは同一基板上に形成されており、
   外部から入力されるｍビットのデジタルビデオデータのうち、（ｍ−ｎ）ビットのデジタルビデオデータ（ｍ、ｎは共に２以上の正数、かつｍ＞ｎ）に基づいて１フレームを複数のサブフレームに分割して時間階調で階調表示が行われ、前記複数のサブフレームのそれぞれにおいて、前記ｎビットのデジタルビデオデータを用いて電圧階調で階調表示が行われることを特徴とする液晶表示装置。
8. 請求項７において、前記ソースドライバに前記ｍビットのデジタルビデオデータのうち前記ｎビットのデジタルビデオデータを供給する回路（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）を有することを特徴とする液晶表示装置。
9. 第１のトランジスタがマトリクス状に配置されたアクティブマトリクス回路並びに前記アクティブマトリクス回路を駆動するソースドライバ及びゲートドライバを有するアクティブマトリクス基板と、対向電極を有する対向基板と、を有する液晶表示装置であって、
   前記ソースドライバ及び前記ゲートドライバに第２のトランジスタが設けられ、
   前記第１のトランジスタは、第１の半導体層と、前記第１の半導体層上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１のゲート電極を有し、前記第１の半導体層は、第１のチャネル形成領域と、第１の不純物領域と、第２の不純物領域とを有し、前記第１の不純物領域が含む不純物元素の濃度は、前記第２の不純物領域が含む不純物元素の濃度よりも低く、前記第１の不純物領域は、前記第１のゲート電極と重ならないで設けられており、
   前記第２のトランジスタは、第２の半導体層と、前記第２の半導体層上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２のゲート電極を有し、前記第２の半導体層は、第２のチャネル形成領域と、第３の不純物領域と、第４の不純物領域とを有し、前記第３の不純物領域が含む不純物元素の濃度は、前記第４の不純物領域が含む不純物元素の濃度よりも低く、前記第３の不純物領域は、前記第２のゲート電極と一部重なって設けられており、
   前記第１のトランジスタ及び前記第２のトランジスタは同一基板上に形成されており、
   外部から入力されるｍビットの第１のデジタルビデオデータのうち、ｎビットのデジタルビデオデータを電圧階調で階調表示し、（ｍ−ｎ）ビットのデジタルビデオデータを時間階調で階調表示するための第２のデジタルビデオデータに変換する回路（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）と、が設けられ、
   前記（ｍ−ｎ）ビットのデジタルビデオデータに基づいて１フレームが複数のサブフレームに分割され、前記複数のサブフレームのそれぞれにおいて、前記ｎビットのデジタルビデオデータを用いた電圧階調により階調表示が行われることを特徴とする液晶表示装置。
10. 請求項９において、前記ソースドライバに前記第２のデジタルビデオデータが供給されることを特徴とする液晶表示装置。
11. 請求項７乃至１０のいずれか一において、前記第１のトランジスタは、２つの前記第１のゲート電極を有していることを特徴とする液晶表示装置。
12. 請求項７乃至１１のいずれか一において、前記第１のトランジスタ及び前記第２のトランジスタは、ＳＯＩ構造を有していることを特徴とする液晶表示装置。
13. 請求項１乃至１２のいずれか一において、バックライトに赤のＬＥＤと、緑のＬＥＤと、青のＬＥＤを用いており、前記赤のＬＥＤと、前記緑のＬＥＤと、前記青のＬＥＤが順 次点灯する期間を有することによりフィールドシーケンシャル駆動が行われ、前記赤のＬＥＤが点灯する期間、前記緑のＬＥＤが点灯する期間、及び前記青のＬＥＤが点灯する期間のそれぞれにおいて、前記複数のサブフレームを有していることを特徴とする液晶表示装置。
14. 請求項１乃至１３のいずれか一において、ＯＣＢモードで表示が行われることを特徴とする液晶表示装置。
15. 請求項１４において、前記複数のサブフレームの表示の開始時に液晶分子の配向をベンド配向にするための電圧が印加されることを特徴とする液晶表示装置。
16. 請求項１４において、前記１フレームの表示の開始時に液晶分子の配向をベンド配向にするための電圧が印加されることを特徴とする液晶表示装置。

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