JP4237157B2 - 半導体記憶装置および情報読み出し方法 - Google Patents

Description

本発明は、半導体記憶装置、および半導体記憶装置の固有の情報を半導体記憶装置から読み出すための情報読み出し方法に関する。

半導体記憶装置は、情報を保存するためのメモリセルが複数設けられたメインセル領域と、メモリセルから情報を読み出したり、メモリセルに情報を書き込んだりするための周辺回路領域とを有する。そして、従来の半導体記憶装置では、一般的にメインセル領域の端にメインセル領域内の動作不良のメモリセルを置き換えるためのセルとして冗長セルが設けられている。ただし、この冗長セルの数は、チップ面積の制約のためメインセル領域に比べて少ない。

メインセル領域のメモリセルは所定数の行および列で並んで設けられている。そして、各メモリセルのアドレスは行番地および列番地で特定される。メモリセルのアドレスを指定することで、指定したメモリセルに格納された情報を周辺回路を介して外部に読み出すことが可能となる。

半導体記憶装置の製造過程でメモリセルにパターン欠陥が生じたりすると、このメモリセルは動作不能な不良セルとなる。そして、この不良セルに情報を書き込むことはできなくなる。そのため、メインセル領域内の不良セルへのアクセスを冗長セルに切り替えるための回路が周辺回路領域に設けられている。この回路には、複数のヒューズが設けられており、複数のヒューズを不良セルのアドレスに対応して切ることで電気的な接続経路を切り替え、不良セルの代わりに冗長セルを利用可能となる。このように不良セルを冗長セルに置換することを冗長救済という。

ウェハプロセス終了後、ウェハソーティング工程におけるリダンダンシ試験工程では、基板に形成された各半導体記憶装置におけるメモリセルに対して動作試験を行う。この試験で、不良セルと判定されると、上述の冗長救済処理を行う。

基板１枚から作製される半導体記憶装置の良品数の割合である歩留りを冗長救済で向上させて、単体にかかる製造コストを下げるようにしている。一方、市場に出荷した後の半導体記憶装置に問題が発生したとき、その原因を調べて製造工程にフィードバックすれば歩留りや信頼性を向上させることが可能となる。そのため、半導体記憶装置の製造から出荷までの履歴が重要となる。以下に、従来の履歴管理の方法について説明する。

従来、半導体記憶装置は製造工程からロット毎に管理され、製品化後の半導体記憶装置がどのロットの製品であるかをロット番号を用いてその履歴を管理していた。そのため、市場で半導体記憶装置に動作不良が発生した場合、その半導体記憶装置のロットの履歴を調べて、動作不良の原因を見つけるようにしていた。

しかし、動作不良の発生した半導体記憶装置のロット番号を特定できても、通常、１ロットは複数の基板からなるため、そのロットにおける基板および基板における位置までは、履歴からは判別できない。

また、製品出荷前の検査で不良品となった半導体記憶装置を廃棄するために業者に処分を依頼したにもかかわらず、最終処分に至る前に何者かがその製品をあたかも良品のように販売するという問題も起きている。何も知らずに不良品を購入してしまった人が正規の製造者に対して補償を求めてきても、ロットの履歴しか残っていなければ、その不良品が廃棄処分になったものと説明することができない。

上述したことから、各半導体記憶装置の履歴を調べることを可能とするためには、半導体記憶装置毎に異なる固有情報を記録するのが望ましい。その方法の例が、特許文献１、特許文献２に開示されている。これらの文献に開示された方法では、付加情報や固有識別番号を記録するためのヒューズ素子を予め設け、そこにチップ固有の情報を書き込むことでチップを識別可能にするものである。
特開２００２−２９９５６１号公報 特開２０００−０６８４５８号公報

特許文献１および特許文献２の方法では、付加情報や固有識別番号を記録するために特別に記憶領域を確保しなければならない。そのため、チップ面積が増加し、チップ面積が大きくなると基板１枚あたりに製造されるチップ数が少なくなり、その結果、製品単価が高くなるという問題があった。

本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、チップ面積の増大を抑制し、かつチップ固有の情報を記録可能にした半導体記憶装置および情報読み出し方法を提供することを目的とする。

上記目的を達成するための本発明の半導体記憶装置は、複数のメモリセルと該複数のメモリセルにおける不良セルに替わる冗長セルとを有する半導体記憶装置において、
前記半導体記憶装置毎に異なる情報である固有情報または前記不良セルのアドレスを格納するための複数の不揮発メモリ素子からなる不揮発メモリ群と、
前記不揮発メモリ群に対応して設けられ、該不揮発メモリ群に保存された情報が前記不良セルのアドレスまたは前記固有情報のうちいずれであるかを判別するための情報が格納されたイネーブル不揮発メモリ素子と、
前記イネーブル不揮発メモリ素子に格納された情報を参照し、前記固有情報を読み出すためのテストモード信号が入力されると、前記固有情報が格納された不揮発メモリ群を活性化させる固有情報活性化信号を外部に送出し、前記テストモード信号が入力されなければ、前記不良セルのアドレスが格納された不揮発メモリ群を活性化させる冗長セル活性化信号を外部に送出するモード反転器と、
入力されるアドレス信号と前記不揮発メモリ群との情報が一致する場合、前記モード反転器から受信する信号が固有情報活性化信号であると、固有情報を検知したことを示す信号である固有情報検知信号を出力し、前記モード反転器から受信する信号が冗長セル活性化信号であると、前記アドレス信号により指定されるメモリセルの替わりに前記冗長セルに格納された情報を出力させる冗長選択器と、
を有する構成である。

本発明では、不揮発メモリ群に予め固有情報を記憶させた後、モード反転器にテストモード信号を入力し、任意のアドレス信号を入力すると、入力するアドレス信号が固有情報と一致するとき、冗長選択器から固有情報検知信号が出力される。そのため、冗長救済に利用されない不揮発メモリ群を固有情報の格納に利用すると、固有情報検知信号が出力されるときのアドレス信号の情報を固有情報として読み出すことが可能となる。

一方、上記目的を達成するための本発明の情報読み出し方法は、上記本発明の半導体記憶装置から前記固有情報を読み出すための方法であって、
前記固有情報を読み出すためのテストモード信号を前記モード反転器に入力するステップと、
前記冗長選択器からの出力をモニタし、入力するアドレス信号を所定の番地から上位または下位に１カウントずつ変更するステップと、
前記冗長選択器から前記固有情報検知信号が出力されたときの前記アドレス信号を前記固有情報として読み出すステップと、
を有するものである。

本発明では、冗長救済に利用されない不揮発メモリ群にチップの固有情報を記憶させることで、固有情報を記憶させるための特別な領域を必要としない。そのため、チップ面積を増大させることなく、製造単価が高くなることを防げる。

本発明の半導体記憶装置は、冗長救済のために設けられたヒューズなどの不揮発メモリ素子のうち、冗長救済に利用されていない不揮発メモリ素子に本体を識別するための情報を格納するものである。

本実施例の半導体記憶装置の構成について説明する。

図１は半導体記憶装置の要部の構成例を示すブロック図である。図１では、冗長切り替え回路に関連する部分を中心に示す。

本実施例の半導体記憶装置は、メインセル領域６００と、所定のメモリセルのアドレスを駆動させるアドレスドライバ６０２と、メモリセルに情報を書き込むための書込み回路６０６と、所定のメモリセルを選択して格納された情報を出力するマルチプレクサ６０４と、マルチプレクサ６０４から受け取る情報を増幅するアンプ６０８とを有する。本実施例では、説明を簡単にするためにメインセル領域６００には、１６個のメモリセルが設けられているものとする。そして、１６個のメモリセルのアドレスを４桁の２進数で指定する。つまり、メインセル領域６００内のメモリセルのアドレスは「００００」番地から「１１１１」番地である。なお、アンプ６０８から出力される信号をメモリセル情報出力と称する。

また、半導体記憶装置は、不良セルのアドレスまたは固有情報を格納するためのヒューズセット１００と、ヒューズセット１００内の複数のヒューズの切断状態を検知するヒューズ状態読取回路１０４と、テストモード信号によってイネーブルヒューズの切断状態信号を反転させるモード反転器１０６と、アドレス信号とヒューズ状態読取回路の切断状態信号が一致するかを比較するアドレス比較器１０８と、アドレス比較器信号とイネーブルヒューズの切断状態信号によってアドレス選択器を停止させ冗長セルを選択させる冗長選択器１１０とを有する。本実施例では、ヒューズセット１００、ヒューズ状態読取回路１０４、モード反転器１０６、アドレス比較器１０８、および冗長選択器１１０を２組設けており、図１では符号に添字ａ、ｂを付して組み合わせを区別している。

固有情報はチップ毎に異なる識別子の情報を含む。他にも、チップのロット名、pass/fail情報、ウェハ番号、およびウェハ内チップ座標等の履歴を示す情報が固有情報に含まれていてもよい。テストモード信号は、固有情報を読み出すための信号であり、オン状態のとき情報「１」を示す信号となり、オフ状態のとき情報「０」を示す信号となる。アドレス信号は、メインセル領域のメモリセルのアドレスを指定するための信号である。アドレス信号が入力される信号線を１本の太い線で図１に表示しているが、上述したように、本実施例ではメモリセルのアドレスは４桁の２進数で指定されるため、アドレスを指定するための信号線が４本設けられている。

さらに、半導体記憶装置は、アドレス信号によって指定されたメモリセルを選択するアドレス選択器５００と、冗長選択器１１０からの出力信号である冗長選択器出力を合成する出力合成器５０２と、テストモード信号に対応してメモリセル情報出力および冗長選択器出力の情報のいずれか一方を出力する出力切替器５０４とを有する。

以下に、各部の構成について詳細に説明する。

ヒューズセット１００は、不良セルのアドレス情報または固有情報を格納するためのアドレスヒューズ群１０と、アドレスヒューズ群１０に格納する情報を決定するためのイネーブルヒューズ１０２とを有している。アドレスヒューズ群１０は、複数のヒューズ１１〜１４を有する。不良セルのアドレス情報をアドレスヒューズ群１０に格納する場合には、イネーブルヒューズ１０２を切断する。一方、固有情報をアドレスヒューズ群１０に格納する場合には、イネーブルヒューズ１０２を切断しない。

不良セルを冗長救済するために、アドレスヒューズ群１０に不良セルのアドレス情報を格納する場合には、イネーブルヒューズ１０２を切断した上、ヒューズ１１〜１４を不良セルのアドレスに対応して切断する。アドレスヒューズ群１０に固有情報を格納する場合には、イネーブルヒューズ１０２を切断せず、ヒューズ１１〜１４を固有情報に対応して切断する。

本実施例では、ヒューズセット１００ａを冗長救済に利用し、ヒューズセット１００ｂを固有情報の格納に利用している。以下では、切断されたヒューズは情報「１」を示し、未切断のヒューズが情報「０」を示すものとする。冗長救済のために利用されるヒューズセット１００ａでは、イネーブルヒューズ１０２ａが切断されているため、ヒューズ１１ａ〜１４ａは不良セルのアドレスとして「０１００」番地を示す。一方、固有情報の格納のために利用されるヒューズセット１００ｂでは、イネーブルヒューズ１０２ｂが未切断であるため、ヒューズ１１ｂ〜１４ｂは２進数で「０１００」の固有情報を示す。

ヒューズ状態読取回路１０４はヒューズ１１〜１４の各ヒューズについて切断状態を検出する。切断の場合を情報「１」の電気信号に変換し、未切断の場合を情報「０」の電気信号に変換する。以下では、この電気信号をヒューズ状態読取信号と称する。入力に対するヒューズ状態読取回路１０４の出力を表１に示す。

図２はアドレス比較器の一構成例を示すブロック図である。なお、図２に示すように、アドレス信号はヒューズ１１〜１４と１対１で対応するパラレル信号である。

図２に示すように、アドレス比較器１０８は、ヒューズ１１〜１４に対応する複数のＸＮＯＲ（イクスクルーシブノア）回路８１〜８４と、複数のＸＮＯＲ回路８１〜８４からの出力が入力されるＡＮＤ回路８５とを有する。各ＸＮＯＲ回路８１〜８４はアドレス信号とヒューズ状態読取信号が一致すると情報「１」を示す信号をＡＮＤ回路８５に送出し、それら２つの信号が一致しなければ情報「０」を示す信号をＡＮＤ回路８５に送出する。ＡＮＤ回路８５は、ＸＮＯＲ回路８１〜８４から入力される信号の全てが情報「１」で一致する場合、情報「１」のアドレス比較器信号を出力する。また、ＸＮＯＲ回路８１〜８４のうち少なくとも１つから情報「０」の信号が入力されると、情報「０」のアドレス比較器信号を出力する。入力と出力の対応を表２に示す。

モード反転器１０６はＸＯＲ（イクスクルーシブオア）論理を有する素子で構成され、テストモード信号が情報「１」を示すとき、イネーブルヒューズ１０２の切断状態を示すイネーブルヒューズ切断信号を反転させたモード反転器信号を出力する。図１で説明すると、テストモード信号が情報「０」の場合、モード反転器１０６ａが冗長救済に使用されたアドレスヒューズ群１０ａを活性化させる。一方、テストモード信号が情報「１」の場合、モード反転器１０６ｂが固有情報の格納されたアドレスヒューズ群１０ｂを活性化させる。入力と出力の対応を表３に示す。表３に示すように、テストモード信号が情報「０」の場合の情報「１」のモード反転器信号は、アドレスヒューズ群１０ａを活性化させるための冗長セル活性化信号となる。また、テストモード信号が情報「１」の場合の情報「１」のモード反転器信号は、アドレスヒューズ群１０ｂを活性化させるための固有情報活性化信号となる。

冗長選択器１１０はモード反転器信号とアドレス比較器信号がともに情報「１」を示す信号であるとき、出力合成器５０２に対して情報「１」の冗長選択器信号を送出し、アドレス選択器５００に情報「１」の停止信号を送出する。また、アドレス信号で指定されるメモリセルの代わりに冗長セル１１２ａをマルチプレクサ６０４に選択させる。一方、モード反転器信号およびアドレス比較器信号のうち少なくともいずれかが情報「０」であると、アドレス選択器５００に停止信号を送出せず、出力合成器５０２に対して情報「０」の冗長選択器信号を送出する。入力と出力の対応を表４に示す。

アドレス選択器５００は、冗長選択器１１０から情報「１」の停止信号を受信すると、アドレス選択の動作を停止する。反対に、冗長選択器１１０から停止信号を受信しなければ、アドレス信号で指定される、メインセル領域６００内のアドレスを選択する。入力に対するアドレス選択器５００の動作を表５に示す。

出力合成器５０２はＯＲ論理を有する素子で構成され、冗長選択器１１０ａ、１１０ｂからの２つの冗長選択器信号を合成し、その結果を固有情報検知信号として出力切替器５０４に送出する。冗長選択器１１０ａ、１１０ｂからの２つの冗長選択器信号のうち少なくともいずれかが情報「１」であれば、固有情報が格納されたアドレスヒューズ群１０がアドレス信号と一致し、固有情報が検知されたことを示し、固有情報検知信号が情報「１」となる。固有情報検知信号が情報「０」であれば、アドレス信号と固有情報が不一致であることを示す。

出力切替器５０４は、テストモード信号が情報「０」の場合には選択されたメインセル領域６００のメモリセルまたは冗長セルの情報を示すメモリセル情報信号をデータとして出力する。一方、テストモード信号が情報「１」の場合には、出力合成器５０２からの固有情報検知信号をデータとして出力する。入力と出力の対応を表６に示す。

次に、ウェハプロセスの製造工程終了後、ウェハソーティング工程において実施されるリダンダンシ試験および処理について説明する。なお、以下では、半導体記憶装置をチップと称する。

作業者は、チップが搭載されたウェハをＬＳＩテスタにセットし、ＬＳＩテスタにメインセル領域６００の全てのメモリセルに対して動作試験を実行させる。ＬＳＩテスタは不良セルのあるチップを見つけると、そのチップを冗長救済可能か否かを判定する。冗長救済可能と判定すると、不良セルを救済するための冗長セルとその冗長セルに対応するヒューズセット１００を選定する。そして、その不良セルのアドレスの情報に対応してアドレスヒューズ群１０のヒューズを切断するためのヒューズパターンを演算で求める。そのチップ内の全ての不良セルについて、不良セル毎にヒューズセット１００を特定するためのセット位置情報とヒューズパターンを求める。

また、ＬＳＩテスタは、チップの固有情報が入力されると、固有情報に対応するヒューズパターンを求める。また、冗長救済に利用されないヒューズセット１００があるか否かを調べる。冗長救済に利用されないヒューズセット１００があると判定すると、そのヒューズセット１００のセット位置情報を固有情報のヒューズパターンと合わせて登録する。

続いて、作業者はＬＳＩテスタを操作して冗長救済のためのヒューズセット１００ａおよび固有情報を格納するためのヒューズセット１００ｂのヒューズパターンとそれぞれのセット位置情報をＬＳＩテスタから呼び出し、これらの情報をリペア装置に入力する。そして、作業者は、チップが搭載されたウェハをリペア装置にセットし、リペア装置を操作してヒューズ切断処理を指示する旨を入力する。リペア装置は、入力されたセット位置情報とヒューズパターンに対応して、レーザでヒューズを切断する。本実施例では、図１に示したように、ヒューズセット１００ａのイネーブルヒューズ１０２ａとヒューズ１２ａを切断し、ヒューズセット１００ｂのヒューズ１２ｂを切断している。

次に、上記冗長救済と固有情報の格納を行った後の半導体記憶装置において、メモリセルの情報読み出し動作を説明する。ここでは、不良セルのアドレス「０１００」の情報を読み出す場合とする。

メモリセルの情報読み出しは通常の使用方法であるため、テストモード信号はオフ状態であり、テストモード信号の情報は「０」となる。アドレス信号は「０１００」となる。アドレス比較器１０８ａは、アドレス信号とヒューズ状態読取信号の情報が一致することから、情報「１」のアドレス比較器信号を冗長選択器１１０ａに送出する。

また、モード反転器１０６ａは、情報「０」のテストモード信号と情報「１」のイネーブルヒューズ切断信号が入力されるため、情報「１」のモード反転器信号を冗長選択器１１０ａに送出する。

冗長選択器１１０ａは、情報「１」のモード反転器信号と情報「１」のアドレス比較器信号が入力されるため、情報「１」の冗長選択器信号を出力合成器５０２に送出し、情報「１」の停止信号をアドレス選択器５００に送出する。アドレス選択器５００は、情報「１」の停止信号を冗長選択器１１０ａから受け取ると、アドレスの選択動作を停止する。

また、冗長選択器１１０ａは、アドレス信号で指定されるメモリセルの代わりに冗長セル１１２ａをマルチプレクサ６０４に選択させる。これにより、アドレス「０１００」の不良セルが冗長セル１１２ａに切り替えられ、冗長セル１１２ａのデータがアンプ６０８を介して出力切替器５０４に入力される。一方、出力切替器５０４は、テストモード信号が情報「０」であるため、出力合成器５０２からの入力の代わりにアンプ６０８からのメモリセル情報信号をデータとして出力する。

このようにして、アドレス信号のアドレスのメモリセルが不良セルであると、冗長セルに格納された情報がデータとして出力される。なお、アドレス信号とアドレスヒューズ群１０の情報が一致しない場合はメインセル領域のメモリセルが選択され、そのメモリセルのデータが出力される。また、冗長救済として利用されないヒューズセット１００ｂは、イネーブルヒューズ１０２ｂが未切断であるため、ヒューズセット１００ｂに接続されたモード反転器１０６ｂのモード反転器信号は情報「０」となり、冗長選択器１１０ｂは不活性状態を維持する。

次に、半導体記憶装置から固有情報を読み出す場合の動作について説明する。ここでは、半導体記憶装置の入力ピンおよび出力ピン等の端子と電気的に接続するためのソケットボードと、ソケットボードを介して半導体記憶装置から受け取る信号を演算処理するコンピュータとを有するＬＳＩテスタを用いるものとする。また、ＬＳＩテスタのコンピュータには、固有情報を読み出すためのプログラムが予め格納されている。

図３は固有情報の読み出し方法を説明するためのフローチャートである。

図３に示すように、ＬＳＩテスタは、テストモード信号をモード反転器１０６ａ、１０６ｂおよび出力切替器５０４に入力する（ステップ３０１）。テストモード信号をオン状態にするため、テストモード信号の情報は「１」となる。モード反転器１０６ｂは、情報「１」のテストモード信号と情報「０」のイネーブルヒューズ切断信号が入力されるため、情報「１」のモード反転器信号を冗長選択器１１０ｂに送出する。

一方、冗長救済に利用されているヒューズセット１００ａに対応するモード反転器１０６ａのモード反転器信号は情報「０」となる。この場合、冗長選択器１１０ａは、アドレス比較器１０８ａから出力される情報が「０」および「１」のうちいずれであっても、情報「０」の冗長選択器信号を出力合成器５０２に送出する。そのため、出力合成器５０２は、アドレス信号の情報によらず、冗長選択器１１０ａから情報「０」を受け取ることになる。

出力切替器５０４の出力をモニタしながら、情報「００００」のアドレス信号をアドレス比較器１０８ａ、１０８ｂに入力する（ステップ３０２）。アドレス信号が情報「００００」であるとき、アドレス比較器１０８ｂは、ヒューズ状態読取回路１０４ｂからの信号とアドレス信号との情報が一致しないことから、情報「０」のアドレス比較器信号を冗長選択器１１０ｂに送出する。冗長選択器１１０ｂは、情報「０」の冗長選択器信号を出力合成器５０２に送出する。出力合成器５０２は、冗長選択器１１０ｂから情報「０」の信号を受け取り、上述したように冗長選択器１１０ａから情報「０」の信号を受け取るため、情報「０」の固有情報検知信号を出力切替器５０４に送出する。出力切替器５０４は、テストモード信号が情報「１」であるため、出力合成器５０２からの固有情報検知信号をデータとして出力する。そして、出力合成器５０２から出力される固有情報検知信号が情報「１」であるか否かを判定する（ステップ３０３）。このときの固有情報検知信号は情報「０」であるため、アドレス信号をカウントアップする（ステップ３０４）。

アドレス信号を情報「００００」から１カウントずつカウントアップすると、アドレス信号が情報「０００１」から「００１１」までは、固有情報検知信号は、アドレス信号が情報「００００」の場合と同様に情報「０」となる。

そして、入力するアドレス信号が情報「０１００」になったとき、ヒューズ状態読取回路１０４ｂからの信号とアドレス信号との情報が一致するため、アドレス比較器１０８ｂは情報「１」のアドレス比較器信号を冗長選択器１１０ｂに送出する。冗長選択器１１０ｂは、モード反転器１０６ｂから情報「１」の信号を受信し、アドレス比較器１０８ｂから情報「１」の信号を受信するので、情報「１」の冗長選択器信号を出力合成器５０２に送出する。出力合成器５０２は、冗長選択器１１０ｂから情報「１」を受け取ると、情報「１」の固有情報検知信号を出力切替器５０４に送出する。出力切替器５０４は、情報「１」の固有情報検知信号をデータとして出力する。ＬＳＩテスタは、固有情報検知信号が情報「１」であると、このときのアドレス信号の情報「０１００」を固有情報として格納する（ステップ３０５）。

なお、アドレス信号が情報「０１０１」から「１１１１」までは、固有情報検知信号は、アドレス信号が情報「００００」の場合と同様に情報「０」となるため、その動作の説明を省略する。また、図３に示すフローチャートでは、アドレス信号を最下位の番地「００００」から１カウントずつカウントアップさせたが、アドレス信号を最上位の番地「１１１１」から１カウントずつカウントダウンさせてもよい。また、最下位または最上位の番地に限らず、途中の番地からはじめてもよい。

本実施例では、冗長救済に利用されていないヒューズセット１００ｂのアドレスヒューズ群１０ｂに固有情報を格納しているため、アドレス信号の情報が固有情報と一致すると、上述のようにして情報「１」の固有情報検知信号がデータとして出力される。そのため、固有情報検知信号が情報「１」になるときのアドレス信号の情報をチップの固有情報として読み出すことが可能となる。

また、冗長救済に利用されないヒューズセットを固有情報の格納に使用することで、特別な記憶領域を設ける必要がなく、チップ面積の拡大を防げる。

また、不良セルを冗長セルに切り替えるためのトリミング工程に固有情報の記録動作を含めることができ、新たな工程を設けずに固有情報をチップに格納できる。

また、半導体記憶装置からチップを識別するための固有情報を読み出すことで、不良チップの追跡、違法流出チップの識別を行うことができる。

なお、本実施例では、図１に示したように２つのヒューズセット１００ａ、１００ｂを用いたが、ヒューズセット１００の数は２つに限られない。

また、本実施例の半導体記憶装置は図１に示したように出力切替器５０４を有しているが、メモリセルの情報を出力するためのデータ出力ピンとは別に固有情報検知信号を出力するための出力ピンを設け、出力切替器５０４を省いてもよい。

本実施例は、行番地および列番地でメモリセルのアドレスが指定されるセルアレイのメインセル領域を有する半導体記憶装置に適用するものである。

本実施例の半導体記憶装置の構成について説明する。

図４は本実施例の半導体記憶装置の要部の構成例を示すブロック図である。なお、図１と同様な構成については同一の符号を付し、その構成と動作の詳細な説明を省略する。

図４に示すメインセル領域６１０には、行番地と列番地でアドレスが指定されるメモリセルが複数設けられている。図１に示したアドレス選択器５００に対応して、行番地側に行アドレス選択器５００ａが設けられ、列番地側に列アドレス選択器５００ｂが設けられている。また、図１に示したアドレスドライバ６０２に対応して、行番地側に行アドレスドライバ６０２ａが設けられ、列番地側に列アドレスドライバ６０２ｂが設けられている。

また、冗長セル１１２ａ、１１２ｂのそれぞれには、メインセル領域６１０の列数に対応する数のメモリセルが設けられている。冗長セル１１２ｃ、１１２ｄのそれぞれには、メインセル領域６１０の行数に対応する数のメモリセルが設けられている。メインセル領域６１０内の不良セルに対して、不良セルが発生した行または列ごと冗長セルに置き替えるためである。

ヒューズセット１００ａ、１００ｂは行番地側の冗長セル１１２ａ、１１２ｂに対応し、ヒューズセット１００ｃ、１００ｄは列番地側の冗長セル１１２ｃ、１１２ｄに対応している。

本実施例の固有情報の読み出し動作について簡単に説明する。

固有情報を読み出す際、はじめに、行アドレス入力および列アドレスのうちいずれか一方のアドレスについて、実施例１と同様にして、入力する信号を最下位の番地から最上位の番地までカウントアップする。その後、もう一方のアドレスについて、実施例１と同様にして、入力する信号を最下位の番地から最上位の番地までカウントアップする。そして、出力切替器５０４からのデータ出力が情報「１」になるときのアドレス信号の情報が固有情報になる。

なお、図４に示す構成では出力合成器５０２を設けているが、冗長選択器の出力を行および列のそれぞれでまとめ、通常のデータ出力ピンとは別に行冗長選択器出力ピン、および列冗長選択器出力ピンを設けるようにしてもよい。この場合、出力合成器５０２を設けなくもよい。また、本実施例では４つのヒューズセット１００ａ〜１００ｄを用いたが、ヒューズセット１００の数は４つに限られない。

上述したように本実施例では、メインセル領域が行番地と列番地からなるメモリセルアレイに対しても、実施例１と同様な効果を得ることができる。

なお、実施例１および実施例２において、半導体記憶装置に出力切替器５０４を設けているが、メモリセルの情報を出力するためのデータ出力ピンとは別に固有情報検知信号を出力するための出力ピンを設けることで、出力切替器５０４を省いてもよい。

また、固有情報を記録するための記憶容量は４ビットに限られない。また、各回路は、入力信号の情報に対する出力信号の情報が実施例１に説明したのと同様であれば本実施例の論理に限定されない。

また、電源を供給しなくても情報を保存する不揮発メモリ素子としてヒューズを用いたが、ヒューズの代わりにフラッシュメモリやＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等の素子を用いてもよい。

また、冗長セルの構成は、実施例１のように単一セルでの構成でもよく、実施例２のように直線状に並べられた、いわゆる冗長ラインとなるような構成でもよい。

また、ヒューズは、レーザ等の機械的加工手段によって切断するか否かにより切断状態と導通状態のいずれかを選択可能とする構造に限られない。電気的な加工手段によって切断するか否かにより２種類の状態からいずれかを選択可能とするアンチヒューズのような構造であってもよい。

実施例１の半導体記憶装置の要部の構成例を示すブロック図である。 アドレス比較器の一構成例を示すブロック図である。 固有情報の読み出し方法を説明するためのフローチャートである。 実施例２の半導体記憶装置の要部の構成例を示すブロック図である。

符号の説明

１０、１０ａ〜１０ｄ アドレスヒューズ群
１１〜１４ ヒューズ
１００、１００ａ〜１００ｄ ヒューズセット
１０２、１０２ａ〜１０２ｄ イネーブルヒューズ
１０４、１０４ａ〜１０４ｄ ヒューズ状態読取回路
１０６、１０６ａ〜１０６ｄ モード反転器
１０８、１０８ａ〜１０８ｄ アドレス比較器
１１０、１１０ａ〜１１０ｄ 冗長選択器
５００ アドレス選択器
５０２ 出力合成器
５０４ 出力切替器
６００、６１０ メインセル領域
６０２ アドレスドライバ
６０４ マルチプレクサ
６０６ 書込み回路
６０８ アンプ

Claims (6)

1. 複数のメモリセルと該複数のメモリセルにおける不良セルに替わる冗長セルとを有する半導体記憶装置において、
   前記半導体記憶装置毎に異なる情報である固有情報または前記不良セルのアドレスを格納するための複数の不揮発メモリ素子からなる不揮発メモリ群と、
   前記不揮発メモリ群に対応して設けられ、該不揮発メモリ群に保存された情報が前記不良セルのアドレスまたは前記固有情報のうちいずれであるかを判別するための情報が格納されたイネーブル不揮発メモリ素子と、
   前記イネーブル不揮発メモリ素子に格納された情報を参照し、前記固有情報を読み出すためのテストモード信号が入力されると、前記固有情報が格納された不揮発メモリ群を活性化させる固有情報活性化信号を外部に送出し、前記テストモード信号が入力されなければ、前記不良セルのアドレスが格納された不揮発メモリ群を活性化させる冗長セル活性化信号を外部に送出するモード反転器と、
   入力されるアドレス信号と前記不揮発メモリ群との情報が一致する場合、前記モード反転器から受信する信号が固有情報活性化信号であると、固有情報を検知したことを示す信号である固有情報検知信号を出力し、前記モード反転器から受信する信号が冗長セル活性化信号であると、前記アドレス信号により指定されるメモリセルの替わりに前記冗長セルに格納された情報を出力させる冗長選択器と、
   を有することを特徴とする半導体記憶装置。
2. 前記不揮発メモリ群が複数設けられ、
   前記複数の不揮発メモリ群に対応して、前記イネーブル不揮発メモリ素子、前記モード反転器、および前記冗長選択器のそれぞれが複数設けられ、
   前記複数の冗長選択器に接続され、該複数の冗長選択器のうちいずれか１つから前記固有情報検知信号を受信すると該固有情報検知信号を外部に出力する出力合成器を有することを特徴とする請求項１記載の半導体記憶装置。
3. 前記出力合成器に接続され、前記テストモード信号が入力される場合、該出力合成器から受け取る信号を外部に出力し、前記テストモード信号が入力されない場合、前記メモリセルまたは前記冗長セルに格納された情報を外部に出力する出力切替器を有することを特徴とする請求項２記載の半導体記憶装置。
4. 行および列の番地で前記メモリセルのアドレスが指定されるメモリセルアレイを有し、
   前記不揮発メモリ群が前記行および列のそれぞれに対応して設けられ、
   前記不揮発性メモリ群に対応して、前記イネーブル不揮発メモリ素子、前記モード反転器、および前記冗長選択器のそれぞれが設けられたことを特徴とする請求項１から３のいずれか１項記載の半導体記憶装置。
5. 前記不揮発メモリ素子がヒューズであることを特徴とする請求項１から４のいずれか１項記載の半導体記憶装置。
6. 請求項１から５のいずれか１項記載の半導体記憶装置から前記固有情報を読み出すための方法であって、
   前記固有情報を読み出すためのテストモード信号を前記モード反転器に入力するステップと、
   前記冗長選択器からの出力をモニタし、入力するアドレス信号を所定の番地から上位または下位に１カウントずつ変更するステップと、
   前記冗長選択器から前記固有情報検知信号が出力されたときの前記アドレス信号を前記固有情報として読み出すステップと、
   を有する情報読み出し方法。

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