JP4237347B2 - D / A conversion method and D / A converter - Google Patents

Description

【００１９】
たとえば、［Ｄ2Ｄ1Ｄ0］＝［１０１］の場合、第１（最下位）ビットＤ0（“１”）から第２ビットＤ1（“０”）までの工程は図１７の工程と同じであり、第２ビットＤ1のデコード終了時でコンデンサ１０２（またはコンデンサ１０４）の蓄積電荷はＱ／４で、充電電圧はＶref／４つまり２（Volt）になっている。第３（最上位）ビットＤ2（“１”）に対しては、ステップ（2）においてコンデンサ１００が基準電位Ｖrefで電荷Ｑをチャージし、ステップ（3）においてコンデンサ１００とコンデンサ１０２（またはコンデンサ１０４）との間でそれぞれの蓄積電荷の和または総量（Ｑ＋Ｑ／４）が各１／２（５Ｑ／８）に分配される。これにより、出力側コンデンサ１０２（またはコンデンサ１０４）の充電電圧は５Ｖref／８つまり５（Volt）となり、これがアナログ出力電圧Ｖoutとして出力バッファ１２０より出力される。
【００２０】
表１は３ビット・コード［Ｄ2Ｄ1Ｄ0］のデコード例であるが、原理的には同一の回路で任意のビット数のバイナリ・コードをアナログ出力電圧に変換することが可能である。
【００２１】
【発明が解決しようとする課題】
上記のような電荷再分配型Ｄ／Ａコンバータにおいて、理想的なＤ／Ａ変換出力特性を得るには、コンデンサ１００，１０２間およびコンデンサ１００，１０４間で電荷を均等につまり正確に各１／２にシェア（share）し合うことが必要であり、そのためにはコンデンサ１００、１０２、１０４のそれぞれのキャパシタンスＣ1，Ｃ2，Ｃ3においてＣ1＝Ｃ2（Ｃ1＝Ｃ3）の条件を満たすことが必要である。しかしながら、実際にはＣ1とＣ2（Ｃ1とＣ3）の間に誤差が存在し、このキャパシタンス誤差が原因でコンデンサ１００，１０２（１０４）間の電荷分配は正確に均等とはならず、デコード後のコンデンサ充電電圧（デコード電圧）に誤差が生ずる。
【００２２】
図１８に、上記従来のＤ／Ａコンバータにおけるキャパシタンス誤差の影響を示す。以下の説明ではコンデンサ１００，１０２間のキャパシタンス誤差をとりあげるが、コンデンサ１００，１０４間でも同様のことがあてはまる。
【００２３】
図示の例では、Ｃ1＝Ｃ、Ｃ2＝（1+ｎ）Ｃ、ｎ≧０とし、第１（最下位）ビットＤ0から第ｉビットＤi-1までのデコードの結果、コンデンサ１０２の充電電圧がＶi-1になっているとする。この時、コンデンサ１０２の蓄積電荷Ｑ2（i-1)は（1+ｎ）ＣＶi-1である。
【００２４】
次に、第（ｉ＋１）ビットＤiの論理値が“１”の場合、ステップ（2）でコンデンサ１００が基準電位Ｖrefでチャージされ、電荷Ｑ（＝CＶref）を蓄積する。そして、ステップ（3）でコンデンサ１００，１０２間でそれぞれ蓄積している電荷の和または総量{CＶref＋（1+ｎ）ＣＶi-1}が分配される。この電荷分配後のデコード電圧Ｖiは下記の式（１）で与えられる。
【００２５】
Ｖi＝(Ｖref＋Ｖi-1)／２−ｎ（Ｖref−Ｖi-1）／２（２＋ｎ）‥‥（１）
【００２６】
第（ｉ＋１）ビットＤiの論理値が“０”の場合は、ステップ（2）でコンデンサ１００が基準電位Ｖssでディスチャージし、蓄積電荷は零になる。そして、ステップ（3）でコンデンサ１００，１０２間でそれぞれの蓄積電荷の和または総量{０＋（1+ｎ）ＣＶi-1}が分配される。この電荷分配後のデコード電圧Ｖiは下記の式（２）で与えられる。
【００２７】
Ｖi＝Ｖi-1／２＋ｎＶi-1／２（２＋ｎ）‥‥（２）
【００２８】
上式（１），（２）の各右辺において、第１項はｎ＝０つまりＣ1＝Ｃ2＝Ｃのときの理想値であり、第２項がｎ＞０のときの誤差である。デコードされるビットＤiの論理値が“１”の場合、電荷分配後の実際のデコード電圧Ｖiは理想値よりもマイナス（−）側にシフトする。反対に、デコードされるビットＤiの論理値が“０”の場合、電荷分配後の実際のデコード電圧Ｖiは理想値よりもプラス（＋）側にシフトする。
【００２９】
このようにＤiの論理値が“１”か“０”かでデコード電圧Ｖiのずれの方向が異なるため、Ｄ／Ａ変換出力特性の精度が、特に直線性、単調性の精度が大きく崩れやすくなる。しかも、このＤ／Ａ変換出力特性の精度の低下は、Ｄ／Ａ変換の分解能が小さくなるほど、つまり入力ディジタル信号のビット数が多くなるほど大きくなり、特に連続する階調間で最上位ビットの値が変化するときに最も顕著になる。
【００３０】
たとえば、Ｖref＝１０．２４（Volt）、Ｖss＝０（Volt）、ｎ＝０．０１の条件下で１１ビットのＤ／Ａ変換を行うアプリケーションにおいて、階調「１０２３」のコード［01111111111］と階調「１０２４」のコード［10000000000］をデコードする場合を例にとる。
【００３１】
この場合、フルスケール（Ｖref−Ｖss）が１０．２４（Volt）でディジタル入力が１１ビットであるから、分解能（１ＬＳＢ）は５ｍVoltである。したがって、理想的には、階調「１０２３」のコード［01111111111］に対応するアナログ出力電圧Ｖout(1023)よりも階調「１０２４」のコード［10000000000］に対応するアナログ出力電圧Ｖout(1024)が５ｍVoltだけ高くなる。
【００３２】
しかしながら、上式（１）、（２）を計算して求まるように、階調「１０２３」のコード［01111111111］について最上位ビット（“0”）をデコードした時点で得られる誤差は約＋２５ｍVoltであるのに対して、階調「１０２４」のコード［10000000000］について最上位ビット（“1”）をデコードした時点で得られる誤差は約−２５ｍVoltである。なお、これらの誤差の算出に当たり、上式（１），（２）のＶi-1にはＶ9が該当し、その理想値はそれぞれ（２⁹−１）／２⁹ Ｖref，０で与えられる。
【００３３】
したがって、実際には、図１９に概念的に示すように、階調「１０２３」のコード［01111111111］をデコードして得られるアナログ出力電圧Ｖout(1023)よりも階調「１０２４」のコード［10000000000］に対応するアナログ出力電圧Ｖout(1024)が低くなって、Ａ／Ｄ変換後の両者の階調関係が逆転してしまい、直線性はもちろん単調性までも崩れる。一般に、Ｄ／Ａコンバータは、微分直線性誤差が±１ＬＳＢを越えると単調性が失われるため、直線性は保たれず、リニアＤ／Ａコンバータとしては使えなくなる。
【００３４】
本発明は、かかる従来技術の問題点に鑑みてなされたもので、電荷を互いに分配し合うデコード用コンデンサ間のキャパシタンスの誤差による影響を少なくして、信頼性の高いＤ／Ａ変換特性を得るようにした電荷再分配型のＤ／Ａ変換方法およびＤ／Ａコンバータを提供することを目的とする。
【００３５】
【課題を解決するための手段】
上記の目的を達成するために、本発明のＤ／Ａ変換方法は、互いに同一または近似したキャパシタンスする第１および第２のコンデンサと、前記第１および第２のコンデンサを電気的に並列接続するためのスイッチとを用いてディジタル信号をアナログ信号に変換するＤ／Ａ変換方法であって、入力ディジタル信号のバイナリコードについて最下位ビットから最上位ビットまで１ビット毎に、対象ビットが第１の論理値を有するときは前記スイッチを開いた状態で前記第１のコンデンサを前記第１の論理値に対応する第１の基準電圧でチャージしてから前記スイッチを閉じて前記第１および第２のコンデンサ間で電荷を分配し、対象ビットが第２の論理値を有するときは前記スイッチを開いた状態で前記第２のコンデンサを前記第２の論理値に対応する第２の基準電圧でチャージしてから前記スイッチを閉じて前記第１および第２のコンデンサ間で電荷を分配し、前記最上位ビットにおける前記第１および第２のコンデンサ間の電荷分配の結果得られる前記第１または第２のコンデンサの充電電圧を前記入力ディジタル信号に対応する出力アナログ信号として出力する方法とした。
【００３６】
本発明の第１のＤ／Ａコンバータは、第１の論理値に対応した第１の基準電位を与える第１の基準電圧端子と、第２の論理値に対応した第２の基準電位を与える第２の基準電圧端子と、第３の基準電位を与える第３の基準電圧端子と、一方の電極が第１のスイッチを介して前記第１の基準電圧端子に電気的に接続され、他方の電極が前記第３の基準電圧端子に電気的に接続される第１のコンデンサと、前記第１のコンデンサのキャパシタンスと同一または近似したキャパシタンスを有し、一方の電極が第２のスイッチを介して前記第２の基準電圧端子に電気的に接続されるとともに第３のスイッチを介して前記第１のコンデンサの一方の電極に電気的に接続され、他方の電極が前記第３の基準電圧端子に電気的に接続される第２のコンデンサと、入力ディジタル信号のバイナリコードについて最下位ビットから最上位ビットまで１ビット毎に、対象ビットの論理値に応じて前記第３のスイッチをオフ状態にしたうえで前記第１のスイッチもしくは前記第２のスイッチのいずれかをオン状態にして前記第１のコンデンサもしくは前記第２のコンデンサのいずれかを前記第１の基準電位もしくは前記第２の基準電位でチャージし、次いで前記第１および第２のスイッチの双方をオフ状態にしたうえで前記第３のスイッチをオン状態にして前記第１および第２のコンデンサ間で電荷を分配する制御手段とを有し、前記最上位ビットにおける前記第１および第２のコンデンサ間の電荷分配の結果得られる前記第１または第２のコンデンサの充電電圧を前記ディジタル信号に対応する出力アナログ信号として出力する構成とした。
【００３７】
また、本発明の第２のＤ／Ａコンバータは、第１の論理値に対応した第１の基準電位を与える第１の基準電圧端子と、第２の論理値に対応した第２の基準電位を与える第２の基準電圧端子と、第３の基準電位を与える第３の基準電圧端子と、 一方の電極が第１のスイッチを介して前記第１の基準電圧端子に電気的に接続され、他方の電極が前記第３の基準電圧端子に電気的に接続される第１のコンデンサと、前記第１のコンデンサのキャパシタンスと同一または近似したキャパシタンスを有し、一方の電極が第２のスイッチを介して前記第２の基準電圧端子に電気的に接続されるとともに第３のスイッチを介して前記第１のコンデンサの一方の電極に電気的に接続され、他方の電極が前記第３の基準電圧端子に電気的に接続される第２のコンデンサと、前記第１のコンデンサのキャパシタンスと同一または近似したキャパシタンスを有し、一方の電極が第４のスイッチを介して前記第２の基準電圧端子に電気的に接続されるとともに第５のスイッチを介して前記第１のコンデンサの一方の電極に電気的に接続され、他方の電極が前記第３の基準電圧端子に電気的に接続される第３のコンデンサと、入力ディジタル信号のバイナリコードの奇数番目の各データについては最下位ビットから最上位ビットまで１ビット毎に、対象ビットの論理値に応じて前記第３、第４および第５のスイッチをオフ状態にしたうえで前記第１のスイッチもしくは前記第２のスイッチのいずれかをオン状態にして前記第１のコンデンサもしくは前記第２のコンデンサのいずれかを前記第１の基準電位もしくは前記第２の基準電位でチャージし、次いで前記第１、第２、第４および第５のスイッチをオフ状態にしたうえで前記第３のスイッチをオン状態にして前記第１および第２のコンデンサ間で電荷を分配し、前記入力ディジタル信号のバイナリコードの偶数番目の各データについては最下位ビットから最上位ビットまで１ビット毎に、対象ビットの論理値に応じて前記第２、３および第５のスイッチをオフ状態にしたうえで前記第１のスイッチもしくは前記第４のスイッチのいずれかをオン状態にして前記第１のコンデンサもしくは前記第３のコンデンサのいずれかを前記第１の基準電位もしくは前記第２の基準電位でチャージし、次いで前記第１、第２、第３および第４のスイッチをオフ状態にしたうえで前記第５のスイッチをオンにして前記第１および第３のコンデンサ間で電荷を分配する制御手段とを有し、前記奇数番目のデータについては前記最上位ビットにおける前記第１および第２のコンデンサ間の電荷分配の結果得られる前記第１または第２のコンデンサの充電電圧を前記入力ディジタル信号に対応する出力アナログ信号として出力し、前記偶数番目のデータについては前記最上位ビットにおける前記第１および第３のコンデンサ間の電荷分配の結果得られる前記第１または第３のコンデンサの充電電圧を前記入力ディジタル信号に対応する出力アナログ信号として出力する構成とした。
【００３８】
本発明によれば、第１のコンデンサと第２のコンデンサ（または第３のコンデンサ）の間にキャパシタンスの誤差があっても、両コンデンサ間の電荷分配によって得られるデコード電圧が理想値からずれる方向は同じである。このため、微分直線性および単調性が保証される。
【００３９】
【発明の実施の形態】
以下、図１〜図１５を参照して本発明の実施例を説明する。
【００４０】
図１に、本発明の一実施例による電荷再分配型Ｄ／Ａコンバータの回路構成を示す。このＤ／Ａコンバータは、デコード回路１０と制御回路１２とを有している。
【００４１】
デコード回路１０は、同一の値（Ｃ）に設定されたキャパシタンスを有する３個のコンデンサ１４，１６，１８と、８個の開閉スイッチ２０〜３４と、１個の出力バッファ３６とで構成される。従来方式のもの（図１６）と比較してスイッチが１個だけ増えている。
【００４２】
コンデンサ１４は、一方の電極がスイッチ２０を介して基準電位Ｖrefの電源電圧端子に電気的に接続され、他方の電極が基準電位Ｖssの電源電圧端子に電気的に接続される。
【００４３】
コンデンサ１６は、一方の端子がスイッチ２２を介して基準電位Ｖssの電源電圧端子に、スイッチ２４を介してコンデンサ１４の一方の電極に、スイッチ２６を介して出力バッファ３６の入力端子にそれぞれ電気的に接続され、他方の端子が基準電位Ｖssの電源電圧端子に電気的に接続される。
【００４４】
コンデンサ１８は、一方の端子がスイッチ２８を介して基準電位Ｖssの電源電圧端子に、スイッチ３０を介してコンデンサ１４の一方の電極に、スイッチ３２を介して出力バッファ３６の入力端子にそれぞれ電気的に接続され、他方の端子が基準電位Ｖssの電源電圧端子に電気的に接続される。
【００４５】
出力バッファ３６は、たとえば演算増幅器からなる電圧フォロア回路として構成されている。出力バッファ３６の入力端子は、スイッチ３４を介して基準電位Ｖssの電源電圧端子に電気的に接続される。
【００４６】
制御回路１２は、Ｄ／Ａ変換を受けるべき入力ディジタル信号の各バイナリコードＤＡＴＡを入力（ラッチ）し、そのコードをデコードするようにデコード回路１０内のスイッチ群２０〜３４を制御信号ＳＨ〜Ｓ5によって制御する。制御回路１２には、入力ディジタル・コードをラッチするためのタイミング信号ＴＣやデコード用クロックＣＫ等も入力される。
【００４７】
制御回路１２より生成される制御信号のうち、ＳＨはスイッチ２０に、ＳＬ1はスイッチ２２に、Ｓ1はスイッチ２４に、Ｓ2はスイッチ２６に、ＳＬ2はスイッチ２８に、Ｓ3はスイッチ３０に、Ｓ４はスイッチ３２に、Ｓ5はスイッチ３４にそれぞれ与えられる。
【００４８】
このＤ／Ａコンバータでは、入力ディジタル信号の各バイナリコード［ＤmＤm-1‥‥Ｄ0］に対し、制御回路１２が以下のような手順でデコード回路１０内のスイッチ２０〜３４のオン（閉）／オフ（開）を制御して、デコード回路１０の出力バッファ３６の出力端子にアナログ出力電圧Ｖoutを得るようにしている。なお、以下の手順の中で特に言及しないスイッチはオフ状態にあるものとする。
【００４９】
▲１▼ 先ず、スイッチ２４，２６，３４をそれぞれオンにしてコンデンサ１４，１６の充電電圧（電荷）を零にリセットする。その後、スイッチ２４，２６，３４をそれぞれオフにする。
【００５０】
▲２▼ 入力バイナリコードの最下位ビットＤ0に対して、そのビットの論理値が“１”（“０”）のときはスイッチ２０（２２）をオンにし、コンデンサ１４を基準電位Ｖrefでチャージ（コンデンサ１６を基準電位Ｖssでディスチャージ）する。その後、当該スイッチ２０（２２）をオフにする。
【００５１】
▲３▼ スイッチ２４をオンにしてコンデンサ１４（１６）に蓄積されている電荷を両コンデンサ１４，１６間で各１／２に分配させる。その後、スイッチ２４をオフにする。
【００５２】
▲４▼ 上記▲２▼、▲３▼の動作を最上位ビットＤmまで上位の各ビットＤ1，Ｄ2，‥‥に対して繰り返す。
【００５３】
▲５▼ 最上位ビットＤmに対する上記▲３▼の動作の後にスイッチ３０，３２，３４をそれぞれオンにしてコンデンサ１４，１８の充電電圧（電荷）を零にリセットする。その後、スイッチ３０，３２，３４をそれぞれオフにする。
【００５４】
▲６▼ スイッチ２６をオンにして、コンデンサ１６の充電電圧を入力バイナリコード［ＤmＤm-1‥‥Ｄ0］に対応するアナログ出力電圧Ｖoutとして出力する。
【００５５】
▲７▼ 次の入力バイナリコードに対して、コンデンサ１６をコンデンサ１８に置き換えるとともにスイッチ２２，２４，２６をスイッチ２８，３０，３２にそれぞれ置き換えて、上記の動作▲１▼〜▲６▼を繰り返す。
【００５６】
図２および図３に、入力バイナリコードが２ビットのコード［Ｄ1Ｄ0］で、そのデータ値が［０１］である場合（図２）および［１１］である場合（図３）について、このＤ／Ａコンバータの動作原理を模式的に示す。
【００５７】
図２の場合、最下位ビットＤ0（“１”）に対しては、ステップ▲２▼において基準電位Ｖrefでコンデンサ１４に電荷Ｑ（Ｃ・Ｖref）がチャージされ、ステップ▲３▼においてコンデンサ１４とコンデンサ１６（またはコンデンサ１８）との間でそれぞれ蓄積している電荷の和または総量（Ｑ＋０）が各１／２（Ｑ／２）に分配される。この電荷分配によって、コンデンサ１６（またはコンデンサ１８）およびコンデンサ１４の充電電圧はそれぞれＶref／２になる。次の上位ビットＤ1（“０”）に対しては、ステップ▲２▼においてコンデンサ１６（またはコンデンサ１８）が基準電位Ｖssによりそれまでの蓄積電荷（Ｑ／２）を全てディスチャージして無電荷状態となり、ステップ▲３▼においてこの無電荷状態のコンデンサ１６（またはコンデンサ１８）と電荷Ｑ／２を蓄積しているコンデンサ１４との間でそれぞれの蓄積電荷の和または総量（０＋Ｑ／２）が各１／２（Ｑ／４）に分配される。これにより、コンデンサ１６（またはコンデンサ１８）およびコンデンサ１４の充電電圧はそれぞれＶref／４になる。この例では、Ｄ1が最上位ビットであるから、ここでデコードが終了し、出力側コンデンサ１６（または出力側コンデンサ１８）の充電電圧Ｖref／４がアナログ出力電圧Ｖoutとして出力バッファ３６より出力される。
【００５８】
図３の場合、最下位ビットＤ0（“１”）に対しては図２の場合と同じである。次の上位ビットＤ1（“１”）に対しては、ステップ▲２▼においてコンデンサ１４に基準電位Ｖrefで電荷Ｑ（Ｃ・Ｖref）がチャージされ、ステップ▲３▼においてこの電荷Ｑを蓄積したコンデンサ１４と電荷Ｑ／２を蓄積しているコンデンサ１６（またはコンデンサ１８）との間でそれぞれの蓄積電荷の和または総量（Ｑ＋Ｑ／２）が各１／２（３Ｑ／４）に分配される。これにより、コンデンサ１６（またはコンデンサ１８）およびコンデンサ１４の充電電圧はそれぞれ３Ｖref／４となり、出力側コンデンサ１６（または出力側コンデンサ１８）の充電電圧３Ｖref／４がアナログ出力電圧Ｖoutとして出力バッファ３６より出力される。
【００５９】
このように、この実施例のＤ／Ａコンバータでは、入力コードの各ビットについて、当該ビットの論理値が“１”のときは専らコンデンサ１４が電荷Ｑ（Ｃ・Ｖref）をチャージし、当該ビットの論理値が“０”のときは専らコンデンサ１６（またはコンデンサ１８）が電荷を零までディスチャージし、次いで両コンデンサ１４，１６（１８）間でそれぞれ蓄積している電荷を各１／２に分配し合うことで、両コンデンサ１４，１６（１８）に均等なデコード電圧を得るようにしている。
【００６０】
この実施例のＤ／Ａコンバータは、原理的には同一の回路で任意のビット数のバイナリ・コードをアナログ出力電圧に変換することが可能であり、たとえば基準電位Ｖref＝８（Volt）、Ｖss＝０（Volt）で３ビット・コード［Ｄ2Ｄ1Ｄ0］を入力するアプリケーションでは、表１と同一のデコード過程および結果が得られる。
【００６１】
ところで、本実施例のＤ／Ａコンバータにおいても、理想的なＤ／Ａ変換出力特性を得るには、コンデンサ１４，１６間およびコンデンサ１４，１８間で電荷を均等につまり正確に各１／２にシェア（share）し合うことが必要であり、そのためにはコンデンサ１４、１６、１８のそれぞれのキャパシタンスＣ1，Ｃ2，Ｃ3においてＣ1＝Ｃ2（Ｃ1＝Ｃ3）の条件を満たすことが必要である。しかしながら、実際にはＣ1とＣ2（Ｃ1とＣ3）の間に誤差が存在し、このキャパシタンス誤差が原因でコンデンサ１４，１６（１８）間で電荷が正確に各１／２に分配されず、デコード後のコンデンサ充電電圧（デコード電圧）に誤差が生ずる。
【００６２】
しかし、本実施例のＤ／Ａコンバータでは、以下に説明するように、各ビットＤiの論理値が“１”であっても“０”であってもデコード電圧Ｖiの誤差の方向（極性）が同じであるため、Ｄ／Ａ変換特性、特に微分直線性および単調性の精度が保証されている。
【００６３】
図４に、本実施例のＤ／Ａコンバータにおいてコンデンサ間のキャパシタンスの誤差がデコード電圧に及ぼす影響を示す。以下の説明ではコンデンサ１４，１６間のキャパシタンス誤差をとりあげるが、コンデンサ１４，１８間でも同様のことがあてはまる。
【００６４】
図示の例では、Ｃ1＝Ｃ、Ｃ2＝（1+ｎ）Ｃ、ｎ≧０とし、第１（最下位）ビットＤ0から第ｉビットＤi-1までのデコードの結果、コンデンサ１６，１４の充電電圧がＶi-1になっているとする。この時、コンデンサ１６の蓄積電荷Ｑ2（i-1)は（1+ｎ）ＣＶi-1である。一方、コンデンサ１４の蓄積電荷Ｑ1（i-1)はＣＶi-1である。
【００６５】
次に、第（ｉ＋１）ビットＤiの論理値が“１”の場合、ステップ▲２▼でコンデンサ１４が基準電位Ｖrefでチャージされ、電荷Ｑ（＝ＣＶref）を蓄積する。そして、ステップ▲３▼でコンデンサ１４，１６間でそれぞれ蓄積している電荷の和または総量{CＶref＋（1+ｎ）ＣＶi-1}が分配される。この電荷分配後のデコード電圧Ｖiは下記の式（３）で与えられる。
【００６６】
Ｖi＝(Ｖref＋Ｖi-1)／２−ｎ（Ｖref−Ｖi-1）／２（２＋ｎ）‥‥（３）
【００６７】
第（ｉ＋１）ビットＤiの論理値が“０”の場合は、ステップ▲２▼でコンデンサ１６が基準電位Ｖssでディスチャージし、蓄積電荷は零になる。そして、ステップ▲３▼でコンデンサ１４，１６間でそれぞれの蓄積電荷の和または総量{０＋（1+ｎ）ＣＶi-1}が分配される。この電荷分配後のデコード電圧Ｖiは下記の式（４）で与えられる。
【００６８】
Ｖi＝Ｖi-1／２−ｎＶi-1／２（２＋ｎ）‥‥（４）
【００６９】
上式（３），（４）の各右辺において、第１項はｎ＝０つまりＣ1＝Ｃ2＝Ｃのときの理想値であり、第２項がｎ＞０のときの誤差である。デコードされるビットＤiの論理値が“１”、“０”のいずれの場合でも、電荷分配後の実際のデコード電圧Ｖiは理想値からマイナス（−）側にシフトする。
【００７０】
なお、ｎ＜０のときは、上式（３），（４）はそれぞれ下記の式（５），（６）に置き換わる。
【００７１】
Ｖi＝(Ｖref＋Ｖi-1)／２＋ｎ（Ｖref−Ｖi-1）／２（２＋ｎ）‥‥（５）
Ｖi＝Ｖi-1／２＋ｎＶi-1／２（２＋ｎ）‥‥（６）
【００７２】
すなわち、右辺の第２項の符号が（−）から（＋）に変わり、デコードされるビットＤiの論理値が“１”、“０”のいずれの場合でも電荷分配後の実際のデコード電圧Ｖiが理想値からプラス（＋）側にシフトする。
【００７３】
このように、デコードされるビットＤiの論理値が“１”、“０”のいずれの場合でも電荷分配後の実際のデコード電圧Ｖiが理想値からずれる方向は同じであるため、アナログ出力電圧の階調が逆転するようなことはない。
【００７４】
ここで、本実施例においても、Ｖref＝１０．２４（Volt）、Ｖss＝０（Volt）、ｎ＝０．０１の条件下で１１ビットのＤ／Ａ変換を行うアプリケーションにおいて、階調「１０２３」のコード［01111111111］と階調「１０２４」のコード［10000000000］をデコードする場合を考えてみる。
【００７５】
本実施例のＤ／Ａコンバータでは、階調「１０２３」のコード［01111111111］において最上位ビット（“0”）をデコードした結果得られる誤差は約−２５ｍVoltである。一方、階調「１０２４」のコード［10000000000］において最上位ビット（“1”）をデコードした結果得られる誤差も約−２５ｍVoltである。なお、これらの誤差の算出において上式（３），（４）のＶi-1にはＶ9が該当し、その理想値はそれぞれ（２⁹−１）／２⁹ Ｖref，０ で与えられる。
【００７６】
したがって、図５に概念的に示すように、階調「１０２３」のコード［01111111111］をデコードして得られる実際のアナログ出力電圧Ｖout(1023)も階調「１０２４」のコード［10000000000］をデコードして得られる実際のアナログ出力電圧Ｖout(1024)もそれぞれの理想値から同じ方向（−側）に、かつ同じ量だけシフトするため、両者の相対電圧差は理想的なＤ／Ａ変換特性とほぼ同じ（１ＬＳＢ）になる。
【００７７】
表２に、本実施例のＤ／ＡコンバータにおけるＤ／Ａ変換特性のワースト値（シミュレーション結果）を従来方式のＤ／Ａコンバータ（図１６）と比較して示す。このシミュレーションではＤ／Ａ変換特性の評価項目として『出力電圧絶対誤差』、『１ＬＳＢ電位差（微分直線性誤差）』および『出力電圧振幅差誤差』をとりあげている。
【００７８】
【表２】

【００７９】
図６に示すように、『出力電圧絶対誤差』とは、各ディジタル入力値に対応するアナログ出力電圧の理想値と実際値との差（実際値−理想値）である。また、『１ＬＳＢ電位差』とは、階調の連続する２つのアナログ出力電圧Ｖout(j)，Ｖout(j+1)の差{Ｖout(j+1)−Ｖout(j)}である。また、『微分直線性誤差』とは、『１ＬＳＢ電位差』の理想値と実際値との差（実際値−理想値）である。『出力電圧振幅差誤差』とは、各対象的なディジタル入力値（ｍと2047−ｍ）にそれぞれ対応するアナログ出力電圧Ｖout(m)，Ｖout(2047-m)の差{Ｖout(2047-m) −Ｖout(m)}についての理想値Ｖa0と実際値Ｖa1との差（実際値−理想値）である。
【００８０】
表２に示すように、微分直線性誤差については、目標値が2.5mVolt〜7.5mVolt（±0.5LSB）のところ、従来方式のワースト値が−４5.６mVolt（9.12LSB）で目標値から大幅に逸脱しているのに対し、実施例のワースト値は４.7mVolt（0.06LSB）で目標値の範囲内に収まっている。出力電圧振幅差誤差においても、目標値が±５mVolt以内のところ、従来方式のワースト値が−50.8mVoltで目標値から大幅に外れているのに対し、実施例のワースト値は−0.5mVoltで目標値の範囲内にある。
【００８１】
図７〜図１３に、表２のワースト値の基になるシミュレーション値をグラフで示す。
【００８２】
図７は、本実施例および従来方式における１１ビットＤ／Ａ変換の入出力特性を示す。図８は、図７の入出力特性の中間部分（符号Ａで示す□の部分）を拡大して示す。図８において、縦線Ｍは１１ビットコードにおけるグレイスケールの中央点（階調［1023］と［1024］との間）を示す。間隔（差分）ａ、a’は、階調［1021］での本実施例および従来方式における出力電圧絶対誤差をそれぞれ示す。間隔（差分）ｂは、本実施例の入出力特性において階調［1019］と［1020］間の１ＬＳＢ電位差を示す。従来方式では、階調［1023］と［1024］間の１ＬＳＢ電位差が理想値から大幅に外れることがわかる。間隔（差分）ｃは、本実施例の入出力特性において図６のｍを1022としたときの出力電圧振幅差を示す。従来方式では、やはり階調［1023］，［1024］間で出力電圧振幅差が理想値から大幅に外れることがわかる。
【００８３】
図９は、全ディジタル入力値について本実施例および従来方式における出力電圧絶対誤差を示す。
【００８４】
図１０は、全ディジタル入力値について本実施例および従来方式における１ＬＳＢ電位差を示す。従来方式では、ディジタル入力値の比較的上位（特に最上位）のビットが“０”から“１”に変わるところで周期的に１ＬＳＢ電位差が大きくドロップし、１ＬＳＢ電位差が零（ｍＶ）より低いところもある。つまり、単調増加していない（単調性が崩れている）。したがって、リニアＤ／Ａ変換器として不適格である。一方、本実施例では、入力値のフルスケールにわたって１ＬＳＢ電位差が５ミリボルト（ｍＶ）付近に収まっている。
【００８５】
図１１に、本実施例における１ＬＳＢ電位差を拡大して示す。本実施例でもディジタル入力値の比較的上位（特に最上位）のビットが“０”から“１”に変わるところで周期的に１ＬＳＢ電位差が約５（ｍＶ）を中心に上下に変動するが、変動幅は非常に小さく０．３（ｍＶ）以下である。
【００８６】
図１２は、本実施例および従来方式における出力電圧振幅差誤差を示す。図の横軸上のパラメータｍは、図６の横軸上のパラメータ“ｍ”に相当し、０，１，２‥‥１０２３の整数値をとる。出力電圧振幅差は、入出力特性において階調［ｍ］のディジタル入力値に対応するアナログ出力電圧Ｖout(m)と階調［２０４７−ｍ］のディジタル入力値に対応するアナログ出力電圧Ｖout(2047-m)との差{Ｖout(2047-m)−Ｖout(m) }である。出力電圧振幅差誤差は、理想値の出力電圧振幅差に対する本実施例または従来方式における出力電圧振幅差のずれ（誤差）である。従来方式では、ワースト値に限らず、入力フルスケールのほぼ全域にわたって出力電圧振幅差誤差が目標値（±５ｍＶ）から大きくはみ出ていることがわかる。これに対して、本実施例では、入力フルスケールの全域にわたって出力電圧振幅差誤差が０ｍＶ付近にある。つまり、電圧振幅差は殆ど理想値に近い値を示す。図１３に、本実施例における出力電圧振幅差誤差を拡大して示す。
【００８７】
上記のように、従来方式のものと比較して、本実施例のＤ／Ａコンバータは、１ＬＳＢ電位差（微分直線性誤差）および出力電圧振幅差誤差を大幅に改善しており、高信頼性のリニアＤ／Ａ変換器特性を保証することができる。
【００８８】
なお、絶対誤差（非直線性誤差または積分直線性誤差）については従来方式よりも本実施例のほうが大きくなっているが、微分直線性誤差または単調性を重視するアプリケーションでは問題にはならない。たとえば液晶パネル用駆動回路はそのようなアプリケーションの１つである。
【００８９】
本発明は、上記実施例におけるＤ／Ａコンバータ（図１）に限定されるものではなく、その技術思想の範囲内で種々の変形・変更が可能である。
【００９０】
図１４に、デコード回路１０の一変形例を示す。この変形例では、スイッチ２０の電源側端子が基準電位Ｖssの電源電圧端子に接続され、スイッチ２２，２８の電源側端子が基準電位Ｖrefの電源電圧端子に接続される。その他の回路構成は、上記実施例と同じである。
【００９１】
動作において、ステップ▲２▼では、入力コードの各ビットについて、当該ビットの論理値が“１”のときは制御回路１２からの制御信号ＳＨ1（またはＳＨ2）によりスイッチ２２（またはスイッチ２８）をオンにしてコンデンサ１６（またはコンデンサ１８）を基準電位Ｖrefでチャージし、当該ビットの論理値が“０”のときは制御回路１２からの制御信号ＳＬによりスイッチ２０をオンにしてコンデンサ１４を基準電位Ｖssでディスチャージする。次に、ステップ▲３▼では、スイッチ２４（またはスイッチ３０）をオンにしてコンデンサ１４とコンデンサ１６（またはコンデンサ１８）との間でそれぞれに蓄積されている電荷の和を各１／２に分配させる。
【００９２】
このように、コンデンサ１４とコンデンサ１６（またはコンデンサ１８）のそれぞれの役割または機能が上記実施例とは反対になっている。つまり、入力コードの各ビットについて、当該ビットの論理値が“１”のときは専らコンデンサ１６（またはコンデンサ１８）が基準電位Ｖrefで電荷Ｑ（Ｃ・Ｖref）をチャージし、当該ビットの論理値が“０”のときは専らコンデンサ１４が基準電位Ｖssで電荷を零までディスチャージし、次いで両コンデンサ１４，１６（１８）間でそれぞれ蓄積している電荷を各１／２に分配し合うことで、両コンデンサ１４，１６（１８）に均等なデコード電圧を得るようにしている。
【００９３】
この変形例において、コンデンサ１４とコンデンサ１６（１８）のキャパシタンスＣ1，Ｃ2（Ｃ3）との間にたとえばＣ1＜Ｃ2（Ｃ3）の誤差がある場合は、デコードされるビットＤiの論理値が“１”、“０”のいずれの場合でも電荷分配後の実際のデコード電圧は理想値から＋側（同一方向）にずれる。このため、図１５に概念的に示すように、階調の連続する各２つのアナログ出力電圧において逆転現象が生じることはない。Ｃ1＞Ｃ2（Ｃ3）の誤差がある場合は、デコード電圧の理想値からずれる方向が−側に変わるだけで、同様の効果が得られる。
【００９４】
上記実施例では、コンデンサ１６（またはコンデンサ１８）に得られるデコード電圧（充電電圧）をスイッチ２６（またはスイッチ３２）を介して出力バッファ３６よりアナログ出力電圧Ｖoutとして取り出している。しかし、コンデンサ１４に得られるデコード電圧を同様の出力回路を通してアナログ出力電圧Ｖoutとして取り出すことも可能である。
【００９５】
上記実施例では、入力コードの最下位ビットから最上位ビットまで１ビット毎にコンデンサ１４とコンデンサ１６とを切り換えて（交代で）、一方をコンデンサ１４と協働させて当該ビットのデコーディングに充て、他方を前回（１つ下位）のビットのデコード結果（デコード電圧）の出力に充てている。しかし、出力バッファ３６の入力または出力側に前回のデコード結果（デコード電圧）を保持するための保持回路を設けることで、コンデンサ１４，１６の片方だけで連続的に各ビットのデコーディングを行うことも可能である。その場合、他方のコンデンサは不用となり、それに関連するスイッチ類も不要となる。
【００９６】
図１および図１４に示した実施例においてはコンデンサ１４，１６，１８の他方の端子を基準電位Ｖssに電気的に接続する構成としていが、これら他方の端子は同一の基準電位に電気的に接続されていればよく、たとえば。Ｖref，（Ｖref−Ｖss）／２などの電源電圧端子に電気的に接続する構成としてもよい。
【００９７】
【発明の効果】
以上説明したように、本発明によれば、電荷再分配型Ｄ／Ａコンバータにおいて、デコードのため電荷を互いに分配し合う２つのコンデンサ間にキャパシタンスの誤差があっても信頼性の高いＤ／Ａ変換特性を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例による電荷再分配型Ｄ／Ａコンバータの回路構成を示す回路図である。
【図２】実施例におけるＤ／Ａコンバータの動作原理を模式的に示す図である。
【図３】実施例におけるＤ／Ａコンバータの動作原理を模式的に示す図である。
【図４】実施例のＤ／Ａコンバータにおいてコンデンサ間のキャパシタンスの誤差がデコード電圧に及ぼす影響を示す図である。
【図５】実施例においてコンデンサ間のキャパシタンス誤差に対するアナログ出力電圧の変化（シフト）を示す図である。
【図６】Ｄ／Ａ変換特性における評価項目を説明するための図である。
【図７】実施例および従来方式における１１ビットＤ／Ａ変換の入出力特性をグラフ示す図である。
【図８】図７の入出力特性の中間部分（符号Ａで示す□の部分）を拡大して示す図である。
【図９】実施例および従来方式における出力電圧絶対誤差をグラフで示す図である。
【図１０】実施例および従来方式における１ＬＳＢ電位差をグラフで示す図である。
【図１１】実施例における１ＬＳＢ電位差のグラフを拡大して示す図である。
【図１２】実施例および従来方式における出力電圧振幅差誤差をグラフで示す図である。
【図１３】実施例における出力電圧振幅差誤差のグラフを拡大して示す。
【図１４】実施例におけるデコード回路の一変形例を示す回路図である。
【図１５】変形例においてコンデンサ間のキャパシタンス誤差に対するアナログ出力電圧の変化（シフト）を示す図である。
【図１６】従来の電荷再分配型Ｄ／Ａコンバータの要部の回路構成を示す回路図である。
【図１７】従来方式のＤ／Ａコンバータの動作原理を模式的に示す図である。
【図１８】従来方式のＤ／Ａコンバータにおいてコンデンサ間のキャパシタンスの誤差がデコード電圧に及ぼす影響を示す図である。
【図１９】従来方式においてコンデンサ間のキャパシタンス誤差に対するアナログ出力電圧の変化（シフト）を示す図である。
【符号の説明】
１０ デコード回路
１２ 制御回路
１４，１６，１８ コンデンサ
２０〜３４ スイッチ
３６ 出力バッファ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a D / A (Digital to Analog) conversion technique for converting a digital signal into an analog signal, and more particularly to a charge redistribution type D / A conversion technique.
[0002]
[Prior art]
FIG. 16 shows a circuit configuration of a main part of a conventional charge redistribution D / A converter. This D / A converter has three capacitors 100, 102, 104 having capacitances set to the same value (C), seven open / close switches 106 to 118, and one output buffer 120. is doing.
[0003]
The capacitor 100 has one electrode electrically connected to the power supply voltage terminal of the reference potential Vref through the switch 106 and electrically connected to the power supply voltage terminal of the reference potential Vss through the switch 108, and the other electrode. Are electrically connected to the power supply voltage terminal of the reference potential Vss.
[0004]
The capacitor 102 has one terminal electrically connected to one electrode of the capacitor 100 via the switch 110 and electrically connected to the input terminal of the output buffer 120 via the switch 112, and the other terminal being a reference. It is electrically connected to the power supply voltage terminal of the potential Vss.
[0005]
The capacitor 104 has one terminal electrically connected to one electrode of the capacitor 100 via the switch 114 and electrically connected to the input terminal of the output buffer 120 via the switch 116, and the other terminal being a reference. It is electrically connected to the power supply voltage terminal of the potential Vss.
[0006]
The output buffer 120 is configured as a voltage follower circuit including, for example, an operational amplifier. The input terminal of the output buffer 120 is electrically connected to the power supply voltage terminal of the reference potential Vss through the switch 118.
[0007]
In this D / A converter, for each binary code [Dm... D1D0] of the input digital signal, the switches 106 to 118 are controlled to be turned on (closed) / off (open) by the following procedure and output. An analog output voltage Vout is obtained at the output terminal of the buffer 120. It should be noted that switches that are not specifically mentioned in the following procedures are in the OFF state.
[0008]
(1) First, the switches 112 and 118 are turned on to reset the charging voltage (charge) of the output side capacitor 102 to zero. Thereafter, the switches 112 and 118 are turned off.
[0009]
(2) When the logical value of the least significant bit D0 of the input binary code is “1” (“0”), the switch 106 (108) is turned on, and the capacitor 100 is charged with the reference potential Vref ( Discharge with reference potential Vss). Thereafter, the switch 106 (108) is turned off.
[0010]
(3) The switch 110 is turned on to distribute the electric charge accumulated in the capacitor 100 in half between the first and second capacitors 100 and 102. Thereafter, the switch 110 is turned off.
[0011]
(4) The above operations (2) and (3) are repeated for the upper bits D1, D2,... Up to the most significant bit Dm.
[0012]
(5) After the operation (3) for the most significant bit, the switches 116 and 118 are turned on to reset the charging voltage (charge) of the capacitor 104 to zero. Thereafter, the switches 116 and 118 are turned off.
[0013]
(6) The switch 112 is turned on, and the charging voltage of the capacitor 102 is output as the analog output voltage Vout corresponding to the input binary code.
[0014]
(7) For the next input binary code, the capacitor 102 is replaced with the capacitor 104 and the switches 114 and 116 are replaced with the switches 110 and 112, respectively, and the above operations (1) to (6) are repeated.
[0015]
FIG. 17 schematically shows the operation principle of this D / A converter, taking as an example the case where the input binary code is a 2-bit code [D1D0] and the data value is [01].
[0016]
In this case, for the least significant bit D0 (“1”), the charge Q (C · Vref) is charged to the capacitor 100 at the reference potential Vref in step (2), and the capacitor 100 and the capacitor 102 are charged in step (3). The sum or total amount (Q + 0) of charges accumulated with (or the capacitor 104) is distributed to each half (Q / 2). At this time, the charging voltage of the capacitor 102 (or the capacitor 104) becomes Vref / 2. For the next upper bit D1 (“0”), in step (2), the capacitor 100 discharges all of the accumulated charge (Q / 2) up to that time by the reference potential Vss and enters the non-charged state. ), The sum or total amount (0 + Q / 2) of the accumulated charges between the uncharged capacitor 100 and the capacitor 102 (or capacitor 104) accumulating the charge Q / 2 is 1/2 (Q / 4). Thereby, the charging voltage of the capacitor 102 (or the capacitor 104) becomes Vref / 4. In this example, since D1 is the most significant bit, the decoding ends here, and the charging voltage Vref / 4 of the capacitor 102 (or capacitor 104) is output from the output buffer 120 as the analog output voltage Vout.
[0017]
Table 1 shows a decoding process when the reference potential Vref = 8 (Volt), Vss = 0 (Volt) and the input binary code is a 3-bit code [D2D1D0] in the charge redistribution D / A converter described above. And show the results.
[0018]
[Table 1]

[0019]
For example, when [D2D1D0] = [101], the process from the first (least significant) bit D0 (“1”) to the second bit D1 (“0”) is the same as the process of FIG. At the end of decoding of bit D1, the accumulated charge of capacitor 102 (or capacitor 104) is Q / 4, and the charging voltage is Vref / 4, that is, 2 (Volt). For the third (most significant) bit D2 (“1”), the capacitor 100 is charged with the charge Q at the reference potential Vref in step (2), and the capacitor 100 and the capacitor 102 (or capacitor 104) in step (3). ) And the total or total amount (Q + Q / 4) of each accumulated charge is distributed to each ½ (5Q / 8). As a result, the charging voltage of the output side capacitor 102 (or capacitor 104) becomes 5 Vref / 8, that is, 5 (Volt), and this is output from the output buffer 120 as the analog output voltage Vout.
[0020]
Table 1 shows an example of decoding a 3-bit code [D2D1D0]. In principle, a binary code having an arbitrary number of bits can be converted into an analog output voltage by the same circuit.
[0021]
[Problems to be solved by the invention]
In the charge redistribution type D / A converter as described above, in order to obtain an ideal D / A conversion output characteristic, the charges are evenly, that is, accurately, accurately divided between the capacitors 100 and 102 and between the capacitors 100 and 104. 2 must be shared, and for this purpose, the capacitances C1, C2, and C3 of the capacitors 100, 102, and 104 must satisfy the condition of C1 = C2 (C1 = C3). . However, in practice, there is an error between C1 and C2 (C1 and C3), and due to this capacitance error, the charge distribution between the capacitors 100 and 102 (104) is not exactly equal, and after decoding. An error occurs in the capacitor charging voltage (decoding voltage).
[0022]
FIG. 18 shows the effect of capacitance error in the conventional D / A converter. In the following description, the capacitance error between the capacitors 100 and 102 is taken up, but the same applies to the capacitors 100 and 104.
[0023]
In the example shown in the figure, C1 = C, C2 = (1 + n) C, and n ≧ 0. As a result of decoding from the first (least significant) bit D0 to the i-th bit Di-1, the charging voltage of the capacitor 102 is Suppose that it is Vi-1. At this time, the accumulated charge Q2 (i-1) of the capacitor 102 is (1 + n) CVi-1.
[0024]
Next, when the logic value of the (i + 1) th bit Di is “1”, the capacitor 100 is charged with the reference potential Vref in step (2), and the charge Q (= CVref) is accumulated. Then, in step (3), the sum or total amount {CVref + (1 + n) CVi-1} accumulated between the capacitors 100 and 102 is distributed. The decoded voltage Vi after this charge distribution is given by the following equation (1).
[0025]
Vi = (Vref + Vi-1) / 2-n (Vref-Vi-1) / 2 (2 + n) (1)
[0026]
When the logical value of the (i + 1) th bit Di is “0”, the capacitor 100 is discharged at the reference potential Vss in step (2), and the accumulated charge becomes zero. In step (3), the sum or total amount {0+ (1 + n) CVi-1} of the accumulated charges is distributed between the capacitors 100 and 102. The decoded voltage Vi after this charge distribution is given by the following equation (2).
[0027]
Vi = Vi-1 / 2 + nVi-1 / 2 (2 + n) (2)
[0028]
In each right side of the above formulas (1) and (2), the first term is an ideal value when n = 0, that is, C1 = C2 = C, and an error when the second term is n> 0. When the logical value of the bit Di to be decoded is “1”, the actual decode voltage Vi after charge distribution is shifted to the minus (−) side from the ideal value. On the other hand, when the logical value of the bit Di to be decoded is “0”, the actual decoded voltage Vi after charge distribution is shifted to the plus (+) side from the ideal value.
[0029]
Thus, since the direction of deviation of the decode voltage Vi differs depending on whether the logical value of Di is “1” or “0”, the accuracy of the D / A conversion output characteristics, in particular, the accuracy of linearity and monotonicity is likely to be greatly lost. Become. Moreover, the decrease in the accuracy of the D / A conversion output characteristics increases as the resolution of the D / A conversion decreases, that is, as the number of bits of the input digital signal increases. In particular, the value of the most significant bit between successive gradations. It becomes most noticeable when changes.
[0030]
For example, in an application that performs 11-bit D / A conversion under the conditions of Vref = 10.24 (Volt), Vss = 0 (Volt), and n = 0.01, the code [01111111111] of gradation “1023” The case where the code [10000000000] of the gradation “1024” is decoded is taken as an example.
[0031]
In this case, since the full scale (Vref−Vss) is 10.24 (Volt) and the digital input is 11 bits, the resolution (1 LSB) is 5 mVolt. Therefore, ideally, the analog output voltage Vout (1024) corresponding to the code [10000000000] of the gradation “1024” is higher than the analog output voltage Vout (1023) corresponding to the code [01111111111] of the gradation “1023”. Increases by 5 mVolt.
[0032]
However, as obtained by calculating the above equations (1) and (2), the error obtained when the most significant bit (“0”) is decoded for the code [01111111111] of the gradation “1023” is about +25 mVolt. On the other hand, the error obtained when the most significant bit (“1”) is decoded for the code [10000000000] of the gradation “1024” is about −25 mVolt. In calculating these errors, V9 corresponds to Vi-1 in the above equations (1) and (2), and their ideal values are (2 ⁹ -1) / 2 ⁹ Vref, 0.
[0033]
Therefore, in practice, as conceptually shown in FIG. 19, the code [10000000000] of the gradation “1024” than the analog output voltage Vout (1023) obtained by decoding the code [01111111111] of the gradation “1023”. ], The analog output voltage Vout (1024) corresponding to the A / D conversion is lowered, the gradation relationship between the two after A / D conversion is reversed, and the linearity as well as the monotonicity is lost. In general, when the differential linearity error exceeds ± 1 LSB, the D / A converter loses monotonicity, so that the linearity is not maintained and cannot be used as a linear D / A converter.
[0034]
The present invention has been made in view of the problems of the prior art, and obtains highly reliable D / A conversion characteristics by reducing the influence of capacitance errors between the decoding capacitors that distribute charges to each other. An object of the present invention is to provide a charge redistribution type D / A conversion method and a D / A converter.
[0035]
[Means for Solving the Problems]
In order to achieve the above object, according to the D / A conversion method of the present invention, first and second capacitors having the same or similar capacitance to each other and the first and second capacitors are electrically connected in parallel. A D / A conversion method for converting a digital signal to an analog signal using a switch for the purpose, wherein the target bit is the first bit for each bit from the least significant bit to the most significant bit of the binary code of the input digital signal When having a logic value, the first capacitor is charged with a first reference voltage corresponding to the first logic value while the switch is open, and then the switch is closed and the first and second capacitors are closed. When the charge is distributed between the capacitors and the target bit has a second logic value, the second capacitor is connected to the second logic value with the switch open. Charge with a corresponding second reference voltage and then close the switch to distribute charge between the first and second capacitors, and charge sharing between the first and second capacitors in the most significant bit. The charging voltage of the first or second capacitor obtained as a result is output as an output analog signal corresponding to the input digital signal.
[0036]
A first D / A converter according to the present invention provides a first reference voltage terminal that provides a first reference potential corresponding to a first logic value, and a second reference potential that corresponds to a second logic value. A second reference voltage terminal; a third reference voltage terminal for providing a third reference potential; and one electrode electrically connected to the first reference voltage terminal via a first switch, A first capacitor electrically connected to the third reference voltage terminal; and a capacitance that is the same as or similar to a capacitance of the first capacitor, and one electrode is connected via a second switch. It is electrically connected to the second reference voltage terminal and electrically connected to one electrode of the first capacitor via a third switch, and the other electrode is connected to the third reference voltage terminal. Second capacitor electrically connected For the binary code of the input digital signal, the third switch is turned off for each bit from the least significant bit to the most significant bit according to the logical value of the target bit, and then the first switch or the second switch Any one of the switches is turned on to charge either the first capacitor or the second capacitor with the first reference potential or the second reference potential, and then the first and second reference potentials. Control means for distributing charge between the first and second capacitors by turning both the switches off and then turning the third switch on, and the first and second bits in the most significant bit. The charge voltage of the first or second capacitor obtained as a result of the charge distribution between the second capacitors is the output analog corresponding to the digital signal. Configured to output as a grayed signal.
[0037]
In addition, the second D / A converter of the present invention includes a first reference voltage terminal that provides a first reference potential corresponding to the first logic value, and a second reference potential corresponding to the second logic value. A second reference voltage terminal for providing a third reference voltage terminal, a third reference voltage terminal for providing a third reference potential, one electrode is electrically connected to the first reference voltage terminal via a first switch, A first capacitor that is electrically connected to the third reference voltage terminal; and a capacitance that is the same as or similar to a capacitance of the first capacitor; And is electrically connected to the second reference voltage terminal via a third switch and electrically connected to one electrode of the first capacitor via a third switch, and the other electrode is connected to the third reference voltage. A second controller electrically connected to the terminal. A capacitor having a capacitance equal to or close to the capacitance of the first capacitor, one electrode of which is electrically connected to the second reference voltage terminal via a fourth switch and a fifth switch; And is electrically connected to one electrode of the first capacitor via the other electrode. 3 A third capacitor that is electrically connected to the reference voltage terminal of the input and the odd-numbered data of the binary code of the input digital signal for each bit from the least significant bit to the most significant bit, the logical value of the target bit Accordingly, the third switch, the fourth switch, and the fifth switch are turned off, and either the first switch or the second switch is turned on to turn the first capacitor or the second capacitor on. Is charged with the first reference potential or the second reference potential, and then the first, second, fourth and fifth switches are turned off and the third switch is turned on. The charge is distributed between the first and second capacitors, and the least significant bit for each even-numbered data in the binary code of the input digital signal For each bit up to the most significant bit, the second switch, the third switch, and the fifth switch are turned off according to the logical value of the target bit, and then either the first switch or the fourth switch is turned on. And charging either the first capacitor or the third capacitor with the first reference potential or the second reference potential, and then the first, second, third and fourth switches And the control means for distributing the electric charge between the first and third capacitors by turning on the fifth switch and turning on the fifth switch, and for the odd-numbered data, The charging voltage of the first or second capacitor obtained as a result of charge distribution between the first and second capacitors is an output analog signal corresponding to the input digital signal; For the even-numbered data, the charging voltage of the first or third capacitor obtained as a result of charge distribution between the first and third capacitors in the most significant bit corresponds to the input digital signal. The output analog signal is output.
[0038]
According to the present invention, even if there is a capacitance error between the first capacitor and the second capacitor (or the third capacitor), the decode voltage obtained by charge distribution between the two capacitors deviates from the ideal value. Are the same. For this reason, differential linearity and monotonicity are guaranteed.
[0039]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to FIGS.
[0040]
FIG. 1 shows a circuit configuration of a charge redistribution D / A converter according to an embodiment of the present invention. This D / A converter has a decoding circuit 10 and a control circuit 12.
[0041]
The decode circuit 10 includes three capacitors 14, 16 and 18 having capacitances set to the same value (C), eight open / close switches 20 to 34, and one output buffer 36. . Compared with the conventional system (FIG. 16), only one switch is added.
[0042]
The capacitor 14 has one electrode electrically connected to the power supply voltage terminal of the reference potential Vref via the switch 20 and the other electrode electrically connected to the power supply voltage terminal of the reference potential Vss.
[0043]
One terminal of the capacitor 16 is electrically connected to the power supply voltage terminal of the reference potential Vss through the switch 22, one electrode of the capacitor 14 through the switch 24, and the input terminal of the output buffer 36 through the switch 26. And the other terminal is electrically connected to the power supply voltage terminal of the reference potential Vss.
[0044]
One terminal of the capacitor 18 is electrically connected to the power supply voltage terminal of the reference potential Vss through the switch 28, one electrode of the capacitor 14 through the switch 30, and the input terminal of the output buffer 36 through the switch 32. And the other terminal is electrically connected to the power supply voltage terminal of the reference potential Vss.
[0045]
The output buffer 36 is configured as a voltage follower circuit composed of, for example, an operational amplifier. The input terminal of the output buffer 36 is electrically connected to the power supply voltage terminal of the reference potential Vss through the switch 34.
[0046]
The control circuit 12 inputs (latches) each binary code DATA of the input digital signal to be subjected to D / A conversion, and controls the switch groups 20 to 34 in the decoding circuit 10 so as to decode the code. Control by. The control circuit 12 also receives a timing signal TC for latching the input digital code, a decoding clock CK, and the like.
[0047]
Of the control signals generated by the control circuit 12, SH is the switch 20, SL1 is the switch 22, S1 is the switch 24, S2 is the switch 26, SL2 is the switch 28, S3 is the switch 30, and S4 is The switch 32 and S5 are provided to the switch 34, respectively.
[0048]
In this D / A converter, for each binary code [DmDm-1... D0] of the input digital signal, the control circuit 12 turns on / off the switches 20 to 34 in the decoding circuit 10 in the following procedure. The analog output voltage Vout is obtained at the output terminal of the output buffer 36 of the decode circuit 10 by controlling OFF (open). It should be noted that switches that are not specifically mentioned in the following procedures are in the OFF state.
[0049]
(1) First, the switches 24, 26 and 34 are turned on to reset the charging voltages (charges) of the capacitors 14 and 16 to zero. Thereafter, the switches 24, 26, and 34 are turned off.
[0050]
(2) When the logical value of the least significant bit D0 of the input binary code is “1” (“0”), the switch 20 (22) is turned on, and the capacitor 14 is charged with the reference potential Vref ( The capacitor 16 is discharged at the reference potential Vss). Thereafter, the switch 20 (22) is turned off.
[0051]
(3) The switch 24 is turned on to distribute the electric charge accumulated in the capacitor 14 (16) between the capacitors 14 and 16 in half. Thereafter, the switch 24 is turned off.
[0052]
(4) The above operations (2) and (3) are repeated for the upper bits D1, D2,... Up to the most significant bit Dm.
[0053]
(5) After the above operation (3) for the most significant bit Dm, the switches 30, 32 and 34 are turned on to reset the charging voltages (charges) of the capacitors 14 and 18 to zero. Thereafter, the switches 30, 32, and 34 are turned off.
[0054]
(6) The switch 26 is turned on, and the charging voltage of the capacitor 16 is output as the analog output voltage Vout corresponding to the input binary code [DmDm-1... D0].
[0055]
(7) For the next input binary code, the capacitor 16 is replaced with the capacitor 18 and the switches 22, 24, 26 are replaced with the switches 28, 30, 32, respectively, and the above operations (1) to (6) are repeated. .
[0056]
FIGS. 2 and 3 show the case where the input binary code is a 2-bit code [D1D0] and the data value is [01] (FIG. 2) and [11] (FIG. 3). An operation principle of the A converter is schematically shown.
[0057]
In the case of FIG. 2, for the least significant bit D0 (“1”), the charge Q (C · Vref) is charged to the capacitor 14 at the reference potential Vref in step {circle around (2)}. The sum or total amount (Q + 0) of charges accumulated with the capacitor 16 (or the capacitor 18) is distributed to each half (Q / 2). By this charge distribution, the charging voltage of the capacitor 16 (or the capacitor 18) and the capacitor 14 becomes Vref / 2. For the next upper bit D1 ("0"), in step (2), the capacitor 16 (or capacitor 18) discharges all the accumulated charge (Q / 2) up to that time by the reference potential Vss and is in an uncharged state. In step {circle around (3)}, the sum or total amount (0 + Q / 2) of the accumulated charges between the uncharged capacitor 16 (or capacitor 18) and the capacitor 14 storing the charge Q / 2 is It is distributed to 1/2 (Q / 4). Thereby, the charging voltages of the capacitor 16 (or the capacitor 18) and the capacitor 14 become Vref / 4, respectively. In this example, since D1 is the most significant bit, decoding ends here, and the charging voltage Vref / 4 of the output side capacitor 16 (or the output side capacitor 18) is output from the output buffer 36 as the analog output voltage Vout. .
[0058]
In the case of FIG. 3, the least significant bit D0 (“1”) is the same as in FIG. For the next upper bit D1 (“1”), the capacitor 14 is charged with the charge Q (C · Vref) at the reference potential Vref at step {circle around (2)}, and the capacitor that stores this charge Q at step {circle around (3)}. 14 and the capacitor 16 (or capacitor 18) storing the charge Q / 2, the sum or the total amount (Q + Q / 2) of the respective stored charges is distributed to each 1/2 (3Q / 4). As a result, the charging voltages of the capacitor 16 (or capacitor 18) and the capacitor 14 are each 3Vref / 4, and the charging voltage 3Vref / 4 of the output side capacitor 16 (or output side capacitor 18) is output from the output buffer 36 as the analog output voltage Vout. Is output.
[0059]
Thus, in the D / A converter of this embodiment, for each bit of the input code, when the logical value of the bit is “1”, the capacitor 14 is charged exclusively with the charge Q (C · Vref), and the bit When the logical value of “0” is “0”, the capacitor 16 (or the capacitor 18) exclusively discharges the charge to zero, and then distributes the accumulated charge between the capacitors 14 and 16 (18) to each ½. As a result, an equal decode voltage is obtained for both capacitors 14 and 16 (18).
[0060]
In principle, the D / A converter of this embodiment can convert a binary code having an arbitrary number of bits into an analog output voltage with the same circuit. For example, the reference potential Vref = 8 (Volt), Vss. In an application that inputs a 3-bit code [D2D1D0] at = 0 (Volt), the same decoding process and result as in Table 1 are obtained.
[0061]
By the way, also in the D / A converter of the present embodiment, in order to obtain an ideal D / A conversion output characteristic, charges are equally distributed between the capacitors 14 and 16 and between the capacitors 14 and 18, that is, exactly ½ each. Therefore, it is necessary to satisfy the condition of C1 = C2 (C1 = C3) in the capacitances C1, C2, and C3 of the capacitors 14, 16, and 18, respectively. However, in reality, there is an error between C1 and C2 (C1 and C3), and due to this capacitance error, the charge is not accurately distributed between the capacitors 14 and 16 (18), and is decoded. An error occurs in the subsequent capacitor charging voltage (decoding voltage).
[0062]
However, in the D / A converter of this embodiment, as will be described below, the direction (polarity) of the error of the decoded voltage Vi regardless of whether the logical value of each bit Di is “1” or “0”. Are the same, the accuracy of the D / A conversion characteristics, particularly differential linearity and monotonicity is guaranteed.
[0063]
FIG. 4 shows the influence of the capacitance error between the capacitors on the decode voltage in the D / A converter of this embodiment. In the following description, the capacitance error between the capacitors 14 and 16 is taken up, but the same applies to the capacitors 14 and 18.
[0064]
In the example shown in the figure, C1 = C, C2 = (1 + n) C, and n ≧ 0. As a result of decoding from the first (least significant) bit D0 to the i-th bit Di-1, the capacitors 16 and 14 are charged. Assume that the voltage is Vi-1. At this time, the accumulated charge Q2 (i-1) of the capacitor 16 is (1 + n) CVi-1. On the other hand, the accumulated charge Q1 (i-1) of the capacitor 14 is CVi-1.
[0065]
Next, when the logical value of the (i + 1) -th bit Di is “1”, the capacitor 14 is charged with the reference potential Vref in step (2), and the charge Q (= CVref) is accumulated. Then, in step {circle around (3)}, the sum or total amount {CVref + (1 + n) CVi−1} of charges accumulated between the capacitors 14 and 16 is distributed. The decoded voltage Vi after this charge distribution is given by the following equation (3).
[0066]
Vi = (Vref + Vi-1) / 2-n (Vref-Vi-1) / 2 (2 + n) (3)
[0067]
When the logical value of the (i + 1) th bit Di is “0”, the capacitor 16 is discharged at the reference potential Vss in step (2), and the accumulated charge becomes zero. In step {circle around (3)}, the sum or total amount {0+ (1 + n) CVi−1} of the accumulated charges is distributed between the capacitors 14 and 16. The decoded voltage Vi after this charge distribution is given by the following equation (4).
[0068]
Vi = Vi-1 / 2-nVi-1 / 2 (2 + n) (4)
[0069]
In each right side of the above formulas (3) and (4), the first term is an ideal value when n = 0, that is, C1 = C2 = C, and an error when the second term is n> 0. Regardless of whether the logical value of the bit Di to be decoded is “1” or “0”, the actual decoded voltage Vi after charge distribution shifts from the ideal value to the minus (−) side.
[0070]
When n <0, the above equations (3) and (4) are replaced with the following equations (5) and (6), respectively.
[0071]
Vi = (Vref + Vi-1) / 2 + n (Vref-Vi-1) / 2 (2 + n) (5)
Vi = Vi-1 / 2 + nVi-1 / 2 (2 + n) (6)
[0072]
That is, the sign of the second term on the right side changes from (-) to (+), and the actual decoded voltage Vi after charge distribution is obtained regardless of whether the logical value of the bit Di to be decoded is "1" or "0". Shifts from the ideal value to the plus (+) side.
[0073]
In this way, the direction in which the actual decoded voltage Vi after charge distribution deviates from the ideal value is the same regardless of whether the logic value of the bit Di to be decoded is “1” or “0”. The gradation is never reversed.
[0074]
Here, also in this embodiment, in an application that performs 11-bit D / A conversion under the conditions of Vref = 10.24 (Volt), Vss = 0 (Volt), and n = 0.01, the gradation “1023” is used. Let us consider a case where a code [01111111111] of “and a code [10000000000] of gradation“ 1024 ”are decoded.
[0075]
In the D / A converter of this embodiment, the error obtained as a result of decoding the most significant bit (“0”) in the code [01111111111] of the gradation “1023” is about −25 mVolt. On the other hand, the error obtained as a result of decoding the most significant bit (“1”) in the code [10000000000] of gradation “1024” is also about −25 mVolt. In calculating these errors, V9 corresponds to Vi-1 in the above equations (3) and (4), and the ideal values are (2 ⁹ -1) / 2 ⁹ Vref, 0.
[0076]
Therefore, as conceptually shown in FIG. 5, the actual analog output voltage Vout (1023) obtained by decoding the code [01111111111] of the gradation “1023” is also decoded by the code [10000000000] of the gradation “1024”. The actual analog output voltage Vout (1024) obtained in this way is also shifted in the same direction (-side) and by the same amount from each ideal value, so that the relative voltage difference between them is the ideal D / A conversion characteristic. It becomes almost the same (1LSB).
[0077]
Table 2 shows the worst value (simulation result) of the D / A conversion characteristic in the D / A converter of this embodiment in comparison with the conventional D / A converter (FIG. 16). In this simulation, “output voltage absolute error”, “1LSB potential difference (differential linearity error)” and “output voltage amplitude difference error” are taken as evaluation items of the D / A conversion characteristics.
[0078]
[Table 2]

[0079]
As shown in FIG. 6, the “output voltage absolute error” is a difference (actual value−ideal value) between an ideal value and an actual value of the analog output voltage corresponding to each digital input value. The “1LSB potential difference” is a difference {Vout (j + 1) −Vout (j)} between two analog output voltages Vout (j) and Vout (j + 1) having continuous gradations. The “differential linearity error” is a difference (actual value−ideal value) between an ideal value and an actual value of “1LSB potential difference”. "Output voltage amplitude difference error" means the difference between analog output voltages Vout (m) and Vout (2047-m) corresponding to each target digital input value (m and 2047-m) {Vout (2047-m ) −Vout (m)} is a difference between the ideal value Va0 and the actual value Va1 (actual value−ideal value).
[0080]
As shown in Table 2, with regard to differential linearity error, the target value is 2.5 mVolt to 7.5 mVolt (± 0.5 LSB), but the worst value of the conventional method is −45.6 mVolt (9.12 LSB). While deviating, the worst value of the embodiment is 4.7 mVolt (0.06 LSB), which is within the target value range. In the output voltage amplitude difference error, when the target value is within ± 5 mVolt, the worst value of the conventional method is -50.8 mVolt, which is significantly different from the target value, while the worst value of the embodiment is -0.5 mVolt. Within the range of values.
[0081]
7 to 13 are graphs showing simulation values that are the basis of the worst values in Table 2.
[0082]
FIG. 7 shows the input / output characteristics of the 11-bit D / A conversion in this embodiment and the conventional system. FIG. 8 is an enlarged view of the intermediate portion (the portion indicated by □ indicated by reference numeral A) of the input / output characteristics of FIG. In FIG. 8, a vertical line M indicates a gray scale center point (between gradations [1023] and [1024]) in an 11-bit code. The intervals (differences) a and a ′ indicate the output voltage absolute errors in the present embodiment and the conventional method at the gradation [1021]. The interval (difference) b indicates the 1LSB potential difference between the gradations [1019] and [1020] in the input / output characteristics of this embodiment. In the conventional method, it can be seen that the 1LSB potential difference between the gradations [1023] and [1024] deviates significantly from the ideal value. An interval (difference) c indicates an output voltage amplitude difference when m in FIG. In the conventional method, it can be seen that the output voltage amplitude difference between the gradations [1023] and [1024] deviates significantly from the ideal value.
[0083]
FIG. 9 shows the output voltage absolute error in this embodiment and the conventional system for all digital input values.
[0084]
FIG. 10 shows the 1LSB potential difference in this embodiment and the conventional system for all digital input values. In the conventional system, the 1LSB potential difference drops periodically and the 1LSB potential difference is lower than zero (mV) when the relatively high-order (especially most significant) bit of the digital input value changes from “0” to “1”. is there. In other words, it does not increase monotonously (monotonicity has collapsed). Therefore, it is not suitable as a linear D / A converter. On the other hand, in this embodiment, the 1LSB potential difference is within the vicinity of 5 millivolts (mV) over the full scale of the input value.
[0085]
FIG. 11 shows an enlarged view of the 1LSB potential difference in this example. Also in this embodiment, the 1LSB potential difference periodically fluctuates up and down around about 5 (mV) when the relatively high-order (especially most significant) bit of the digital input value changes from “0” to “1”. The width is very small and is 0.3 (mV) or less.
[0086]
FIG. 12 shows an output voltage amplitude difference error in the present embodiment and the conventional method. The parameter m on the horizontal axis corresponds to the parameter “m” on the horizontal axis in FIG. 6 and takes integer values of 0, 1, 2,. In the input / output characteristics, the difference in output voltage amplitude is the analog output voltage Vout (m) corresponding to the digital input value of gradation [m] and the analog output voltage Vout (2047) corresponding to the digital input value of gradation [2047-m]. -m) is the difference {Vout (2047-m) -Vout (m)}. The output voltage amplitude difference error is a deviation (error) of the output voltage amplitude difference in this embodiment or the conventional method with respect to the ideal output voltage amplitude difference. In the conventional method, it can be seen that the output voltage amplitude difference error largely protrudes from the target value (± 5 mV) over almost the entire input full scale, not limited to the worst value. On the other hand, in this embodiment, the output voltage amplitude difference error is in the vicinity of 0 mV over the entire input full scale. That is, the voltage amplitude difference shows a value almost close to the ideal value. FIG. 13 shows an enlarged output voltage amplitude difference error in this embodiment.
[0087]
As described above, the D / A converter of this embodiment greatly improves the 1LSB potential difference (differential linearity error) and the output voltage amplitude difference error as compared with the conventional method, and has high reliability. The linear D / A converter characteristic can be guaranteed.
[0088]
Note that the absolute error (nonlinearity error or integral linearity error) is greater in the present embodiment than in the conventional method, but this is not a problem in an application that emphasizes differential linearity error or monotonicity. For example, a driving circuit for a liquid crystal panel is one such application.
[0089]
The present invention is not limited to the D / A converter (FIG. 1) in the above-described embodiment, and various modifications and changes can be made within the scope of the technical idea.
[0090]
FIG. 14 shows a modification of the decoding circuit 10. In this modification, the power supply side terminal of the switch 20 is connected to the power supply voltage terminal of the reference potential Vss, and the power supply side terminals of the switches 22 and 28 are connected to the power supply voltage terminal of the reference potential Vref. Other circuit configurations are the same as those in the above embodiment.
[0091]
In operation (2), for each bit of the input code, when the logical value of the bit is “1”, the switch 22 (or switch 28) is turned on by the control signal SH1 (or SH2) from the control circuit 12. The capacitor 16 (or the capacitor 18) is charged with the reference potential Vref, and when the logical value of the bit is “0”, the switch 20 is turned on by the control signal SL from the control circuit 12, and the capacitor 14 is set to the reference potential Vss. To discharge. Next, in step (3), the switch 24 (or switch 30) is turned on to distribute the sum of the charges accumulated between the capacitor 14 and the capacitor 16 (or capacitor 18) to each ½. Let
[0092]
Thus, the roles or functions of the capacitor 14 and the capacitor 16 (or the capacitor 18) are opposite to those in the above embodiment. That is, for each bit of the input code, when the logical value of the bit is “1”, the capacitor 16 (or capacitor 18) exclusively charges the charge Q (C · Vref) with the reference potential Vref, and the logical value of the bit Is zero, the capacitor 14 exclusively discharges the charge to zero at the reference potential Vss, and then distributes the accumulated charge between the capacitors 14 and 16 (18) to each ½. A uniform decode voltage is obtained for both capacitors 14 and 16 (18).
[0093]
In this modified example, when there is an error of C1 <C2 (C3) between the capacitors C1 and C2 (C3) of the capacitor 14 and the capacitor 16 (18), the logical value of the decoded bit Di is “1”. In both cases of “0” and “0”, the actual decode voltage after the charge distribution is shifted to the + side (in the same direction) from the ideal value. For this reason, as conceptually shown in FIG. 15, the inversion phenomenon does not occur in each of the two analog output voltages having continuous gradations. When there is an error of C1> C2 (C3), the same effect can be obtained only by changing the direction deviating from the ideal value of the decode voltage to the-side.
[0094]
In the above embodiment, the decode voltage (charge voltage) obtained at the capacitor 16 (or capacitor 18) is taken out from the output buffer 36 as the analog output voltage Vout via the switch 26 (or switch 32). However, it is also possible to take out the decoded voltage obtained in the capacitor 14 as an analog output voltage Vout through a similar output circuit.
[0095]
In the above embodiment, the capacitor 14 and the capacitor 16 are switched for each bit from the least significant bit to the most significant bit of the input code (alternately), and one of them is cooperated with the capacitor 14 for decoding of the bit. The other is used for outputting the decoding result (decoding voltage) of the previous (one lower) bit. However, by providing a holding circuit for holding the previous decoding result (decoding voltage) on the input or output side of the output buffer 36, each bit is continuously decoded by only one of the capacitors 14 and 16. Is also possible. In that case, the other capacitor is not necessary, and the associated switches are not required.
[0096]
In the embodiment shown in FIGS. 1 and 14, the other terminals of the capacitors 14, 16, and 18 are electrically connected to the reference potential Vss. However, these other terminals are electrically connected to the same reference potential. It only needs to be connected, for example. It may be configured to be electrically connected to a power supply voltage terminal such as Vref, (Vref−Vss) / 2.
[0097]
【The invention's effect】
As described above, according to the present invention, in a charge redistribution type D / A converter, even if there is a capacitance error between two capacitors that share charges for decoding, a highly reliable D / A Conversion characteristics can be obtained.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a circuit configuration of a charge redistribution D / A converter according to an embodiment of the present invention.
FIG. 2 is a diagram schematically illustrating the operation principle of the D / A converter in the embodiment.
FIG. 3 is a diagram schematically showing the operation principle of the D / A converter in the embodiment.
FIG. 4 is a diagram illustrating an influence of a capacitance error between capacitors on a decode voltage in the D / A converter according to the embodiment.
FIG. 5 is a diagram illustrating a change (shift) of an analog output voltage with respect to a capacitance error between capacitors in the embodiment.
FIG. 6 is a diagram for explaining evaluation items in D / A conversion characteristics.
FIG. 7 is a graph showing input / output characteristics of 11-bit D / A conversion in the example and the conventional system.
8 is an enlarged view showing an intermediate portion (□ indicated by reference numeral A) of the input / output characteristics of FIG.
FIG. 9 is a graph showing an output voltage absolute error in an example and a conventional method.
FIG. 10 is a graph showing a 1LSB potential difference in an example and a conventional method.
FIG. 11 is an enlarged view showing a graph of 1LSB potential difference in an example.
FIG. 12 is a graph showing an output voltage amplitude difference error in the example and the conventional method.
FIG. 13 is an enlarged graph showing an output voltage amplitude difference error in the example.
FIG. 14 is a circuit diagram showing a modification of the decoding circuit in the embodiment.
FIG. 15 is a diagram showing a change (shift) of an analog output voltage with respect to a capacitance error between capacitors in a modified example.
FIG. 16 is a circuit diagram showing a circuit configuration of a main part of a conventional charge redistribution D / A converter.
FIG. 17 is a diagram schematically illustrating the operation principle of a conventional D / A converter.
FIG. 18 is a diagram illustrating an influence of a capacitance error between capacitors on a decoding voltage in a conventional D / A converter.
FIG. 19 is a diagram showing a change (shift) of an analog output voltage with respect to a capacitance error between capacitors in the conventional method.
[Explanation of symbols]
10 Decoding circuit
12 Control circuit
14, 16, 18 capacitors
20-34 switch
36 Output buffer

Claims (4)

D / A conversion for converting a digital signal into an analog signal by using first and second capacitors having the same or similar capacitance to each other and a switch for electrically connecting the first and second capacitors in parallel. A method,
When the target bit has a first logic value for each bit from the least significant bit to the most significant bit of the binary code of the input digital signal, the first capacitor is connected to the first logic with the switch open. Charge with a first reference voltage corresponding to the value, then close the switch to distribute the charge between the first and second capacitors, and open the switch when the target bit has a second logic value In this state, the second capacitor is charged with a second reference voltage corresponding to the second logic value, and then the switch is closed to distribute the charge between the first and second capacitors, The charging voltage of the first or second capacitor obtained as a result of charge distribution between the first and second capacitors in the upper bits corresponds to the input digital signal. D / A conversion method for outputting as a force analog signal. A first reference voltage terminal for providing a first reference potential corresponding to the first logic value;
A second reference voltage terminal for providing a second reference potential corresponding to the second logic value;
A third reference voltage terminal for providing a third reference potential;
A first capacitor having one electrode electrically connected to the first reference voltage terminal via a first switch and the other electrode electrically connected to the third reference voltage terminal;
The first capacitor has a capacitance that is the same as or similar to the capacitance of the first capacitor, and one electrode is electrically connected to the second reference voltage terminal via a second switch and via a third switch. A second capacitor electrically connected to one electrode of the first capacitor and the other electrode electrically connected to the third reference voltage terminal;
For the binary code of the input digital signal, for each bit from the least significant bit to the most significant bit, the third switch is turned off according to the logical value of the target bit, and then the first switch or the second switch Either one of the switches is turned on to charge either the first capacitor or the second capacitor with the first reference potential or the second reference potential, and then the first and second switches And a control means for distributing the charge between the first and second capacitors by turning on the third switch and turning on the third switch, and the first and second bits in the most significant bit. Output analog corresponding to the digital signal, the charging voltage of the first or second capacitor obtained as a result of charge distribution between the two capacitors D / A converter that outputs as a signal. A first reference voltage terminal for providing a first reference potential corresponding to the first logic value;
A second reference voltage terminal for providing a second reference potential corresponding to the second logic value;
A third reference voltage terminal for providing a third reference potential;
A first capacitor having one electrode electrically connected to the first reference voltage terminal via a first switch and the other electrode electrically connected to the third reference voltage terminal;
The first capacitor has a capacitance that is the same as or similar to the capacitance of the first capacitor, and one electrode is electrically connected to the second reference voltage terminal via a second switch and via a third switch. A second capacitor electrically connected to one electrode of the first capacitor and the other electrode electrically connected to the third reference voltage terminal;
The first capacitor has a capacitance that is the same as or close to the capacitance of the first capacitor, and one electrode is electrically connected to the second reference voltage terminal via a fourth switch and via a fifth switch. A third capacitor electrically connected to one electrode of the first capacitor and the other electrode electrically connected to the third reference voltage terminal;
For the odd-numbered data of the binary code of the input digital signal, the third, fourth and fifth switches are turned off for each bit from the least significant bit to the most significant bit according to the logical value of the target bit. In addition, either the first switch or the second switch is turned on, and either the first capacitor or the second capacitor is set to the first reference potential or the second reference potential. Then, the first, second, fourth, and fifth switches are turned off, and the third switch is turned on to distribute the charge between the first and second capacitors. For each even-numbered data of the binary code of the input digital signal, it corresponds to the logical value of the target bit for each bit from the lowest bit to the highest bit. The second switch, the third switch, and the fifth switch are turned off, and either the first switch or the fourth switch is turned on to turn either the first capacitor or the third capacitor on. Is charged with the first reference potential or the second reference potential, and then the first, second, third and fourth switches are turned off and then the fifth switch is turned on. Control means for distributing charge between the first and third capacitors, and the odd-numbered data is obtained as a result of charge distribution between the first and second capacitors in the most significant bit. The charging voltage of the first or second capacitor is output as an output analog signal corresponding to the input digital signal. Wherein the first and third of said first or third D / A converter for outputting a charging voltage as an output analog signal corresponding to the input digital signal of the capacitor resulting from the charge distribution between the capacitors in and.   The D / A converter according to claim 2 or 3, wherein the third reference potential is equal to the second or first reference potential.

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