JP4248882B2 - 半導体デバイスのピンチ活性領域における二珪化チタンの抵抗の改善方法 - Google Patents

Description

本発明は、請求項１の序文に規定されている方法に関する。

シリコンベースのマイクロ電子デバイス（集積回路（ＩＣ））のサブミクロン世代において、二珪化チタン（ＴｉＳｉ_２）は、第一のレベルのメタライゼイションと、ゲート構造体及び活性領域の相互接続とのために使用される物質である。（ポリシリコン（±３００μΩｃｍ）と比較して）１６μΩｃｍの低抵抗率のため、ＴｉＳｉ_２は活性領域及びポリシリコンゲートのシート抵抗を低減するために使用される。更に、ＴｉＳｉ_２は当該領域上のコンタクト抵抗を低減する。より低いシート抵抗及びより低いコンタクト抵抗により、回路におけるより短い遅延期間（ＲＣ遅延）がもたらされ、その結果、回路の性能レベルが向上させられる。当業者に知られているように、ＴｉＳｉ_２の用途はＩＣ製造に関する更なる利点を有している。ＴｉＳｉ_２は自己整合シリサイド化プロセス（ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄａｔｉｏｎ ｐｒｏｃｅｓｓ）（サリサイドプロセス（ｓａｌｉｃｉｄｅ ｐｒｏｃｅｓｓ））で形成される。すなわち、パターニングされたＳｉ／ＳｉＯ_２構造体上に堆積されるチタン層は、チタンがシリコンに接している領域上にＴｉＳｉ_２を選択的に形成し得る。

二珪化チタンは、二つの結晶改質（ｃｒｙｓｔａｌｌｉｎｅ ｍｏｄｉｆｉｃａｔｉｏｎ）、すなわち低抵抗率Ｃ５４構造体及び高抵抗率Ｃ４９構造体を有していることが知られている。第一のアニーリングステップにおけるＴｉＳｉ_２の自己整合形成の間、ＴｉＳｉ_２Ｃ４９構造体が形成される。しかしながら、Ｃ４９構造体は準安定（メタステーブル）相（ｍｅｔａｓｔａｂｌｅ ｐｈａｓｅ）であると共に、第二のアニーリングステップによって所望の安定なＣ５４構造体に変態され得る。当業者に知られているように、前記自己整合プロセスの間にチタンとシリコンとが接触する領域のサイズは、Ｃ４９構造体からＣ５４構造体への変態に非常大きな影響を及ぼす。この態様は、ＴｉＳｉ_２Ｃ５４へのＴｉＳｉ_２Ｃ４９の遷移のための効果的な変態温度によって示されている。より小さなコンタクト領域の場合、ＴｉＳｉ_２Ｃ４９をＴｉＳｉ_２Ｃ５４に変態させるために、より高いアニーリング温度が必要とされる。明らかなことに、ＩＣ世代から次世代への回路密度の継続的な増加（及びそれに伴うオンチップコンポーネントのサイズ低減）のため、ＴｉＳｉ_２の形成の間の熱暴露（ｔｈｅｒｍａｌ ｅｘｐｏｓｕｒｅ）はそれに従って増大する。このことによりＩＣの全性能に不利な影響が及ぼされ得る。

特に、０．２５μｍ又はそれよりも小さなパターン寸法（ｆｅａｔｕｒｅ ｓｉｚｅ）を備えるいわゆるピンチ活性領域（ｐｉｎｃｈｅｄ ａｃｔｉｖｅ ａｒｅａ）を有するＭＯＳＦＥＴ構造体を含む半導体デバイスにおいて、前記ゲート領域と共に当該活性領域の適切なシリサイド化は、プロセスウィンドウ（ｐｒｏｃｅｓｓ ｗｉｎｄｏｗ）における制限のため問題となり得る。最先端のＴｉシリサイドプロセスの発展及びディープサブミクロン技術に対するそれらの応用性の概要は、Ｊ．Ａ．Ｋｉｔｌ氏及びＱ．Ｚ．Ｈｏｎｇ氏による“高性能サブ０．１８μｍＣＭＯＳ技術のための自己整合Ｔｉ及びＣｏシリサイド（Ｓｅｌｆ−ａｌｉｇｎｅｄ Ｔｉ ａｎｄ Ｃｏ ｓｉｌｉｃｉｄｅｓ ｆｏｒ ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ｓｕｂ−０．１８μｍ ＣＭＯＳ ｔｅｃｈｎｏｌｏｇｉｅｓ）”（Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ，３２０（１９９８年），１１０乃至１２１頁）に記載されている。

ＭＯＳＦＥＴにおける当該活性領域を規定するために適用される反応性イオンエッチングプロセス（ＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ ｐｒｏｃｅｓｓ））により、Ｓｉのエッチングされた開口部上に不純物層が形成されることが分かっている。ＣＦ_４，ＣＨＦ_３，及びＡｒを含むプラズマを使用する当該反応性イオンエッチングプロセスにおいて、当該エッチングプロセスはシリコン表面において停止するが、Ｓｉのエッチングされた開口部をカーボン（ｃａｒｂｏｎ）、フッ素（ｆｌｕｏｒｉｎｅ）、及び水素不純物（ｈｙｄｒｏｇｅｎ ｉｍｐｕｒｉｔｙ）で汚染する。

日本国特許出願第ＪＰ−Ａ−１４２４４７号から、Ｓｉ／ＳｉＯ_２でパターニングされた表面（Ｓｉ／ＳｉＯ_２−ｐａｔｔｅｒｎｅｄ ｓｕｒｆａｃｅ）上において、前記Ｓｉ開口部の表面における前記不純物層は実際二つの層、すなわち汚染Ｓｉトップ層（ｃｏｎｔａｍｉｎａｔｉｏｎ Ｓｉ ｔｏｐ ｌａｙｅｒ）及び当該Ｓｉトップ層の下の損傷Ｓｉ層（ｄａｍａｇｅｄ Ｓｉ ｌａｙｅｒ）から構成されていることが知られている。当該Ｓｉ層は、ＣＦ_４及びＯ_２のプラズマ内において２ステップのドライエッチングプロセスによって最もよく除去される。第一のステップにおいて前記汚染層が除去され、第二のステップにおいて前記損傷層が１０ｎｍのＳｉの等方性エッチ（ｉｓｏｔｒｏｐｉｃ ｅｔｃｈ）によって除去される。当該エッチングプロセスにおいて、レジスト層も除去される。本文献において、ＣＦ_４及びＯ_２のプラズマに基づく当該ＲＩＥプロセスは、酸化物スペーサの形成後の洗浄ステップ（ｃｌｅａｎｉｎｇ ｓｔｅｐ）のために使用される。

米国特許第５６８１７８０号から、前記開口部における損傷Ｓｉ層のエッチングと、レジスト層のエッチングとを組み合わせるレジストストリッププロセス（ｒｅｓｉｓｔ ｓｔｒｉｐ ｐｒｏｃｅｓｓ）が知られている。ここで、当該損傷は、Ｓｉ基板上の酸化物層におけるコンタクト開口部を形成するための、先行するＲＩＥプロセスによってもたらされている。米国特許第５６８１７８０号には、ＣＦ_４及びＯ_２のプラズマに基づく当該レジストストリッププロセスは単一のステッププロセスとして使用される方法が記載されている。

本発明の目的は、半導体デバイスのいわゆるピンチ活性領域上の適切なシリサイド化を可能にする方法を提供することにある。

本発明は、シリコン基板上に半導体デバイスを製造する方法であって、前記半導体デバイスは、前記シリコン基板において複数のスペーサ及び複数のフィールド酸化膜によって境界付けられる少なくとも一つの活性領域を有し、前記少なくとも一つの活性領域は更に、二珪化チタンを有する相互接続領域にコンタクトするコンタクト領域となるように構成され、
複数のスペーサ及び複数のフィールド酸化膜によって境界付けられている少なくとも一つの活性領域を有するシリコン基板上に酸化物層を堆積するステップと、
レジスト層を前記酸化物層上に堆積するステップと、
前記レジスト層をパターニングするステップと、
前記パターニングされた前記レジスト層を使用して、反応性イオンエッチングプロセスによって、前記酸化物層において開口部をエッチングして前記少なくとも一つの活性領域を境界付けるステップと、
ガス成分として少なくとも酸素を有するマイクロ波プラズマによってドライストリッププロセスにおいて前記レジスト層を除去するステップと、
前記少なくとも一つの活性領域の上、及び前記酸化物層の上に、チタンを有するメタル層を堆積するステップと、
前記メタル層が堆積された後に、第一のアニーリングステップ、選択ウェットエッチングステップ、及び第このアニーリングステップを有する自己整合プロセスによって、二珪化チタンを有する前記相互接続領域を形成するステップとを有する方法において、
前記ドライストリッププロセスが、前記開口部がエッチングされた後で且つ前記メタル層が堆積される直前に行われ、前記ドライストリッププロセスの前記マイクロ波プラズマが、前記少なくとも一つの活性領域の表面をエッチング及び洗浄すると共に、前記複数のスペーサを等方性エッチングするために、少なくともフッ化物を有する第二のガス成分を有することを特徴とする方法に関する。

従って、従来技術によるレジストストリッププロセスとは異なり、ドライストリッププロセスのＣＦ_４／Ｏ_２プラズマを使用する、本発明によるエッチングプロセスは、前記活性領域のシリサイド化の前に最終ステップとして活性領域上で施される。Ｔｉの堆積（及び後続するシリサイド化）の前に最終ステップとして当該エッチングステップを適用することによって、当該活性領域上のＴｉＳｉ_２層のシート抵抗はかなり低減される。

更に本発明は、第二のガス成分がカーボン・テトラ・フルオライド（ｃａｒｂｏｎ−ｔｅｔｒａ−ｆｌｕｏｒｉｄｅ）ＣＦ_４であることを特徴とする上記の方法に関する。

更に本発明は、少なくとも一つの活性領域の幅が０．３５μｍ又はそれよりも短いこと、好ましくは０．２５μｍ以下であることを特徴とする上記の方法にも関する。

更に本発明は、前記スペーサがシリコン窒化物サイドスペーサ（ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ ｓｉｄｅ ｓｐａｃｅｒ）を有することを特徴とする上記の方法にも関する。

従って本発明は、従来技術においてもたらされるアニーリング温度の上昇をもたらすことなく、小さなサイズの活性領域及びゲート領域上にＴｉＳｉ_２Ｃ４９相からＴｉＳｉ_２Ｃ５４相への改善された相変態をもたらす方法に関する。従ってＩＣを製造する間のサーマルバジェット（ｔｈｅｒｍａｌ ｂｕｄｇｅｔ）（すなわち、上昇される温度への露出及び各々の露出期間）は低減され得る。その結果、ＩＣの全性能はほとんど影響を受け得ない。

以下、本発明は複数の図面を参照して説明されるであろう。当該図面は図示の目的のみを意図するものであり、請求項に規定される本発明の保護範囲を限定するものではない。特に、ｐ形及びｎ形ドーピングされた構造体に参照符号が施されている箇所は、代わりの実施例において、逆のドーピング形が使用されてもよい。

図１は、本発明の方法による第一のステップの間の半導体デバイスの断面図を概略的に示している。（ｐ形ドーピングされる）基板１上に、ソース又はドレインの何れかとなっている共通のｎ^＋形ドーピング活性領域５を備える二つのＭＯＳＦＥＴトランジスタ３及び４を有する半導体デバイス２が設けられている。トランジスタ３は更に、フィールド酸化物７によって境界付けられているｎ^＋形ドーピング活性領域６と、ｎ形ドーピングポリシリコンゲート８と、ゲート酸化物９と、二酸化シリコンＬ−スペーサ１０及び１１と、シリコン窒化物スペーサ１２及び１３と、注入ｎ^＋形ドーピング活性領域１４及び１５とを有している。トランジスタ４は更に、フィールド酸化物１７によって境界付けられているｎ^＋形ドーピング活性領域１６と、ｎ形ドーピングポリシリコンゲート１８と、ゲート酸化膜１９と、二酸化シリコンＬ−スペーサ２０及び２１と、シリコン窒化物スペーサ２２及び２３と、注入ｎ^＋形ドーピング活性領域２４及び２５と有している。前記デバイスにおいて、活性領域５、６、及び１６と、ゲート８及び１８とは、通常０．２５μｍの幅を有している。

半導体デバイス２が、“ピンチ”活性領域５、すなわち小さな表面領域を備える活性領域を有するデバイスの例として使用されることは注意される。当業者に知られているように、“ピンチ”活性領域は他の型のデバイスにもたらされてもよい。本発明の方法によって製造されてもよいデバイスの例としては、０．３５μｍよりも小さなパターン寸法のための設計ルールを使用することによる、汎用論理デバイス、ＲＯＭデバイス、及びＳＲＡＭデバイスがある。

図１に示されている工程までは、前記半導体デバイスは当業者に知られている方法によって構成されてきた。図１において、ｎ^＋形ドーピング活性領域６、１４、１５、１６、２４、及び２５と、ｎ形ドーピングポリシリコンゲート８及び１８としか示されていないが、逆の導電性を備えるポリシリコンゲート及び活性領域も可能であることは当業者によって評価されるであろう。

図１に示されているように、第一のステップにおいて、酸化物層２６、好ましくはＣＶＤ ＴＥＯＳ膜が半導体デバイス２上に約７０ｎｍの厚さで堆積される。酸化物層２６は、後続するシリサイド化ステップによってもたらされる第一のメタライゼイションレベルから（前記基板又は前記堆積されたポリシリコンの何れかの上に領域を有する）シリコンの所定の領域を絶縁すると共に保護するマスクとして使用される。当該所定の領域上において、例えば（基板１上の）シリサイド化されていない活性領域又は（ポリシリコン上の）シリサイド化されていないポリラインが後の工程においてもたらされ得る。

その後、フォトリソグラフィレジスト層２７が酸化物層２６上に堆積される。

リソグラフィステップにおいて、レジスト層２７がパターニングされると共に、酸化物層２６が、パターニングされたレジスト層２７をマスクとして使用して、後続するドライエッチングプロセス（反応性イオンエッチング）によって選択的に除去される。酸化物層２６において、ポリシリコン及び基板１に対する開口部が生成される。反応性イオンエッチング（ＲＩＥ）プロセスは、当業者によく知られているように、ＣＦ_４、ＣＨＦ_３、及びＡｒ含むプラズマを使用して行われる。従来技術から知られているように、ＲＩＥプロセスにおいて、エッチングされた開口部はカーボン、フッ素、及び水素不純物で汚染される。

図２は、本発明の方法による第二のステップの間の半導体デバイスの断面図を概略的に示している。第二のステップにおいて、ドライストリッププロセスは、酸化物層２６から前記レジストを除去するために使用される。当業者に知られているように、従来技術では当該プロセスの工程において前記レジスト層は、１００％のＯ_２を含むマイクロ波プラズマを使用してドライストリッププロセスによって除去される。本発明の方法においてドライストリッププロセスは、先行するＲＩＥプロセスにおいて汚染にさらされている活性領域５、６、及び１６と、ゲート８及び１８とを洗浄すると共に、残留するレジスト層２７を除去するために、ＣＦ_４及びＯ_２を含むマイクロ波プラズマを使用して施される。ＣＦ_４＋Ｏ_２のドライストリッププロセスは、図２における矢印によって示されている。

テーブル１において、例示的な従来のドライストリッププロセスのレシピが示されている。

テーブル１におけるステップ１により、プロセス状態を安定化するための最短期間が命令される。ステップ２では、当該プロセスによって開放されるＣＯ_２のレベルに関する終止点検出（ｅｎｄｐｏｉｎｔ ｄｅｔｅｃｔｉｏｎ）が使用される。ステップ２の時点は、当該プロセスのための例示的な上限値を表している。ステップ３は、ステップ２において使用されている実際の期間の３０％のプロセス期間を使用して、オーバエッチングステップとして使用される。

テーブル２において、本発明において使用される例示的なドライストリッププロセスのレシピが示されている。

テーブル２のステップ１は、プロセス状態（フロー及び温度）を安定化するためのプロセスステップである。テーブル２におけるステップ３の期間は、通常所与の範囲内にある。

（上記の）日本国特許出願第ＪＰ−Ａ−７−１４２４４７号及び米国特許第５６８１７８０号に開示されている前記プロセスが、酸化物スペーサの形成後、及び酸化物層におけるコンタクト開口部の形成後にそれぞれ、レジストストリッププロセス及び洗浄プロセスとして直接使用されることは当業者に評価されるであろう。本発明において、前記スペーサ形成は、図１に示されているステップの前にさえ行われる。前記ドライストリッププロセスは、Ｔｉの堆積及び後続するシリサイド化ステップの直前に行われる。更に本発明において前記スペーサが他の物質、すなわちシリコン窒化物（Ｓｉ_３Ｎ_４）から構成されていることは注意される。

図３は、本発明の方法による第三のステップの間の半導体デバイスの断面図を概略的に示している。第三のステップにおいて、チタン（Ｔｉ）層２８は、前記半導体デバイス上に堆積される。前記Ｔｉ層は通常３３ｎｍの厚さを有している。活性領域５、６、及び１６と、ゲート８及び１８との上において、Ｔｉ層は単結晶シリコン及びポリシリコンにそれぞれ接触している。

図４は、本発明の方法による第四のステップの間の半導体デバイスの断面図を概略的に示している。第四のステップにおいて、シリサイド化プロセスが行われる。前記シリサイド化プロセスは、以下のステップ、すなわち第一の高速熱処理（ＲＴＰ（ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓｉｎｇ））ステップ、選択ウェットエッチ、及び最終的な第二のＲＴＰステップを有している。通常、第一のＲＴＰステップにおいて２０秒間の７６０℃のアニーリング温度が使用される。当該ステップで、活性領域５、６、及び１６と、ゲート８及び１８とにおいて、前記Ｔｉ層はシリコンと反応してＴｉＳｉ_２Ｃ４９を形成する。その後、前記選択ウェットエッチによりＴｉ層の未反応部分が除去される一方、ＴｉＳｉ_２Ｃ４９は残される。２０秒間の９００℃の第二のＲＴＰステップにおいて、ＴｉＳｉ_２Ｃ４９はＴｉＳｉ_２Ｃ５４に変態させられる。この化合物は、図４において矢印２９によって示されている。

図５ａ及び５ｂは、本発明の方法により製造される半導体デバイスのためのゲート領域８及び１８上の二珪化チタンのシート抵抗に関する実験データを示している。当該シート抵抗データは、前記ゲート領域の実際の幅の関数としてプロットされている。

本発明のドライストリッププロセスを使用する、第一の分割ロットにおいて得られるＴｉＳｉ_２シート抵抗の結果は、従来技術のドライストリッププロセスが使用される、第二の分割ロットにおいて得られるＴｉＳｉ_２シート抵抗の結果と比較されている。全ての更なる処理ステップは、両方の分割ロットに対して同じである。図５ａ及び５ｂにおいて白丸（ｏｐｅｎ ｃｉｒｃｌｅ）は、本発明のドライストリッププロセスを使用して得られるＴｉＳｉ_２シート抵抗の結果を示している。従来技術のドライストリッププロセスで得られるＴｉＳｉ_２シート抵抗の結果は、黒丸（ｓｏｌｉｄ ｃｉｒｃｌｅ）によって示されている。図５ａ及び５ｂにおいて、ポリシリコンゲート領域８及び１８上に形成されている二珪化チタンのシート抵抗が、前記ゲート領域の実際の幅の関数としてプロットされている。図５ａは、ｎ形ドーピングされたポリシリコンゲート８及び１８上の二珪化チタンのシート抵抗に対する結果を示している。図５ｂは、ｐ形ドーピングされたポリシリコンゲート上の二珪化チタンのシート抵抗に対する結果を示している。

ｎ形ドーピングされたポリシリコンゲート領域の場合、ゲート幅には依存せずに、本発明のドライストリッププロセスを使用して得られるＴｉＳｉ_２シート抵抗は、従来技術のドライストリッププロセスを使用して得られるＴｉＳｉ_２シート抵抗よりも約５０％低いことが分かっている。ｐ形ドーピングされたポリシリコンゲート領域の場合、本発明のドライストリッププロセスを使用して得られるＴｉＳｉ_２シート抵抗は、従来技術のドライストリッププロセスを使用して得られるＴｉＳｉ_２シート抵抗よりも約１０乃至１５％低い。ＴｉＳｉ_２シート抵抗における低減は、ここでもゲート幅に依存しない。

図６ａ及び６ｂは、本発明の方法により製造される半導体デバイスのための活性領域上の二珪化チタンのシート抵抗に関する実験データを示している。シート抵抗データは、前記活性領域の実際の幅の関数としてプロットされている。

本発明のドライストリッププロセスを使用する第一の分割ロットにおいて得られるＴｉＳｉ_２シート抵抗の結果は、従来技術のドライストリッププロセスが使用される第二の分割ロットにおいて得られるＴｉＳｉ_２シート抵抗の結果と比較されている。全ての更なる処理ステップは、両方の分割ロットに対して同じとなっている。図６ａ及び６ｂにおいて白丸は、本発明のドライストリッププロセスを使用して得られるＴｉＳｉ_２シート抵抗の結果を示している。従来技術のドライストリッププロセスで得られるＴｉＳｉ_２シート抵抗の結果は、黒丸によって示されている。図６ａ及び６ｂにおいて、活性領域５、６、及び１６上に形成されている二珪化チタンのシート抵抗が、前記活性領域の実際の幅の関数としてプロットされている。図６ａは、ｎ^＋形ドーピングされた活性領域上の二珪化チタンのシート抵抗に対する結果を示している。図６ｂは、ｐ^＋形ドーピングされた活性領域上の二珪化チタンのシート抵抗に対する結果を示している。

ｎ^＋形ドーピングされた活性領域の場合、０．２５μｍの最小活性領域幅に対して、本発明のドライストリッププロセスを使用して得られるＴｉＳｉ_２シート抵抗は、従来技術のドライストリッププロセスを使用して得られるＴｉＳｉ_２シート抵抗よりも約５０％小さいことが分かっている。０．３５μｍよりも広い活性領域の場合、本発明のドライストリッププロセスによる影響は全く観測されない。ｐ^＋形ドーピングされた活性領域の場合、本発明のドライストリッププロセスを使用して得られるＴｉＳｉ_２シート抵抗は、従来技術のドライストリッププロセスを使用して得られるＴｉＳｉ_２シート抵抗よりも約２５％小さい。ＴｉＳｉ_２シート抵抗における低減は、ここでも０．２５μｍの最小活性領域幅に対してしか観測されない。０．３５μｍよりも広い活性領域の場合、本発明のドライストリッププロセスによる影響は全く観測されない。

明らかなことに、最小活性領域に対するＴｉＳｉ_２抵抗の低減は、本発明のドライストリッププロセスによる、前記活性領域表面の改善された洗浄のみに帰され得るものではない。さもなければＴｉＳｉ_２シート抵抗における低減は、より広い活性領域幅に対してももたらされ得るべきこととなる。半導体テストデバイスサンプルの断面の走査電子顕微鏡（ｓｃａｎｎｉｎｇ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｙ（ＳＥＭ））分析が、より詳細な調査として行われている。ＳＥＭ分析によって、半導体テストデバイスサンプルにおける構造的な特徴のサイズが求められている。テーブル３において、ｎ形ドーピングされた活性領域及びゲート領域とｐ形ドーピングされた活性領域及びゲート領域とに対してそれぞれ、本発明のドライストリッププロセスと従来技術のドライストリッププロセスとを使用する場合の、ＴｉＳｉ_２シート抵抗と、窒化物スペーサの幅のサイズと、前記活性領域上のＴｉＳｉ_２の厚さと、前記ゲート領域におけるポリシリコンの厚さとに関する試験結果がリストに記載されている。

テーブル３のデータを要約すると、当該ＳＥＭ分析により、本発明のプロセスを使用することによって、窒化物スペーサ１２、１３、２２、及び２３の幅は約５乃至１０ｎｍだけ低減されていることが示されている。ポリシリコンの厚さは約２０ｎｍだけ低減されており、前記活性領域におけるシリコンの約１０ｎｍが除去されている。

明らかなことに、本発明のドライストリッププロセスは二つの明確な効果を有している。前記ドライストリッププロセスは、当該領域をシリサイド化されるべき領域として規定しているＲＩＥプロセスによって残される汚染を除去することによって領域５、６、１６、８、及び１８を洗浄する。本発明のドライストリッププロセスの後に成長させられる前記シリサイドは、従来技術から知られているドライストリッププロセスの後に成長させられる前記シリサイドよりも厚い。更に、（０．２５μｍ又は可能ならばそれよりも短い幅を有する）小さな活性領域５、６、及び１６において、前記プロセスにより、比較的大きな側壁（ｓｉｄｅｗａｌｌ）エッチがもたらされる。それによって、シリサイド化が可能な領域は広げられる。従って、ＴｉＳｉ_２Ｃ５４へのＴｉＳｉ_２Ｃ４９の変態に対するサイズの影響は低減される。これにより、当該小さな活性領域におけるＴｉＳｉ_２Ｃ５４のより完全な形成が可能となる。それ故にＣ５４の相はより低い特定の抵抗率を備えているため、前記シート抵抗も減少する。

前記側壁エッチはより広い活性領域上にも施されるが、その場合、関連した影響は、前記より小さな活性領域における影響と比べてむしろ低いことは注意されるべきである。

本発明の方法による第一のステップの間の半導体デバイスの断面図を概略的に示している。 本発明の方法による第二のステップの間の半導体デバイスの断面図を概略的に示している。 本発明の方法による第三のステップの間の半導体デバイスの断面図を概略的に示している。 本発明の方法による第四のステップの間の半導体デバイスの断面図を概略的に示している。 本発明の方法により製造される半導体デバイスのためのゲート領域上の二珪化チタンのシート抵抗に関する実験データを示している。 本発明の方法により製造される半導体デバイスのためのゲート領域上の二珪化チタンのシート抵抗に関する実験データを示している。 本発明の方法により製造される半導体デバイスのための活性領域上の二珪化チタンのシート抵抗に関する実験データを示している。 本発明の方法により製造される半導体デバイスのための活性領域上の二珪化チタンのシート抵抗に関する実験データを示している。

Claims (4)

1. シリコン基板上に半導体デバイスを製造する方法であって、前記半導体デバイスは、前記シリコン基板において複数のスペーサ及び複数のフィールド酸化膜によって境界付けられる少なくとも一つの活性領域を有し、前記少なくとも一つの活性領域は更に、二珪化チタンを有する相互接続領域にコンタクトするコンタクト領域となるように構成され、
   複数のスペーサ及び複数のフィールド酸化膜によって境界付けられている少なくとも一つの活性領域を有するシリコン基板上に酸化物層を堆積するステップと、
   レジスト層を前記酸化物層上に堆積するステップと、
   前記レジスト層をパターニングするステップと、
   前記パターニングされたレジスト層を使用して、反応性イオンエッチングプロセスによって、前記酸化物層において開口部をエッチングして前記少なくとも一つの活性領域を境界付けるステップと、
   ガス成分として少なくとも酸素を有するマイクロ波プラズマによってドライストリッププロセスにおいて前記レジスト層を除去するステップと、
   前記少なくとも一つの活性領域の上、及び前記酸化物層の上に、チタンを有するメタル層を堆積するステップと、
   前記メタル層が堆積された後に、第一のアニーリングステップ、選択ウェットエッチングステップ、及び第二のアニーリングステップを有する自己整合プロセスによって、二珪化チタンを有する前記相互接続領域を形成するステップとを有する方法において、
   前記ドライストリッププロセスが、前記開口部がエッチングされた後で且つ前記メタル層が堆積される直前に行われ、前記ドライストリッププロセスの前記マイクロ波プラズマが、前記少なくとも一つの活性領域の表面をエッチング及び洗浄すると共に、前記複数のスペ-サを等方性エッチングするために、少なくともフッ化物を有する第二のガス成分を有することを特徴とする方法。
2. 前記第二のガス成分がカーボン・テトラ・フルオライドＣＦ４であることを特徴とする請求項１に記載の方法。
3. 前記少なくとも一つの活性領域の幅が０．３５μｍ又はそれよりも短いこと、好ましくは０．２５μｍ以下であることを特徴とする請求項１又は２に記載の方法。
4. 前記複数のスペーサの各々がシリコン窒化物サイドスペーサを有することを特徴とする請求項１乃至３の何れか一項に記載の方法。

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