JP4256099B2 - ディスプレイパネル駆動回路及びプラズマディスプレイ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ディスプレイパネルの駆動回路に関し、特に容量性負荷となるプラズマディスプレイやエレクトロルミネッセンス、液晶ディスプレイ（ＬＣＤ）などのディスプレイパネルを駆動する際の消費電力を削減できる回路構成とその駆動回路を適用した表示装置に関するものである。
【０００２】
【従来の技術】
図１５は三電極面放電交流駆動型プラズマディスプレイパネルを概略的に示すブロック図であり、図１６は図１５に示すプラズマディスプレイパネルの電極構造を説明するための断面図である。図１５及び図１６において、参照符号２０７は放電セル（表示セル）、２１０は背面ガラス基板、２１１，２２１は誘電体層、２１２は蛍光体、２１３は隔壁、２１４はアドレス電極（Ａ１〜Ａｄ）、２２０は前面ガラス基板、そして、２２２はＸ電極（Ｘ１〜ＸＬ）又はＹ電極（Ｙ１〜ＹＬ）を示している。なお、参照符号Ｃａはアドレス電極における隣接電極間の容量を示し、また、Ｃｇはアドレス電極における対向電極（Ｘ電極及びＹ電極）間の容量を示している。
【０００３】
プラズマディスプレイパネル２０１は、背面ガラス基板２１０及び前面ガラス基板２２０の２枚のガラス基板により構成され、前面ガラス基板２２０には、維持電極（ＢＵＳ電極と透明電極を含む）として構成されるＸ電極（Ｘ１，Ｘ２，〜ＸＬ）及びＹ電極（走査電極：Ｙ１，Ｙ２，〜ＹＬ）が配設されている。
【０００４】
背面ガラス基板２１０には、維持電極（Ｘ電極及びＹ電極）２２２と直交するようにアドレス電極（Ａ１，Ａ２、〜Ａｄ）２１４が配置されており、これらの電極により放電発光を発生する表示セル２０７が、維持電極の同じ番号のＸ電極及びＹ電極で挟まれ（Ｙ１−Ｘ１，Ｙ２−Ｘ２、…）、且つ、アドレス電極と交差する領域にそれぞれ形成される。
【０００５】
図１７は図１５に示すプラズマディスプレイパネルを用いたプラズマディスプレイ装置の全体構成を示すブロック図であり、表示パネルに対する駆動回路の主要部を示している。
【０００６】
図１７に示されるように、三電極面放電交流駆動型プラズマディスプレイ装置は、表示パネル２０１と、外部より入力されるインターフェイス信号により表示パネルの駆動回路を制御するための制御信号を形成する制御回路２０５と、この制御回路２０５からの制御信号によりパネル電極を駆動するためのＸ共通ドライバ（Ｘ電極駆動回路）２０６と、走査電極駆動回路（走査ドライバ）２０３及びＹ共通ドライバ２０４と、アドレス電極駆動回路（アドレスドライバ）２０２とにより構成される。
【０００７】
Ｘ共通ドライバ２０６は維持電圧パルスを発生し、また、Ｙ共通ドライバ２０４も同じく維持電圧パルスを発生し、そして、走査ドライバ２０３は各走査電極（Ｙ１〜ＹＬ）を独立に駆動して走査する。また、アドレスドライバ２０２は、各アドレス電極（Ａ１〜Ａｄ）に対して表示データに対応したアドレス電圧パルスを印加する。
【０００８】
制御回路２０５は、クロックＣＬＫ及び表示データＤＡＴＡを受け取ってアドレスドライバ２０２にアドレス制御信号を供給する表示データ制御部２５１、及び、垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃを受け取って、走査ドライバ２０３を制御する走査ドライバ制御部２５３並びに共通ドライバ（Ｘ共通ドライバ２０６及びＹ共通ドライバ２０４）を制御する共通ドライバ制御部２５４を備えている。なお、表示データ制御部２５１は、フレームメモリ２５２を備えている。
【０００９】
図１８は図１７に示すプラズマディスプレイ装置の駆動波形の一例を示す図であり、主として、全面書き込み期間（ＡＷ）、全面消去期間（ＡＥ）、アドレス期間（ＡＤＤ）及びサスティン期間（維持放電期間：ＳＵＳ）における各電極への印加電圧波形の概略を示している。
【００１０】
図１８において、画像表示に直接係わる駆動期間は、アドレス期間ＡＤＤとサスティン期間ＳＵＳであり、アドレス期間ＡＤＤにおいて表示する画素を選択し、次のサスティン期間において選択された画素を維持発光させることで、所定の明るさでの画像表示を行うようになっている。なお、図１８は、１フレームを複数のサブフレーム（サブフィールド）で構成した場合の各サブフレームにおける駆動波形を示すものである。
【００１１】
まず、アドレス期間ＡＤＤにおいて、走査電極であるＹ電極（Ｙ１〜ＹＬ）に対して一斉に中間電位である−Ｖｍｙを印加した後、順次、−Ｖｙレベルの走査電圧パルスを切り換えて印加する。このとき、それぞれのＹ電極への走査パルスの印加に同期させて各アドレス電極（Ａ電極：Ａ１〜Ａｄ）に対して＋Ｖａレベルのアドレス電圧パルスを印加することで各走査ライン上の画素選択を行う。
【００１２】
次のサスティン期間ＳＵＳにおいては、全ての走査電極（Ｙ１〜ＹＬ）及びＸ電極（Ｘ１〜ＸＬ）に対して共通の＋Ｖｓレベルの維持電圧パルスを交互に印加することで、先に選択された画素に対して維持発光を生じさせ、この連続印加により所定の輝度による表示を行う。また、このような一連の駆動波形の基本動作を組み合わせて発光回数を制御することで、濃淡の階調表示を行うことも可能になる。
【００１３】
ここで、全面書込み期間ＡＷは、パネルの全ての表示セルに対して書き込み電圧パルスを印加することで、各表示セルを活性化し表示特性を均一に保つためのものであり、ある一定の周期で挿入される。また、全面消去期間ＡＥは、画像表示を行うためのアドレス動作とサスティン動作を新たに開始する前に、パネルの全ての表示セルに消去電圧パルスを印加することで、以前の表示内容を消しておくためのものである。
【００１４】
図１９は図１７に示すプラズマディスプレイ装置に使用するＩＣの一例を示すブロック回路図である。
例えば、表示パネルのＹ電極（Ｙ１〜ＹＬ）の数が５１２本の場合、Ｙ電極に接続するドライブＩＣを６４ビット出力とすると、合計で８個のドライブＩＣを使用する。一般的に、この８個のドライブＩＣは複数のモジュールに分けて実装され、各モジュールが複数のＩＣを搭載している。
【００１５】
図１９は、６４ビット分の出力回路（２３４：ＯＵＴ１〜ＯＵＴ６４）を備えたドライブＩＣチップ２３０の内部回路構成を示している。各出力回路２３４は、最終出力段のプッシュプル型ＦＥＴ２３４１及び２３４２を挟んで高圧電源配線ＶＨとグランド配線ＧＮＤが接続されて構成される。このドライブＩＣ２３０は、さらに、両ＦＥＴを制御するためのロジック回路２３３、６４ビットの出力回路を選択するためのシフトレジスタ回路２３１、及び、ラッチ回路２３２を備える。
【００１６】
これら制御用の信号は、シフトレジスタ２３１のクロック信号ＣＬＯＣＫ、データ信号ＤＡＴＡ及びラッチ回路２３２のラッチ信号ＬＡＴＣＨと、ゲート回路制御用のストローブ信号ＳＴＢで構成されている。図１９においては、最終出力段がＣＭＯＳ構成（２３４１，２３４２）になっているが、同一極性のＭＯＳＦＥＴから成るトーテンポール構成も適用することができる。
【００１７】
次に、上記のドライブＩＣチップに対する実装方法の例を説明する。例えば、ドライブＩＣチップをリジットプリント基板上に搭載し、ドライブＩＣチップの電源、信号及び出力用パッド端子とプリント基板上の相対応する端子とをワイヤボンディング接続して結線する。
【００１８】
ＩＣチップからの出力配線はプリント基板の端面側に引き出して出力端子が設けられ、同様の端子が設けられたフレキシブル基板と熱圧着接続して一つのモジュールを形成する。このフレキシブル基板の先端には、パネル表示電極と接続するための端子が設けられており、パネル表示電極に対し熱圧着等の手法により接続して使用する。
【００１９】
上記の各電極の駆動端子は、パネル端部のダミー電極を除いて全て回路のグランド電位から直流的には絶縁されており、駆動回路の負荷としては容量性インピーダンスが支配的となる。容量性負荷のパルス駆動回路の低消費電力化技術としては、共振現象による負荷容量とインダクタンスとの間のエネルギーの受け渡しを応用した電力回収回路が知られている。アドレス電極駆動回路のように、個々の負荷電極を表示映像に応じて相互に独立した電圧で駆動するために、負荷容量が大きく変化する駆動回路に適した電力回収技術の例としては、図２０に示す特開平５−２４９９１６に記載の低電力駆動回路が挙げられる。
【００２０】
図２０に示す従来例においては、共振用インダクタンス１１２Ｐ及び１１２Ｎを備えた電力回収回路１１０を用いてアドレスドライブＩＣ１２０の電源端子１２１を駆動することによって消費電力を抑えている。電力回収回路１１０は、プラズマディスプレイパネルのアドレス電極にアドレス放電を誘起せしめるタイミングにおいては通常の一定アドレス駆動電圧を出力する。そして、アドレスドライブＩＣ内の出力回路１２２のスイッチング状態が切替わる前に電源端子１２１の電圧をグランドレベルまで落とす。その際、電力回収回路１１０内の共振用インダクタンス１１２Ｐ及び１１２Ｎとハイレベルに駆動されている任意の数（例えば最大ｎ個）のアドレス電極の合成負荷容量（例えば最大ではＣＬ×ｎ）との間に共振が生じて、アドレスドライブＩＣ内出力回路１２２の出力素子における消費電力は大きく抑制される。
【００２１】
アドレスドライブＩＣの電源電圧を一定にした従来の駆動法においては、スイッチング前後での負荷容量ＣＬの蓄積エネルギーの変化分の全てが、充放電電流経路中の抵抗性インピーダンス部分において消費されていた。電力回収回路１１０を用いた場合には、出力電圧の共振中心となるアドレス駆動電圧の中間電位を基準として負荷容量に蓄えられた位置エネルギー量が、電力回収回路１１０内の共振インダクタンス１１２Ｐ，１１２Ｎを介して維持される。電源電圧がグランドにある最中に出力回路のスイッチング状態を切換えた後、再びアドレスドライブＩＣの電源電圧を共振を経て通常の一定駆動電圧まで立ち上げ、これにより電力消費を抑えている。
【００２２】
また、容量性負荷のパルス駆動回路のもう一つの低消費電力化技術として、図２１に示す特願２０００−３０１０１５に記載の容量性負荷駆動回路がある。この回路においては、駆動回路３中の駆動素子６における電力消費を、抵抗や定電流回路から成る電力分散手段３０に分散することによって抑えている。これは、駆動素子６に流れる駆動電流を直列接続された電力分散手段３０にも流すことによって、これらの間の電圧分圧比に応じた分担で電力消費が分散される原理に基づいている。さらには駆動電源１をｎ段階で上げ下げすることによって、駆動電源１から駆動回路３への投入電力と駆動回路３の各部の消費電力も１／ｎに削減できる。上記の電力回収技術と比較した場合、高いＱを示す共振現象を誘起する必要がないので、駆動回路３の駆動素子６の消費電力を同等に抑えながらも大きな負荷容量５を高速に駆動でき、回路コストが大幅に削減できる利点がある。
【００２３】
【発明が解決しようとする課題】
上記の図２０に示す従来の駆動回路は、共振現象を利用して消費電力の削減を図るものであるが、近年のプラズマディスプレイパネルにおける高精細化や大画面化に伴い消費電力の抑制効果が大幅に損なわれるという問題があった。高精細化に伴って駆動回路の出力周波数を上げた場合には、プラズマディスプレイパネルの制御性能を維持すべく上記の共振時間の削減が必要になる。その際、電力回収回路に設けた共振用インダクタンスの値のみを小さくせねばならず、共振のＱの低下に伴い電力抑制効果は減少してしまう。また、大画面化に伴いアドレス電極の寄生容量が増加しても上記の共振時間の増加を抑えるためには、やはり上記の共振用インダクタンス値の減少によって電力抑制効果が減少してしまう。さらには駆動回路の出力周波数の上昇に伴って、高電圧パルスによってプラズマディスプレイパネルを駆動する回数の増加に伴う消費電力も大きくなり、駆動回路（ドライブＩＣ）における発熱が大きな問題となる。
【００２４】
また、図２１に示した電力分散方式を用いた容量性負荷駆動回路においても、駆動電源１から駆動回路３への投入電力をさらに下げることが出来れば、電源回路も含めた全体システムの発熱を抑えることができ、さらなるコスト削減が可能になる。
【００２５】
駆動回路３の消費電力が十分に抑制出来ない場合、ディスプレイ各部の放熱コストや部品コストが増大してしまう。また、ディスプレイ装置自体の放熱限界により発光輝度が抑えられたり、フラットパネルディスプレイの持ち味である薄型軽量化が充分には発揮出来なくなる恐れが生じる。
【００２６】
本発明の目的は、上述した従来技術の課題に鑑み、駆動回路における電力消費（発熱）が抑制できると共に、ディスプレイ各部のコスト増加を抑えることもできるディスプレイパネル駆動回路及びこれを用いたディスプレイ装置を提供することにある。
【００２７】
【課題を解決するための手段】
本発明の一観点によれば、ディスプレイパネルに接続される複数のアドレス電極及び複数の走査電極と、前記複数のアドレス電極を駆動する第１の駆動回路と、前記複数の走査電極を駆動する第２の駆動回路とを有するディスプレイパネル駆動回路であって、前記複数の走査電極は第１のアドレス期間で走査パルスが印加される第１の走査電極群と第２のアドレス期間で走査パルスが印加される第２の走査電極群から構成され、前記第２の駆動回路は前記複数の走査電極のうち、走査パルスを印加する電極とその前後の電極のみを接続状態にし、前記第１のアドレス期間では、前記第２の走査電極群への電圧の供給を遮断することにより前記第２の走査電極群の出力インピーダンスを上昇させ、前記第２のアドレス期間では、前記第１の走査電極群への電圧の供給を遮断することにより前記第１の走査電極群の出力インピーダンスを上昇させることを特徴とするディスプレイパネル駆動回路が提供される。
【００２９】
第１の走査電極群または第２の走査電極群の出力インピーダンスを上昇させることによって、ディスプレイパネル内に存在する寄生容量を第１の駆動回路の負荷容量から排除できる。この負荷容量の削減効果によって、第１の駆動回路の電力消費を削減することができる。
【００３５】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態によるプラズマディスプレイ装置の全体構成のブロック図を示す。このプラズマディスプレイ装置は、パネル駆動回路の負荷容量を削減することができる。また、このプラズマディスプレイ装置は、プラズマディスプレイパネル２０１と、外部より入力されるインターフェイス信号により表示パネルの駆動回路を制御するための制御信号を形成する制御回路２０５と、この制御回路２０５からの制御信号によりパネル電極を駆動するためのＸ共通ドライバ（Ｘ電極駆動回路）２０６ｏｄｄ，２０６ｅｖｅｎと、走査電極駆動回路（走査ドライバ）２０３ｏｄｄ，２０３ｅｖｅｎ及びＹ共通ドライバ２０４ｏｄｄ，２０４ｅｖｅｎと、アドレス電極駆動回路（アドレスドライバ）２０２とにより構成される。
【００３６】
Ｘ共通ドライバ２０６ｏｄｄ，２０６ｅｖｅｎは維持電圧パルスを発生し、また、Ｙ共通ドライバ２０４ｏｄｄ，２０４ｅｖｅｎも同じく維持電圧パルスを発生する。走査ドライバ２０３ｏｄｄ，２０３ｅｖｅｎは、各走査電極（Ｙ１〜ＹＬ）を独立に駆動して走査する。また、アドレスドライバ２０２は、各アドレス電極（Ａ１〜Ａｄ）に対して表示データに対応したアドレス電圧パルスを印加する。
【００３７】
制御回路２０５は、表示データ制御部２５１、走査ドライバ制御部２５３及び共通ドライバ制御部２５４を有する。表示データ制御部２５１は、クロックＣＬＫ及び表示データＤＡＴＡを受け取ってアドレスドライバ２０２にアドレス制御信号を供給する。走査ドライバ制御部２５３は、垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃを受け取って、走査ドライバ２０３ｏｄｄ，２０３ｅｖｅｎを制御する。共通ドライバ制御部２５４は、垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃを受け取って、共通ドライバ（Ｘ共通ドライバ２０６ｏｄｄ，２０６ｅｖｅｎ及びＹ共通ドライバ２０４ｏｄｄ，２０４ｅｖｅｎ）を制御する。なお、表示データ制御部２５１は、フレームメモリを備えている。
【００３８】
プラズマディスプレイパネル２０１は、放電セル（表示セル）２０７を有し、図１５及び図１６の構成を有する。プラズマディスプレイ装置の駆動波形は、図１８と同様である。
【００３９】
走査ドライバは、プラズマディスプレイパネル２０１の奇数ライン用走査ドライブモジュール２０３ｏｄｄと偶数ライン用走査ドライブモジュール２０３ｅｖｅｎから構成される。この走査ドライバは、駆動シーケンスのアドレス期間ＡＤＤ（図１８）に奇数ラインと偶数ラインとを分けてスキャンパルスを印加することによって、隣接ライン間の干渉によるアドレスの誤制御の発生を防いでいる。例えば、奇数ラインのスキャン直後に偶数ライン間でスキャンパルスを転送し、アドレスドライバ２０２の出力もこれに同期させている。また、図１の場合、奇数ライン用及び偶数ライン用走査ドライブモジュール２０３ｏｄｄ，２０３ｅｖｅｎには、それぞれ４個のスキャンドライブＩＣ（ＩＣ１〜ＩＣ４、ＩＣ５〜ＩＣ８）が搭載されている。その８個のスキャンドライブＩＣ間では、内部のシフトレジスタをシリーズに接続して走査パルスに相当するデータ信号を転送している。この動作に伴ってＹ共通ドライバも奇数ライン用のドライバ２０４ｏｄｄと偶数ライン用のドライバ２０４ｅｖｅｎの２種が必要となる。同様に、Ｘ共通ドライバにも奇数ライン用のドライバ２０６ｏｄｄと偶数ライン用のドライバ２０６ｅｖｅｎの２種が必要となる。
【００４０】
Ｙ電極及びＸ電極の駆動回路は、内部の駆動素子を遮断することによりインピーダンスを高くし、アドレスドライバ２０２の負荷容量の削減による低消費電力化を図ることができる。例えば、Ｙ共通ドライバ２０４ｏｄｄ，２０４ｅｖｅｎ及びＸ共通ドライバ２０６ｏｄｄ，２０６ｅｖｅｎは、奇数ラインのアドレス時には偶数ライン用ドライバを、偶数ラインのアドレス時には奇数ライン用ドライバを駆動素子の遮断制御によって高出力インピーダンス状態にする。もちろん、対象となるＸ電極とＹ電極の駆動電位の制御ために、上記の高出力インピーダンス状態とする前後に適宜、駆動素子の制御が必要となることは言うまでもない。
【００４１】
ただし、アドレスドライバ２０２の出力が遷移するタイミングにおいては、Ｘ電極及びＹ電極をできる限り上記の高出力インピーダンス状態としたい。従って、走査パルスを印加しているラインを含む奇数又は偶数ライン用のドライバ内においても、走査パルスを印加していないラインやそれを含むモジュールやフレキシブル基板の単位で、それらの駆動回路を高出力インピーダンス状態とする。その詳細は、後に図２を参照しながら説明する。
【００４２】
ここで、図１に示した走査ドライバ２０３ｏｄｄ，２０３ｅｖｅｎに搭載された８個のドライブＩＣには、制御信号Ｙｏｄｄ１〜Ｙｏｄｄ４とＹｅｖｅｎ１〜Ｙｅｖｅｎ４が入力され、ＩＣ単位で上記の高出力インピーダンス状態への制御ができるようになっている。
【００４３】
図２は、走査ドライバ２０３ｏｄｄ，２０３ｅｖｅｎ内のドライブＩＣ２３０の内部回路の回路図の一例を示す。Ｘ共通ドライバ２０６ｏｄｄ，２０６ｅｖｅｎ内のドライブＩＣの回路構成も同様である。このドライブＩＣ２３０は、６４ビット分の出力回路２３４（ＯＵＴ１〜ＯＵＴ６４）を備えている。出力回路２３４は、最終出力段のプッシュプル型ＦＥＴ２３４１及び２３４２を挟んで高圧電源ＶＨとグランドＧＮＤに接続される。このドライブＩＣ２３０は、さらに、両ＦＥＴを制御するためのロジック回路２３３、６４ビットの出力回路を選択するためのシフトレジスタ回路２３１、及び、ラッチ回路２３２を備える。
【００４４】
これら制御用の信号は、シフトレジスタ２３１のクロック信号ＣＬＯＣＫ、データ信号ＤＡＴＡ、ラッチ回路２３２のラッチ信号ＬＡＴＣＨ、ロジック回路用電源Ｖｃｃ、ゲート回路制御用のストローブ信号ＳＴＢ、及びトライステート制御信号ＴＳＣで構成されている。
【００４５】
シフトレジスタ２３１は、データ信号ＤＡＴＡを入力し、６４ビットのデータシフトを行う。ラッチ２３２は、シフトレジスタ２３１の出力をラッチし、６４ビットのデータＯＴ１等を出力する。
【００４６】
否定論理積（ＮＡＮＤ）回路２３４５は、出力データＯＴ１及びストローブ信号ＳＴＢを入力し、否定論理積を出力する。論理否定（ＮＯＴ）回路２３４６は、ＮＡＮＤ回路２３４５の出力の論理反転データを出力する。否定論理和（ＮＯＲ）回路２３４７は、ＮＯＴ回路２３４６の出力及びトライステート制御信号ＴＳＣを入力し、否定論理和を出力する。ＮＯＲ回路２３４９は、トライステート制御信号ＴＳＣ及びＮＡＮＤ回路２３４５の出力を入力し、否定論理和を出力する。
【００４７】
ＮチャネルＭＯＳ（metal oxide semiconductor）ＦＥＴ（電界効果トランジスタ）２３４８は、ゲートがＮＯＲ回路２３４７の出力に接続され、ソースがグランドＧＮＤに接続される。抵抗２３５０は、ＮチャネルＭＯＳＦＥＴ２３４８のドレイン及びＰチャネルＭＯＳＦＥＴ２３４１のゲート間に接続される。抵抗２３５１は、ＰチャネルＭＯＳＦＥＴ２３４１のゲート及び高圧電源ＶＨ間に接続される。ＰチャネルＭＯＳＦＥＴ２３４１は、ソースが高圧電源ＶＨに接続され、ドレインが出力線ＯＵＴ１に接続される。ＮチャネルＭＯＳＦＥＴ２３４２は、ゲートがＮＯＲ回路２３４９の出力に接続され、ソースがグランドＧＮＤに接続され、ドレインが出力線ＯＵＴ１に接続される。ダイオード２３４３は、アノードが出力線ＯＵＴ１に接続され、カソードが高圧電源ＶＨに接続される。ダイオード２３４４は、アノードがグランドＧＮＤに接続され、カソードが出力線ＯＵＴ１に接続される。以上は、６４ビット中の１ビットについて説明したが、他のビットの回路も同様である。
【００４８】
この走査ドライバは、図１８に示した駆動波形をプラズマディスプレイパネルに印加する際に、アドレス期間ＡＤＤにおいて高出力インピーダンスにする。Ｘ共通ドライバも同様に高出力インピーダンスにする。ただし、走査パルスを印加するラインの走査ドライバ及びＸ共通ドライバは低出力インピーダンスで駆動する。
【００４９】
トライステート制御信号ＴＳＣをハイレベルにすることによって、各回路ブロック内のハイサイド側駆動素子２３４１とローサイド側駆動素子２３４２を共に遮断することができる。よって、走査ドライブモジュール２０３ｏｄｄ，２０３ｅｖｅｎ単位で駆動回路の出力インピーダンスを制御するのであれば、各モジュール２０３ｏｄｄ，２０３ｅｖｅｎに搭載された全ドライブＩＣのトライステート制御信号ＴＳＣを共通にする。また、走査ドライバ２０３ｏｄｄ，２０３ｅｖｅｎの走査パルスの印加ラインとその前後のラインを駆動していないドライブＩＣのみを上記の高出力インピーダンスとする場合には、各ドライブＩＣごとに異なったタイミングのトライステート制御信号ＴＳＣを入力する。
【００５０】
図３は、ドライブＩＣ２３０の他の回路例を示す。このドライブＩＣ２３０は、アドレスドライバ２０２（図１）の負荷容量を最大限に削減すべく、走査ドライバ２０３ｏｄｄ，２０３ｅｖｅｎの走査パルスの印加ラインとその前後のラインのみを低い出力インピーダンスで駆動できる。図２の回路と異なる点を説明する。
【００５１】
シフトレジスタ２３１は、６６ビットのシフトレジスタである。ラッチ２３２は、６６ビットのラッチである。ＮＡＮＤ回路２３５２は、出力データＯＴ２及びＯＴ３を入力し、否定論理積を出力する。ＮＯＲ回路２３５３は、ＮＡＮＤ回路２３５２の出力及びＮＡＮＤ回路２３４５の出力を入力し、否定論理和を出力する。ＮＯＲ回路２３４７は、ＮＯＲ回路２３５３の出力及びトライステート制御信号ＴＳＣを入力し、否定論理和をＭＯＳＦＥＴ２３４８のゲートに出力する。
【００５２】
トライステート制御信号ＴＳＣによる全出力の高出力インピーダンス制御に加え、走査パルスの出力端子とその隣接端子以外の出力端子が強制的に高出力インピーダンスに制御されるようになっている。走査パルスの出力端子とその少なくとも一方の隣接端子のみを低出力インピーダンスにできるドライブＩＣの一回路例を図３に示した。しかし、図３に示した回路例以外でも、駆動素子の制御回路に順序回路を用いたり、出力インピーダンス状態に対応したシフトレジスタを付け加えたりするなど、同分野の技術者であれば同機能の実現方法は容易に見出されることは言うまでもない。
【００５３】
図４は、図１に示す走査ドライブモジュール２０３ｏｄｄ，２０３ｅｖｅｎ及びＹ共通ドライバ２０４ｏｄｄ，２０４ｅｖｅｎを含むＹ電極駆動回路の例を示す。このＹ電極駆動回路は、実際に図１８に示した駆動波形をプラズマディスプレイパネルに印加する際に、アドレス期間ＡＤＤにおいて高出力インピーダンスにする。ただし、走査パルスを印加するラインのＹ電極駆動回路及びＸ電極駆動回路（Ｘ共通ドライバ）は低出力インピーダンスで駆動する。
【００５４】
以下、走査ドライブモジュール２０３ｏｄｄ，２０３ｅｖｅｎのすべて又は個々を、走査モジュール２０３という。また、Ｙ共通ドライバ２０４ｏｄｄ，２０４ｅｖｅｎのすべて又は個々をＹ共通ドライバ２０４という。また、Ｘ共通ドライバ２０６ｏｄｄ，２０６ｅｖｅｎのすべて又は個々をＸ共通ドライバ２０６という。
【００５５】
まず、走査ドライブモジュール２０３の構成を説明する。ＮチャネルＭＯＳＦＥＴ２３４１は、寄生ダイオード２０３Ｈを有し、ゲートがドライブ回路２０１２の出力に接続され、ソースが出力端子ＯＵＴに接続され、ドレインが電源端子ＶＨに接続される。寄生ダイオード２０３Ｈは、アノードがＭＯＳＦＥＴ２３４１のソースに接続され、カソードがＭＯＳＦＥＴ２３４１のドレインに接続される。ＮチャネルＭＯＳＦＥＴ２３４２は、寄生ダイオード２０３Ｌを有し、ゲートがドライブ回路２０１３の出力に接続され、ソースが基準端子ＶＧＮＤに接続され、ドレインが出力端子ＯＵＴに接続される。寄生ダイオード２０３Ｌは、アノードがＭＯＳＦＥＴ２３４２のソースに接続され、カソードがＭＯＳＦＥＴ２３４２のドレインに接続される。以上は、１ビットの出力端子ＯＵＴの回路について説明したが、他のビットの出力端子の回路も同様である。
【００５６】
次に、Ｙ共通ドライバ２０４について説明する。ＮチャネルＭＯＳＦＥＴ２００１は、ソースが電源端子ＶＨに接続され、ドレインがノードＮ１に接続される。ＮチャネルＭＯＳＦＥＴ２０１１は、ソースがノードＮ３に接続され、ドレインが基準端子ＶＧＮＤに接続される。ＮチャネルＭＯＳＦＥＴ２００２は、ソースが基準端子ＶＧＮＤに接続され、ドレインがノードＮ１に接続される。電源Ｖｓは、正極がノードＮ１に接続され、負極がグランドＧＮＤに接続される。電源Ｖｍｙは、正極がグランドＧＮＤに接続され、負極がノードＮ２に接続される。電源Ｖｙ−Ｖｍｙは、正極がノードＮ２に接続され、負極がノードＮ３に接続される。
【００５７】
ＮチャネルＭＯＳＦＥＴ２００３は、ドレインがグランドＧＮＤに接続され、ソースがダイオード２００４のアノードに接続される。ダイオード２００４のカソードは、電源端子ＶＨに接続される。ダイオード２００５は、アノードが電源端子ＶＨに接続され、カソードがＮチャネルＭＯＳＦＥＴ２００６のドレインに接続される。ＭＯＳＦＥＴ２００６のソースは、グランドＧＮＤに接続される。
【００５８】
ＮチャネルＭＯＳＦＥＴ２０４３は、ドレインがグランドＧＮＤに接続され、ソースがダイオード２０４４のアノードに接続される。ダイオード２０４４のカソードは、基準端子ＶＧＮＤに接続される。ダイオード２００７は、アノードが基準端子ＶＧＮＤに接続され、カソードがＮチャネルＭＯＳＦＥＴ２００８のドレインに接続される。ＭＯＳＦＥＴ２００８のソースは、グランドＧＮＤに接続される。
【００５９】
ＮチャネルＭＯＳＦＥＴ２００９は、ドレインがノードＮ２に接続され、ソースがダイオード２０１０のアノードに接続される。ダイオード２０１０のカソードは、ダイオード２０４２のアノードに接続される。ＮチャネルＭＯＳＦＥＴ２０４１は、ドレインがダイオード２０４２のカソードに接続され、ソースがノードＮ２に接続される。
【００６０】
アドレス期間ＡＤＤ（図１８）にＹ電極駆動回路の出力端子は、Ｙ電極ラインに走査パルスを印加している出力（出力レベル−Ｖｙ）以外は全て−Ｖｍｙレベルである。プラズマディスプレイパネルにおいてＹ電極と対向するアドレス電極の電圧が立ち下がる時には、図２や図３に示したようにＹ電極ドライブＩＣ２３０を高出力インピーダンス化することによって、アドレスドライバ２０２の消費電力を抑えることができる。しかし、アドレス電極の電圧が立ち上がる時には、走査ドライブモジュール２０３中に実装されたＹ電極ドライブＩＣ内のハイサイド側出力素子２３４１に並列接続されたダイオード２０３Ｈを通して出力電流が流れることによって高出力インピーダンスを維持できなくなって、アドレス駆動回路の消費電力が増加する恐れがある。
【００６１】
並列接続されたダイオード２０３Ｈは、ハイサイド側出力素子２３４１がＭＯＳＦＥＴである場合には、そのドレイン−ソース間の寄生ダイオードに相当する。ハイサイド側出力素子２３４１がＭＯＳＦＥＴ以外のＩＧＢＴ（insulated gate bipolar transistor）やバイポーラトランジスタなどの場合でも、ダイオード２０３Ｈの位置にスキャン動作モード時以外に必要となる並列ダイオードを付加することが一般的であるので、上記の懸念が残る。従って、その場合には、Ｙ共通ドライバ２０４の中の駆動素子のうちで、走査ドライブモジュール２０３内の出力素子２３４１の並列ダイオード２０３Ｈと同方向の導通ダイオード２０４２に直列接続された駆動素子２０４１をアドレス期間ＡＤＤの少なくともアドレス出力の立上り時に遮断状態に制御する。このことによって、Ｙ電極駆動回路の出力インピーダンスをアドレス期間ＡＤＤにおいて完全に高インピーダンス化して、アドレスドライバ２０２の消費電力を最大限に削減することができる。
【００６２】
図１８に示した駆動波形となる条件で駆動した場合においても同様に、ローサイド側の出力素子２３４２に並列接続されたダイオード２０３Ｌを介した出力電流の流出によって高出力インピーダンスの維持が困難になることがある。その際も同様に、Ｙ共通ドライバ２０４内の同方向の導通ダイオード２０４４に接続された駆動素子２０４３を遮断状態に制御することが有効であることは言うまでもない。
【００６３】
以上のように、アドレスドライバ２０２はアドレス電極を駆動し、Ｙ共通ドライバ２０４及び走査ドライバ２０３はＹ電極を駆動し、Ｘ共通ドライバ２０６はＸ電極を駆動する。Ｘ電極及びＹ電極が表示放電電極である。表示放電電極ドライバは、Ｙ共通ドライバ２０４、走査ドライバ２０３及びＸ共通ドライバ２０６を含む。Ｙ電極は走査放電電極であり、Ｙ共通ドライバ２０４及び走査ドライバ２０３は走査放電電極ドライバである。
【００６４】
アドレスドライバ２０２がアドレス電極を駆動する際に、図２に示すように、表示放電電極ドライバは複数の表示放電電極のうちのすべてを駆動するために接続し、又は遮断することにより出力インピーダンスを上昇させる。また、図３に示すように、表示放電電極ドライバは複数の表示放電電極の一部を駆動するために接続し、又は遮断することにより出力インピーダンスを上昇させる。その際、Ｙ電極ドライバ２０３，２０４は、走査パルスを印加するＹ電極を接続状態にし、走査パルスを印加しないＹ電極を接続状態又は遮断状態にする。Ｘ共通ドライバ２０６は、Ｙ電極ドライバ２０３，２０４に対応して、ライン毎に同様の状態に制御する。
【００６５】
表示放電電極のすべて又は一部を遮断状態に制御することによって、ディスプレイパネル内に存在する表示放電電極とアドレス電極間の寄生容量がアドレスドライバの負荷容量から排除できる。この負荷容量の削減効果によって、アドレスドライバの電力消費を削減することができる。
【００６６】
（第２の実施形態）
図５は、本発明の第２の実施形態によるアドレスドライバ２０２の構成を示す。図２１では２つの駆動素子６，７を使用するが、図５のアドレスドライバは、単一の駆動素子６を用いることによって回路コストを削減しつつ、電力消費（発熱）が抑制できる。
【００６７】
駆動電源１は、基準端子９が基準電位（グランド）４に接続される。駆動回路３は、駆動素子６を有し、電源端子８が駆動電源１の電源端子１１に接続され、出力端子１０がプラズマディスプレイパネル２０１（図１）のアドレス電極に接続される。抵抗２及び容量５は、それぞれ、アドレス電極の抵抗及び容量であり、抵抗値ＲＬ及び容量値ＣＬを有する。
【００６８】
プラズマディスプレイパネルなどフラットディスプレイパネルの駆動電極のような負荷は、正確には寄生容量と寄生抵抗が集中的でなく分布した構造となっている。ここで分布抵抗２の両端間の抵抗値がＲＬである場合、駆動回路の出力端子１０側から均等に電流が寄生容量５に漏れていって電極先端において零になると仮定すると、実効電極抵抗値Ｒａは両端間抵抗値ＲＬの１／３となる。駆動回路３の駆動素子は、一般的なプッシュプル回路構成に用いる２素子６，７（図２１）とはしないで、駆動素子６のみに削減する。ここで駆動素子６として、駆動素子単独か或いは駆動素子と付加素子から成る合成回路を用いることにより、少なくとも一方向の電流に対するスイッチング機能と双方向導通機能を実現させる。
【００６９】
その際、駆動回路３によって、容量値ＣＬの負荷容量５の電圧を上げる方向に駆動する時に流れる駆動電流は、駆動電源から駆動回路３の駆動素子６を介してＲａという低抗値を示す分布抵抗２に流れる。また、駆動電源１の出力電位を下げることによって、駆動回路３の電源端子８の電位を下げて、負荷容量５の電圧を立ち下げる場合に流れる駆動電流は、双方向導通特性を備えた駆動素子６と駆動電源１を介して基準電位４に流れ込む。その際、駆動素子６の導通インピーダンスを、駆動電源１の出力インピーダンスや上記の実効的電極抵抗値ＲＬに対して低く抑えることにより、駆動素子６における消費電力を低減することができる。また、上述のように駆動電源１に電力回収回路や多段上げ下げ回路を適用することにより、駆動素子６における消費電力をさらに低減することができる。
【００７０】
図６は、図５のアドレスドライバのより具体的な回路を示す。ドライブＩＣ３７は、図５の駆動回路３に相当する。電力分散手段３０は、例えば抵抗であり、ドライブＩＣ３７の電源端子８及び駆動電源１の電源端子１１の間に接続される。電力分散手段３０をドライブＩＣ３７の外部に設けることにより、ドライブＩＣ３７内での発熱量を抑制し、ドライブＩＣ３７の放熱のためのコストを下げることができる。
【００７１】
次に、駆動電源１の構成を説明する。電源４１は、正極が電源４０の負極に接続され、負極がグランドに接続される。スイッチ４２は、電源４０の正極及び電源端子１１の間に接続される。スイッチ４３は、電源４０の負極及び電源端子１１の間に接続される。スイッチ４４は、グランド及び電源端子１１の間に接続される。
【００７２】
次に、ドライブＩＣ３７の構成を説明する。ＰチャネルＭＯＳＦＥＴ６０１は、寄生ダイオード６０２を有し、ゲートがドライブ回路６００に接続され、ソースが電源端子８に接続され、ドレインが出力端子１０に接続される。寄生ダイオード６０２は、アノードがＭＯＳＦＥＴ６０１のドレインに接続され、カソードがＭＯＳＦＥＴ６０１のソースに接続される。出力端子１０は、アドレス電極の数だけ設けられ、外部のアドレス電極に接続される。アドレス電極は、抵抗２及び容量５を有する。各出力端子１０は、それぞれ上記と同様の回路に接続される。
【００７３】
図７は、スイッチ４２〜４４及びスイッチ（ＭＯＳＦＥＴ）６０１の制御及び電圧Ｖ８の波形の例を示す。電圧Ｖ８は、電源端子８の電圧波形である。
タイミングｔ１の前では、スイッチ４２をオン、スイッチ４３及び４４をオフにする。電圧Ｖ８は、Ｖａになる。
次に、タイミングｔ１では、スイッチ４２及び４４をオフ、スイッチ４３をオンにする。電圧Ｖ８は、Ｖａ／２に下がる。
次に、タイミングｔ２では、スイッチ４２及び４３をオフ、スイッチ４４をオンにする。電圧Ｖ８は０Ｖに下がる。
【００７４】
次に、タイミングｔ３では、スイッチ４２及び４４をオフ、スイッチ４３をオンにする。電圧Ｖ８は、Ｖａ／２に上がる。
次に、タイミングｔ４では、スイッチ４２をオン、スイッチ４３及び４４をオフにする。電圧Ｖ８は、Ｖａに上がる。
次に、スイッチ（ＭＯＳＦＥＴ）６０１及び出力端子１０の電圧の関係を説明する。タイミングｔ２の前では、スイッチ６０１のオン／オフが任意である。タイミングｔ２以降において、スイッチ６０１をオンにすると、出力端子１０から電圧Ｈｉが出力される。電圧Ｈｉは、電圧Ｖ８と同じである。一方、スイッチ６０１をオフにすると、出力端子１０から電圧Ｌｏが出力される。電圧Ｌｏは０Ｖである。この出力端子１０の電圧は、図１８のアドレス電極の電圧波形に相当する。
【００７５】
図６において、ドライブＩＣ３７の中の単一の駆動素子６０１は、寄生ダイオード６０２を伴うことにより、電源端子８から出力端子１０に流れる電流方向へのスイッチング機能と、その逆方向の電流に対する導通機能とを備えている。図６では駆動素子にＰチャネルＭＯＳＦＥＴ６０１が用いられているが、図９に示すように同様にダイオード６０２が寄生したＮチャネルＭＯＳＦＥＴ６０３を適用することもできる。また、図８（Ｃ）に示すようにダイオード６０９を新たに並列付加したＩＧＢＴ６０８やバイポーラトランジスタなどを用いることもできる。
【００７６】
図６ではドライブＩＣ３７が電力分散手段３０を介して２段階の電圧上げ下げ機能をもつ駆動電源１によって駆動されており、電源端子８の電位はグランドから電極駆動電圧の範囲で変化する。駆動電源１の２段階電圧上げ下げ回路の回路構成例を図１０に示す。
【００７７】
図１０において、駆動電源１の構成を説明する。ＮチャネルＭＯＳＦＥＴ４５は、スイッチ４２（図６）に相当し、ソースが電源端子１１に接続され、ドレインが電源４０の正極に接続される。ＮチャネルＭＯＳＦＥＴ４８は、スイッチ４４（図６）に相当し、ソースがグランドに接続され、ドレインが電源端子１１に接続される。
【００７８】
次に、スイッチ４３（図６）に相当する構成を説明する。ＮチャネルＭＯＳＦＥＴ４６は、ソースが電源４０の負極に接続され、ドレインがダイオード４９のカソードに接続される。ダイオード４９のアノードは、電源端子１１に接続される。ＮチャネルＭＯＳＦＥＴ４７は、ソースが電源端子１１に接続され、ドレインがダイオード５０のカソードに接続される。ダイオード５０のアノードは、電源４０の負極に接続される。
上記の駆動電源１内のＭＯＳＦＥＴは、オン抵抗を有するので、図６の電力分散手段３０の機能を有する。
【００７９】
図１１は、電力回収回路を用いた駆動電源１１０の構成例を示す。電力回収回路は、低消費電力化を図ることができる。ＰチャネルＭＯＳＦＥＴ１１３Ｐは、ソースが正電位Ｖａに接続され、ドレインが電源端子１１１に接続される。ＮチャネルＭＯＳＦＥＴ１１３Ｎは、ソースがグランドに接続され、ドレインが電源端子１１１に接続される。インダクタンス１１２Ｐは、ダイオード１１５Ｐのカソード及び電源端子１１１間に接続される。ＰチャネルＭＯＳＦＥＴ１１４Ｐは、ドレインがダイオード１１５Ｐのアノードに接続され、ソースがコンデンサ１１６の第１の電極に接続される。コンデンサ１１６の第２の電極は、グランドに接続される。インダクタンス１１２Ｎは、ダイオード１１５Ｎのアノード及び電源端子１１１間に接続される。ＮチャネルＭＯＳＦＥＴ１１４Ｎは、ドレインがダイオード１１５Ｎのカソードに接続され、ソースがコンデンサ１１６の第１の電極に接続される。
【００８０】
次に、駆動電源（電力回収回路）１１０の動作を説明する。この駆動電源１１０は、図７の電圧Ｖ８と同じ電圧を生成することができる。タイミングｔ１の前では、ＦＥＴ１１３Ｐをオンし、ＦＥＴ１１３Ｎ、１１４Ｎ及び１１４Ｐをオフする。すると、電圧Ｖ８はＶａになる。次に、タイミングｔ１では、ＦＥＴ１１４Ｎをオンし、ＦＥＴ１１３Ｐ、１１３Ｎ及び１１４Ｐをオフする。すると、インダクタンス１１２Ｎ及びコンデンサ１１６のＬＣ共振により、コンデンサ１１６が充電されて電力が回収され、電圧Ｖ８が下がる。次に、タイミングｔ２では、ＦＥＴ１１３Ｎをオンし、ＦＥＴ１１３Ｐ、１１４Ｐ及び１１４Ｎをオフする。すると、電圧Ｖ８は０Ｖ（グランド）になる。次に、タイミングｔ３では、ＦＥＴ１１４Ｐをオンし、ＦＥＴ１１３Ｐ、１１３Ｎ及び１１４Ｎをオフする。すると、電圧Ｖ８が上昇する。次に、タイミングｔ４では、ＦＥＴ１１３Ｐをオンし、ＦＥＴ１１３Ｎ、１１４Ｐ及び１１４Ｎをオフする。すると、電圧Ｖ８はＶａになる。
【００８１】
図８（Ａ）〜（Ｃ）は、図６のドライブ回路６００、ＦＥＴ６０１及びダイオード６０２の具体的構成を示す。図６において、ＦＥＴ（駆動素子）６０１を広範囲の電位で導通状態及び遮断状態に維持するために、ドライブ回路６００は電源端子８に接続された高圧回路にすることが多い。そこでドライブ回路６００の回路コストを抑えるべく、ドライブ回路６００を低圧回路で構成した例を図８（Ａ）〜（Ｃ）に示す。
【００８２】
図８（Ａ）では、安価な低耐圧素子から成るドライブ回路６０５から出力される制御電圧を、スイッチ回路６０６を介して駆動素子６０１のゲートに印加している。スイッチ回路６０６を導通させて駆動素子６０１の状態を制御した後に、スイッチ回路６０６を遮断した場合、入力端子対であるでゲート−ソース間の寄生容量６０４に制御電圧が保持されるために駆動素子６０１の制御も維持される。このように入力端子が絶縁された電圧駆動素子を駆動素子６０１として用いた場合には、入力端子対の間の寄生容量６０４をホールドコンデンサとして利用することができる。これは、一般的に駆動素子６０１においては、その安定動作と低消費電力化のために、入力端子対間の寄生容量６０４が他の端子対間の寄生容量よりも大幅に大きく設計されていることを利用している。
【００８３】
図８（Ｂ）の構成を説明する。ＮチャネルＭＯＳＦＥＴ（駆動素子）６０３は、寄生ダイオード６０２を有する。寄生ダイオード６０２は、アノードがＦＥＴ６０３のソースに接続され、カソードがＦＥＴ６０３のドレインに接続される。図８（Ａ）のスイッチ回路６０６の代わりに、ダイオード６０６１及びＮチャネルＭＯＳＦＥＴ６０７を用いる。
【００８４】
図６のドライブＩＣ３７の出力端子１０の電位（駆動素子６０３のソース端子電位と同じ電位）がグランドレベルまで下がっているタイミングにおいて、ドライブ回路６０５の出力をハイレベル（例えば５Ｖ）にすることで、駆動素子６０３は導通状態になる。その後、出力端子１０が高電位になるとダイオード６０６１は遮断し、駆動素子６０３の導通状態は維持される。駆動素子６０３を遮断する時にはドライブ素子６０７を導通させる。入力端子対間の寄生容量６０４は、ホールドコンデンサとして機能する。
【００８５】
図８（Ｃ）においては、並列ダイオード６０９を付加したＩＧＢＴ６０８を駆動素子として用いると共に、ＮチャネルＭＯＳＦＥＴ６０６２のみを上記のスイッチ回路に用いる。ＦＥＴ６０６２は、寄生ダイオード６０９を有する。ＦＥＴ（スイッチ回路）６０６２の動作としては、ドライブ回路６０５の出力がハイレベルの時にＮチャネルＭＯＳＦＥＴ６０６２の寄生ダイオード６１０を介して駆動素子６０８を導通させる。また、ドライブ回路６０５の出力をローレベルにすると共にＮチャネルＭＯＳＦＥＴ６０６２のゲート電位をハイレベルにすることによって、駆動素子６０９を遮断させる。入力端子対間の寄生容量６０４は、ホールドコンデンサとして機能する。
図８（Ａ）〜（Ｃ）の各回路構成の組合せは任意であると共に、駆動波形に応じて逆極性の駆動素子を適用できることは言うまでもない。
【００８６】
以上のように、図６において、駆動電源１は、周期的に昇降する電圧を供給可能である。ＦＥＴ６０１及び寄生ダイオード６０２は、第１のスイッチング素子を構成する。第１のスイッチング素子は、駆動電源１及び出力端子１０の間に接続され、双方向導通可能であり少なくとも一方向の電流に対するスイッチング機能を有する。
【００８７】
上記の少なくとも一方向の電流に対するスイッチング機能と双方向導通機能を有した回路を用いることによって、各出力端子１０単位においてプッシュプル構成のために複数設けていた駆動素子の数を単一にして、回路コストを削減することができる。
【００８８】
また、図８（Ａ）に示すように、第１のスイッチング素子は高圧スイッチング素子であり、第１のスイッチング素子の制御端子は、第２のスイッチング素子６０６等を介して低圧駆動回路６０５に接続される。また、図８（Ｂ）、（Ｃ）に示すように、第２のスイッチング素子は、ダイオード６０６１又はＭＯＳＦＥＴ６０６２を用いて構成してもよい。
【００８９】
（第３の実施形態）
図１２（Ａ）は、本発明の第３の実施形態によるアドレスドライバ２０２（図１）の構成例を示す。このアドレスドライバ２０２は、負荷容量に充電されている電荷を出力切り換えの際に再利用することによって電力消費を抑制することができる。
【００９０】
駆動回路３の電源端子８は、スイッチ回路８０を介して駆動電源１に接続される。ＰチャネルＭＯＳＦＥＴ６０１ａ，６０１ｂ，６０１ｃは、それぞれ寄生ダイオード６０２ａ，６０２ｂ，６０２ｃを有し、ソースが電源端子８に接続され、ドレインが出力端子１０ａ，１０ｂ，１０ｃに接続される。寄生ダイオード６０２ａ〜６０２ｃのアノード及びカソードは、それぞれＦＥＴ６０１ａ〜６０１ｃのドレイン及びソースに接続される。ＦＥＴ６０１ａ〜６０１ｃのゲートは、ドライブ回路６００の出力に接続される。
【００９１】
ＮチャネルＭＯＳＦＥＴ７０１ａ，７０１ｂ，７０１ｃは、それぞれ寄生ダイオード７０２ａ，７０２ｂ，７０２ｃを有し、ソースがグランド端子４に接続され、ドレインが出力端子１０ａ，１０ｂ，１０ｃに接続される。寄生ダイオード７０２ａ〜７０２ｃのアノード及びカソードは、それぞれＦＥＴ７０１ａ〜７０１ｃのソース及びドレインに接続される。ＦＥＴ７０１ａ〜７０１ｃのゲートは、ドライブ回路７００の出力に接続される。出力端子１０ａ〜１０ｃには、アドレス電極の抵抗２及び容量５が接続されている。
【００９２】
駆動回路３は、複数の出力端子１０ａ〜１０ｃを備えている回路であれば、単一のドライブＩＣであっても、複数のドライブＩＣを搭載したドライブモジュールや複数のドライブモジュールを含んだドライブ回路であっても構わない。
【００９３】
図１２（Ｂ）の波形図は、スイッチ８０の状態、出力端子１０ａの電圧Ｖｏ１、出力端子１０ｂの電圧Ｖｏ２の波形を示す。電圧Ｖｏ１を０ＶからＶａへ立ち上げ、電圧Ｖｏ２をＶａから０Ｖへ立ち下げる場合を例に説明する。
【００９４】
タイミングｔ１の前では、スイッチ８０をオンし、ＦＥＴ６０１ｂ及び７０１ａをオン（導通）し、ＦＥＴ７０１ｂ及び６０１ａはオフ（遮断）する。電圧Ｖｏ１は０Ｖになり、電圧Ｖｏ２はＶａになる。
次に、タイミングｔ１では、スイッチ８０をオフにする。
【００９５】
次に、タイミングｔ２では、ローサイド側出力端子であるＦＥＴ７０１ａをオフする。その後、ハイサイド側出力素子であるＦＥＴ６０１ａをオンし、ＦＥＴ６０１ｂをオフする。すると、出力端子１０ｂの電圧Ｖｏ２は、寄生ダイオード６０２ｂ及びＦＥＴ６０１ａを介して、出力端子１０ａに供給される。電圧Ｖｏ２は下がり、電圧Ｖｏ１は上がり、やがて両者は同じ電圧になる。この際、出力端子１０ｂの負荷容量５に蓄えられていた電荷を出力端子１０ａの負荷容量に分配しておくことによって、その後の駆動電源１からの電荷供給量を削減して、電力消費を抑制することができる。
【００９６】
次に、タイミングｔ３では、スイッチ８０をオンし、ローサイド側出力素子であるＦＥＴ７０１ｂをオンする。すると、電圧Ｖｏ１はＶａに上がり、電圧Ｖｏ２は０Ｖに下がる。
この場合、タイミングｔ２でハイサイド側出力素子であるＦＥＴ６０１ａ，６０１ｂ、及びオフするローサイド側出力素子であるＦＥＴ７０１ａを切り替えた後、タイミングｔ３でオンするローサイド側出力素子であるＦＥＴ７０１ｂを切り替えるようにドライブ回路６００及び７００を制御する。例えば、ＦＥＴ７０１ｂのドライブ回路７００において、制御信号経路に抵抗とコンデンサから成るＣＲ遅延回路を設けたり、能動素子の駆動能力を抑制したりすることによって、ＦＥＴ６０１ａ，６０１ｂ，７０１ａのドライブ回路６００，７００の特性よりも大きな伝搬遅延時間を確保することができる。
【００９７】
また、スイッチ８０は、タイミングｔ１からｔ３までの間、オフするように設計する。この設計も図１に示した制御回路２０５に入力された各タイミング信号から容易に生成できる。このようにスイッチ８０をオフして、各負荷容量に充電されていた電荷をまとめて、ハイレベルにすべき出力端子に分配することができる。その後、スイッチ８０の導通時に、駆動電源１から供給される電荷量は上記の分配電荷の分だけ削減できるので、駆動電源１からの供給エネルギーも減り、結果的に駆動回路３の電力消費を削減することができる。
なお、駆動電源１と駆動回路３の間に設けられていたスイッチ回路８０を、グランド端子４のグランド電位と駆動回路３の間に挿入することも可能である。
【００９８】
図１３は、図１２（Ａ）のスイッチ８０をＭＯＳＦＥＴ８１で構成した例を示す。ＭＯＳＦＥＴ８１は、ＮチャネルであってもＰチャネルであっても良いし、他のスイッチング素子でも良いことは言うまでもない。また、ＭＯＳＦＥＴ８１のゲート−ソース間の駆動電圧を適切に調整するなどして、ＭＯＳＦＥＴ８１を定電流モード或いは高出力インピーダンス状態で使用することもできる。このように駆動することによって、ＭＯＳＦＥＴ８１への電力分散効果も大きくなり、駆動回路３のさらなる消費電力低減も可能となる。
【００９９】
以上のように、図１２（Ａ）において、共通スイッチング素子８０は、電源１に接続される。第１のスイッチング素子６０１ａ，６０２ａ及び第２のスイッチング素子７０１ａ，７０２ａは、共通スイッチング素子８０を介して電源１及び基準電位４の間に直列に接続される。第１の出力端子１０ａは、第１のスイッチング素子６０１ａ，６０２ａ及び第２のスイッチング素子７０１ａ，７０２ａの間に接続される。
【０１００】
第３のスイッチング素子６０１ｂ，６０２ｂ及び第４のスイッチング素子７０１ｂ，７０２ｂは、第１のスイッチング素子６０１ａ、６０２ａ及び第２のスイッチング素子７０１ａ，７０２ａに対して並列に、かつ共通スイッチング素子８０を介して電源１及び基準電位４の間に直列に接続される。第２の出力端子１０ｂは、第３のスイッチング素子６０１ｂ，６０２ｂ及び第４のスイッチング素子７０１ｂ，７０２ｂの間に接続される。
【０１０１】
図１２（Ｂ）において、タイミングｔ１の前で基準電位４の電圧を第２のスイッチング素子７０１ａ，７０２ａを介して第１の出力端子１０ａから出力し、その後、タイミングｔ１で共通スイッチング素子８０を開き、タイミングｔ２で第２の出力端子１０ｂの電圧を第１のスイッチング素子６０１ａ，６０２ａ及び第３のスイッチング素子６０１ｂ，６０２ｂを介して第１の出力端子１０ａから出力し、その後、タイミングｔ３で電源１の電圧を共通スイッチング素子８０及び第１のスイッチング素子６０１ａ，６０２ａを介して第１の出力端子１０ａから出力する。
【０１０２】
また、タイミングｔ１の前で電源１の電圧を共通スイッチング素子８０及び第３のスイッチング素子６０１ｂ，６０２ｂを介して第２の出力端子１０ｂから出力し、その後、タイミングｔ１で共通スイッチング素子８０を開き、タイミングｔ２で第１の出力端子１０ａの電圧を第１のスイッチング素子６０１ａ，６０２ａ及び第３のスイッチング素子６０１ｂ，６０２ｂを介して第２の出力端子１０ｂから出力し、その後、タイミングｔ３で基準電位４の電圧を第４のスイッチング素子７０１ｂ，７０２ｂを介して第２の出力端子１０ｂから出力する。
【０１０３】
上記の制御により、負荷容量に充電されている電荷を出力切換えの際に再利用できる。それによって、出力切換えの際に電源から供給されるエネルギーを減らして、駆動回路の電力消費を削減することができる。
【０１０４】
（第４の実施形態）
図１４は、本発明の第４の実施形態によるアドレスドライバ２０２の構成例を示す。このアドレスドライバ２０２は、表示パネルが高精細化や大画面化されても消費電力の抑制効果が損なわれ難い電力回収回路を含む。
【０１０５】
アドレスドライバ２０２は、複数のドライブＩＣ３７を搭載したアドレスドライブモジュール３７０，３７１〜３７２に、それぞれ、共振用インダクタンス１２２Ｐ，１２２Ｎと共振スイッチ１２３Ｐ，１２３Ｎと交流接地用コンデンサ１２４から成る共振回路部を有する。そして、出力電圧の駆動電源１２１へ接続するためのスイッチ回路１２５を一つだけ複数のアドレスドライブモジュール３７０〜３７２の間で共用している。
【０１０６】
インダクタンス１２２Ｐ（図１１のインダクタンス１１２Ｐ）は、アドレスドライブモジュール３７０等の電源端子及びダイオード１２７Ｐ（図１１のダイオード１１５Ｐ）のカソード間に接続される。スイッチ１２３Ｐ（図１１のＦＥＴ１１４Ｐ）は、ダイオード１２７Ｐのアノード及びコンデンサ１２４の第１の電極間に接続される。コンデンサ１２４の第２の電極は、グランドに接続される。
【０１０７】
また、インダクタンス１２２Ｎ（図１１のインダクタンス１１２Ｎ）は、アドレスドライブモジュール３７０等の電源端子及びダイオード１２７Ｎ（図１１のダイオード１１５Ｎ）のアノード間に接続される。スイッチ１２３Ｎ（図１１のＦＥＴ１１４Ｎ）は、ダイオード１２７Ｎのカソード及びコンデンサ１２４の第１の電極間に接続される。
【０１０８】
スイッチ１２５（図１１のＦＥＴ１１３Ｐ）は、駆動電源１２１の電源端子及びアドレスドライブモジュール３７０等の電源端子間に接続される。駆動電源１２１の基準端子は、グランドに接続される。スイッチ１２６（図１１のＦＥＴ１１３Ｎ）は、駆動電源１２１の基準端子及びアドレスドライブモジュール３７０等の電源端子間に設けられる。
【０１０９】
図示したように各アドレスドライブモジュールの３７０〜３７２直近に共振回路部を設けることにより、共振電流経路の配線長を最短に短縮して寄生インダクタンスや寄生容量を削減することができる。このことによって共振周期を削減した高速駆動と、Ｑ値上昇による電力回収効率の向上に伴う消費電力の削減が可能となる。
【０１１０】
さらに、共振周期を短縮したい場合や回路部品を削減する場合には、上記の共振用インダクタンス１２２Ｐ及び１２２Ｎを削除して上記の共振電流経路の配線に分布する寄生インダクタンスを用いて共振を起こしても良い。その際に、共振電流経路となる配線を、プリント基板などの平面導体パターンを用いた分布定数回路によって構成することもできる。
【０１１１】
また、共振特性への影響の小さい上記の電位固定用のスイッチ回路１２５，１２６を単一の組みにすることによって、回路コストを最大限に削減することができる。共振回路部を各ドライブＩＣごとに設けることによって、駆動速度を最大限に速めると共に消費電力を最大限に低減することができる。また、最大消費電力のみを低減して放熱コストを削減出来れば良く、平均的な消費電力の大幅抑制が不要である場合には、グランドヘの電位固定用スイッチ回路１２６の排除により、さらなる回路コストの削減も可能である。
【０１１２】
以上のように、第１のスイッチング素子１２５，１２６は、電源１２１に接続される。図１１において、ドライブＩＣ３７は、電源１１０及び複数の出力端子１０の間にそれぞれ接続される複数の第２のスイッチング素子６０１，６０２を有する。図１４において、共振回路は、一又は複数の第２のスイッチング素子毎に設けられ、基準電位に接続可能な共振用インダクタンス１２２Ｐ，１２２Ｎ及びコンデンサ１２４を含み、第１のスイッチング素子１２５，１２６の数よりも多く設けられる。
【０１１３】
出力端子１０から共振用インダクタンス１２２Ｐ，１２２Ｎまでの接続配線の寄生インダクタンスの大きさは、共振用インダクタンス１２２Ｐ，１２２Ｎの大きさよりも小さいことが望ましい。共振用インダクタンス１２２Ｐ，１２２Ｎは、出力端子１０から共振回路の中の共振電流経路の配線寄生インダクタンスによって構成することができる。
【０１１４】
複数の共振回路を駆動素子又は駆動回路（一又は複数の第２のスイッチング素子）単位に対応して設けることにより、共振回路の配線長を最短に短縮して、共振電流経路の寄生インダクタンスを削減することができる。このことによって共振周期を削減した高速駆動と、Ｑ値上昇による回収効率の向上に伴う消費電力の削減が図れる。また、共振への影響の小さい上記の電源電位固定用のスイッチ回路１２５，１２６の数を減らすことによって、回路コストを削減することができる。
【０１１５】
上記の第１〜第４の実施形態によれば、ディスプレイパネル駆動回路における電力消費（発熱）が抑制できると共に、回路コストの増加を抑えることができる。また、負荷容量の大きい４０型（インチ）クラス以上のプラズマディスプレイや、アドレス電極駆動パルスレートの高いＳＶＧＡ（８００×６００ドット）、ＸＧＡ（１０２４×７６８ドット）、ＳＸＧＡ（１２８０×１０２４）といった高解像度プラズマディスプレイ、ＴＶ・ＨＤＴＶなどといった高輝度高階調プラズマテレビの小型低消費電力化・低コスト化を推進することができる。また、動画表示中の偽輪郭対策に伴うアドレス電極駆動パルスレートの増加による消費電力の増加も抑えることができる。
【０１１６】
上記のディスプレイパネル駆動回路は、プラズマディスプレイやエレクトロルミネッセンス、液晶ディスプレイ（ＬＣＤ）などのフラットディスプレイパネル、及びその他のディスプレイに適用できる。
【０１１７】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【０１１８】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
（付記１）ディスプレイパネルに接続するためのそれぞれ複数の第１及び第２の電極と、
前記第１の電極を駆動するための第１の駆動回路と、
前記複数の第２の電極のうちのすべて若しくは一部を駆動するために接続し、又は遮断することにより出力インピーダンスを上昇させる第２の駆動回路と
を有することを特徴とするディスプレイパネル駆動回路。
（付記２）前記第１の駆動回路がプラズマディスプレイパネルのアドレス電極駆動回路であり、前記第２の駆動回路がプラズマディスプレイパネルの表示放電電極の駆動回路であることを特徴とする付記１記載のディスプレイパネル駆動回路。
（付記３）前記第２の駆動回路がプラズマディスプレイパネルの奇数番目のライン又は偶数番目のラインの表示放電電極の駆動回路であることを特徴とする付記２記載のディスプレイパネル駆動回路。
（付記４）前記表示放電電極は放電を行うための第１及び第２の表示放電電極の複数の組みを含み、
前記第２の駆動回路が前記第１及び第２の表示放電電極を駆動するための回路であることを特徴とする付記２記載のディスプレイパネル駆動回路。
（付記５）前記第１の駆動回路がプラズマディスプレイパネルのアドレス電極駆動回路であり、前記第２の駆動回路がプラズマディスプレイパネルの走査放電電極の駆動回路であることを特徴とする付記１記載のディスプレイパネル駆動回路。
（付記６）前記第２の駆動回路がプラズマディスプレイパネルの奇数番目のライン又は偶数番目のラインの走査放電電極の駆動回路であることを特徴とする付記５記載のディスプレイパネル駆動回路。
（付記７）前記第２の駆動回路が一つの駆動ＩＣであることを特徴とする付記５記載のディスプレイパネル駆動回路。
（付記８）前記第２の駆動回路は、走査パルスを印加する走査放電電極を接続状態にし、走査パルスを印加しない走査放電電極を接続状態又は遮断状態にすることを特徴とする付記５記載のディスプレイパネル駆動回路。
（付記９）付記１に記載のディスプレイパネル駆動回路と、
前記ディスプレイパネル駆動回路の第１及び第２の電極に接続されるプラズマディスプレイパネルとを有することを特徴とするプラズマディスプレイ。
（付記１０）電圧を供給可能な電源と、
前記電源が供給する電圧を出力するための出力端子と、
前記電源及び前記出力端子の間に接続され、双方向導通可能であり少なくとも一方向の電流に対するスイッチング機能を有する第１のスイッチング素子とを有することを特徴とするディスプレイパネル駆動回路。
（付記１１）前記第１のスイッチング素子はＭＯＳＦＥＴを用いて構成されることを特徴とする付記１０記載のディスプレイパネル駆動回路。
（付記１２）前記第１のスイッチング素子は、ＩＧＢＴ又はバイポーラトランジスタにダイオードを並列接続して構成されることを特徴とする付記１０記載のディスプレイパネル駆動回路。
（付記１３）前記第１のスイッチング素子は高圧スイッチング素子であり、
前記第１のスイッチング素子の制御端子は、第２のスイッチング素子を介して低圧駆動回路に接続されることを特徴とする付記１０記載のディスプレイパネル駆動回路。
（付記１４）前記第２のスイッチング素子は、ダイオード又はＭＯＳＦＥＴを用いて構成されることを特徴とする付記１３記載のディスプレイパネル駆動回路。
（付記１５）付記１０に記載のディスプレイパネル駆動回路と、
前記ディスプレイパネル駆動回路の出力端子に接続されるプラズマディスプレイパネルとを有することを特徴とするプラズマディスプレイ。
（付記１６）電源に接続される共通スイッチング素子と、
前記共通スイッチング素子を介して電源及び基準電位の間に直列に接続される第１及び第２のスイッチング素子と、
前記第１及び第２のスイッチング素子の間に接続される第１の出力端子と、
前記第１及び第２のスイッチング素子に対して並列に、かつ前記共通スイッチング素子を介して電源及び基準電位の間に直列に接続される第３及び第４のスイッチング素子と、
前記第３及び第４のスイッチング素子の間に接続される第２の出力端子と、
前記共通スイッチング素子を開き、前記第２の出力端子の電圧を前記第１及び第３のスイッチング素子を介して前記第１の出力端子から出力し、その後、電源の電圧を前記共通スイッチング素子及び前記第１のスイッチング素子を介して前記第１の出力端子から出力する制御回路とを有することを特徴とするディスプレイパネル駆動回路。
（付記１７）電源に接続される共通スイッチング素子と、
前記共通スイッチング素子を介して電源及び基準電位の間に直列に接続される第１及び第２のスイッチング素子と、
前記第１及び第２のスイッチング素子の間に接続される第１の出力端子と、
前記第１及び第２のスイッチング素子に対して並列に、かつ前記共通スイッチング素子を介して電源及び基準電位の間に直列に接続される第３及び第４のスイッチング素子と、
前記第３及び第４のスイッチング素子の間に接続される第２の出力端子と、
前記共通スイッチング素子を開き、前記第１の出力端子の電圧を前記第１及び第３のスイッチング素子を介して前記第２の出力端子から出力し、その後、基準電位の電圧を前記第４のスイッチング素子を介して前記第２の出力端子から出力する制御回路とを有することを特徴とするディスプレイパネル駆動回路。
（付記１８）前記制御回路は、前記共通スイッチング素子を開き、前記第１の出力端子の電圧を前記第１及び第３のスイッチング素子を介して前記第２の出力端子から出力し、その後、基準電位の電圧を前記第４のスイッチング素子を介して前記第２の出力端子から出力することを特徴とする付記１６記載のディスプレイパネル駆動回路。
（付記１９）前記制御回路は、基準電位の電圧を前記第２のスイッチング素子を介して前記第１の出力端子から出力し、その後、前記共通スイッチング素子を開き、前記第２の出力端子の電圧を前記第１及び第３のスイッチング素子を介して前記第１の出力端子から出力し、その後、電源の電圧を前記共通スイッチング素子及び前記第１のスイッチング素子を介して前記第１の出力端子から出力することを特徴とする付記１６記載のディスプレイパネル駆動回路。
（付記２０）前記制御回路は、電源の電圧を前記共通スイッチング素子及び前記第３のスイッチング素子を介して前記第２の出力端子から出力し、その後、前記共通スイッチング素子を開き、前記第１の出力端子の電圧を前記第１及び第３のスイッチング素子を介して前記第２の出力端子から出力し、その後、基準電位の電圧を前記第４のスイッチング素子を介して前記第２の出力端子から出力することを特徴とする付記１７記載のディスプレイパネル駆動回路。
（付記２１）前記共通スイッチング素子は、ＭＯＳＦＥＴを用いて構成されることを特徴とする付記１６記載のディスプレイパネル駆動回路。
（付記２２）前記共通スイッチング素子は、ＭＯＳＦＥＴを用いて構成されることを特徴とする付記１７記載のディスプレイパネル駆動回路。
（付記２３）付記１６に記載のディスプレイパネル駆動回路と、
前記ディスプレイパネル駆動回路の第１及び第２の出力端子に接続されるプラズマディスプレイパネルとを有することを特徴とするプラズマディスプレイ。
（付記２４）付記１７に記載のディスプレイパネル駆動回路と、
前記ディスプレイパネル駆動回路の第１及び第２の出力端子に接続されるプラズマディスプレイパネルとを有することを特徴とするプラズマディスプレイ。
（付記２５）電圧を供給可能な電源と、
前記電源に接続される第１のスイッチング素子と、
前記第１のスイッチング素子を介して前記電源の電圧を出力可能な複数の出力端子と、
前記電源及び前記複数の出力端子の間にそれぞれ接続される複数の第２のスイッチング素子と、
前記複数の第２のスイッチング素子のうちの一又は複数の第２のスイッチング素子毎に設けられ、基準電位に接続可能な共振用インダクタンス及びコンデンサを含み、前記第１のスイッチング素子の数よりも多く設けられる共振回路とを有することを特徴とするディスプレイパネル駆動回路。
（付記２６）前記出力端子から前記共振用インダクタンスまでの接続配線の寄生インダクタンスの大きさが前記共振用インダクタンスの大きさよりも小さいことを特徴とする付記２５記載のディスプレイパネル駆動回路。
（付記２７）前記共振用インダクタンスは、前記出力端子から前記共振回路の中の共振電流経路の配線寄生インダクタンスによって構成されることを特徴とする付記２５記載のディスプレイパネル駆動回路。
（付記２８）付記２５に記載のディスプレイパネル駆動回路と、
前記ディスプレイパネル駆動回路の複数の出力端子に接続されるプラズマディスプレイパネルとを有することを特徴とするプラズマディスプレイ。
【０１１９】
【発明の効果】
第１の走査電極群または第２の走査電極群の出力インピーダンスを上昇させることによって、ディスプレイパネル内に存在する寄生容量を第１の駆動回路の負荷容量から排除できる。この負荷容量の削減効果によって、第１の駆動回路の電力消費を削減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるプラズマディスプレイを示すブロック図である。
【図２】本発明の第１の実施形態によるドライブＩＣの回路構成を示す回路図である。
【図３】ドライブＩＣの他の回路構成を示す回路図である。
【図４】走査ドライブモジュール及びＹ共通ドライバを含むＹ電極駆動回路の例を示す回路図である。
【図５】本発明の第２の実施形態によるアドレスドライバの構成を示す図である。
【図６】図５のアドレスドライバのより具体的な回路を示す図である。
【図７】スイッチの制御及びそれに対応する電圧波形の例を示す図である。
【図８】図８（Ａ）〜（Ｃ）は図６のドライブ回路、ＭＯＳＦＥＴ及びダイオードの具体的構成を示す図である。
【図９】図６のアドレスドライバの他の回路例を示す図である。
【図１０】図６のアドレスドライバのさらに他の回路例を示す図である。
【図１１】電力回収回路を用いた駆動電源の構成例を示す図である。
【図１２】図１２（Ａ）及び（Ｂ）は本発明の第３の実施形態によるアドレスドライバの構成例を示す図及び波形図である。
【図１３】図１２（Ａ）のスイッチをＭＯＳＦＥＴで構成した例を示す図である。
【図１４】本発明の第４の実施形態によるアドレスドライバの構成例を示す図である。
【図１５】面放電ＡＣ型プラズマディスプレイパネルの平面模式図である。
【図１６】面放電ＡＣ型プラズマディスプレイパネルの断面模式図である。
【図１７】面放電ＡＣ型プラズマディスプレイパネル駆動回路を示すブロック図である。
【図１８】面放電ＡＣ型プラズマディスプレイパネルの駆動電圧波形を示す波形図である。
【図１９】ドライブＩＣの回路構成を示す回路図である。
【図２０】電力回収方式を用いた従来のプラズマディスプレイの駆動回路の一例を示すブロック図である。
【図２１】電力分散方式を用いた従来のプラズマディスプレイの駆動回路の一例を示すブロック図である。
【符号の説明】
１…駆動電源
２…分布抵抗
３…駆動回路
４…基準電位点
５…負荷容量
６，７…駆動素子
８…駆動回路電源端子
９…駆動回路基準電位端子
１０…駆動回路出力端子
３０…電力分散手段
３７…アドレスドライブＩＣ
１１０…電力回収回路
１２０…プラズマディスプレイパネルドライブＩＣ
１２１…アドレスドライブＩＣ電源端子
１２２…アドレスドライブＩＣ内出力回路
２０１…プラズマディスプレイパネル
２０２…アドレスドライブ回路
２０３…走査ドライブ回路
２０３ｏｄｄ…奇数ライン用走査ドライブモジュール
２０３ｅｖｅｎ…偶数ライン用走査ドライブモジュール
２０５…制御回路
２０６…Ｘ共通ドライブ回路

Claims (4)

1. ディスプレイパネルに接続される複数のアドレス電極及び複数の走査電極と、
   前記複数のアドレス電極を駆動する第１の駆動回路と、
   前記複数の走査電極を駆動する第２の駆動回路と
   を有するディスプレイパネル駆動回路であって、
   前記複数の走査電極は第１のアドレス期間で走査パルスが印加される第１の走査電極群と第２のアドレス期間で走査パルスが印加される第２の走査電極群から構成され、
   前記第２の駆動回路は前記複数の走査電極のうち、走査パルスを印加する電極とその前後の電極のみを接続状態にし、前記第１のアドレス期間では、前記第２の走査電極群への電圧の供給を遮断することにより前記第２の走査電極群の出力インピーダンスを上昇させ、前記第２のアドレス期間では、前記第１の走査電極群への電圧の供給を遮断することにより前記第１の走査電極群の出力インピーダンスを上昇させることを特徴とするディスプレイパネル駆動回路。
2. 前記第１のアドレス期間または前記第２のアドレス期間において、走査パルスを印加する前記複数の走査電極を接続状態にし、走査パルスを印加しない前記複数の走査電極を遮断状態にすることを特徴とする請求項１に記載のディスプレイパネル駆動回路。
3. 前記第２の駆動回路は前記複数の走査電極を駆動する複数の駆動ＩＣを有することを特徴とする請求項１に記載のディスプレイパネル駆動回路。
4. 請求項１に記載のディスプレイパネル駆動回路と、
   前記ディスプレイパネル駆動回路の前記複数の走査電極及び前記複数のアドレス電極に接続されるプラズマディスプレイパネルと
   を有することを特徴とするプラズマディスプレイ。

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