JP4283974B2 - 半導体メモリ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に冗長ブロックを選択的に遮断してテストすることによって不良メモリセルの位置を容易に判別できる半導体メモリ装置に関する。
【０００２】
【従来の技術】
最近半導体装置は、微細化技術の発達に伴ない高速化及び高集積化がなされている。特に、半導体メモリ装置では高集積化と共に高収率も要求されている。
半導体メモリ装置は多数のメモリセルより構成される。しかし、このようなメモリセル中で何れか一つのメモリセルでもまともに動作できなければ、半導体メモリ装置はもはや適切な機能を発揮できない。
【０００３】
半導体メモリ装置の集積度が増加するにつれてメモリセルに欠陥が発生する確率が高くなっている。このような欠陥セルは半導体メモリ装置の機能を害し、半導体メモリ装置の収率を落とす主要因になる。従って欠陥セルを余分の他のセルで代替して収率を向上させる冗長回路を内蔵する技術が広く使われている。
一般に冗長回路は、余分の行と列とで配列される冗長メモリセルブロックを駆動し、欠陥セルに替えて冗長メモリセルブロック内の冗長セルを選択する。従って、欠陥セルを指定するアドレス信号が入力されれば、欠陥セルの代わりに冗長メモリセルが選択される。
【０００４】
欠陥セルを冗長セルで代替する一つの方法が米国特許第５,３２５,３３４号に開示されている。
前記米国特許によれば、ヒューズボックスアレイ内の多数のヒューズは、欠陥列アドレスに対応して選択的に切断/燃やして切る方式でプログラムされている。ヒューズボックスアレイには多数の欠陥列を救済するために多数個のヒューズボックスが配列されているが、各々のヒューズボックスは欠陥列が含まれた列アドレス信号を共有し、該当する欠陥列アドレスに対応してプログラムされた多数のヒューズを含む。従って欠陥列が含まれた列アドレス信号がヒューズボックスに入力されれば、ブロック選択制御回路で提供される第１出力信号に応答して冗長列ドライバーゲートが駆動されて所定の冗長列が選択される。選択された冗長列は欠陥列を代替する役割を遂行する。そうして欠陥セルは冗長セルで代替させられる。
【０００５】
この後、前記米国特許第５,３２５,３３４号に開示された方法で欠陥セルを救済して半導体メモリ装置をパッケージした後テストする。ところが、欠陥セルを冗長セルで代えたため、テスト時には、もう欠陥セルは発生しないのが通常であるが、再び不良メモリセルが現れる可能性がある。これを進行性不良というが、この進行性不良はメインメモリブロック及び冗長メモリブロック両方で発生する。もちろん、この進行性不良を早期に除去するために一時的に多くのテストパターンを使用してテストを強化する場合もあるが、このようにすればたとえテスト結果は正確に示されるにしても、テスト時間が長くなってテストコストを上げる結果となる。
【０００６】
従って、適正な水準でテストパターンの数を限定してテストするが、テスト以後に発生する進行性不良がメインメモリブロックで発生したのか、あるいは冗長メモリブロックで発生したのかを判別して工程エンジニアにフィードバックする必要がある。すると、工程エンジニアは工程欠陥を制御するなどの一連の措置を行なう。ところが、前記米国特許第５,３２５,３３４号に開示された方法を含む従来の冗長方法では進行性不良セルの位置を判別し難いという問題点があった。
【０００７】
【発明が解決しようとする課題】
したがって、欠陥セルを冗長セルで代替した半導体メモリ装置のテスト時に発生する進行性不良セルの位置を容易に判別できる半導体メモリ装置が要求される。
本発明の目的は、パッケージした後にも冗長ブロックを選択的に遮断してテストすることによって、不良メモリセルがメインメモリブロック内で発生したものか、あるいは冗長ブロック内で発生したものかを容易に判別できる半導体メモリ装置を提供することにある。
【０００８】
【課題を解決するための手段】
前記目的を達成するために本発明によれば、複数個のメモリセルより構成されるメインメモリセルブロック内の前記メモリセル中の欠陥セルを救済するために余分のメモリセルで代替する冗長メモリセルブロックを有する半導体メモリ装置において、メインメモリセルブロック及び冗長メモリセルブロックをテストするノーマルモードテストと、欠陥セルを代替した冗長メモリセルブロックを選択的に遮断してテストする冗長遮断モードテストとを採用して、ノーマルモードテストの結果示される不良メモリセルの位置が、冗長遮断モードテストを通じて、メインメモリブロックで発生したものか、あるいは冗長メモリセルブロックで発生したものかを容易に判別する。
【０００９】
望ましくは、前記目的を達成するために本発明の一実施例によれば、複数個のメモリセルより構成されるメインメモリセルブロック内のメモリセル中の欠陥セルを救済するために余分のメモリセルで代替する冗長メモリセルブロックを有する半導体メモリ装置において、欠陥セルを含む欠陥行を冗長メモリセルブロック内の冗長行で代替するロー冗長選択信号を提供するロー冗長選択信号発生回路と、欠陥セルを含む欠陥列を冗長メモリセルブロック内の冗長列で代替するカラム冗長選択信号を提供するカラム冗長選択信号発生回路と、ロー冗長選択信号及びカラム冗長選択信号をディスエーブルさせて冗長メモリセルブロックを遮断する冗長ブロック遮断信号を発生する冗長ブロック遮断信号発生回路とを具備し、半導体メモリ装置のテスト時、冗長メモリセルブロックが遮断されることによって、テストの結果示される不良メモリセルの位置がメインメモリブロックで発生したものか、あるいは冗長メモリセルブロックで発生したものかを容易に判別する。
このように本発明によれば、チップパッケージになった後、外部から提供される所定のアドレス及び命令によって冗長ブロック遮断信号を発生させ、この冗長ブロック遮断信号を用いて冗長メモリセルアレイブロックを選択的に遮断してテストすることによって不良メモリセルの位置を容易に判別できる。
【００１０】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施の形態を示す添付図面及び添付図面に記載された内容を参照すべきである。
以下、添付した図面を参照して本発明の望ましい実施の形態を説明することによって、本発明を詳細に説明する。各図面において、同一の参照符号は同一の部材を示す。本明細書では複数個のメモリセルを有するメモリブロックで欠陥セルを救済するために多数個の冗長セルを具備する同期式DRAMを例として記述する。
【００１１】
図１は本発明の一実施例に係る冗長ブロック遮断信号(PREDOFF)を用いて冗長メモリセルブロックの動作を遮断する半導体メモリ装置を示す図である。これを参照すれば、半導体メモリ装置２は、メインメモリセルアレイブロック１０、ロー冗長セルアレイブロック２０、カラム冗長セルアレイブロック３０、ローデコーダ４０、ロー冗長選択信号発生回路４２、カラムデコーダ５０、カラム冗長選択信号発生回路５２及び冗長ブロック遮断信号発生回路６０を具備する。
【００１２】
メインメモリセルアレイブロック１０は行と列とで配列される複数個のメモリセルMC０より構成され、ロー冗長セルアレイブロック２０及びカラム冗長セルアレイブロック３０にはメインメモリセルアレイブロック１０内のメモリセルMC０に欠陥がある場合、即ち欠陥セルが発生した場合、欠陥セルを救済するために余分のメモリセルRC１、RC２が行と列とに配列されている。余分のメモリセルの個数は欠陥セルの救済率を上げるために多様に構成されうる。
【００１３】
ローデコーダ４０は、半導体メモリ装置２に入力されるローアドレス(RAi、i＝０〜n−１)をデコーディングしてメインメモリセルアレイブロック１０内のメモリセルMC０のワードラインをアドレッシングする。カラムデコーダ５０は半導体メモリ装置２に入力されるカラムアドレス(CAi、i＝０〜n−１)をデコーディングしてメインメモリセルアレイブロック１０内のメモリセルMC０のビットラインを選択するメインカラム選択信号CSLを発生する。
【００１４】
ここで、メインメモリセルアレイブロック１０内に欠陥セルが発生した場合、欠陥セルと連結される行及び/または列を欠陥行及び/または列と称するが、欠陥セルを冗長メモリセルで代えるために、欠陥行及び/または列と連結されるローデコーダ４０及びカラムデコーダ５０内の融断ヒューズ５１、４１を切断できる。すると、メインメモリセルアレイブロック１０内の欠陥セルMC０に連結されるノーマルパスは遮断されてもう欠陥セルは選択されない。
【００１５】
ロー冗長選択信号発生回路４２及びカラム冗長選択信号発生回路５２は欠陥行または欠陥列に対応する冗長行または冗長列を選択するが、以後に説明する冗長ブロック遮断信号発生回路６０と連関して具体的に説明する。
冗長ブロック遮断信号発生回路６０は、外部から受信した所定のアドレス中で選択される一つのアドレスを、テスト時に冗長メモリセルアレイブロック２０、３０を遮断するために指定されるテストモードアドレスMRAiBとして使用し、このテストモードアドレスMRAiB、外部から印加されるテスト命令に従って所定のパルス幅で提供されるテストモードアドレス制御信号PRPD、半導体メモリ装置２の動作電源の状態を示すパワーアップ信号PVCCH、テスト時メインメモリセルアレイブロック１０、ロー冗長メモリセルアレイブロック２０及びカラム冗長セルアレイブロック３０全てをテストするノーマルテストモードであることを示すノーマルテストモード信号PMRSET及び、メインメモリセルアレイブロック１０だけをテストして冗長ブロック遮断モードであることを示す冗長ブロック遮断モード信号PMRSTESTに応答して冗長ブロック遮断信号PREDOFFを発生する。
【００１６】
ノーマルテストモード信号PMRSET及び冗長ブロック遮断モード信号PMRSTESTは、テストモード時同期式DRAMの動作を特定するモードレジスター内に貯蔵される内容のビット信号、例えばテストモードアドレスMRAiB、モードレジスター命令の主信号、及びシングルデータレートまたはダブルデータレートを指定するデータレート信号に応答して互いに選択的に活性化される信号である。したがって、ノーマルテストモード信号PMRSETによるノーマルモードテストへの進入と冗長ブロック遮断モード信号PMRSTESTによる冗長ブロック遮断モードテストへの進入とは、モードレジスターのビット信号、特に外部から提供される信号によって容易に開始される。従って、パッケージした以後もノーマルモードテスト及び冗長ブロック遮断モードテストが容易に実行できる。冗長ブロック遮断信号発生回路６０は図２に示されている。
【００１７】
図２を参照すれば、冗長ブロック遮断信号発生回路６０は、先ずノーマルテストモード信号PMRSETの“ハイレベル”に応答してトランジスタTP２が“ターンオン”され、ノードNDは“ハイレベル”になる。“ハイレベル”のノードNDはラッチLAT２によりその電圧レベルを維持し、冗長ブロック遮断信号PREDOFFは“ローレベル”になる。“ローレベル”の冗長ブロック遮断信号PREDOFFは、以後に説明されるロー冗長選択信号発生回路４２及びカラム冗長選択信号発生回路５２をイネーブルさせて、欠陥行または欠陥列に対応する冗長行または冗長列が選択されるようにする。
【００１８】
続けて、ノーマルテストモード信号PMRSETが“ローレベル”の間の冗長ブロック遮断信号発生回路６０の動作は次の通りである。まず、パワーアップ信号PVCCHは、電源電圧Vccが印加されれば、印加される電源電圧のレベルを追って“ローレベル”を有し、電源電圧Vccが所定の電圧レベル以上になれば“ハイレベル”になる信号である。
パワーアップ信号PVCCHが初期値の“ローレベル”の間は、半導体メモリ装置２(図１)内の電源電圧VCCのレベルが上昇する区間であるため電源電圧VCCが不安定で、冗長ブロック遮断信号発生回路６０は正常的な動作を遂行できない。
【００１９】
以後、パワーアップ信号PVCCHの後期値の“ハイレベル”に応答してトランジスタTP１は“ターンオフ”される。テストモード命令後に受信される“ローレベル”のテストモードアドレスMRAiBは、“ハイレベル”のテストモードアドレス制御信号PRPDに応答する伝送ゲートTG１を通じてノードNAに伝えられる。“ローレベル”のノードNAはラッチLAT１によってその電圧レベルを維持しながらノードNBは“ハイレベル”に、そしてノードNCは“ローレベル”に転換される。“ローレベル”のノードNCは“ハイレベル”の冗長ブロック遮断モード信号PMRSTESTに応答する伝送ゲートTG２を通じてノードNDに伝えられる。この際、“ローレベル”のノーマルテストモード信号PMRSETに応答してトランジスタTP２が“ターンオフ”された状態となる。“ローレベル”のノードNDはラッチLAT２によってその電圧レベルを維持しながらノードNEを“ハイレベル”に、そしてノードNFを“ローレベル”に転換し、最後に冗長ブロック遮断信号PREDOFFは“ハイレベル”になる。“ハイレベル”の冗長ブロック遮断信号PREDOFFは以後に説明されるロー冗長選択信号発生回路４２及びカラム冗長選択信号発生回路５２に提供されるが、ロー冗長選択信号発生回路４２及びカラム冗長選択信号発生回路５２の動作を遮断する。
【００２０】
図３は図１のロー冗長選択信号発生回路４２を示す図面である。これを参照すれば、ロー冗長選択信号発生回路４２は、前述したパワーアップ信号PVCCHに対して反転されたパワーアップ信号PVCCHB及び冗長ブロック遮断信号PREDOFFに応答してロー冗長イネーブル信号RRENIを発生し、ローイネーブル信号RRENI及び欠陥行を指定するアドレスRAIに応答する冗長選択信号発生回路４４によって欠陥行を冗長行で代えるロー冗長選択信号RSELIを発生する。反転されたパワーアップ信号PVCCHBは電源電圧VCCが印加されれば、印加される電源電圧のレベルを追って“ハイレベル”を有し、電源電圧VCCが所定の電圧レベル以上になれば“ローレベル”になる信号である。
【００２１】
ロー冗長選択信号発生回路４２は、反転されたパワーアップ信号PVCCHBの“ハイレベル”に応答するNMOSトランジスタTN１が“ターンオン”されてノードN１は接地電圧の“ローレベル”に初期化される。この後、反転されたパワーアップ信号PVCCHBの“ローレベル”に応答するPMOSトランジスタTP３が“ターンオン”されて、ノードN１はメインヒューズMF１を通じて電源電圧レベルの“ハイレベル”になる。“ハイレベル”のノードN１はインバータINV１及びNMOSトランジスタTN２より構成されるラッチLAT３によってその電圧レベルを維持しノードN２は“ローレベル”になる。“ローレベル”のノードN２はインバータINV２を通じてノードN３を“ハイレベル”にする。“ハイレベル”のノードN３にすぐ応答する３-入力NORゲートNOR１の出力のロー冗長イネーブル信号RRENIは“ローレベル”になって、冗長選択信号発生回路４４の動作を遮断する。これは欠陥行が発生しておらず、ロー冗長選択信号発生回路４２を通じてロー冗長セルアレイブロック２０(図１)への代替をする必要がないことを意味する。
【００２２】
一方、メインメモリセルアレイブロック１０(図１)内に欠陥行が発生した場合には、欠陥行を冗長行で代える冗長イネーブル動作前に予めメインヒューズMF１が切断される。それでノードN１は電源電圧VCCから分離される。電源電圧VCCが印加されながら反転されたパワーアップ信号PVCCHBが“ハイレベル”であれば、ノードN１は“ローレベル”で初期化状態である。この後、反転されたパワーアップ信号PVCCHBが“ローレベル”で活性化する時、NMOSトランジスタTN１は“ターンオフ”されPMOSトランジスタTP３は“ターンオン”されるが、切断されたメインヒューズMF１によってノードN１にはもはや電源電圧VCCは供給されない。したがってノードN１はラッチLAT３によって初期の“ローレベル”を維持し、ノードN２は“ハイレベル”に、ノードN３は“ローレベル”になる。ノードN３が“ローレベル”で、反転されたパワーアップ信号PVCCHBも“ローレベル”であるため、３-入力NORゲートNOR１の出力のロー冗長イネーブル信号RRENIは、冗長ブロック断信号PREDOFFによってそのロジックレベルが決まる。即ち、“ローレベル”の冗長ブロック遮断信号PREDOFFに応答してロー冗長イネーブル信号RRENIは“ハイレベル”になり、“ハイレベル”の冗長ブロック遮断信号PREDOFFに応答してロー冗長イネーブル信号RRENIは“ローレベル”になる。“ローレベル”の冗長イネーブル信号RRENIは冗長選択信号発生回路４４の動作を遮断する反面、“ハイレベル”のロー冗長イネーブル信号RRENIは冗長選択信号発生回路４４の動作を活性化させる。“ハイレベル”のロー冗長イネーブル信号RRENIは、欠陥行の代りに冗長行が選択されるように指示するロー冗長選択信号RSELIを発生する冗長選択信号発生回路４４に提供される。冗長選択信号発生回路４４は図４に示されている。
【００２３】
図４を参照すれば、冗長選択信号発生回路４４は、ロー冗長イネーブル信号RRENIがゲートに連結されるPMOSトランジスタTP１０、TP１１、TP１２と、NMOSトランジスタTN１０、TN１１、TN１２、TN１３、TN１４、TN１５と、NMOSトランジスタTN１０、TN１１、TN１２、TN１３、TN１４、TN１５の各々に連結されて欠陥行を指示するアドレス信号(RAi、/RAi、i＝０〜n−１)により選択的に切断されてコーディングされる多数個のヒューズf０、f１、f２、f３、f４、f５とを具備する。
【００２４】
冗長選択信号発生回路４４は、図３のロー冗長選択信号発生回路４２と同じように、冗長イネーブル動作前に予めヒューズf０、f１、f２、f３、f４、f５が選択的に切断される。まず、ロー冗長イネーブル信号RRENIが“ハイレベル”で活性化する時、PMOSトランジスタTP１０、TP１１、TP１２は“ターンオフ”され、NMOSトランジスタTN１０、TN１１、TN１２、TN１３、TN１４、TN１５は“ターンオン”されて、アドレス信号(RAi、/RAi、i＝０〜n−１)がヒューズf０、f１、f２、f３、f４、f５に供給される。アドレス信号(RAi、/RAi、i＝０〜n−１)中“ハイレベル”のアドレス信号(RAi、/RAi、i＝０〜n−１)は切断されたヒューズf０、f１、f２、f３、f４、f５によって伝えられず、“ローレベル”のアドレス信号(RAi、i＝０〜n−１)だけがNORゲートNOR２に入力されてロー冗長選択信号RSELIは“ハイレベル”になる。“ハイレベル”のロー冗長選択信号RSELIは欠陥行に対応する冗長行を選択する。
【００２５】
反対に、ロー冗長イネーブル信号RRENIが“ローレベル”であれば、冗長選択信号発生回路４４は、NMOSトランジスタTN１０、TN１１、TN１２、TN１３、TN１４、TN１５が“ターンオフ”され、アドレス信号(RAi、/RAi、i＝０〜n−１)はヒューズf０、f１、f２、f３、f４、f５には供給されない。そして、PMOSトランジスタTP１０、TP１１、TP１２が“ターンオン”され、電源電圧VCCレベルがNORゲートNOR２に入力されてロー冗長選択信号RSELIは“ローレベル”になる。“ローレベル”のロー冗長選択信号RSELIは冗長行を選択しない。
【００２６】
図５は、図３の冗長選択信号発生回路の他の例を示す図面である。これを参照すれば、冗長選択信号発生回路４４'は第１NMOSトランジスタTN３０、TN３１、TN３２、TN３３、TN３４、TN３５と第２NMOSトランジスタTN２０、TN２１、TN２２とを含む。第１NMOSトランジスタTN３０、TN３１、TN３２、TN３３、TN３４、TN３５はアドレス信号(RAi、/RAi、i＝０、１、…、n−１)とヒューズf１０、f１１、f１２、f１３、f１４、f１５との間に各々連結され、ロー冗長イネーブル信号RRENIに応答してアドレス信号(RAi、/RAi、i＝０、１、…、n−１)をヒューズf１０、f１１、f１２、f１３、f１４、f１５に伝送する。第２NMOSトランジスタTN２０、TN２１、TN２２はヒューズ（f１０、f１１）、（f１２、f１３）、（f１４、f１５）対に各々連結される。第２NMOSトランジスタTN２０、TN２１、TN２２は反転された冗長イネーブル信号RRENIに応答してロー冗長選択信号RSELIを初期化させる。ヒューズf１０、f１１、f１２、f１３、f１４、f１５はアドレス信号(RAi、/RAi、i＝０、１、…、n−１)のロジックレベルに従って選択的に切断される。
【００２７】
冗長イネーブル動作前に、ヒューズf１０、f１１、f１２、f１３、f１４、f１５は選択的に切断される。即ち、アドレス信号(RAi、/RAi、i＝０、１、…、n−１)中“ローレベル”のアドレス信号に連結されるヒューズf１０、f１１、f１２、f１３、f１４、f１５は切断される。ロー冗長イネーブル信号RRENIが“ローレベル”の時、第２NMOSトランジスタTN２０、TN２１、TN２２はターンオンされてロー冗長選択信号RSELIを“ローレベル”で初期化させる。“ローレベル”のロー冗長選択信号RSELIは冗長行を選択しない。
【００２８】
ロー冗長イネーブル信号RRENIが“ハイレベル”になれば、第２NMOSトランジスタTN２０、TN２１、TN２２は“ターンオフ”され第１NMOSトランジスタTN３０、TN３１、TN３２、TN３３、TN３４、TN３５が“ターンオン” される。アドレス信号(RAi、/RAi、i＝０、１、…、n−１)中“ローレベル”のアドレス信号は切断されたヒューズf１０、f１１、f１２、f１３、f１４、f１５によって伝えられず、ただ“ハイレベル”のアドレス信号(RAi、/RAi、i＝０、１、…、n−１)がNANDゲートNAND１に入力される。従って、ロー冗長選択信号RSELIは“ハイレベル”になる。“ハイレベル”のロー冗長選択信号RSELIは欠陥行に対応する冗長行を選択する。
【００２９】
図６は、図１のカラム冗長選択信号発生回路５２を示す図面である。これを参照すれば、カラム冗長選択信号発生回路５２は、図３のロー冗長選択信号発生回路４２と動作上ほとんど同一である。ただし、図３の冗長選択信号発生回路４４に入力される欠陥行の代りに、図６の冗長選択信号発生回路５４には欠陥列を指定するアドレス(CAi、i＝０〜n−１)が入力されるという点だけが相違する。従って、本明細書では説明の重複がないようにカラム冗長選択信号発生回路５２の具体的な動作説明を省略する。
【００３０】
簡単に説明すると、カラム冗長選択信号発生回路５２は、メインメモリセルアレイブロック１０(図１)内に欠陥列が発生した場合に、欠陥列を冗長列で代替する冗長イネーブル動作前に、予めメインヒューズMF２及び冗長選択信号発生回路５４内の欠陥列を指定するアドレス(CAi、i＝０〜n−１)に連結されるヒューズ(図示せず)が切断される。この後、メインヒューズMF２が切断された状態で“ハイレベル”のパワーアップ信号PVCCH、“ローレベル”の反転されたパワーアップ信号PVCCHB及び“ローレベル”の冗長ブロック遮断信号PREDOFFに応答して“ハイレベル”のカラム冗長イネーブル信号CRENIを発生する。そして、冗長選択信号発生回路５４内コーディングされたヒューズ(図示せず)の状態に従って“ハイレベル”のカラム冗長イネーブル信号CRENIに応答して、“ハイレベル”のカラム冗長選択信号CSELIを発生して欠陥列に対応する冗長列を選択する。
【００３１】
再び、図１を参照して半導体メモリ装置２の動作を図７のタイミング図と連関して説明すれば次の通りである。
半導体メモリ装置２に半導体メモリ装置２のテストを指示するテスト命令CMDが受信されれば、テスト命令CMDはクロックCLKに同期し、そのテスト命令CMDに該当する動作が遂行される。半導体メモリ装置２に電源VCCが印加されればパワーアップ信号PVCCHは“ハイレベル”を、反転されたパワーアップ信号PVCCHBは“ローレベル”を維持する。
【００３２】
先ず、冗長ブロック遮断モードでテストする命令に対して記述する。“冗長ブロック遮断モードでテストしろ”とのテスト命令CMDに従って、所定のパルス幅で提供されるテストモードアドレス制御信号PRPDの“ハイレベル”活性化の間に入力されるテストモードアドレスMRAiBは、メインメモリセルアレイブロック１０だけをテストして冗長ブロック遮断モードであることを示す“ハイレベル”の冗長ブロック遮断モード信号PMRSTESTに応答して(a)、冗長ブロック遮断信号PREDOFFを“ハイレベル”で発生する(b)。“ハイレベル”の冗長ブロック遮断信号PREDOFFに応答するロー及びカラム冗長選択信号発生回路４２、５２は、ロー冗長イネーブル信号RRENI及びカラム冗長イネーブル信号CRENIを“ローレベル”でセッティングする(c,d)。“ローレベル”のロー冗長イネーブル信号RRENI及びカラム冗長イネーブル信号CRENIは、ロー冗長選択信号RSELI及びカラム冗長選択信号CSELIを“ローレベル”でディスエーブルさせる(e,f)。従って、半導体メモリ装置２は、冗長ブロック遮断モードでテストする命令に従う“ローレベル”のロー及びカラム冗長選択信号RSELI、CSELIによってロー及びカラム冗長メモリセルアレイブロック２０、３０のテストが遮断される。
【００３３】
このような方法でチップパッケージ後テストすることによって、ノーマルモードテストで欠陥セルが発生した場合に冗長ブロック遮断モードで再びテストして、この結果欠陥セルが見つかなければ、ノーマルモードテストで見つけられた欠陥セルはメインメモリセルブロックで発生したものではなく冗長メモリセルブロックで発生したものであることが容易に分かる。
【００３４】
これとは反対に、ノーマルモードテストで欠陥セルが発生した場合に冗長ブロック遮断モードで再びテストして、この結果欠陥セルが見つけられれば、この際には冗長ブロック遮断モードでテストして示される欠陥セルの数がノーマルモードテストで発生した欠陥セルの数と同じかまたは少ないが、欠陥セルの数が同じであればノーマルモードテストで発生した欠陥セルはメインメモリセルブロックで発生したことが容易に分かる。そして、冗長ブロック遮断モードでテストして示される欠陥セルの数がノーマルモードテストで発生した欠陥セルの数より少なければ、ノーマルモードテストで発生した欠陥セルはメインメモリセルブロック及び冗長メモリセルブロック両方で発生したことが容易に分かる。
【００３５】
次に、ロー冗長メモリセルアレイブロック２０及びカラム冗長セルアレイブロック３０全てをテストするノーマルテストモードに対して記述される。“ノーマルモードでテストしろ”との命令CMDによって冗長ブロック遮断モード信号PMRSTESTは“ローレベル”で非活性化され(g)、ノーマルテストモード信号PMRSETは“ハイレベル”で活性化される(h)。“ハイレベル”のノーマルテストモード信号PMRSETによって冗長ブロック遮断信号PREDOFFは“ローレベル”で非活性化される(i)。“ローレベル”の冗長ブロック遮断信号PREDOFFは、ロー及びカラム冗長選択信号発生回路４２、５２内のロー冗長イネーブル信号RRENI及びカラム冗長イネーブル信号CRENIを“ハイレベル”でイネーブルさせる(j,k)。“ハイレベル”のロー冗長イネーブル信号RRENI及びカラム冗長イネーブル信号CRENIは、欠陥行または欠陥列に対応する冗長行または冗長列を選択するように、これに該当するロー冗長選択信号RSELI及びカラム冗長選択信号CSELIを“ハイレベル”で活性化させる(l,m)。従って、半導体メモリ装置２はノーマルモードでテストする命令に従って、“ハイレベル”のロー及びカラム冗長選択信号RSELI、CSELIによって選択されるロー及びカラム冗長メモリセルアレイブロック２０、３０内冗長セルとメインメモリセルアレイブロック１０を同時にテストする。この際にも、発生する不良セル中で“ハイレベル”の冗長ブロック遮断信号PREDOFFによって判別されるメインメモリセルアレイブロック１０で発生した不良セルを除いた残りは、ロー及びカラム冗長メモリセルアレイブロック２０、３０で発生したことを意味する。
【００３６】
【発明の効果】
従って、本発明は冗長ブロック遮断信号PREDOFFを用いて冗長メモリセルアレイブロックを選択的に遮断してテストすることによって、不良メモリセルの位置判別が容易である。
本発明は図面に示した一実施例を参考して説明されたが、これは例示的なことに過ぎなく、本技術分野の通常の知識を有する者であればこれより多様な変形及び均等な他の実施例が可能であるという点を理解するはずである。従って、本発明の真の技術的保護範囲は請求範囲の技術的思想により決まるべきである。
【図面の簡単な説明】
【図１】本発明の一実施例に係る冗長ブロック遮断信号PREDOFFを用いて冗長メモリセルブロックの動作を遮断する半導体メモリ装置を概略的に示す図面である。
【図２】図１の冗長ブロック遮断信号発生回路を示す図面である。
【図３】図１のロー冗長選択信号発生回路を示す図面である。
【図４】図３の冗長選択信号発生回路を示す図面である。
【図５】図３の冗長選択信号発生回路の他の例を示す図面である。
【図６】図１のカラム冗長選択信号発生回路を示す図面である。
【図７】図１の動作タイミング図を示す図面である。
【符号の説明】
２ 半導体メモリ装置
１０ メインメモリセルアレイブロック
２０ ロー冗長セルアレイブロック
３０ カラム冗長セルアレイブロック
４０ ローデコーダ
４２ ロー冗長選択信号発生回路
５０ カラムデコーダ
５２ カラム冗長選択信号発生回路
６０ 冗長ブロック遮断信号発生回路
４１，５１ 融断ヒューズ

Claims (5)

1. 複数個のメモリセルより構成されるメインメモリセルブロック内の前記メモリセル中の欠陥セルを救済するために余分のメモリセルで代替する冗長メモリセルブロックを有する半導体メモリ装置において、
   前記欠陥セルを含む欠陥行を前記冗長メモリセルブロック内の冗長行で代替するロー冗長選択信号を提供するロー冗長選択信号発生回路と、
   前記欠陥セルを含む欠陥列を前記冗長メモリセルブロック内の冗長列で代替するカラム冗長選択信号を提供するカラム冗長選択信号発生回路と、
   前記ロー冗長選択信号及び前記カラム冗長選択信号をディスエーブルさせて前記冗長メモリセルブロックを遮断する冗長ブロック遮断信号を発生する冗長ブロック遮断信号発生回路と、を具備し、
   前記半導体メモリ装置のテスト時、前記メインメモリセルブロック及び前記冗長メモリセルブロックをテストするノーマルモードテストと、前記冗長ブロック遮断信号によって活性化される冗長遮断モードテストとを採用して、前記ノーマルモードテストの結果示される不良メモリセルの位置が、前記冗長遮断モードテストを通じて、前記メインメモリブロックで発生したものか、あるいは前記冗長メモリセルブロックで発生したものかを判別し、
   前記冗長ブロック遮断信号発生回路は、
   前記半導体メモリ装置の外部から受信するアドレス中で選択される一つのアドレスである、テスト時に前記冗長メモリセルアレイブロックを遮断するために指定されるテストモードアドレスと、前記メインメモリセルアレイブロックだけをテストして冗長ブロック遮断モードであることを示す冗長ブロック遮断モード信号とに応答して、前記冗長ブロック遮断信号を活性化させ、
   前記冗長ブロック遮断信号発生回路において、
   半導体メモリ装置の動作電源の状態を示すパワーアップ信号PVCCHの初期“ローレベル”に応答してターンオンされるトランジスタTP１によりノードNAを“ハイレベル”にセットし、その後“ハイレベル”のパワーアップ信号PVCCHに応答してトランジスタTP１は“ターンオフ”され、
   テストモード命令後に受信される“ローレベル”のテストモードアドレスMRAiBは、“ハイレベル”のテストモードアドレス制御信号PRPDに応答する伝送ゲートTG１を通じてノードNAに伝えられ、
   “ローレベル”のノードNAはラッチLAT１によってその電圧レベルを維持しながら、ノードNBは“ハイレベル”に発生され、ノードNBに連結される第１インバータにより、ノードNCは“ローレベル”に転換され、
   “ローレベル”のノードNCは“ハイレベル”の冗長ブロック遮断モード信号PMRSTESTに応答する伝送ゲートTG２を通じてノードNDに伝えられ、
   ノーマルテストモード信号PMRSETの初期の“ハイレベル”に応答して“ターンオン”されるトランジスタTP２によってノードNDを“ハイレベル”にセットし、その後“ローレベル”のノーマルテストモード信号PMRSETに応答してトランジスタTP２が“ターンオフ”されノードNDは伝送ゲートTG２を通じて伝えられる“ローレベル”になり、
   “ローレベル”のノードNDはラッチLAT２によってその電圧レベルを維持しながら、ノードNEを“ハイレベル”に発生し、ノードNEに連結される第２インバータによりノードNFを“ローレベル”に転換し、ノードNFに連結される第３インバータにより冗長ブロック遮断信号PREDOFFは“ハイレベル”になり、
   前記ノードNA〜NFは、「伝送ゲートTG１」−「ノードNA」−「ラッチLAT１」−「ノードNB」−「第１インバータ」−「ノードNC」−「伝送ゲートTG2」−「ノードND」−「ラッチLAT２」−「ノードNE」−「第２インバータ」−「ノードNF」−「第３インバータ」−「冗長ブロック遮断信号PREDOFF」、と接続されている、ことを特徴とする半導体メモリ装置。
2. 前記ロー冗長選択信号回路及び前記カラム冗長選択信号回路は、“ハイレベル”の冗長ブロック遮断信号PREDOFFに応答して、ロー冗長イネーブル信号RRENI及びカラム冗長イネーブル信号CRENIを“ローレベル”でセッティングし、“ローレベル”のロー冗長イネーブル信号RRENI及びカラム冗長イネーブル信号CRENIは、ロー冗長選択信号RSELI及びカラム冗長選択信号CSELIを“ローレベル”でディスエーブルさせる、ことを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記冗長ブロック遮断信号発生回路は、
   前記テストモードアドレスをテスト命令に従って所定のパルス幅で提供されるテストモードアドレス制御信号に従って受信することを特徴とする請求項１に記載の半導体メモリ装置。
4. 前記ロー及びカラム冗長選択信号発生回路は、
   前記欠陥セルを指定するアドレス信号に対応してコーディングされた多数個のヒューズを具備して、前記欠陥セルに該当する前記ロー及びカラム冗長選択信号を発生して前記欠陥セルを救済することを特徴とする請求項１に記載の半導体メモリ装置。
5. 前記半導体メモリ装置は、
   前記欠陥セルと連結され、前記欠陥セルをアドレッシングするロー及びカラムデコーダ内の融断ヒューズを切断して前記欠陥セルと連結されるノーマルパスを遮断し、前記欠陥セルが再び選択されないようにすることを特徴とする請求項１に記載の半導体メモリ装置。

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