JP4285038B2

JP4285038B2 - OFDM demodulator

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Publication number: JP4285038B2
Application number: JP2003083799A
Authority: JP
Inventors: 隆宏岡田; 俊久百代; 良和宮戸; 保池田; 正邦宮本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-03-25
Filing date: 2003-03-25
Publication date: 2009-06-24
Anticipated expiration: 2023-03-25
Also published as: JP2004297215A

Description

【０００１】
【発明の属する技術分野】
本発明は、直交周波数分割多重（ＯＦＤＭ）信号から伝送データ系列を復調するＯＦＤＭ復調装置に関するものである。
【０００２】
【従来の技術】
デジタルデータを変調する方式として、直交周波数分割多重方式（以下、ＯＦＤＭ方式と呼ぶ。ＯＦＤＭ：Orthogonal Frequency Division Multiplexing）と呼ばれる変調方式が知られている。
【０００３】
ＯＦＤＭ変調方式とは、伝送帯域内に多数の直交する副搬送波（サブキャリア）を設け、各サブキャリアの振幅及び位相にＰＳＫ（Phase Shift Keying）やＱＡＭ（Quadrature Amplitude Modulation）によりデータを割り当てて、デジタル変調する方式である。ＯＦＤＭ方式は、多数のサブキャリアで伝送帯域を分割するため、サブキャリア１波あたりの帯域は狭くなり変調速度は遅くなるが、トータルの伝送速度は、従来の変調方式と変わらないという特徴を有している。また、ＯＦＤＭ方式は、多数のサブキャリアが並列に伝送されるのでシンボル速度が遅くなり、シンボルの時間長に対する相対的なマルチパスの時間長を短くすることができ、マルチパス妨害を受けにくくなるという特徴を有している。また、ＯＦＤＭ方式は、複数のサブキャリアに対してデータの割り当てが行われることから、変調時には逆フーリエ変換を行うＩＦＦＴ（Inverse Fast Fourier Transform）演算回路、復調時にはフーリエ変換を行うＦＦＴ（Fast Fourier Transform）演算回路を用いることにより、送受信回路を構成することができるという特徴を有している。
【０００４】
ＯＦＤＭ方式は、マルチパス妨害の影響を強く受ける地上波デジタル放送に適用されることが多い。ＯＦＤＭ方式を採用した地上波デジタル放送としては、例えば、ＩＳＤＢ-Ｔ_ＳＢ（Integrated Services Digital Broadcasting -Terrestrial Sound Broadcasting）といった規格がある（非特許文献１）。
【０００５】
ここで、ＩＳＤＢ−Ｔ_ＳＢ規格では、２０４ビットの情報を一単位とした差動ＢＰＳＫ変調されたＴＭＣＣ（Transmission and Multiplexing Configuration Control）信号を、ＯＦＤＭシンボル中の所定のサブキャリアに伝送することが規定されている。差動ＢＰＳＫ変調は、伝送するデータ列を差動符号化し、差動符号化したのちの情報（０，１）に対してそれぞれ（＋４/３，０）、（−４/３，０）の信号点を持つ複素信号（Ｉ，Ｑ信号）にする変調方式である。
【０００６】
２０４ビットの情報で一単位とされたＴＭＣＣ信号は、先頭から、１ビットの差動変調の基準信号、１６ビット同期信号、３ビットのセグメント形式識別、１０２ビットのＴＭＣＣ情報、並びに、８２ビットのパリティビットで構成されている。基準信号は、差動変調方式の基準振幅及び基準位相となる信号である。同期信号は、２０４ビットの情報単位の先頭位置を示す情報である。具体的には、Ｗ０＝“００１１０１０１１１１０１１１０”と、その反転ワードであるＷ１＝“１１００１０１００００１０００１”とがフレーム単位で交互に挿入されている。セグメント形式識別は、伝送データが差動変調されているか同期変調されているかを示す情報である。ＴＭＣＣ情報は、受信した信号のキャリア変調方式、時間方向インタリーブパターン及び畳み込み符号の符号化率等が示された情報である。パリティビットは、１０２ビットのＴＭＣＣ情報に対する誤り訂正符号であり、その方式には、差集合巡回符号（２７３，１９１）の短縮符号（１８４，１０２）が採用されている。
【０００７】
また、ＴＭＣＣ信号は、１つのＯＦＤＭシンボルに対して１ビットの情報が変調されている。そのため、２０４ビットで一つの単位とされたＴＭＣＣ信号は、２０４ＯＦＤＭシンボルごとに伝送される。ＩＳＤＢ−Ｔ_ＳＢ規格では、このＴＭＣＣ信号を伝送する単位をＯＦＤＭフレームと呼んでいる。
【０００８】
従って、ＩＳＤＢ−Ｔ_ＳＢ規格に対応したＯＦＤＭ受信装置では、受信した送信波を復調するために、まず、ＴＭＣＣ信号内の同期信号を検出してＯＦＤＭフレームの同期を取り、続いて、ＴＭＣＣ信号内のＴＭＣＣ情報を検出して各種設定情報を取り出し、装置の各種復調設定を行った後に、実体情報の復調が開始される。
【０００９】
そのため、ＩＳＤＢ−Ｔ_ＳＢ規格に対応したＯＦＤＭ受信装置には、通常、ＴＭＣＣ信号内の同期ワードを検出してＯＦＤＭフレームの同期を取るフレーム検出回路が設けられる。具体的に、従来のフレーム検出回路１００の構成を図６に示す。
【００１０】
フレーム検出回路１００は、差動復調回路１０１と、ビット判定回路１０２と、同期ワード相関回路１０３と、比較回路１０４とを備えている。
【００１１】
フレーム検出回路１００は、ＦＦＴ演算回路の後段に設けられ、所定のサブキャリアからＴＭＣＣ信号（Ｉ，Ｑ信号）が入力される。このＴＭＣＣ信号は、差動ＢＰＳＫ変調されている複素信号（Ｉ，Ｑ信号）である。
【００１２】
差動復調回路１０１は、入力されたＴＭＣＣ信号を差動復調し、元の情報ビットに対応した信号点の複素信号（Ｉ，Ｑ信号）を生成する。ビット判定回路１０２は、差動復調された信号点を元に“０”又は“１”のビット判定を行って、ビットストリーム化されたＴＭＣＣ信号を出力する。ビットストリーム化されたＴＭＣＣ信号は、同期ワード相関回路１０３に供給される。
【００１３】
同期ワード相関回路１０３は、ビットストリーム化されたＴＭＣＣ信号と、同期ワード（Ｗ０，Ｗ１）との相関演算を行う。すなわち、同期ワード（Ｗ０，Ｗ１）と、ビットストリーム内の各位置における１６ビット幅のデータ列との相関性を逐次算出し、その算出結果である相関値を出力する。同期ワード相関回路１０３から出力される相関値は、同期ワード（Ｗ０，Ｗ１）と、ビット列とが一致すれば最も高くなるような値である。
【００１４】
比較回路１０４は、同期ワード相関回路１０３から出力された相関値が、所定の閾値よりも高くなったか否かを検出し、そのタイミングを示す同期判定高くなったタイミングを検出する。検出したタイミングは、例えば、後段のＯＦＤＭフレームの同期タイミング発生回路に供給される。
【００１５】
【非特許文献１】
「地上デジタル音声放送用受信装置標準規格（望ましい仕様）ＡＲＩＢＳＴＤ-Ｂ３０１．１版」，社団法人電波産業界，平成１３年５月３１日策定,平成１４年３月２８日１．１改定
【００１６】
【発明が解決しようとする課題】
ところで、従来のフレーム検出回路１００の同期ワード相関回路１０３では、連続した２つのＯＦＤＭフレームに対して同時に同期ワードの相関性を算出し、その合計値を出力している。つまり、同期ワード相関回路１０３は、ビット判定回路１０２から出力されたＴＭＣＣ信号（ビットストリーム）に対して同期ワードＷ０（又はＷ１）の相関演算を行うとともに、そのＴＭＣＣ信号を１フレーム分遅延させた遅延信号（ビットストリーム）に対しても反転した同期ワードＷ１（又はＷ０）の相関演算を行う。そして、それらの２つの相関値の合計を出力している。このように連続した２フレームに対しての同期ワードの相関を検出しているのは、同期ワードの挿入位置ではない部分に偶然に同期ワードと同一（或いは非常に近い）のビット列があった場合の誤検出を防止するためのである。
【００１７】
しかしながら、このように連続した２つの同期ワードが入力されて初めて同期タイミングが検出されるとすると、非同期の状態から同期が確立するまでの引き込み時間が非常に長くなってしまう。具体的には、連続する２つの同期ワードを検出するには、最短でも１ＯＦＤＭフレーム＋１７ＯＦＤＭシンボル、最長では２ＯＦＤＭフレーム分の伝送時間が必要である。この時間は、ＩＳＤＢ-Ｔ_ＳＢ（モード３）であれば、２２１（ｍ秒）〜４０８（ｍ秒）に相当してしまい、受信装置の起動に必要となる時間としては比較的長い時間となってしまう。
【００１８】
そこで、本発明は、フレームの同期引き込み時間を短縮したＯＦＤＭ復調装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明に係るＯＦＤＭ復調装置は、直交周波数分割多重（ＯＦＤＭ）信号から伝送データ系列を復調するＯＦＤＭ復調装置において、上記ＯＦＤＭ信号を直交復調して複素信号である復調信号を抽出する直交復調手段と、上記伝送データ系列内に挿入されている伝送制御情報を上記復調信号から復号する伝送制御情報復号手段を備え、上記復調信号は、一定数の伝送シンボルで１つの伝送フレームが構成されており、上記１つの伝送フレームには、所定のビット数で構成される１つの伝送制御情報が挿入されており、上記１つの伝送制御情報には、同期ワードが含められており、上記伝送制御情報復号手段は、上記復調信号から復号された上記伝送制御情報のデータ系列から、上記同期ワードと同一のデータ列を検出する第１の同期検出部と、上記復調信号から復号された上記伝送制御情報のデータ系列から、上記同期ワードと同一のデータ列が１伝送フレーム間隔を空けて連続して２つ並んでいることを検出する第２の同期検出部と、上記第１の同期検出部による同期ワードの検出タイミング及び上記第２の同期検出部による同期ワードの検出タイミングの２つのタイミングに基づき、伝送フレームの同期タイミングの管理を行う同期管理部とを有し、
上記第１の同期検出部及び第２の同期検出部は、上記復調信号から復号された伝送制御情報のデータ系列に対して同期ワードとの相関性を算出し、算出した相関性が所定の値よりも高い場合に同期ワードであると判断し、上記第１の同期検出部は、伝送制御情報のデータ系列と同期ワードとの相関値を１ビットずつ算出する相関値算出回路と、相関値算出回路により算出された相関値が第１のしきい値以上である場合に同期ワードであると判断する判断回路とを有し、上記第２の同期検出部は、伝送制御情報のデータ系列を１伝送フレーム分遅延させる遅延回路と、遅延回路により遅延された伝送制御情報のデータ系列と同期ワードとの相関値を１ビットずつ算出する相関値算出回路と、相関値算出回路により算出された相関値と上記第１の同期検出部により算出された相関値とを加算する加算回路と、加算回路により加算された相関値が第２のしきい値以上である場合に同期ワードであると判断する判断回路とを有することを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態として、本発明を適用したＩＳＤＢ−Ｔ_ＳＢ規格のＯＦＤＭ受信装置について説明をする。
【００２３】
図１に、本発明の第１の実施の形態のＯＦＤＭ受信装置１０のブロック構成図を示す。
【００２４】
ＯＦＤＭ受信装置１０は、図１に示すように、アンテナ１１と、チューナ１２と、バンドパスフィルタ（ＢＰＦ）１３と、Ａ/Ｄ変換回路１４と、ＤＣキャンセル回路１５と、デジタル直交復調回路１６と、ＦＦＴ演算回路１７と、フレーム検出回路１８と、同期回路１９と、キャリア復調回路２０と、周波数デインタリーブ回路２１と、時間デインタリーブ回路２２と、デマッピング回路２３と、ビットデインタリーブ回路２４と、デパンクチャ回路２５と、ビタビ復号回路２６と、バイトデインタリーブ回路２７と、拡散信号除去回路２８と、トランスポートストリーム生成回路２９と、ＲＳ復号回路３０と、チャンネル選択回路３２と、伝送制御情報復号回路３１とを備えている。
【００２５】
ＯＦＤＭ送信装置から送信された送信波は、ＯＦＤＭ受信装置１０のアンテナ１１により受信され、ＲＦ信号としてチューナ１２に供給される。
【００２６】
アンテナ１１により受信されたＲＦ信号は、乗算器１２ａ及び局部発振器１２ｂからなるチューナ１２によりＩＦ信号に周波数変換され、ＢＰＦ１３に供給される。局部発振器１２ｂから発振される受信キャリア信号の発振周波数は、チャンネル選択回路３２から供給されるチャンネル選択信号に応じて切り換えられる。
【００２７】
チューナ１２から出力されたＩＦ信号は、ＢＰＦ１３によりフィルタリングされた後、Ａ/Ｄ変換回路１４によりデジタル化される。デジタル化されたＩＦ信号は、ＤＣキャンセル回路１５によりＤＣ成分が除去され、デジタル直交復調回路１６に供給される。
【００２８】
デジタル直交復調回路１６は、所定の周波数（キャリア周波数）のキャリア信号を用いて、デジタル化されたＩＦ信号を直交復調し、ベースバンドのＯＦＤＭ信号を出力する。ベースバンドのＯＦＤＭ信号は、直交復調された結果、実軸成分（Ｉチャネル信号）と、虚軸成分（Ｑチャネル信号）とから構成される複素信号となる。デジタル直交復調回路１６から出力されるベースバンドのＯＦＤＭ信号は、ＦＦＴ演算回路１７及び同期回路１９に供給される。
【００２９】
ＦＦＴ演算回路１７は、ベースバンドのＯＦＤＭ信号に対してＦＦＴ演算を行い、各サブキャリアに直交変調されている信号を抽出して出力する。ＦＦＴ演算回路１７は、１つのＯＦＤＭシンボルから有効シンボル長分の信号を抜き出し、抜き出した信号に対してＦＦＴ演算を行う。すなわち、ＦＦＴ演算回路１７は、１つのＯＦＤＭシンボルからガードインターバル長分の信号を除き、残った信号に対してＦＦＴ演算を行う。
【００３０】
ＦＦＴ演算回路１７により抽出された各サブキャリアに変調されていた信号は、実軸成分（Ｉチャネル信号）と虚軸成分（Ｑチャネル信号）とから構成される複素信号である。ＦＦＴ演算回路１７により抽出された信号は、フレーム検出回路１８、伝送制御情報復号回路３１、同期回路１９及びキャリア復調回路２０に供給される。
【００３１】
フレーム検出回路１８は、ＦＦＴ演算回路１７により復調された信号の所定のサブキャリアからＴＭＣＣ信号を抽出し、ＴＭＣＣ信号から同期信号を検出してＯＦＤＭ伝送フレームの境界を検出し、検出したフレームの境界位置を同期回路１９等に供給する。
【００３２】
同期回路１９は、ベースバンドのＯＦＤＭ信号、ＦＦＴ演算回路１７により復調された後の各サブキャリアに変調されていた信号、ＯＦＤＭシンボルの境界、チャンネル選択回路３２から供給されるチャンネル選択信号等を用いて、ＦＦＴ演算回路１７に対してＦＦＴ演算の演算範囲及びそのタイミング等の同期処理等の各種の同期処理を行う。
【００３３】
キャリア復調回路２０は、ＦＦＴ演算回路１７から出力された各サブキャリアから復調された後の信号が供給され、その信号に対してキャリア復調を行う。具体的には、キャリア復調回路２０は、差動変調信号（ＤＱＰＳＫ）に対する差動復調処理、並びに、同期変調信号（ＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭ）に対する等化処理を行う。
【００３４】
キャリア復調された信号は、周波数デインタリーブ回路２１によって周波数方向のデインタリーブ処理がされ、続いて、時間デインタリーブ回路２２によって時間方向のデインタリーブ処理がされた後、デマッピング回路２３に供給される。
【００３５】
デマッピング回路２３は、キャリア復調された信号（複素信号）に対してデータの再割付処理（デマッピング処理）を行い、伝送データ系列を復元する。例えばＩＳＤＢ-Ｔ_ＳＢ規格のＯＦＤＭ信号を復調する場合であれば、デマッピング回路２３は、ＱＰＳＫ、１６ＱＡＭ又は６４ＱＡＭに対応したデマッピング処理を行う。
【００３６】
デマッピング回路２３から出力され伝送データ系列は、ビットデインタリーブ回路２４、デパンクチャ回路２５、ビタビ復号回路２６、バイトデインタリーブ回路２７、拡散信号除去回路２８を通過することにより、多値シンボルの誤り分散のためのビットインタリーブに対応したデインタリーブ処理、伝送ビットの削減のためのパンクチャリング処理に対応したデパンクチャリング処理、畳み込み符号化されたビット列の復号のためのビタビ復号処理、バイト単位でのデインタリーブ処理、エネルギ拡散処理に対応したエネルギ逆拡散処理が行われ、トランスポートストリーム生成回路２９に入力される。
【００３７】
トランスポートストリーム生成回路２９は、例えばヌルパケット等の各放送方式で規定されるデータを、ストリームの所定の位置に挿入する。また、トランスポートストリーム生成回路２９は、断続的に供給されてくるストリームのビット間隔を平滑化して時間的に連続したストリームとする、いわゆるスムージング処理を行う。スムージング処理がされた伝送データ系列は、ＲＳ復号回路３０に供給される。
【００３８】
ＲＳ復号回路３０は、入力された伝送データ系列に対してリードソロモン復号処理を行い、ＭＰＥＧ-２システムズで規定されたトランスポートストリームとして出力する。
【００３９】
伝送制御情報復号回路３１は、フレーム検出回路１８により同期が取られた後のＴＭＣＣ信号が入力され、このＴＭＣＣ信号からＴＭＣＣ情報（伝送制御情報）を復号し、復号したＴＭＣＣ情報を、キャリア復調回路２０、時間デインタリーブ回路２２、デマッピング回路２３、ビットデインタリーブ回路２４、及び、トランスポートストリーム生成回路２９に供給して、各回路の復調や再生等の制御を行う。
【００４０】
つぎに、フレーム検出回路１８についてさらに説明をする。
【００４１】
図２にフレーム検出回路１８のブロック構成図を示す。
【００４２】
フレーム検出回路１８は、図２に示すように、差動復調回路４１と、位相計算回路４２と、フレーム同期判定回路４３と、同期制御回路４４とを有している。
【００４３】
フレーム検出回路１８には、ＯＦＤＭシンボルの所定のサブキャリアに変調されているＴＭＣＣ信号（Ｉ，Ｑ信号）が入力される。
【００４４】
差動復調回路４１は、入力されたＴＭＣＣ信号を差動復調し、元の情報ビットに対応した信号点の複素信号（Ｉ，Ｑ信号）を生成する。差動復調された信号（Ｉ，Ｑ信号）は、ビット判定回路４２に供給される。
【００４５】
ビット判定回路４２は、差動復調された信号（Ｉ，Ｑ信号）に基づきビット判定を行う。すなわち、差動復調された信号のＩＱ平面上の信号点から変調されている値が“０”又は“１”のいずれであるかを判定し、いずれか一方のビット値を出力する。従って、ビット判定回路４２からは、ビットストリーム化されたＴＭＣＣ信号が出力されることとなる。ビット判定回路４２から出力されたビットストリーム化されたＴＭＣＣ信号は、フレーム同期判定回路４３に供給される。
【００４６】
フレーム同期判定回路４３は、ビットストリーム化されたＴＭＣＣ信号に含まれている同期ワードを検出して、フレームの同期タイミングを検出する。
【００４７】
フレーム同期判定回路４３は、第１の同期ワード検出回路５１と、第１の比較回路５２と、第２の同期ワード検出回路５３と、第２の比較回路５４とを有している。
【００４８】
第１の同期ワード相関回路５１は、順次入力されてくるビットストリーム（ＴＭＣＣ信号）中のビット列と、同期ワード（Ｗ０，Ｗ１）との間の相関演算を行う。同期ワードのビット幅は１６ビットであるが、相関演算は１６ビット幅のウィンドウをビットストリームに対して１ビットずつずらしながら行われるので、その演算結果はビットストリームが１ビット入力される毎に出力される。第１の同期ワード相関回路５１は、例えば、ＴＭＣＣ信号（ビットストリーム）を１６ビット遅延のシフトレジスタに入力し、そのシフトレジスタの１６ビット値と同期ワード（Ｗ０，Ｗ１）の１６ビット値との一致性を算出し、その値を相関値として出力する。このような第１の同期ワード相関回路５１から出力される相関値は、ビットストリーム中に同期ワードと同一のビット配列が検出されたときに、最も高くなる。
【００４９】
第１の比較回路５２は、第１の同期ワード相関回路５１から出力された相関値が第１の閾値ＴＨ１よりも高くなったか否かを検出する。第１の比較回路５２は、この検出結果に基づき、相関値の方が高い場合にはＯＫ，相関値の方が低い場合にはＮＧを示す仮同期判定信号を出力する。すなわち、仮同期判定信号がＯＫを示しているタイミングが、ビットストリーム（ＴＭＣＣ信号）中に同期ワード（Ｗ０又はＷ１）が存在しているタイミングとなる。
【００５０】
第２の同期ワード相関回路５３は、入力されたビットストリーム（ＴＭＣＣ信号）と、連続した２つＯＦＤＭフレームに対する同期ワード（Ｗ０，Ｗ１）との相関演算を行う。すなわち、１フレーム分間隔を空けて配置された２つの同期ワードと、入力されたビットストリーム（ＴＭＣＣ信号）との間の相関演算を行う。２つの同期ワードは、一方の同期ワードがＷ０であれば他方は逆の同期ワードＷ１となっているというように、ビットが互いに反転した値となっている。
【００５１】
また、１つの同期ワードのビット幅は１６ビットであるが、相関演算は１６ビット×２のウィンドウをビットストリームに対して１ビットずつずらしながら行われるので、その演算結果はビットストリームが１ビット入力される毎に出力される。例えば、第２の同期ワード相関回路５３は、１６ビット遅延のシフトレジスタを２つ設け、ＴＭＣＣ信号（ビットストリーム）を一方のシフトレジスタに入力し、そのシフトレジスタ内の１６ビット値と同期ワード（Ｗ０）の１６ビット値との一致性を算出し、１フレーム分遅延させたＴＭＣＣ信号（ビットストリーム）を他方のシフトレジスタに入力し、そのシフトレジスタ内の１６ビット値と同期ワード（Ｗ１）の１６ビット値との一致性を算出する。そして、２つの一致性を加算して、それらの合計値を相関値として出力する。このような第２の同期ワード相関回路５３から出力される相関値は、ビットストリーム中に連続した２つのフレームから同時に同期ワードが検出されたときに、最も高くなる。
【００５２】
第２の比較回路５４は、第２の同期ワード相関回路５３から出力された相関値が第２の閾値ＴＨ２よりも高くなったか否かを検出する。第２の比較回路５４は、この検出結果に基づき、相関値の方が高い場合にはＯＫ，相関値の方が低い場合にはＮＧを示す本同期判定信号を出力する。すなわち、本同期判定信号がＯＫを示しているタイミングが、ビットストリーム（ＴＭＣＣ信号）中に連続した２つのフレームにそれぞれ同期ワード（Ｗ０又はＷ１）が存在しているタイミングとなる。
【００５３】
以上のようにフレーム検出回路４３は、入力されたビットストリーム内に１個でも同期ワードと同一のビット列を検出した場合には、その検出タイミングでＯＫとなる仮同期判定信号を出力する。また、フレーム検出回路４３は、連続した２つのＯＦＤＭフレーム中に同期ワードが存在していることを検出した場合には、その検出タイミングでＯＫとなる本同期判定信号を出力する。出力された仮同期判定信号及び本同期判定信号は、同期制御回路４４に供給される。
【００５４】
同期制御回路４４は、仮同期判定信号及び本同期判定信号に基づき、フレーム同期信号の出力及びフレーム同期情報の出力を制御する。フレーム同期信号は、ＯＦＤＭフレームの先頭位置のタイミングでハイとなり、その他のタイミングではオフとなるような、フレームの境界位置を周期的に発生するフラグである。同期制御回路４４は、あるトリガが与えられると、最初のフラグを発生し（フラグをハイとし）、以後は例えば動作クロック等をカウントしていくことにより周期的にフラグを発生して、フレーム同期信号を生成していく。また、フレーム同期情報は、フレーム同期信号が受信信号に同期している否かを外部回路に通知するための情報、すなわち、フレーム同期が確立しているか否かを示す情報である。フレーム同期情報は、フレーム同期が確立していれば“ＯＫ”、確立していなければ“ＮＧ”を示す。
【００５５】
同期制御回路４４では、図３に示すような、初期状態Ｓ１、仮同期状態Ｓ２及び本同期状態Ｓ３の３つの状態を有するステートマシーン４５により、フレーム同期信号の発生制御並びに同期確立情報の出力制御を行う。
【００５６】
ステートマシーン４５の説明をする。
【００５７】
初期状態Ｓ１は、ＯＦＤＭフレームの同期が確立していない状態である。同期制御回路４４は、初期状態Ｓ１のときには、フレーム同期信号を発生せず、さらに、同期確立情報を“ＮＧ”としてフレーム同期が確立していないことを外部に通知する。
【００５８】
仮同期状態Ｓ２及び本同期状態Ｓ３は、ともに同期が確立している状態である。同期制御回路４４は、仮同期状態Ｓ２及び本同期状態Ｓ３のときには、フレーム同期信号を発生し、さらに、同期確立情報を“ＯＫ”としてフレーム同期が確立していることを外部に通知する。
【００５９】
ステートマシーン４５では、次のような条件により、初期状態Ｓ１、仮同期状態Ｓ２及び本同期状態Ｓ３の各状態間の遷移を行う。
【００６０】
まず、ステートマシーン４５は、装置のリセット動作がされると、初期状態Ｓ１に遷移する。
【００６１】
初期状態Ｓ１のときに、ステートマシーン４５は、仮同期判定信号を判別する。ステートマシーン４５は、仮同期判定信号がＮＧを示せば初期状態Ｓ１を維持し続け、仮同期判定信号がＯＫを示せばＯＫを示したタイミングで初期状態Ｓ１から仮同期状態Ｓ２に遷移する。
【００６２】
すなわち、同期制御回路４４では、初期状態Ｓ１のときに、ＴＭＣＣ信号（ビットストリーム）中から同期ワードと同一のビット列を１つでも検出すれば仮同期状態Ｓ２に遷移し、同期状態となるということである。さらに、同期制御回路４４は、ステートマシーン４５が初期状態Ｓ１から仮同期状態Ｓ２に遷移したタイミングをトリガとして、フレーム同期信号のフラグ発生を開始し、以後、１ＯＦＤＭフレーム毎に自動的にフラグを発生し続ける。
【００６３】
仮同期状態Ｓ２のときには、ステートマシーン４５は、初期状態Ｓ１から仮同期状態Ｓ２に遷移したタイミングの次のフレーム同期信号のフラグ発生されたタイミングで、すなわち、２回目のフラグが発生されたタイミングで本同期判定信号を検出する。ステートマシーン４５は、検出した本同期判定信号がＯＫであるか、ＮＧであるかを判定する。その判定の結果、ＯＫであれば、ステートマシーン４５は、仮同期状態Ｓ２から本同期状態Ｓ３へ遷移する。また、その判定の結果、ＮＧであれば、ステートマシーン４５は、仮同期状態Ｓ２から初期状態Ｓ１へ遷移する。
【００６４】
すなわち、同期制御回路４４では、１つでも同期ワードと同一のビット列を検出すればとりあえずフレーム同期確立状態とするが、その後に、連続して２つの同期ワードが検出されなかった場合にはフレーム同期の確立状態をやめて初期状態に戻す。一方、その後に、連続して２つの同期ワードが検出できればそのままフレーム同期が確立している状態を保持し続ける。
【００６５】
本同期状態Ｓ３のときには、ステートマシーン４５は、フレーム同期フラグが発生される毎に本同期判定信号を検出し、検出した本同期判定信号がＯＫであるかＮＧであるかを判定する。判定の結果、ＯＫであれば、ステートマシーン４５は、本同期状態Ｓ３の状態を維持する。また、判定の結果、ｎ回（ｎは２以上の自然数）連続でＮＧであれば、ステートマシーン４５は、初期状態Ｓ１に遷移する。
【００６６】
以上のように同期制御回路４４では、非同期状態Ｓ１と、２回連続して同期ワードを検出できた安定した同期状態である本同期状態Ｓ３とを設定するとともに、非同期状態Ｓ１と本同期状態Ｓ３との間に、同期ワードを１個だけ検出した状態である仮同期状態Ｓ２を設けて、同期管理をしている。さらに、同期制御回路４４では、仮同期状態Ｓ２では、１回でも同期が外れたと判断されればすぐに非同期状態Ｓ１に戻し、本同期状態Ｓ３では、ｎ回同期が外れたと判断されなければ非同期状態Ｓ１に戻さないというように、仮同期状態Ｓ２では同期外れの条件を易しくし、本同期状態Ｓ３では同期外れの条件を厳しくしている。そのため、正しい同期ワードを検出できたときには、より早くＯＦＤＭフレームの同期の引き込みを行うことができるようになる。
【００６７】
なお、本実施の形態では、同期ワードは、Ｗ０＝“００１１０１０１１１１０１１１０”と、その反転ワードであるＷ１＝“１１００１０１００００１０００１”とがフレーム単位で交互に挿入されているものとして説明を行ったが、同期ワードとして単一のビット列を用い、単一のビット列である同期ワードが毎フレーム挿入されていても、本発明に適用はできる。
【００６８】
つぎに、フレーム検出回路１８内のフレーム同期判定回路４３の第１の変形例について説明をする。
【００６９】
図４に、フレーム同期判定回路４３の第１の変形例のブロック構成図を示す。
【００７０】
フレーム同期判定回路４３の第１の変形例は、図４に示すように、第１の同期ワード６１と、第１の比較回路６２と、遅延回路６３と、第２の同期ワード検出回路６４と、加算器６５と、第２の比較回路６６とを有している。
【００７１】
第１の同期ワード相関回路６１は、ＴＭＣＣ信号（ビットストリーム）と、１つの同期ワード（Ｗ０，Ｗ１）との相関演算を行い、相関値を出力する。出力された相関値は、第１の比較回路６２と加算回路６５に入力される。この第１の同期ワード相関回路６１は、図２に示した第１の同期ワード相関回路５１と同一の機能を有するものである。
【００７２】
第１の比較回路６２は、第１の同期ワード相関回路６１から出力された相関値が第１の閾値ＴＨ１よりも高くなったか否かを検出し、相関値の方が高くなったタイミングでハイとなる仮同期判定信号を出力する。この第１の比較回路６２は、図２に示した第１の比較回路５２と同一の機能を有するものである。
【００７３】
遅延回路６３は、ある同期ワードが入力されてから次の同期ワードが入力されるまでの期間、つまり、１ＯＦＤＭフレーム期間分、ＴＭＣＣ信号（ビットストリーム）を遅延させる回路である。遅延回路６３により１ＯＦＤＭフレーム期間分遅延したＴＭＣＣ信号は、第２の同期ワード相関回路６４に入力される。
【００７４】
第２の同期ワード相関回路６４は、１ＯＦＤＭフレーム期間分遅延したＴＭＣＣ信号（ビットストリーム）と、１つの同期ワード（Ｗ０，Ｗ１）との相関演算を行い、相関値を出力する。この第２の同期ワード相関回路６４は、図２に示した第１の同期ワード相関回路５１と同一の機能を有するものである。第２の同期ワード相関回路６４から出力された相関値は、加算回路６５に入力される。
【００７５】
加算回路６５は、第１の同期ワード相関回路６１から出力された相関値と第２の同期ワード相関回路６４から出力された相関値とを加算する。この加算値は、図２に示した第２の同期ワード相関回路５３から出力される相関値と同様に、１ＯＦＤＭフレームの間隔を空けて並んだ２つの同期ワード配列が検出されたときに、最も高くなる。加算回路６５から出力された加算値は、第２の比較回路６６に入力される。
【００７６】
第２の比較回路６６は、加算回路６５から出力された加算値が第２の閾値ＴＨ２よりも高くなったか否かを検出し、加算値の方が高くなったタイミングでハイとなる本同期判定信号を出力する。この第２の比較回路６６は、図２に示した第２の比較回路５４と同一の機能を有するものである。
【００７７】
以上のような第１の変形例でも、図２に示した回路と同様の処理を行うことができる。
【００７８】
つぎに、フレーム検出回路１８内のフレーム同期判定回路４３の第２の変形例について説明をする。
【００７９】
図５に、フレーム同期判定回路４３の第２の変形例のブロック構成図を示す。
【００８０】
フレーム同期判定回路４３の第２の変形例は、図５に示すように、同期ワード相関回路７１と、比較回路７２と、遅延回路７３と、本同期判定回路７４とを有している。
【００８１】
同期ワード相関回路７１は、ＴＭＣＣ信号（ビットストリーム）と、１つの同期ワード（Ｗ０，Ｗ１）との相関演算を行い、相関値を出力する。この同期ワード相関回路７１は、図２に示した第１の同期ワード相関回路５１と同一の機能を有するものである。同期ワード相関回路７１から出力された相関値は、比較回路７２に入力される。
【００８２】
比較回路７２は、同期ワード相関回路７１から出力された相関値が第１の閾値ＴＨ１よりも高くなったか否かを検出し、相関値の方が高くなったタイミングでハイとなる仮同期判定信号を出力する。この比較回路７２は、図２に示した第１の比較回路５２と同一の機能を有するものである。比較回路７２から出力される仮同期判定信号は、次段の同期制御回路４４に供給されるとともに、遅延回路７３及び本同期判定回路７４にも入力される。
【００８３】
遅延回路７３は、ある同期ワードが入力されてから次の同期ワードが入力されるまでの期間、つまり、１ＯＦＤＭフレーム期間分、比較回路７２の出力結果である仮同期判定信号を遅延させる回路である。遅延回路７３により１ＯＦＤＭフレーム期間分遅延した仮同期判定信号は、本同期判定回路７４に入力される。
【００８４】
本同期判定回路７４は、本同期判定信号を生成する回路である。本同期判定回路７４は、比較回路７２から出力された仮同期判定信号と、遅延回路７３により１フレーム分遅延された仮同期判定信号との２つの信号が入力される。本同期判定回路７４は、２つの信号がともにＯＫのときに、本同期判定信号をＯＫとする。
【００８５】
以上のような第２の変形例でも、図２に示した回路と同様の処理を行うことができる。
【００８６】
【発明の効果】
本発明にかかるＯＦＤＭ復調装置では、１つの同期ワードを検出した検出タイミング及び連続した２つの同期ワードを検出しタイミングの２つのタイミングに基づき伝送フレームの同期タイミングの管理を行う。このため、本発明にＯＦＤＭ復調装置では、ＯＦＤＭフレームの引き込みを早くすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態のＯＦＤＭ受信装置のブロック構成図である。
【図２】上記ＯＦＤＭ受信装置内のフレーム検出回路のブロック構成図である。
【図３】上記フレーム検出回路の同期制御回路内のステートマシーンを示す図である。
【図４】上記フレーム検出回路のフレーム同期判定回路の第１の変形例を示す図である。
【図５】上記フレーム検出回路のフレーム同期判定回路の第２の変形例を示す図である。
【図６】従来のフレーム検出回路のブロック構成図である。
【符号の説明】
１０ＯＦＤＭ受信装置、１１アンテナ、１２チューナ、１３バンドパスフィルタ、１４Ａ/Ｄ変換回路、１５ＤＣキャンセル回路、１６デジタル直交復調回路、１７ＦＦＴ演算回路、１８フレーム検出回路１９同期回路、２０キャリア復調回路、２１周波数デインタリーブ回路、２２時間デインタリーブ回路、２３デマッピング回路、２６ビタビ復号回路、２７バイトデインタリーブ回路、２８拡散信号除去回路、２９トランスポートストリーム生成回路、３０ＲＳ復号回路、３１伝送制御情報復号回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an OFDM demodulator that demodulates a transmission data sequence from an orthogonal frequency division multiplexing (OFDM) signal.
[0002]
[Prior art]
As a method for modulating digital data, a modulation method called orthogonal frequency division multiplexing (hereinafter referred to as OFDM method; OFDM: Orthogonal Frequency Division Multiplexing) is known.
[0003]
With the OFDM modulation method, a number of orthogonal subcarriers (subcarriers) are provided in the transmission band, and data is allocated to the amplitude and phase of each subcarrier by PSK (Phase Shift Keying) or QAM (Quadrature Amplitude Modulation), This is a digital modulation method. Since the OFDM scheme divides the transmission band by a large number of subcarriers, the band per subcarrier wave becomes narrow and the modulation speed becomes slow, but the total transmission speed is the same as the conventional modulation system. is doing. In addition, in the OFDM scheme, since a number of subcarriers are transmitted in parallel, the symbol rate is slow, the time length of the multipath relative to the time length of the symbol can be shortened, and the multipath interference is not easily received. It has the characteristics. In addition, since the OFDM scheme allocates data to a plurality of subcarriers, an IFFT (Inverse Fast Fourier Transform) arithmetic circuit that performs inverse Fourier transform during modulation, and an FFT (Fast Fourier Transform) that performs Fourier transform during demodulation. ) It has a feature that a transmission / reception circuit can be configured by using an arithmetic circuit.
[0004]
The OFDM system is often applied to terrestrial digital broadcasting that is strongly affected by multipath interference. As terrestrial digital broadcasting adopting OFDM, for example, ISDB-T_SBThere is a standard such as (Integrated Services Digital Broadcasting -Terrestrial Sound Broadcasting) (Non-Patent Document 1).
[0005]
Where ISDB-T_SBThe standard stipulates that a TMCC (Transmission and Multiplexing Configuration Control) signal subjected to differential BPSK modulation using 204-bit information as a unit is transmitted to a predetermined subcarrier in an OFDM symbol. In differential BPSK modulation, a data string to be transmitted is differentially encoded, and (+4/3, 0) and (−4/3, 0) of information (0, 1) after differential encoding is respectively performed. This is a modulation system for converting a complex signal (I, Q signal) having signal points.
[0006]
The TMCC signal, which is a unit of 204-bit information, has a 1-bit differential modulation reference signal, 16-bit synchronization signal, 3-bit segment format identification, 102-bit TMCC information, and 82-bit information from the beginning. It consists of parity bits. The reference signal is a signal that becomes a reference amplitude and a reference phase of the differential modulation method. The synchronization signal is information indicating the head position of a 204-bit information unit. Specifically, W0 = “0011010111101110” and its inverted word W1 = “1100101000010001” are alternately inserted in units of frames. The segment format identification is information indicating whether transmission data is differentially modulated or synchronously modulated. The TMCC information is information indicating a carrier modulation scheme of a received signal, a time direction interleave pattern, a coding rate of a convolutional code, and the like. The parity bit is an error correction code for the TMCC information of 102 bits, and a shortened code (184, 102) of the difference set cyclic code (273, 191) is adopted as the system.
[0007]
In the TMCC signal, 1-bit information is modulated for one OFDM symbol. Therefore, a TMCC signal, which is a unit of 204 bits, is transmitted every 204 OFDM symbols. ISDB-T_SBIn the standard, a unit for transmitting this TMCC signal is called an OFDM frame.
[0008]
Therefore, ISDB-T_SBIn order to demodulate the received transmission wave, the OFDM receiver that supports the standard first detects the synchronization signal in the TMCC signal to synchronize the OFDM frame, and then detects the TMCC information in the TMCC signal. After extracting various setting information and performing various demodulation settings of the apparatus, demodulation of the entity information is started.
[0009]
Therefore, ISDB-T_SBThe OFDM receiver that supports the standard is usually provided with a frame detection circuit that detects a synchronization word in the TMCC signal and synchronizes the OFDM frame. Specifically, the configuration of a conventional frame detection circuit 100 is shown in FIG.
[0010]
The frame detection circuit 100 includes a differential demodulation circuit 101, a bit determination circuit 102, a synchronization word correlation circuit 103, and a comparison circuit 104.
[0011]
The frame detection circuit 100 is provided after the FFT operation circuit, and receives TMCC signals (I and Q signals) from predetermined subcarriers. This TMCC signal is a complex signal (I, Q signal) subjected to differential BPSK modulation.
[0012]
The differential demodulation circuit 101 differentially demodulates the input TMCC signal to generate a complex signal (I, Q signal) at a signal point corresponding to the original information bit. The bit determination circuit 102 performs bit determination of “0” or “1” based on the differentially demodulated signal points, and outputs a bit stream TMCC signal. The bit stream TMCC signal is supplied to the synchronization word correlation circuit 103.
[0013]
The synchronization word correlation circuit 103 performs a correlation operation between the TMCC signal converted into a bit stream and the synchronization word (W0, W1). That is, the correlation between the synchronization word (W0, W1) and the 16-bit wide data string at each position in the bitstream is sequentially calculated, and the correlation value that is the calculation result is output. The correlation value output from the synchronization word correlation circuit 103 is a value that becomes the highest when the synchronization word (W0, W1) matches the bit string.
[0014]
The comparison circuit 104 detects whether or not the correlation value output from the synchronization word correlation circuit 103 is higher than a predetermined threshold, and detects the timing when the synchronization determination indicating the timing becomes higher. The detected timing is supplied to, for example, a synchronization timing generation circuit for the subsequent OFDM frame.
[0015]
[Non-Patent Document 1]
"Receiving equipment standard for terrestrial digital audio broadcasting (preferred specification) ARIB STD-B30 version 1.1", Radio Industry, established on May 31, 2001, revised on March 28, 2002 1.1
[0016]
[Problems to be solved by the invention]
Meanwhile, the synchronization word correlation circuit 103 of the conventional frame detection circuit 100 calculates the correlation of the synchronization words for two consecutive OFDM frames at the same time, and outputs the total value. That is, the synchronization word correlation circuit 103 performs the correlation operation of the synchronization word W0 (or W1) on the TMCC signal (bit stream) output from the bit determination circuit 102 and delays the TMCC signal by one frame. The correlation operation of the inverted synchronization word W1 (or W0) is also performed on the delayed signal (bit stream). And the sum of those two correlation values is output. The correlation of the synchronization word for two consecutive frames is detected in the case where a bit string identical to (or very close to) the synchronization word is accidentally present at a portion other than the insertion position of the synchronization word. This is to prevent false detection.
[0017]
However, if the synchronization timing is detected only after two continuous synchronization words are input in this way, the pull-in time from the asynchronous state until the synchronization is established becomes very long. Specifically, in order to detect two consecutive synchronization words, a transmission time of 1 OFDM frame + 17 OFDM symbols at the shortest and 2 OFDM frames at the longest is required. This time is ISDB-T_SBIf it is (mode 3), it corresponds to 221 (msec) to 408 (msec), and it takes a relatively long time to start the receiving apparatus.
[0018]
SUMMARY OF THE INVENTION An object of the present invention is to provide an OFDM demodulator that shortens the frame synchronization pull-in time.
[0019]
[Means for Solving the Problems]
An OFDM demodulator according to the present invention demodulates a transmission data sequence from an orthogonal frequency division multiplex (OFDM) signal.InAn orthogonal demodulation means for orthogonally demodulating the OFDM signal to extract a demodulated signal that is a complex signal; and transmission control information decoding means for decoding transmission control information inserted in the transmission data sequence from the demodulated signal.,UpIn the demodulated signal, one transmission frame is composed of a fixed number of transmission symbols, and one transmission control information composed of a predetermined number of bits is inserted into the one transmission frame. One transmission control information includes a synchronization word.The transmission control information decoding means detects a data sequence identical to the synchronization word from a data sequence of the transmission control information decoded from the demodulated signal, and decodes from the demodulated signal. A second synchronization detection unit that detects from the data sequence of the transmission control information that the same data string as the synchronization word is continuously arranged with an interval of one transmission frame; and the first A synchronization management unit that manages the synchronization timing of the transmission frame based on two timings of the detection timing of the synchronization word by the synchronization detection unit and the detection timing of the synchronization word by the second synchronization detection unit,
The first synchronization detection unit and the second synchronization detection unit calculate a correlation with a synchronization word for a data sequence of transmission control information decoded from the demodulated signal, and the calculated correlation is a predetermined value. The first synchronization detection unit determines a correlation value between the data sequence of the transmission control information and the synchronization word bit by bit, and calculates a correlation value. And a determination circuit that determines that the correlation value is a synchronization word when the correlation value calculated by the circuit is equal to or greater than a first threshold. The second synchronization detection unit sets the data sequence of the transmission control information to 1 A delay circuit that delays transmission frames, a correlation value calculation circuit that calculates a correlation value between a data sequence of transmission control information delayed by the delay circuit and a synchronization word bit by bit, and a correlation value calculated by the correlation value calculation circuit And the first An addition circuit for adding the correlation value calculated by the period detection unit; and a determination circuit for determining that the correlation value added by the addition circuit is a synchronization word when the correlation value added is equal to or greater than a second threshold value. Characterized by.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, as an embodiment of the present invention, ISDB-T to which the present invention is applied._SBA standard OFDM receiver will be described.
[0023]
FIG. 1 is a block diagram of an OFDM receiver 10 according to the first embodiment of this invention.
[0024]
As shown in FIG. 1, the OFDM receiver 10 includes an antenna 11, a tuner 12, a bandpass filter (BPF) 13, an A / D conversion circuit 14, a DC cancellation circuit 15, a digital orthogonal demodulation circuit 16, and , FFT operation circuit 17, frame detection circuit 18, synchronization circuit 19, carrier demodulation circuit 20, frequency deinterleave circuit 21, time deinterleave circuit 22, demapping circuit 23, and bit deinterleave circuit 24 Depuncture circuit 25, Viterbi decoding circuit 26, byte deinterleave circuit 27, spread signal removal circuit 28, transport stream generation circuit 29, RS decoding circuit 30, channel selection circuit 32, transmission control information decoding Circuit 31.
[0025]
A transmission wave transmitted from the OFDM transmitter is received by the antenna 11 of the OFDM receiver 10 and supplied to the tuner 12 as an RF signal.
[0026]
The RF signal received by the antenna 11 is frequency-converted into an IF signal by a tuner 12 including a multiplier 12a and a local oscillator 12b, and is supplied to the BPF 13. The oscillation frequency of the reception carrier signal oscillated from the local oscillator 12 b is switched according to the channel selection signal supplied from the channel selection circuit 32.
[0027]
The IF signal output from the tuner 12 is filtered by the BPF 13 and then digitized by the A / D conversion circuit 14. The digitized IF signal has its DC component removed by the DC cancellation circuit 15 and is supplied to the digital quadrature demodulation circuit 16.
[0028]
The digital orthogonal demodulation circuit 16 orthogonally demodulates the digitized IF signal using a carrier signal having a predetermined frequency (carrier frequency), and outputs a baseband OFDM signal. As a result of orthogonal demodulation, the baseband OFDM signal becomes a complex signal composed of a real axis component (I channel signal) and an imaginary axis component (Q channel signal). The baseband OFDM signal output from the digital quadrature demodulation circuit 16 is supplied to the FFT operation circuit 17 and the synchronization circuit 19.
[0029]
The FFT operation circuit 17 performs an FFT operation on the baseband OFDM signal, and extracts and outputs a signal that is orthogonally modulated on each subcarrier. The FFT operation circuit 17 extracts a signal for an effective symbol length from one OFDM symbol, and performs an FFT operation on the extracted signal. That is, the FFT operation circuit 17 removes a signal corresponding to the guard interval length from one OFDM symbol, and performs an FFT operation on the remaining signal.
[0030]
The signal modulated by each subcarrier extracted by the FFT operation circuit 17 is a complex signal composed of a real axis component (I channel signal) and an imaginary axis component (Q channel signal). The signal extracted by the FFT operation circuit 17 is supplied to the frame detection circuit 18, the transmission control information decoding circuit 31, the synchronization circuit 19, and the carrier demodulation circuit 20.
[0031]
The frame detection circuit 18 extracts a TMCC signal from a predetermined subcarrier of the signal demodulated by the FFT operation circuit 17, detects a synchronization signal from the TMCC signal, detects a boundary of the OFDM transmission frame, and detects a boundary of the detected frame The position is supplied to the synchronization circuit 19 or the like.
[0032]
The synchronization circuit 19 uses a baseband OFDM signal, a signal modulated on each subcarrier after being demodulated by the FFT operation circuit 17, an OFDM symbol boundary, a channel selection signal supplied from the channel selection circuit 32, and the like. Thus, various types of synchronization processing such as synchronization processing of the FFT calculation calculation range and its timing are performed on the FFT calculation circuit 17.
[0033]
The carrier demodulation circuit 20 is supplied with the demodulated signal from each subcarrier output from the FFT operation circuit 17 and performs carrier demodulation on the signal. Specifically, the carrier demodulation circuit 20 performs differential demodulation processing on the differential modulation signal (DQPSK) and equalization processing on the synchronous modulation signal (QPSK, 16QAM, 64QAM).
[0034]
The carrier demodulated signal is deinterleaved in the frequency direction by the frequency deinterleave circuit 21, subsequently deinterleaved in the time direction by the time deinterleave circuit 22, and then supplied to the demapping circuit 23. .
[0035]
The demapping circuit 23 performs data reassignment processing (demapping processing) on the carrier demodulated signal (complex signal) to restore the transmission data sequence. For example, ISDB-T_SBIn the case of demodulating a standard OFDM signal, the demapping circuit 23 performs demapping processing corresponding to QPSK, 16QAM, or 64QAM.
[0036]
The transmission data series output from the demapping circuit 23 passes through a bit deinterleave circuit 24, a depuncture circuit 25, a Viterbi decoding circuit 26, a byte deinterleave circuit 27, and a spread signal removal circuit 28, thereby error distribution of multilevel symbols. Deinterleaving processing corresponding to bit interleaving, depuncturing processing corresponding to puncturing processing for reducing transmission bits, Viterbi decoding processing for decoding a convolutionally encoded bit string, decimation in byte units Energy despreading processing corresponding to interleaving processing and energy diffusion processing is performed, and input to the transport stream generation circuit 29.
[0037]
The transport stream generation circuit 29 inserts data defined by each broadcasting system, such as a null packet, at a predetermined position in the stream. In addition, the transport stream generation circuit 29 performs so-called smoothing processing in which the bit interval of the intermittently supplied stream is smoothed to make a temporally continuous stream. The transmission data sequence subjected to the smoothing process is supplied to the RS decoding circuit 30.
[0038]
The RS decoding circuit 30 performs a Reed-Solomon decoding process on the input transmission data series and outputs it as a transport stream defined by MPEG-2 Systems.
[0039]
The transmission control information decoding circuit 31 receives the TMCC signal after being synchronized by the frame detection circuit 18, decodes the TMCC information (transmission control information) from the TMCC signal, and converts the decoded TMCC information into a carrier demodulation circuit. 20, the time deinterleave circuit 22, the demapping circuit 23, the bit deinterleave circuit 24, and the transport stream generation circuit 29 are supplied to control demodulation and reproduction of each circuit.
[0040]
Next, the frame detection circuit 18 will be further described.
[0041]
FIG. 2 shows a block configuration diagram of the frame detection circuit 18.
[0042]
As shown in FIG. 2, the frame detection circuit 18 includes a differential demodulation circuit 41, a phase calculation circuit 42, a frame synchronization determination circuit 43, and a synchronization control circuit 44.
[0043]
A TMCC signal (I, Q signal) modulated on a predetermined subcarrier of the OFDM symbol is input to the frame detection circuit 18.
[0044]
The differential demodulation circuit 41 differentially demodulates the input TMCC signal and generates a complex signal (I, Q signal) at a signal point corresponding to the original information bit. The differentially demodulated signals (I and Q signals) are supplied to the bit determination circuit 42.
[0045]
The bit determination circuit 42 performs bit determination based on the differentially demodulated signals (I and Q signals). That is, it is determined whether the value modulated from the signal point on the IQ plane of the differentially demodulated signal is “0” or “1”, and one of the bit values is output. Accordingly, the bit decision circuit 42 outputs a TMCC signal that has been converted into a bit stream. The bit stream TMCC signal output from the bit determination circuit 42 is supplied to the frame synchronization determination circuit 43.
[0046]
The frame synchronization determination circuit 43 detects a synchronization word included in the TMCC signal converted into a bit stream, and detects a frame synchronization timing.
[0047]
The frame synchronization determination circuit 43 includes a first synchronization word detection circuit 51, a first comparison circuit 52, a second synchronization word detection circuit 53, and a second comparison circuit 54.
[0048]
The first synchronization word correlation circuit 51 performs a correlation operation between the bit string in the bit stream (TMCC signal) sequentially input and the synchronization word (W0, W1). The bit width of the sync word is 16 bits, but the correlation operation is performed by shifting the 16-bit width window by 1 bit from the bit stream, so that the operation result is output every time one bit stream is input Is done. The first synchronization word correlation circuit 51 inputs, for example, a TMCC signal (bit stream) to a 16-bit delay shift register, and the 16-bit value of the shift register and the 16-bit value of the synchronization word (W0, W1). The coincidence is calculated and the value is output as a correlation value. The correlation value output from the first synchronization word correlation circuit 51 is the highest when the same bit arrangement as the synchronization word is detected in the bit stream.
[0049]
The first comparison circuit 52 detects whether or not the correlation value output from the first synchronization word correlation circuit 51 is higher than the first threshold value TH1. Based on the detection result, the first comparison circuit 52 outputs a temporary synchronization determination signal indicating OK when the correlation value is higher and NG when the correlation value is lower. That is, the timing at which the temporary synchronization determination signal indicates OK is the timing at which the synchronization word (W0 or W1) is present in the bit stream (TMCC signal).
[0050]
The second synchronization word correlation circuit 53 performs a correlation operation between the input bit stream (TMCC signal) and synchronization words (W0, W1) for two consecutive OFDM frames. That is, a correlation operation is performed between two synchronization words arranged with an interval of one frame and the input bit stream (TMCC signal). The two sync words have values inverted from each other, such that if one sync word is W0, the other is the opposite sync word W1.
[0051]
Although the bit width of one synchronization word is 16 bits, the correlation operation is performed while shifting the 16 bit × 2 window by 1 bit from the bit stream, so that the operation result is 1 bit input to the bit stream. Is output each time For example, the second synchronization word correlation circuit 53 includes two 16-bit delay shift registers, inputs a TMCC signal (bit stream) to one shift register, and the 16-bit value in the shift register and the synchronization word ( The coincidence with the 16-bit value of (W0) is calculated, and the TMCC signal (bit stream) delayed by one frame is input to the other shift register, and the 16-bit value in the shift register and the synchronization word (W1) The coincidence with the 16-bit value is calculated. And two coincidence is added and the total value of them is output as a correlation value. The correlation value output from the second synchronization word correlation circuit 53 is the highest when a synchronization word is simultaneously detected from two consecutive frames in the bit stream.
[0052]
The second comparison circuit 54 detects whether or not the correlation value output from the second synchronization word correlation circuit 53 is higher than the second threshold value TH2. Based on this detection result, the second comparison circuit 54 outputs a synchronization determination signal indicating OK when the correlation value is higher and NG indicating that the correlation value is lower. That is, the timing at which the synchronization determination signal indicates OK is the timing at which the synchronization word (W0 or W1) exists in two consecutive frames in the bit stream (TMCC signal).
[0053]
As described above, when at least one bit string identical to the synchronization word is detected in the input bit stream, the frame detection circuit 43 outputs a temporary synchronization determination signal that becomes OK at the detection timing. Further, when the frame detection circuit 43 detects the presence of a synchronization word in two consecutive OFDM frames, the frame detection circuit 43 outputs a main synchronization determination signal that is OK at the detection timing. The output temporary synchronization determination signal and main synchronization determination signal are supplied to the synchronization control circuit 44.
[0054]
The synchronization control circuit 44 controls the output of the frame synchronization signal and the output of the frame synchronization information based on the temporary synchronization determination signal and the main synchronization determination signal. The frame synchronization signal is a flag that periodically generates frame boundary positions that become high at the timing of the start position of the OFDM frame and turn off at other timings. When a certain trigger is given, the synchronization control circuit 44 generates the first flag (sets the flag to high), and thereafter generates a flag periodically by counting, for example, an operation clock, and the frame synchronization. Generate a signal. The frame synchronization information is information for notifying an external circuit whether or not the frame synchronization signal is synchronized with the received signal, that is, information indicating whether or not frame synchronization is established. The frame synchronization information indicates “OK” if frame synchronization is established, and “NG” if not established.
[0055]
In the synchronization control circuit 44, as shown in FIG. 3, a frame synchronization signal generation control and synchronization establishment information output control are performed by a state machine 45 having three states of an initial state S1, a temporary synchronization state S2, and a main synchronization state S3. I do.
[0056]
The state machine 45 will be described.
[0057]
The initial state S1 is a state where OFDM frame synchronization is not established. In the initial state S1, the synchronization control circuit 44 does not generate a frame synchronization signal, and further notifies the outside that the frame synchronization is not established by setting the synchronization establishment information to “NG”.
[0058]
The temporary synchronization state S2 and the main synchronization state S3 are both states in which synchronization is established. The synchronization control circuit 44 generates a frame synchronization signal in the temporary synchronization state S2 and the main synchronization state S3, and further notifies the outside that the frame synchronization is established by setting the synchronization establishment information to “OK”.
[0059]
In the state machine 45, transitions between the initial state S1, the provisional synchronization state S2, and the main synchronization state S3 are performed under the following conditions.
[0060]
First, the state machine 45 transitions to the initial state S1 when the device is reset.
[0061]
In the initial state S1, the state machine 45 determines a temporary synchronization determination signal. The state machine 45 continues to maintain the initial state S1 if the temporary synchronization determination signal indicates NG, and transitions from the initial state S1 to the temporary synchronization state S2 at a timing indicating OK if the temporary synchronization determination signal indicates OK.
[0062]
That is, in the synchronization control circuit 44, if at least one bit string identical to the synchronization word is detected from the TMCC signal (bit stream) in the initial state S1, the state shifts to the temporary synchronization state S2 and becomes the synchronization state. It is. Furthermore, the synchronization control circuit 44 starts generating a frame synchronization signal flag triggered by the timing at which the state machine 45 transitions from the initial state S1 to the temporary synchronization state S2, and then automatically generates a flag for each OFDM frame. Keep doing.
[0063]
In the temporary synchronization state S2, the state machine 45 is the timing at which the flag of the frame synchronization signal next to the timing at which the transition from the initial state S1 to the temporary synchronization state S2 is generated, that is, at the timing at which the second flag is generated. This synchronization determination signal is detected. The state machine 45 determines whether the detected main synchronization determination signal is OK or NG. If the result of the determination is OK, the state machine 45 transitions from the temporary synchronization state S2 to the main synchronization state S3. If the result of the determination is NG, the state machine 45 transitions from the temporary synchronization state S2 to the initial state S1.
[0064]
That is, in the synchronization control circuit 44, if at least one bit string that is the same as the synchronization word is detected, the frame synchronization is established, but if two synchronization words are not subsequently detected, frame synchronization is established. The established state is canceled and the initial state is restored. On the other hand, if two synchronization words can be detected in succession thereafter, the state where the frame synchronization is established is maintained.
[0065]
In the main synchronization state S3, the state machine 45 detects the main synchronization determination signal every time the frame synchronization flag is generated, and determines whether the detected main synchronization determination signal is OK or NG. If the result of determination is OK, the state machine 45 maintains the state of this synchronization state S3. As a result of the determination, if it is NG continuously (n is a natural number of 2 or more), the state machine 45 transitions to the initial state S1.
[0066]
As described above, the synchronization control circuit 44 sets the asynchronous state S1 and the main synchronous state S3, which is a stable synchronous state in which the synchronous word can be detected twice in succession, and the asynchronous state S1 and the main synchronous state S3. In between, the provisional synchronization state S2 in which only one synchronization word is detected is provided for synchronization management. Further, the synchronization control circuit 44 immediately returns to the asynchronous state S1 if it is determined that the synchronization has been lost even once in the temporary synchronization state S2, and is asynchronous if it is not determined that the synchronization has been lost n times in this synchronization state S3. In order not to return to the state S1, the out-of-synchronization condition is made easy in the temporary synchronization state S2, and the out-of-synchronization condition is made strict in the main synchronization state S3. Therefore, when a correct synchronization word can be detected, the synchronization of the OFDM frame can be pulled in earlier.
[0067]
In the present embodiment, the description has been given on the assumption that the synchronization word has W0 = “0011010111101110” and its inverted word W1 = “111001000000010001” inserted alternately in frame units. Even if a single bit string is used and a synchronization word, which is a single bit string, is inserted every frame, the present invention can be applied.
[0068]
Next, a first modification of the frame synchronization determination circuit 43 in the frame detection circuit 18 will be described.
[0069]
FIG. 4 shows a block configuration diagram of a first modification of the frame synchronization determination circuit 43.
[0070]
As shown in FIG. 4, the first modification of the frame synchronization determination circuit 43 includes a first synchronization word 61, a first comparison circuit 62, a delay circuit 63, and a second synchronization word detection circuit 64. , An adder 65 and a second comparison circuit 66.
[0071]
The first synchronization word correlation circuit 61 performs a correlation operation between the TMCC signal (bit stream) and one synchronization word (W0, W1), and outputs a correlation value. The output correlation value is input to the first comparison circuit 62 and the addition circuit 65. The first synchronization word correlation circuit 61 has the same function as the first synchronization word correlation circuit 51 shown in FIG.
[0072]
The first comparison circuit 62 detects whether or not the correlation value output from the first synchronization word correlation circuit 61 is higher than the first threshold value TH1, and is high when the correlation value becomes higher. A temporary synchronization determination signal is output. The first comparison circuit 62 has the same function as the first comparison circuit 52 shown in FIG.
[0073]
The delay circuit 63 is a circuit that delays the TMCC signal (bit stream) by a period from when a certain synchronization word is input to when the next synchronization word is input, that is, for one OFDM frame period. The TMCC signal delayed by one OFDM frame period by the delay circuit 63 is input to the second synchronization word correlation circuit 64.
[0074]
The second synchronization word correlation circuit 64 performs a correlation operation between the TMCC signal (bit stream) delayed by one OFDM frame period and one synchronization word (W0, W1), and outputs a correlation value. The second synchronization word correlation circuit 64 has the same function as the first synchronization word correlation circuit 51 shown in FIG. The correlation value output from the second synchronization word correlation circuit 64 is input to the addition circuit 65.
[0075]
The adder circuit 65 adds the correlation value output from the first synchronization word correlation circuit 61 and the correlation value output from the second synchronization word correlation circuit 64. Similar to the correlation value output from the second synchronization word correlation circuit 53 shown in FIG. 2, this added value is the highest when two synchronization word arrays arranged at intervals of one OFDM frame are detected. Get higher. The addition value output from the addition circuit 65 is input to the second comparison circuit 66.
[0076]
The second comparison circuit 66 detects whether or not the addition value output from the addition circuit 65 is higher than the second threshold value TH2, and this synchronization determination becomes high when the addition value becomes higher. Output a signal. The second comparison circuit 66 has the same function as the second comparison circuit 54 shown in FIG.
[0077]
Even in the first modified example as described above, the same processing as that of the circuit shown in FIG. 2 can be performed.
[0078]
Next, a second modification of the frame synchronization determination circuit 43 in the frame detection circuit 18 will be described.
[0079]
FIG. 5 shows a block configuration diagram of a second modification of the frame synchronization determination circuit 43.
[0080]
As shown in FIG. 5, the second modification of the frame synchronization determination circuit 43 includes a synchronization word correlation circuit 71, a comparison circuit 72, a delay circuit 73, and a main synchronization determination circuit 74.
[0081]
The synchronization word correlation circuit 71 performs a correlation operation between the TMCC signal (bit stream) and one synchronization word (W0, W1), and outputs a correlation value. The synchronization word correlation circuit 71 has the same function as the first synchronization word correlation circuit 51 shown in FIG. The correlation value output from the synchronization word correlation circuit 71 is input to the comparison circuit 72.
[0082]
The comparison circuit 72 detects whether or not the correlation value output from the synchronization word correlation circuit 71 is higher than the first threshold value TH1, and the temporary synchronization determination signal that becomes high when the correlation value becomes higher Is output. The comparison circuit 72 has the same function as the first comparison circuit 52 shown in FIG. The temporary synchronization determination signal output from the comparison circuit 72 is supplied to the next-stage synchronization control circuit 44 and also input to the delay circuit 73 and the main synchronization determination circuit 74.
[0083]
The delay circuit 73 is a circuit that delays a provisional synchronization determination signal that is an output result of the comparison circuit 72 for a period from when a certain synchronization word is input to when the next synchronization word is input, that is, for one OFDM frame period. . The temporary synchronization determination signal delayed by one OFDM frame period by the delay circuit 73 is input to the synchronization determination circuit 74.
[0084]
The synchronization determination circuit 74 is a circuit that generates a synchronization determination signal. The synchronization determination circuit 74 receives two signals, a temporary synchronization determination signal output from the comparison circuit 72 and a temporary synchronization determination signal delayed by one frame by the delay circuit 73. The synchronization determination circuit 74 sets the synchronization determination signal to OK when both signals are OK.
[0085]
Even in the second modified example as described above, the same processing as that of the circuit shown in FIG. 2 can be performed.
[0086]
【The invention's effect】
In the OFDM demodulator according to the present invention, the detection timing of detecting one synchronization word and two consecutive synchronization words are detected, and the synchronization timing of the transmission frame is managed based on the two timings. For this reason, in the OFDM demodulator according to the present invention, the drawing of the OFDM frame can be accelerated.
[Brief description of the drawings]
FIG. 1 is a block configuration diagram of an OFDM receiver according to an embodiment of the present invention.
FIG. 2 is a block configuration diagram of a frame detection circuit in the OFDM receiver.
FIG. 3 is a diagram showing a state machine in a synchronization control circuit of the frame detection circuit.
FIG. 4 is a diagram showing a first modification of the frame synchronization determination circuit of the frame detection circuit.
FIG. 5 is a diagram showing a second modification of the frame synchronization determination circuit of the frame detection circuit.
FIG. 6 is a block diagram of a conventional frame detection circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 OFDM receiver, 11 Antenna, 12 Tuner, 13 Band pass filter, 14 A / D conversion circuit, 15 DC cancellation circuit, 16 Digital orthogonal demodulation circuit, 17 FFT operation circuit, 18 Frame detection circuit 19 Synchronization circuit, 20 Carrier demodulation Circuit, 21 frequency deinterleave circuit, 22 time deinterleave circuit, 23 demapping circuit, 26 Viterbi decoding circuit, 27 byte deinterleave circuit, 28 spread signal elimination circuit, 29 transport stream generation circuit, 30 RS decoding circuit, 31 transmission Control information decoding circuit

Claims

In an OFDM demodulator that demodulates a transmission data sequence from an orthogonal frequency division multiplexing (OFDM) signal,
Orthogonal demodulation means for orthogonally demodulating the OFDM signal to extract a demodulated signal that is a complex signal;
Transmission control information decoding means for decoding transmission control information inserted in the transmission data sequence from the demodulated signal,
In the demodulated signal, one transmission frame is composed of a certain number of transmission symbols,
One transmission control information composed of a predetermined number of bits is inserted into the one transmission frame,
The one transmission control information includes a synchronization word,
The transmission control information decoding means includes
A first synchronization detector that detects a data string identical to the synchronization word from the data sequence of the transmission control information decoded from the demodulated signal;
A second synchronization detector for detecting from the data sequence of the transmission control information decoded from the demodulated signal that two data strings that are the same as the synchronization word are arranged consecutively at intervals of one transmission frame; When,
Based on the two timing detection timing of the first synchronization detector synchronization word by detecting the timing and the second synchronization detecting unit of a synchronization word by, possess a synchronization management unit for managing the synchronization timing of the transmission frame ,
The first synchronization detection unit and the second synchronization detection unit calculate a correlation with a synchronization word for a data sequence of transmission control information decoded from the demodulated signal, and the calculated correlation is a predetermined value. If it is higher than the sync word ,
The first synchronization detection unit includes a correlation value calculation circuit that calculates a correlation value between the data sequence of the transmission control information and the synchronization word bit by bit, and the correlation value calculated by the correlation value calculation circuit is a first threshold value. A determination circuit that determines that it is a synchronization word when the value is equal to or greater than a value;
The second synchronization detector calculates a correlation value between a delay circuit that delays the transmission control information data sequence by one transmission frame, and a transmission control information data sequence delayed by the delay circuit and a synchronization word bit by bit. A correlation value calculating circuit, an adding circuit for adding the correlation value calculated by the correlation value calculating circuit and the correlation value calculated by the first synchronization detecting unit, and a correlation value added by the adding circuit being the second O FDM demodulator that having a a determination circuit that determines that the synchronization word is equal to or greater than threshold.

The synchronization management unit includes three states of a first synchronization state and a second synchronization state indicating a state where transmission frame synchronization is established, and an asynchronous state indicating a state where transmission frame synchronization is not established. To manage the synchronization status using
When the synchronization word is detected by the first synchronization detection unit in the asynchronous state, the state transits to the first synchronization state,
When a synchronization word is detected by the second synchronization detection unit in the first synchronization state, a transition is made to the second synchronization state,
When a synchronization word is not detected by the second synchronization detection unit in the first synchronization state, a transition is made to an asynchronous state,
In the second synchronization state, the second synchronization detection unit continuously n times (n is an integer of 2 or more).
If no sync word is detected, transition to the asynchronous state,
Further, when the first synchronization state and the second synchronization state based on the detection timing of the first synchronization detection unit or the second synchronization word by the synchronization detection unit, that occur synchronization timing of the transmission frame OFDM demodulator of 請 Motomeko 1 wherein.