JP4288066B2

JP4288066B2 - 回路装置

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Publication number: JP4288066B2
Application number: JP2002382481A
Authority: JP
Inventors: 伸次根岸; 雅也岸田
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Priority date: 2002-12-27
Filing date: 2002-12-27
Publication date: 2009-07-01
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Description

【０００１】
【発明の属する技術分野】
本発明は、クロック信号のパルスが入力されることによって、上記パルスに同期してデータを内部に取り込み該取り込んだデータを出力する第１の遅延回路と、上記第１の遅延回路が出力したデータを処理する信号処理回路であって、上記クロック信号のパルスが入力されることによって、上記パルスに同期してデータを内部に取り込み該取り込んだデータを出力する第２の遅延回路を有する信号処理回路とを備えた回路装置に関する。
【０００２】
【従来の技術】
従来より、縦続接続された複数のＤフリップフロップを有する回路装置や、交互に縦続接続された論理回路とＤフリップフロップとを有する回路装置が知られている。このような回路装置では、複数のＤフリップフロップの各々にクロック信号が入力され、各Ｄフリップフロップはクロック信号のパルスに同期してデータを取り込み、この取り込んだデータを出力している。
【０００３】
【発明が解決しようとする課題】
近年、回路の処理速度の高速化に伴いクロック周波数が増加しており、このため、回路装置の消費電力が増大している。また、回路装置が有する全てのＤフリップフロップにはクロック信号が供給されるため、Ｄフリップフロップの数が増加すると、これに伴って消費電力も増加する。そこで、回路装置の消費電力を低減させるために、フリップフロップへのクロック信号の供給、供給停止を制御することができる制御回路を構成することが考えられる。しかしながら、このような制御回路を単純に構成すると、回路装置で処理されるべきデータ信号とは別に、上記の制御回路を動作させるための専用の信号が必要になるという問題がある。
【０００４】
本発明は、上記の事情に鑑み、専用の信号を用いずに消費電力を低減できる回路装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成する本発明の回路装置は、クロック信号のパルスが入力されることによって、上記パルスに同期してデータを内部に取り込み該取り込んだデータを出力する第１の遅延回路と、上記第１の遅延回路が出力したデータを処理する信号処理回路であって、上記クロック信号のパルスが入力されることによって、上記パルスに同期してデータを内部に取り込み該取り込んだデータを出力する第２の遅延回路を有する信号処理回路とを備えた回路装置であって、上記回路装置が、上記クロック信号のパルスに同期して上記第１の遅延回路が出力したデータと上記パルスの１つ後のパルスに同期して上記第１の遅延回路に取り込まれるべきデータとが等しいか否かに基づいて、上記第２の遅延回路に上記クロック信号のパルスを入力するか否かを制御する制御回路を有することを特徴とする。
【０００６】
本発明の回路装置は、上記第２の遅延回路に上記クロック信号のパルスを入力するか否かを制御する制御回路を備えている。このような制御回路を備えることによって、信号処理回路が処理する処理結果の同一性を保持したまま、パルスの供給を停止することができ、回路装置の消費電力の低減が図られる。
【０００７】
また、この制御回路は、上記第２の遅延回路に上記クロック信号のパルスを入力するか否かの制御を、上記第１の遅延回路が出力したデータと上記第１の遅延回路に取り込まれるべきデータとが等しいか否かに基づいて行っている。従って、上記第２の遅延回路に上記クロック信号のパルスを入力するか否かの制御をするための専用の信号は不要となり、回路装置の構成を簡略化することができる。
【０００８】
また、本発明の回路装置は、上記信号処理回路が、上記第２の遅延回路を複数有し、上記複数の第２の遅延回路のうちの少なくとも２つの第２の遅延回路が縦続接続されていてもよく、この場合、上記少なくとも２つの第２の遅延回路の各々が、データが入力される複数のデータ入力部と、データを出力する複数のデータ出力部とを有していてもよい。
【０００９】
また、本発明の回路装置は、上記信号処理回路が、上記第２の遅延回路を複数有し、上記複数の第２の遅延回路のうちの１つの第２の遅延回路が出力したデータが入力される入力部と、上記複数の第２の遅延回路のうちの他の第２の遅延回路にデータを出力する出力部とを有する論理回路を有していてもよく、この場合、上記１つの第２の遅延回路が複数のデータ出力部を有し、上記他の第２の遅延回路が複数のデータ入力部を有し、上記論理回路が、上記１つの第２の遅延回路の複数のデータ出力部から出力されたデータが入力される複数の入力部と、上記他の第２の遅延回路の複数のデータ入力部にデータを出力する複数の出力部とを有していてもよい。
【００１０】
また、本発明の回路装置は、上記制御回路が、上記クロック信号のパルスの各々に同期して上記第１の遅延回路から出力された上記データと１つ後のパルスに同期して上記第１の遅延回路に取り込まれるべき上記データとが等しいか否かに基づいて、上記第２の遅延回路に上記クロック信号のパルスを供給するか否かを決定する決定回路と、上記決定回路の決定に従って、上記第２の遅延回路への上記クロック信号のパルスの供給又は供給停止を行うクロックドライバとを有することが好ましい。
【００１１】
このような構成の制御装置を備えることによって、上記第２の遅延回路への上記クロック信号のパルスの供給又は供給停止を行うことができる。
【００１２】
ここで、上記決定回路が、上記クロック信号のパルスの各々に同期して上記第１の遅延回路から出力された上記データと１つ後のパルスに同期して上記第１の遅延回路に取り込まれるべき上記データとが等しいか否かを判定する判定部と、上記判定部が等しいと判定した場合カウント値をインクリメントし、上記判定部が等しくないと判定した場合カウント値をリセットするカウンタと、上記カウント値と比較値とを比較することによって比較結果を得、上記比較結果に基づいて、上記第２の遅延回路に上記クロック信号のパルスを供給するか否かを表すパルス供給制御信号を上記クロックドライバに出力するパルス供給信号生成部とを有することができる。ここで、上記比較値は、上記第２の遅延回路の総数に対応した値とすることができる。
【００１３】
さらに、本発明の回路装置では、上記第１の遅延回路及び上記第２の遅延回路の各々は、例えば、１つ以上のＤフリップフロップから構成することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００１５】
図１は、本発明の第１実施形態の回路装置を示すブロック図である。
【００１６】
図１に示す回路装置１は、２ビットのデータ（ｄａ，ｄｂ）からなるデータ信号Ｄ(n-1)が入力される。この回路装置１は、入力されたデータ信号Ｄ(n-1)を、８パルス期間（８クロック期間）だけ遅れたデータ信号Ｄ(n+7)＝（Out）として出力するように動作する。
【００１７】
回路装置１は、Ｄフリップフロップｆ０ａ及びｆ０ｂを有している。Ｄフリップフロップｆ０ａの後段には、縦続接続された７個のＤフリップフロップｆ１ａ乃至ｆ７ａのグループＧａが接続されている。また、Ｄフリップフロップｆ０ｂの後段には、縦続接続された７個のＤフリップフロップｆ１ｂ乃至ｆ７ｂのグループＧｂが接続されている。グループＧａ及びＧｂによりシフトレジスタ２（本発明にいう「信号処理回路」に相当する）が構成されている。これらのＤフリップフロップｆ０ａ乃至ｆ７ａ及びｆ０ｂ乃至ｆ７ｂの各々は、データが入力されるデータ入力端Ｄと、当該データ入力端Ｄから入力されたデータを出力するデータ出力端Ｑと、クロック信号ＣＫが入力されるクロック信号入力端ＣＰとを有している。この回路装置１では、２ビットのデータ（ｄａ，ｄｂ）のうち、データｄａはＤフリップフロップｆ０ａ乃至ｆ７ａによって処理され、一方、データｄｂはＤフリップフロップｆ０ｂ乃至ｆ７ｂによって処理される。尚、本実施形態では、グループＧａ及びＧｂの各々は７個のＤフリップフロップが縦続接続された構成を有しているが、縦続接続されるＤフリップフロップの数は、適宜変更可能である。尚、以下では、Ｄフリップフロップｆ０ａ及びｆ０ｂのペアを単にＤフリップフロップＦ０と呼ぶ。同様にして、Ｄフリップフロップｆ１ａ及びｆ１ｂのペア，…，Ｄフリップフロップｆ７ａ及びｆ７ｂのペアを、単にＤフリップフロップＦ１，…，Ｆ７と呼ぶ。
【００１８】
また、この回路装置１は制御回路３を備えている。回路装置１が制御回路３を備えることによって、シフトレジスタ２の消費電力の低減を図ることができる。以下に、図１に示す回路装置１が、どのようにしてシフトレジスタ２の消費電力を低減することができるのかについて、制御回路３を備えていない回路装置と比較しながら説明する。
【００１９】
図２は、制御回路３を備えていない回路装置１００の回路図を示す。
【００２０】
最前段のＤフリップフロップＦ０のうちのＤフリップフロップｆ０ａは、クロック信号ＣＫのパルスPxの立上りエッジに同期して、データ入力端Ｄに入力されるデータｄａを取り込み、この取り込んだデータｄａを次のパルスＰ（ｘ＋１）が発生するまでデータ出力端Ｑから次段のＤフリップフロップｆ１ａに出力し続ける。従って、Ｄフリップフロップｆ０ａは、入力されたデータｄａを１パルス期間（１クロック期間）遅れて出力する。また、Ｄフリップフロップｆ０ｂも、Ｄフリップフロップｆ０ａと同様に動作し、入力されたデータｄｂを１パルス期間遅れて出力する。従って、ＤフリップフロップＦ０は、入力されたデータ信号Ｄ(n-1)を、１パルス期間遅れたデータ信号Ｄ(n)として次段のＤフリップフロップＦ１に出力する。
【００２１】
また、ＤフリップフロップＦ１のうちのＤフリップフロップｆ１ａは、クロック信号ＣＫのパルスPxの立上りエッジに同期して、前段のＤフリップフロップｆ０ａから出力されたデータｄａを取り込み、この取り込んだデータｄａを次のパルスＰ（ｘ＋１）が発生するまで次段のＤフリップフロップｆ２ａ（図示せず）に出力し続ける。従って、Ｄフリップフロップｆ１ａは、前段のＤフリップフロップｆ０ａが出力したデータｄａを１パルス期間遅れて出力する。また、Ｄフリップフロップｆ１ｂも、前段のＤフリップフロップｆ０ｂが出力したデータｄｂを１パルス期間遅れて出力する。従って、ＤフリップフロップＦ１は、前段のＤフリップフロップＦ０が出力したデータ信号Ｄ(n)を、１パルス期間遅れたデータ信号Ｄ(n+1)として出力する。
【００２２】
以下、同様にして、ＤフリップフロップＦ２乃至Ｆ７は、前段のフリップフロップが出力したデータ信号を、１パルス期間遅れたデータ信号として出力する。従って、最前段のＤフリップフロップＦ０に入力されたデータ信号Ｄ(n-1)は、最後段のＤフリップフロップＦ７から８パルス期間遅れたデータ信号Ｄ(n+7)＝（Out）として出力される。
【００２３】
図３は、図２に示す制御回路３を備えていない回路装置１００のタイミングチャートを示す。
【００２４】
データｄａ及びｄｂは論理‘０’又は論理‘１’であるため、Ｄ(n-1)＝（ｄａ，ｄｂ）は、図３に示すように、４つの値Ｄ０＝（０，０）、Ｄ１＝（０，１）、Ｄ２＝（１，０）及びＤ＝３（１，１）を取り得る。例えば、Ｄ(n-1)＝Ｄ１＝（０，１）であれば、クロック信号ＣＫのパルスＰに同期して、Ｄフリップフロップｆ０ａは‘０’を取り込み、Ｄフリップフロップｆ０ｂは‘１’を取り込む。この取り込まれたデータ信号Ｄ(n-1)は、次段のＤフリップフロップＦ１に出力される。以下、同様にして、Ｄ１＝（０，１）は、クロック信号のパルスに同期して、ＤフリップフロップＦ２，…，Ｆ７に順次に出力され、最終的にはデータ信号Ｄ(n+7)（＝Out）として出力される。
【００２５】
図４は、図３に示すタイミングチャートのパルスP1からパルスP12までの一部拡大図である。
【００２６】
ＤフリップフロップＦ０は、クロック信号ＣＫのパルスP1の立ち上がりエッジに同期して、データ信号Ｄ(n-1)のデータd1を取り込み、この取り込んだデータd1をデータ信号Ｄ(n)として出力する。更に、ＤフリップフロップＦ０は、次のパルスP2が発生するとデータ信号Ｄ(n-1)のデータd2を取り込み、データd1に代えてデータd2をデータ信号Ｄ(n)として出力する。
【００２７】
以下、同様にして、ＤフリップフロップＦ０は、各パルスP3，P4，…に同期して、クロック信号ＣＫのパルスP3，P4，…におけるデータ信号Ｄ(n-1)のデータd3，d4，…を取り込み、該取り込んだデータを、次のパルスが発生するまでデータ信号Ｄ(n)として出力し続ける。つまり、ＤフリップフロップＦ０は、取り込んだデータd1，d2，・・・，dxを、パルスP1，P2，・・・，Pxのパルス期間（クロック期間）h1，h2，・・・，hxの間出力し続ける。従って、ＤフリップフロップＦ０は、入力されたデータ信号Ｄ(n-1)のデータd1，d2，・・・，dxを、１パルス期間だけ遅れたデータ信号Ｄ(n)のデータd1，d2，・・・，dxとして出力する。
【００２８】
また、ＤフリップフロップＦ０が出力したデータ信号Ｄ(n)のデータd1，d2，・・・，dxは、次段のＤフリップフロップＦ１に入力される。ＤフリップフロップＦ１は、入力されたデータ信号Ｄ(n)のデータd1，d2，・・・，dxを、１パルス期間だけ遅れたデータ信号Ｄ(n+1)のデータd1，d2，・・・，dxとして出力する。
【００２９】
以下、同様に考えて、その他のＤフリップフロップＦ２乃至Ｆ７も、入力されたデータ信号のデータを、１パルス期間遅れたデータ信号のデータとして出力する。このように、ＤフリップフロップＦ１乃至Ｆ７の各々が、入力されたデータを１パルス期間だけ遅らせて出力することにより、図３に示す回路装置１００は、データ信号Ｄ(n-1)に対して８パルス期間だけ遅れたデータ信号Ｄ(n+7)を出力することができる。しかしながら、図３に示す回路装置１００は、ＤフリップフロップＦ０乃至Ｆ７の各々に、クロック信号ＣＫのパルスＰが連続的に供給されているため、消費電力が大きいという問題がある。この消費電力が大きいという問題は、図３に示す回路装置１００が備えるＤフリップフロップの数が増えるにつれて顕著に現れる。そこで、本願発明者は、このような問題を解決するために、消費電力を低減することができる図１の回路装置１を考え出した。この回路装置１は、ＤフリップフロップＦ０に入力されるデータ信号Ｄ(n-1)とＤフリップフロップＦ０から出力されるデータ信号Ｄ(n)とに基づいて、シフトレジスタ２にクロック信号のパルスを供給するか否かを制御している。このような制御によって、図１に示す回路装置１は、図３に示す回路装置１００が出力するデータ信号Ｄ(n+7)＝（Out）と同一のデータ信号を出力しながらも、シフトレジスタ２の消費電力の低減を図ることができる。以下に、本願発明者が考え出した回路装置の原理について説明する。
【００３０】
ＤフリップフロップＦ０はパルスＰ１が供給されるとデータ信号Ｄ(n-1)のデータd1を取り込み、次のパルスP2が供給されるまで、この取り込んだデータd1をデータ信号Ｄ(n)のデータd1として出力し続ける。更に、ＤフリップフロップＦ０はパルスP2が供給されるとデータ信号Ｄ(n-1)のデータd2を取り込み、データd1に代えて新たに取り込んだd2を次のパルスP3が供給されるまでデータ信号Ｄ(n)のデータd2として出力し続ける。従って、ＤフリップフロップＦ０は、パルスP1が発生するパルス期間h1にはデータd1を出力し、パルスP2が発生するパルス期間h2にはデータd2を出力する。このように、Ｄフリップフロップは、各パルスPxに同期して取り込んだデータを、次のパルスが供給されるまで出力し続けるという性質を有する。本願発明では、Ｄフリップフロップのこの性質に着目している。例えば、ＤフリップフロップＦ０にパルスP1を供給した後、次のパルスP2を供給しないと仮定すると、ＤフリップフロップＦ０は、パルス期間h1だけでなく次のパルス期間h2も、データ信号Ｄ(n-1)のデータd1をデータ信号Ｄ(n)のデータとして出力し続ける。即ち、ＤフリップフロップＦ０は、パルスP2が供給されなくても、前のパルスP1のパルス期間h1に出力したデータd1を次のパルス期間h2にも出力し続け、この結果、データ信号Ｄ(n)のパルス期間h2のデータはパルス期間h1のデータと同じ値（＝d1）となる。従って、もしデータ信号Ｄ(n-1)においてd2＝d1（＝d）であれば、ＤフリップフロップＦ０にパルスP1を供給した後次のパルスP２を供給するか否かに関わらず、データ信号Ｄ(n)のパルス期間h1及びh2のデータは同一の値（＝d）である。
【００３１】
以上の説明から、もしデータ信号Ｄ(n-1)のデータdxが前のデータｄx-1に等しい（dx＝dx-1＝d）のであれば、ＤフリップフロップＦ０にパルスPx-1を供給した後次のパルスPxを供給するか否かに関わらず、データ信号Ｄ(n)のパルス期間hx-1及びhxのデータは同一の値（＝d）となることがわかる。
【００３２】
これまでは、ＤフリップフロップＦ０が出力するデータ信号Ｄ(n)について説明したが、この他のＤフリップフロップＦ１乃至Ｆ７が出力するデータ信号Ｄ(n+1)乃至Ｄ(n+7)（＝Out）も同様に説明できる。
【００３３】
従って、例えば、最終段のＤフリップフロップＦ７が出力するデータ信号Ｄ(n+7)（＝Out）において、パルス期間hxのデータが前のパルス期間hx-1のデータに等しい場合、回路装置１は、最終段のＤフリップフロップＦ７へのパルスPxの供給を停止することにより、データ信号Ｄ(n+7)（＝Out）の同一性を保持したまま、シフトレジスタ２の消費電力を削減できることがわかる。そこで、図４を参照すると、データ信号Ｄ(n+7)（＝Out）において、例えば、パルス期間h9のデータd2はＤ１＝（０，１）であり、１つ前のパルス期間h8のデータd1もＤ１＝（０，１）である。従って、データ信号Ｄ(n+7)（＝Out）において、パルス期間h9のデータが１つ前のパルス期間h8のデータに等しいことがわかる。従って、回路装置１は、最終段のＤフリップフロップＦ７へのパルスP9の供給を停止することにより、最終段のＤフリップフロップＦ７が出力するデータ信号Ｄ(n+7)（＝Out）の同一性を保持したまま、シフトレジスタ２の消費電力を低減することができる。
【００３４】
同様に考えると、ＤフリップフロップＦ６が出力するデータ信号Ｄ(ｎ＋６)において、例えば、パルス期間h9のデータd3はＤ１＝（０，１）であり、１つ前のパルス期間h8のデータd2もＤ１＝（０，１）である。従って、データ信号Ｄ(ｎ＋６)において、パルス期間h9のデータが１つ前のパルス期間h8のデータに等しいことがわかる。従って、回路装置１は、ＤフリップフロップＦ６へのパルスP9の供給を停止することにより、ＤフリップフロップＦ６が出力するデータ信号Ｄ(n+6)の同一性を保持したまま、シフトレジスタ２の消費電力を低減することができる。その他のＤフリップフロップが出力するデータ信号においても、当該ＤフリップフロップにへのパルスP9の供給を停止することによって、当該Ｄフリップフロップが出力するデータ信号の同一性を保持したまま、シフトレジスタ２の消費電力を低減することができる。
【００３５】
ここで注意しておきたいことは、回路装置１がパルスP9の供給を停止することができるのは、「パルスP9の供給を停止しても、Ｄフリップフロップが、パルスP9が供給されたときに出力するデータ信号と同一のデータ信号を出力する」場合のみである。従って、図１に示す回路装置１は、パルスP9の供給停止を実行する場合、パルスP9の供給開始時刻t9の前に、「パルスP9の供給を停止しても、Ｄフリップフロップが、パルスP9が供給されたときに出力するデータ信号と同一のデータ信号を出力する」ことを認識できなければならない。以下に、回路装置１は、どのようにしてこのことを認識しているのかについて考察する。
【００３６】
上記のように、「パルスP9の供給を停止しても、Ｄフリップフロップが、パルスP9が供給されたときに出力するデータ信号と同一のデータ信号を出力する」のは、「各データ信号について、パルス期間h9のデータが、１つ前のパルス期間h8のデータに等しい」場合である。従って、図１に示す回路装置１が、パルスP9の供給開始時刻t9の前に、「各データ信号について、パルス期間h9のデータが、１つ前のパルス期間h8のデータに等しい」ことが認識できれば、データ信号の同一性を保持したままパルスP9の供給を停止することができる。以下に、図１に示す回路装置１が、パルスP9の供給開始時刻t9の前に、「各データ信号について、パルス期間h9のデータが、１つ前のパルス期間h8のデータに等しい」ことをどのように認識するかについて説明する。
【００３７】
先ず、データ信号Ｄ(n+7)（＝Out）について考える。
【００３８】
データ信号Ｄ(n+7)のパルス期間h9におけるデータd2は、最前段のＤフリップフロップＦ０に入力されるデータ信号Ｄ(n-1)のパルス期間h1のデータd2が、８パルス期間だけ遅れて最終段のＤフリップフロップＦ７から出力されるデータである。また、このデータ信号Ｄ(n+7)（＝Out）のパルス期間h8におけるデータd1は、最前段のＤフリップフロップＦ０から出力された（つまり、ＤフリップフロップＦ１に入力される）データ信号Ｄ(n)のパルス期間h1のデータd1が７パルス期間だけ遅れて最終段のＤフリップフロップＦ７から出力されるデータである。従って、パルス期間h1のデータ信号Ｄ(n-1)のデータd2と、パルス期間h1のデータ信号Ｄ(n)のデータd1とが等しいことを認識できれば、データ信号Ｄ(n+7)（＝Out）のパルス期間h9のデータが１つ前のパルス期間h8のデータに等しいことを認識できる。
【００３９】
次に、データ信号Ｄ(n+6)について考える。
【００４０】
データ信号Ｄ(n+6)のパルス期間h9におけるデータd3は、最前段のＤフリップフロップＦ０に入力されるデータ信号Ｄ(n-1)のパルス期間h2のデータd3が、７パルス期間だけ遅れて最終段のＤフリップフロップＦ７から出力されるデータである。また、このデータ信号Ｄ(n+6)のパルス期間h8におけるデータd2は、最前段のＤフリップフロップＦ０から出力された（つまり、ＤフリップフロップＦ１に入力される）データ信号Ｄ(n)のパルス期間h2のデータd2が６パルス期間Ｄだけ遅れて最終段のＤフリップフロップＦ７から出力されるデータである。従って、パルス期間h2のデータ信号Ｄ(n-1)のデータd3とパルス期間h2のデータ信号Ｄ(n)のデータd2とが等しいことが認識できれば、データ信号Ｄ(n+6)のパルス期間h9のデータは１つ前のパルス期間h8のデータに等しいことが認識できる。その他のデータ信号についても同様に考えることができ、例えば、パルス期間h7のデータ信号Ｄ(n-1)のデータd8とパルス期間h7のデータ信号Ｄ(n)のデータd7とが等しいことが認識できれば、データ信号Ｄ(n+1)のパルス期間h9のデータは１つ前のパルス期間h8のデータに等しいことが認識できる。
【００４１】
以上のことから、連続する７つのパルス期間h1乃至h7に渡ってデータ信号Ｄ(n-1)とＤ(n)とが等しいことを認識できれば、データ信号Ｄ(n+1)乃至Ｄ(n+7)（＝Out）の各々について、パルス期間h9のデータが１つ前のパルス期間h8のデータに等しいことを認識できる。
【００４２】
上記の説明では、データ信号Ｄ(n+1)乃至Ｄ(n+7)（＝Out）のパルス期間h9及びh8のデータについて説明したが、同様にして、データ信号Ｄ(n+1)乃至Ｄ(n+7)（＝Out）のパルス期間h10及びh9のデータについて考えると、連続する７つのパルス期間h2乃至h8に渡ってデータ信号Ｄ(n-1)とＤ(n)とが等しいことを認識できれば、データ信号Ｄ(n+1)乃至Ｄ(n+7)（＝Out）の各々について、パルス期間h10のデータが１つ前のパルス期間h9のデータに等しいことを認識できる。
【００４３】
従って、回路装置１が、連続する７つのパルス期間に渡ってデータ信号Ｄ(n-1)とＤ(n)とが等しい場合、７個のＤフリップフロップＦ１乃至Ｆ７へのパルスの供給を停止しても、データ信号Ｄ(n+1)乃至Ｄ(n+7)（＝Out）の同一性が保持されるので、この結果、データ信号Ｄ(n+1)乃至Ｄ(n+7)（＝Out）の同一性を保持したままこの回路装置１の消費電力を大幅に削減することが可能となる。
【００４４】
この消費電力の大幅な削減を実現するためには、回路装置１が、パルスの供給を停止する前に、連続する７つのパルス期間に渡ってデータ信号Ｄ(n-1)とＤ(n)とが等しいか否かを認識し、等しい場合はＤフリップフロップＦ１乃至Ｆ７へのパルスP9の供給を停止するという動作を行う必要がある。
【００４５】
そこで、回路装置１は、このような動作を実現する制御回路３を備えている。
【００４６】
図５は、制御回路３の状態遷移図を示す。
【００４７】
この制御回路３は、データ信号Ｄ(n-1)とＤ(n)とが等しいか否かを各パルス期間ｈ毎に判定し、Ｄ(n-1)＝Ｄ(n)の場合は、ステップＳ２において、カウント値ncを１つインクリメントし、Ｄ(n-1)≠Ｄ(n)の場合は、ステップＳ１に戻り、カウント値ncをリセットする。制御回路３がステップＳ１又はＳ２の状態である場合は、７個のＤフリップフロップＦ１乃至Ｆ７にパルスが供給される。一方、ステップＳ２において、インクリメントされたカウント値がnc＝７に到達した場合、nc＝７は、連続する７つのパルス期間に渡ってデータ信号Ｄ(n-1)＝Ｄ(n)であることを意味するので、制御回路３はステップＳ２からステップＳ３に進み、７個のＤフリップフロップＦ１乃至Ｆ７へのパルスの供給を停止する。ステップＳ３において、Ｄ(n-1)≠Ｄ(n)になった場合は、ステップＳ１に戻ってカウント値ncがリセットされる。制御回路３をこのように動作させることによって、７個のＤフリップフロップＦ１乃至Ｆ７へのパルスの供給を停止しても、データ信号Ｄ(n+1)乃至Ｄ(n+7)（＝Out）の同一性を保持したまま、回路装置１の消費電力を大幅に削減することができる。
【００４８】
以下、このような制御回路３を備えた回路装置１の回路動作について具体的に説明する。
【００４９】
図６は、制御回路３の詳細図、図７は、図１の回路装置の動作に関連する信号のタイミングチャートを示す図である。
【００５０】
制御回路３は決定回路４を有している。この決定回路４は、データ信号Ｄ(n-1)とＤ(n)とが等しいか否かの判定を行い、この判定に基づいて、ＤフリップフロップＦ１乃至Ｆ７（本発明にいう「複数の第２の遅延回路」に相当する）にクロック信号ＣＫを供給するか否かを表す信号Skを出力するように構成されている。この決定回路４は判定部４ａを有している。この判定部４ａには、ＤフリップフロップＦ０（本発明にいう「第１の遅延回路」に相当する）に入力されるデータ信号Ｄ(n-1)と、ＤフリップフロップＦ０が出力したデータ信号Ｄ(n)とが入力される。この判定部４ａは、データ信号Ｄ(n-1)とＤ(n)とが等しいか否かの判定を行う。判定部４ａは、データ信号Ｄ(n-1)とＤ(n)とが等しい場合論理‘１’の判定信号Sdを出力し、一方、データ信号Ｄ(n-1)とＤ(n)とが異なる場合論理‘０’の判定信号Sdを出力する。判定部４ａから出力された判定信号Sdはカウンタ４ｂに入力される。
【００５１】
このカウンタ４ｂは、判定信号Sdが論理‘１’（即ち、データ信号Ｄ(n-1)とＤ(n)とが等しい）であれば、クロック信号ＣＫのパルスＰに同期してカウント値ncをインクリメントし、このインクリメントされたカウント値ncを表すカウント信号Scを出力する。一方、判定信号Sdが論理‘０’であれば（即ち、データ信号Ｄ(n-1)とＤ(n)とが異なる）、クロック信号ＣＫのパルスＰに同期してカウント値ncをリセットし、リセット値（ｎ＝０）を表すカウント信号Scを出力する。カウンタ４ｂから出力されたカウント信号Scは比較器４ｃに入力される。
【００５２】
比較器４ｃには、カウンタ４ｂが出力したカウント信号Scの他に、比較信号Srefが入力される。この比較信号Srefは、カウント値ncと比較される比較値nr＝６を表す。比較器４ｃは、カウント値ncが比較値nr＝６以下（nc≦nr）である場合、論理‘０’の結果信号Soを出力し、カウント値ncが比較値nr＝６より大きい（nc＞nr）場合、論理‘１’の結果信号Soを出力する。
【００５３】
また、決定回路４は、遅延部４ｄを有している。この遅延部４ｄは、比較器４ｃから出力された結果信号Soを半パルス期間だけ遅延させる。遅延部４ｄは、この半パルス期間だけ遅延した結果信号Soを、クロックドライバ５の動作を制御するための制御信号Skとして出力する。
【００５４】
クロックドライバ５は、制御信号Skが論理‘０’（即ち、nc≦nr）の場合、クロック信号ＣＫのパルスを内部クロック信号ＣＫｉのパルスとしてＤフリップフロップＦ１乃至Ｆ７に供給するが、結果信号Soが論理‘１’（即ち、nc＞nr）の場合、クロック信号ＣＫのパルスのＤフリップフロップＦ１乃至Ｆ７への供給を停止する。
【００５５】
以下、このような制御回路３が備えられた回路装置１の回路動作について、図１、図６及び図７を参照しながら詳細に説明する。
【００５６】
先ず、データ信号Ｄ(n-1)のデータd1がＤフリップフロップＦ０のデータ入力端Ｄに入力される。このデータ信号Ｄ(n-1)のデータd1はクロック信号ＣＫのパルスP1に同期してＤフリップフロップＦ０の内部に取り込まれ、この取り込まれたデータd1が次段のフリップフロップＦ１に出力される。ＤフリップフロップＦ０がデータd1を次段のフリップフロップＦ１に出力する一方で、このＤフリップフロップＦ０には、データ信号Ｄ(n-1)の次のデータd2が入力される。また、このＤフリップフロップＦ０が出力したデータd1及びこのＤフリップフロップＦ０に入力される次のデータd2は、決定回路４の判定部４ａにも入力される。従って、判定部４ａには、パルス期間h1（図７参照）に、データ信号Ｄ(n-1)のデータd2とデータ信号Ｄ(n)のデータd1とが入力される。判定部４ａはデータd2とd1とが等しいか否かを判断する。データd2及びd1は、いずれもＤ１＝（０，１）であるので、データd2はデータd1に等しい。従って、判定部４ａは、パルス期間h1に、Ｄ(n-1)＝Ｄ(n)を表す論理‘１’の判定信号Ｓdをカウンタ４ｂに出力する。尚、パルス期間h1において、カウンタ４ｂのカウント値ncはｎ＝０であり、制御信号Skは論理‘０’であるとする。従って、クロックドライバ５は、クロック信号ＣＫのパルスを内部クロック信号ＣＫｉのパルスとして各ＤフリップフロップＦ１乃至Ｆ７に供給していることに注意されたい。
【００５７】
回路装置１にパルスP1が供給された場合、回路装置１は上記のような回路動作を行う。
【００５８】
次に、回路装置１にクロック信号ＣＫのパルスP2が入力された場合を考える。
【００５９】
このパルスP2は、ＤフリップフロップＦ０及びクロックドライバ５に入力される。パルスP2の立上りエッジの時刻t2において、クロックドライバ５には、論理‘０’の制御信号Skが入力されているため、クロックドライバ５は、パルスP2を、内部クロック信号ＣＫｉのパルスP2としてＤフリップフロップＦ１乃至Ｆ７に供給する。従って、ＤフリップフロップＦ０だけでなく、ＤフリップフロップＦ１乃至Ｆ７にもパルスP2が供給される。ＤフリップフロップＦ０はパルスP2の立上りエッジに同期して、データ信号Ｄ(n-1)のデータd2を取り込み、この取り込んだデータd2を出力する。また、次段のＤフリップフロップＦ１は、パルスP2の立上りエッジに同期して、前段のＤフリップフロップＦ０が出力したデータ信号Ｄ(n)のデータd1を取り込み、この取り込んだデータd1を出力する。その他のＤフリップフロップＦ２乃至Ｆ７の各々も、パルスP2の立上りエッジに同期して、前段のＤフリップフロップが出力したデータを取り込み、この取り込んだデータを出力する。
【００６０】
また、パルスP2は決定回路４のカウンタ４ｂにも入力される。カウンタ４ｂは、パルスP2の立上りエッジに同期して、カウンタ４ｂに入力されている判定信号Sdが論理‘０’であるか論理‘１’であるかに応じて、カウント値ncをリセット又はインクリメントする。パルスP2の立上りエッジの時刻t2において、判定信号Ｓdは論理‘１’である（即ち、d2＝d1）ため、カウンタ４ｂは、パルスP2の立上りエッジに同期して、カウント値ncをnc＝１にインクリメントする。カウント値nc＝１は、パルス期間h1においてＤ(n-1)とＤ(n)とが等しい（即ち、データ信号Ｄ(n+7)において、パルス期間h9のデータがパルス期間h8のデータに等しい）ことを意味する。カウンタ４ｂは、このカウント値nc＝１を表すカウント信号Scを比較器４ｃに出力する。
【００６１】
カウント値ncがnc＝１であるため、nc＜nrである。従って、比較器４ｃは、パルス期間h2に、カウント値ncが比較値nr＝６以下である旨を表す論理‘０’の結果信号Soを遅延部４ｄに出力する。
【００６２】
遅延部４ｄは、結果信号Soを半パルス期間だけ遅延させ、この半パルス期間だけ遅延した結果信号Soを、制御信号Skとしてクロックドライバ５に出力する。
【００６３】
また、ＤフリップフロップＦ０がデータd2を次段のフリップフロップＦ１に出力する一方で、このＤフリップフロップＦ０には、データ信号Ｄ(n-1)の次のデータd3が入力される。このＤフリップフロップＦ０が出力したデータd2及びこのＤフリップフロップＦ０に入力される次のデータd3は、決定回路４の判定部４ａにも入力される。従って、判定部４ａには、パルス期間h2（図７参照）に、データ信号Ｄ(n-1)のデータd3とデータ信号Ｄ(n)のデータd2とが入力される。判定部４ａは、データd3がd2に等しいか否かを判定する。データd3及びd2は、いずれもＤ１＝（０，１）であるので、データd3はデータd2に等しい。従って、判定部４ａは、パルス期間h2に、Ｄ(n-1)＝Ｄ(n)を表す論理‘１’の判定信号Sdをカウンタ４ｂに出力する。
【００６４】
回路装置１にパルスP2が供給された場合、回路装置１は上記のような回路動作を行う。
【００６５】
次に、回路装置１にクロック信号ＣＫのパルスP3が入力された場合を考える。
【００６６】
このパルスP3は、ＤフリップフロップＦ０及びクロックドライバ５に入力される。パルスP3の立上りエッジの時刻t3において、クロックドライバ５には、論理‘０’の制御信号Skが入力されているため、クロックドライバ５は、パルスP3を、内部クロック信号ＣＫｉのパルスP3としてＤフリップフロップＦ１乃至Ｆ７に供給する。従って、ＤフリップフロップＦ０だけでなく、ＤフリップフロップＦ１乃至Ｆ７にもパルスP3が供給される。ＤフリップフロップＦ０は、パルスP3に同期して、データ信号Ｄ(n-1)のデータd3を取り込み、この取り込んだデータd3を次段のフリップフロップＦ１に出力する。その他のＤフリップフロップＦ１乃至Ｆ７の各々も、パルスP3の立上りエッジに同期して、前段のＤフリップフロップが出力したデータを取り込み、この取り込んだデータを出力する。
【００６７】
また、パルスP3は決定回路４のカウンタ４ｂにも入力される。カウンタ４ｂは、パルスP3の立上りエッジに同期して、カウンタ４ｂに入力されている判定信号Sdが論理‘０’であるか論理‘１’であるかに応じて、カウント値ncをリセット又はインクリメントする。パルスP3の立上りエッジの時刻t3において、判定信号Ｓdは論理‘１’である（即ち、d3＝d2）ため、カウンタ４ｂは、パルスP3の立上りエッジに同期して、カウント値ncをｎ＝２にインクリメントする。カウント値nc＝２は、連続する２つのパルス期間h1及びh2においてＤ(n-1)とＤ(n)とが等しい（即ち、データ信号Ｄ(n+6)及びＤ(n+7)において、パルス期間h9のデータがパルス期間h8のデータに等しい）ことを意味する。カウンタ４ｂは、このカウント値nc＝２を表すカウント信号Scを比較器４ｃに出力する。
【００６８】
カウント値ncがnc＝２であるため、nc＜nrである。従って、比較器４ｃは、パルス期間h2に、カウント値ncが比較値nr＝６以下である旨を表す論理‘０’の結果信号Soを遅延部４ｄに出力する。
【００６９】
遅延部４ｄは、結果信号Soを半パルス期間だけ遅延させ、この半パルス期間だけ遅延した結果信号Soを、制御信号Skとしてクロックドライバ５に出力する。
【００７０】
また、ＤフリップフロップＦ０がパルスP3に同期してデータd3を次段のフリップフロップＦ１に出力する一方で、このＤフリップフロップＦ０には、データ信号Ｄ(n-1)の次のデータd4が入力される。また、このＤフリップフロップＦ０が出力したデータd3及びこのＤフリップフロップＦ０に入力される次のデータd4は、決定回路４の判定部４ａにも入力される。従って、判定部４ａには、パルス期間h3（図７参照）に、データ信号Ｄ(n-1)のデータd4とデータ信号Ｄ(n)のデータd3とが入力される。判定部４ａは、データd4がd3に等しいか否かを判定する。データd4及びd3は、いずれもＤ１＝（０，１）であるので、データd4はデータd3に等しい。従って、判定部４ａは、パルス期間h3に、Ｄ(n-1)＝Ｄ(n)を表す論理‘１’の判定信号Sdをカウンタ４ｂに出力する。
【００７１】
これまでは、回路装置１にクロック信号ＣＫのパルスP1乃至P3が供給された場合の回路動作について説明したが、回路装置１にクロック信号ＣＫのパルスP4乃至P7が入力された場合も、同様に動作する。従って、カウンタ４ｂは、パルスP4に同期してカウント値ncをｎ＝３にインクリメントし、パルスP5、P6及びP7に同期して、それぞれカウント値ncをnc＝４、５及び６にインクリメントする。尚、カウント値ncがnr＝６にインクリメントされたということは、連続する６つのパルス期間h1及びh6においてＤ(n-1)とＤ(n)とが等しい（即ち、データ信号Ｄ(n+2)乃至Ｄ(n+7)において、パルス期間h9のデータがパルス期間h8のデータに等しい）ことを意味する。
【００７２】
次に、回路装置１にクロック信号ＣＫのパルスP8が入力された場合を考える。
【００７３】
このパルスP8は、ＤフリップフロップＦ０及びクロックドライバ５に入力される。パルスP8の立上りエッジの時刻t8において、クロックドライバ５には、論理‘０’の制御信号Skが入力されているため、クロックドライバ５は、パルスP8を、内部クロック信号ＣＫｉのパルスP8としてＤフリップフロップＦ１乃至Ｆ７に供給する。従って、ＤフリップフロップＦ０だけでなく、ＤフリップフロップＦ１乃至Ｆ７にもパルスP8が供給される。ＤフリップフロップＦ０は、パルスP8に同期して、データ信号Ｄ(n-1)のデータd8を取り込み、この取り込んだデータd8を次段のフリップフロップＦ１に出力する。その他のＤフリップフロップＦ１乃至Ｆ７の各々も、パルスP8の立上りエッジに同期して、前段のＤフリップフロップが出力したデータを取り込み、この取り込んだデータを出力する。
【００７４】
また、パルスP8は決定回路４のカウンタ４ｂにも入力される。カウンタ４ｂは、パルスP8の立上りエッジに同期して、カウンタ４ｂに入力されている判定信号Sdが論理‘０’であるか論理‘１’であるかに応じて、カウント値ncをリセット又はインクリメントする。パルスP8の立上りエッジの時刻t8において、判定信号Ｓdは論理‘１’である（即ち、d8＝d7）ため、カウンタ４ｂは、パルスP8の立上りエッジに同期して、カウント値ncをnc＝７にインクリメントする。カウント値nc＝７は、連続する７つのパルス期間h1乃至h7においてＤ(n-1)とＤ(n)とが等しい（即ち、データ信号Ｄ(n+1)乃至Ｄ(n+7)において、パルス期間h9のデータがパルス期間h8のデータに等しい）ことを意味する。カウンタ４ｂは、このカウント値nc＝７を表すカウント信号Scを比較器４ｃに出力する。
【００７５】
カウント値ncがnc＝７であるため、nc＞nrである。従って、比較器４ｃは、パルス期間h8に、カウント値ncが比較値nr＝６よりも大きい旨を表す論理‘１’の結果信号Soを遅延部４ｄに出力する。
【００７６】
遅延部４ｄは、結果信号Soを半パルス期間だけ遅延させ、この半パルス期間だけ遅延した結果信号Soを、制御信号Skとしてクロックドライバ５に出力する。
【００７７】
また、ＤフリップフロップＦ０がパルスP8に同期してデータd8を次段のフリップフロップＦ１に出力する一方で、このＤフリップフロップＦ０には、データ信号Ｄ(n-1)の次のデータd9が入力される。また、このＤフリップフロップＦ０が出力したデータd8及びこのＤフリップフロップＦ０に入力される次のデータd9は、決定回路４の判定部４ａにも入力される。従って、判定部４ａには、パルス期間h8（図７参照）に、データ信号Ｄ(n-1)のデータd9とデータ信号Ｄ(n)のデータd8とが入力される。判定部４ａは、データd9がd8に等しいか否かを判定する。データd9及びd8は、いずれもＤ１＝（０，１）であるので、データd9はデータd8に等しい。従って、判定部４ａは、パルス期間h8に、Ｄ(n-1)＝Ｄ(n)を表す論理‘１’の判定信号Sdをカウンタ４ｂに出力する。
【００７８】
回路装置１にパルスP8が供給された場合、回路装置１は上記のような回路動作を行う。
【００７９】
次に、回路装置１にクロック信号ＣＫのパルスP9が入力された場合を考える。
【００８０】
このパルスP9は、ＤフリップフロップＦ０及びクロックドライバ５に入力される。ここで、パルスP9の立上りエッジの時刻t9において、クロックドライバ５には、論理‘１’の制御信号Skが入力されていることに注意されたい。論理‘１’の制御信号Skは、パルスの供給を停止することを意味するので、クロックドライバ５はＤフリップフロップＦ１乃至Ｆ７へのパルスP9の供給を停止する。即ち、ＤフリップフロップＦ０にはパルスP9が供給されるが、ＤフリップフロップＦ１乃至Ｆ７の各々にはパルスP9は供給されない。従って、ＤフリップフロップＦ０は、パルスP9に同期して、データ信号Ｄ(n-1)のデータd9を取り込み、この取り込んだデータd9を次段のフリップフロップＦ１に出力するが、ＤフリップフロップＦ１乃至Ｆ７は、パルス期間h8に出力していたデータをそのままパルス期間h9においても出力する。例えば、データ信号Ｄ(n+1)を出力するＤフリップフロップＦ１は、パルス期間h8のデータd7をパルス期間h9においても出力する。また、データ信号Ｄ(n+2)を出力するＤフリップフロップＦ２は、パルス期間h8のデータd6をパルス期間h9においても出力する。その他のＤフリップフロップＦ３乃至Ｆ７も同様に考えることができ、例えば、データ信号Ｄ(n+7)（＝Out）を出力する最終段のＤフリップフロップＦ７は、パルス期間h8のデータd1をパルス期間h9においても出力する。つまり、ＤフリップフロップＦ１乃至Ｆ７が出力するデータ信号Ｄ(n+1)乃至Ｄ(n+7)の各々は、パルスP9の供給が停止されることによって、パルス期間h9に、パルス期間h8と同一のデータを出力している。ここで、図７に示すデータ信号Ｄ(n+1)乃至Ｄ(n+7)を、パルスP9が供給された場合のデータ信号Ｄ(n+1)乃至Ｄ(n+7)と比較してみる。パルスP9が供給された場合のデータ信号Ｄ(n+1)乃至Ｄ(n+7)は、図４に示されている。図４と図７とを比較すると、パルスP9が供給されているか否かに関わらず、データ信号Ｄ(n+1)乃至Ｄ(n+7)のパルス期間t9のデータはＤ１＝（０，１）であり、データの同一性が保持されていることがわかる。従って、データの同一性を保持したままパルスP9の供給を停止でき、回路装置１の消費電力の削減が図られることがわかる。
【００８１】
上記のようにパルスP9はＤフリップフロップＦ１乃至Ｆ７には供給されないが、その一方で、パルスP9は決定回路４のカウンタ４ｂに供給される。カウンタ４ｂのカウント値ncは、パルスP9が供給された時点では、nc＝７に到達している。カウンタ４ｂはnc＝７に到達している場合、判定信号Sdが論理‘０’であるか論理‘１’であるかに応じて、カウント値nc＝７をリセット又は保持する。パルスP9の立上りエッジの時刻t9において、判定信号Ｓdは論理‘１’（即ち、d9＝d8）であるため、カウンタ４ｂは、カウント値nc＝７をそのまま保持する。パルス期間h9のカウント値がnc＝７であるということは、連続する７つのパルス期間h2及びh8においてＤ(n-1)とＤ(n)とが等しい（即ち、データ信号Ｄ(n+1)乃至Ｄ(n+7)において、パルス期間h10のデータがパルス期間h9のデータに等しい）ことを意味する。カウンタ４ｂは、このカウント値nc＝７を表すカウント信号Scを比較器４ｃに出力する。
【００８２】
カウント値ncがnc＝７であるため、nc＞nrである。従って、比較器４ｃは、パルス期間h9に、カウント値ncが比較値nr＝６よりも大きい旨を表す論理‘１’の結果信号Soを遅延部４ｄに出力する。
【００８３】
遅延部４ｄは、結果信号Soを半パルス期間だけ遅延させ、この半パルス期間だけ遅延した結果信号Soを、制御信号Skとしてクロックドライバ５に出力する。
【００８４】
また、ＤフリップフロップＦ０はパルスP9に同期してデータd9を次段のフリップフロップＦ１に出力する一方で、このＤフリップフロップＦ０には、データ信号Ｄ(n-1)の次のデータd10が入力される。また、このＤフリップフロップＦ０が出力したデータd9及びこのＤフリップフロップＦ０に入力される次のデータd10は、決定回路４の判定部４ａにも入力される。従って、判定部４ａには、パルス期間h9（図７参照）に、データ信号Ｄ(n-1)のデータd10とデータ信号Ｄ(n)のデータd9とが入力される。判定部４ａは、データd10がd9に等しいか否かを判定する。データd10及びd9は、いずれもＤ１＝（０，１）であるので、データd10はデータd9に等しい。従って、判定部４ａは、パルス期間h9に、Ｄ(n-1)＝Ｄ(n)を表す論理‘１’の判定信号Ｓdをカウンタ４ｂに出力する。
【００８５】
回路装置１にパルスP9が供給された場合、回路装置１は上記のような回路動作を行う。
【００８６】
次に、回路装置１にクロック信号ＣＫのパルスP10が入力された場合を考える。
【００８７】
このパルスP10は、ＤフリップフロップＦ０及びクロックドライバ５に入力される。ここで、パルスP10の立上りエッジの時刻t10において、クロックドライバ５には、論理‘１’の制御信号Skが入力されていることに注意されたい。論理‘１’の制御信号Skは、パルスの供給を停止することを意味するので、クロックドライバ５はＤフリップフロップＦ１乃至Ｆ７へのパルスP10の供給を停止する。即ち、ＤフリップフロップＦ０にはパルスP10が供給されるが、ＤフリップフロップＦ１乃至Ｆ７の各々にはパルスP10は供給されない。従って、ＤフリップフロップＦ０は、パルスP10に同期して、データ信号Ｄ(n-1)のデータd10を取り込み、この取り込んだデータd10を次段のフリップフロップＦ１に出力するが、ＤフリップフロップＦ１乃至Ｆ７は、パルス期間h9に出力していたデータをそのままパルス期間h10においても出力する。例えば、データ信号Ｄ(n+1)を出力するＤフリップフロップＦ１は、パルス期間h9のデータd7をパルス期間h10においても出力する。また、データ信号Ｄ(n+2)を出力するＤフリップフロップＦ２は、パルス期間h9のデータd6をパルス期間h10においても出力する。その他のＤフリップフロップＦ３乃至Ｆ７も同様に考えることができ、例えば、データ信号Ｄ(n+7)（＝Out）を出力する最終段のＤフリップフロップＦ７は、パルス期間h9のデータd1をパルス期間h10おいても出力する。つまり、ＤフリップフロップＦ１乃至Ｆ７が出力するデータ信号Ｄ(n+1)乃至Ｄ(n+7)の各々は、パルスP10の供給が停止されることによって、パルス期間h10に、パルス期間h9と同一のデータを出力している。ここで、再度、図７と図４とを比較すると、パルスP10が供給されているか否かに関わらず、データ信号Ｄ(n+1)乃至Ｄ(n+7)のパルス期間t10のデータはＤ１＝（０，１）であり、データの同一性が保持されていることがわかる。従って、データの同一性を保持したままパルスP10の供給を停止でき、回路装置１の消費電力の削減が図られることがわかる。
【００８８】
上記のようにパルスP10はＤフリップフロップＦ１乃至Ｆ７には供給されないが、その一方で、パルスP10は決定回路４のカウンタ４ｂに供給される。カウンタ４ｂのカウント値ncは、パルスP10が供給された時点では、nc＝７に到達している。カウンタ４ｂはnc＝７に到達している場合、判定信号Sdが論理‘０’であるか論理‘１’であるかに応じて、カウント値nc＝７をリセット又は保持する。パルスP10の立上りエッジの時刻t10において、判定信号Ｓdは論理‘１’（即ち、d10＝d9）であるため、カウンタ４ｂは、カウント値nc＝７をそのまま保持する。パルス期間h10のカウント値がnc＝７であるということは、連続する７つのパルス期間h3及びh9においてＤ(n-1)とＤ(n)とが等しい（即ち、データ信号Ｄ(n+1)乃至Ｄ(n+7)において、パルス期間h11のデータがパルス期間h10のデータに等しい）ことを意味する。カウンタ４ｂは、このカウント値nc＝７を表すカウント信号Scを比較器４ｃに出力する。
【００８９】
カウント値ncがnc＝７であるため、nc＞nrである。従って、比較器４ｃは、パルス期間h10に、カウント値ncが比較値nr＝６よりも大きい旨を表す論理‘１’の結果信号Soを遅延部４ｄに出力する。
【００９０】
遅延部４ｄは、結果信号Soを半パルス期間だけ遅延させ、この半パルス期間だけ遅延した結果信号Soを、制御信号Skとしてクロックドライバ５に出力する。
【００９１】
また、ＤフリップフロップＦ０がパルスP10に同期してデータd10を次段のフリップフロップＦ１に出力する一方で、このＤフリップフロップＦ０には、データ信号Ｄ(n-1)の次のデータd11が入力される。このＤフリップフロップＦ０が出力したデータd10及びこのＤフリップフロップＦ０に入力される次のデータd11は、決定回路４の判定部４ａにも入力される。従って、判定部４ａには、パルス期間h10（図７参照）に、データ信号Ｄ(n-1)のデータd11とデータ信号Ｄ(n)のデータd10とが入力される。判定部４ａは、データd11がd10に等しいか否かを判定する。データd11はＤ２＝（１，１）、データd10はＤ１＝（０，１）であるため、データd11はデータd10とは異なる。従って、判定部４ａは、パルス期間h10に、Ｄ(n-1)≠Ｄ(n)を表す論理‘０’の判定信号Ｓdをカウンタ４ｂに出力する。
【００９２】
回路装置１にパルスP10が供給された場合、回路装置１は上記のような回路動作が行われる。
【００９３】
次に、回路装置１にクロック信号ＣＫのパルスP11が入力された場合を考える。
【００９４】
このパルスP11は、ＤフリップフロップＦ０及びクロックドライバ５に入力される。ここで、パルスP11の立上りエッジの時刻t11において、クロックドライバ５には、論理‘１’の制御信号Skが入力されていることに注意されたい。論理‘１’の制御信号Skは、パルスの供給を停止することを意味するので、クロックドライバ５はＤフリップフロップＦ１乃至Ｆ７へのパルスP11の供給を停止する。即ち、ＤフリップフロップＦ０にはパルスP11が供給されるが、ＤフリップフロップＦ１乃至Ｆ７の各々にはパルスP11は供給されない。従って、ＤフリップフロップＦ０は、パルスP11に同期して、データ信号Ｄ(n-1)のデータd11を取り込み、この取り込んだデータd10を次段のフリップフロップＦ１に出力するが、ＤフリップフロップＦ１乃至Ｆ７は、パルス期間h10に出力していたデータをそのままパルス期間h11においても出力する。例えば、データ信号Ｄ(n+1)を出力するＤフリップフロップＦ１は、パルス期間h10のデータd7をパルス期間h11においても出力する。また、データ信号Ｄ(n+2)を出力するＤフリップフロップＦ２は、パルス期間h10のデータd6をパルス期間h11においても出力する。その他のＤフリップフロップＦ３乃至Ｆ７も同様に考えることができ、例えば、データ信号Ｄ(n+7)（＝Out）を出力する最終段のＤフリップフロップＦ７は、パルス期間h10のデータd1をパルス期間h11においても出力する。つまり、ＤフリップフロップＦ１乃至Ｆ７が出力するデータ信号Ｄ(n+1)乃至Ｄ(n+7)の各々は、パルスP11の供給が停止されることによって、パルス期間h11に、パルス期間h10と同一のデータを出力している。ここで、再度、図７と図４とを比較すると、パルスP11が供給されているか否かに関わらず、データ信号Ｄ(n+1)乃至Ｄ(n+7)のパルス期間t11のデータはＤ１＝（０，１）であり、データの同一性が保持されていることがわかる。従って、データの同一性を保持したままパルスP11の供給を停止でき、回路装置１の消費電力の削減が図られることがわかる。
【００９５】
上記のようにパルスP11はＤフリップフロップＦ１乃至Ｆ７には供給されないが、その一方で、決定回路４のカウンタ４ｂには供給される。カウンタ４ｂのカウント値ncは、パルスP11が供給された時点では、nc＝７に到達している。カウンタ４ｂはnc＝７に到達している場合、判定信号Sdが論理‘０’であるか論理‘１’であるかに応じて、カウント値nc＝７をリセット又は保持する。パルスP11の立上りエッジの時刻t11において、判定信号Ｓdは論理‘０’であり、これは、データ信号Ｄ(n+1)において、次のパルス期間h12に出力されるべきデータがパルス期間h11に出力されているデータとは異なることを意味する。従って、もし、ＤフリップフロップＦ１への次のパルスP12の供給を停止すると仮定すると、ＤフリップフロップＦ１はパルス期間h11に出力されたデータを次のパルス期間h12にも出力してしまい、本来出力すべきデータと異なるデータがパルス期間h12に出力されてしまう。そこで、カウンタ４ｂは判定信号Sdが論理‘０’である場合はカウント値をリセットする。カウンタ４ｂは、このリセットされたカウント値nc＝０を表すカウント信号Scを比較器４ｃに出力する。
【００９６】
カウント値ncがnc＝０であるため、nc＜nrである。従って、比較器４ｃは、パルス期間h11に、カウント値ncが比較値nr＝６以下である旨を表す論理‘０’の結果信号Soを遅延部４ｄに出力する。
【００９７】
遅延部４ｄは、結果信号Soを半パルス期間だけ遅延させ、この半パルス期間だけ遅延した結果信号Soを、制御信号Skとしてクロックドライバ５に出力する。
【００９８】
また、ＤフリップフロップＦ０がパルスP11に同期してデータd11を次段のフリップフロップＦ１に出力する一方で、このＤフリップフロップＦ０には、データ信号Ｄ(n-1)の次のデータd12が入力される。このＤフリップフロップＦ０が出力したデータd11及びこのＤフリップフロップＦ０に入力される次のデータd12は、決定回路４の判定部４ａにも入力される。従って、判定部４ａには、パルス期間h11（図７参照）に、データ信号Ｄ(n-1)のデータd12とデータ信号Ｄ(n)のデータd11とが入力される。判定部４ａは、データd12がd11に等しいか否かを判定する。データd12及びd11はＤ２＝（１，１）であるため、データd12はデータd11に等しい。従って、判定部４ａは、パルス期間h11に、Ｄ(n-1)＝Ｄ(n)を表す論理‘１’の判定信号Sdをカウンタ４ｂに出力する。
【００９９】
回路装置１にパルスP11が供給された場合、回路装置１は上記のような回路動作を行う。
【０１００】
次に、回路装置１にクロック信号ＣＫのパルスP12が入力された場合を考える。
【０１０１】
このパルスP12は、ＤフリップフロップＦ０及びクロックドライバ５に入力される。パルスP12の立上りエッジの時刻t12において、クロックドライバ５には、論理‘０’の制御信号Skが入力されているため、クロックドライバ５は、パルスP12を、内部クロック信号ＣＫｉのパルスP12としてＤフリップフロップＦ１乃至Ｆ７に供給する。従って、ＤフリップフロップＦ０だけでなく、ＤフリップフロップＦ１乃至Ｆ７にもパルスP12が供給される。ＤフリップフロップＦ０は、パルスP12に同期して、データ信号Ｄ(n-1)のデータd12を取り込み、この取り込んだデータd12を次段のフリップフロップＦ１に出力する。その他のＤフリップフロップＦ１乃至Ｆ７の各々も、パルスP12の立上りエッジに同期して、前段のＤフリップフロップが出力したデータを取り込み、この取り込んだデータを出力する。
【０１０２】
また、パルスP12は決定回路４のカウンタ４ｂにも入力される。カウンタ４ｂは、パルスP12の立上りエッジに同期して、カウンタ４ｂに入力されている判定信号Sdが論理‘０’であるか論理‘１’であるかに応じて、カウント値ncをリセット又はインクリメントする。パルスP12の立上りエッジの時刻t12において、カウンタ４ｂに入力されている判定信号Sdは論理‘１’である（即ち、d12＝d11）ため、カウンタ４ｂは、パルスP12の立上りエッジに同期して、カウント値ncをnc＝１にインクリメントする。このカウント値nc＝１を表すカウント信号Scを比較器４ｃに出力する。
【０１０３】
カウント値ncはnc＝１であるため、nc＜nrである。従って、比較器４ｃは、パルス期間h12に、カウント値ncが比較値nr＝６以下である旨を表す論理‘０’の結果信号Soを遅延部４ｄに出力する。
【０１０４】
遅延部４ｄは、結果信号Soを半パルス期間だけ遅延させ、この半パルス期間だけ遅延した結果信号Soを、制御信号Skとしてクロックドライバ５に出力する。
【０１０５】
以下、同様にして、回路装置１は、判定部４ａに入力された２つのデータが等しいか否かに応じて、カウンタ４ｂがカウント値ncをインクリメント又はリセットし、カウント値ncがnc＝７に到達したら、次のパルスの供給を停止する動作を繰り返す。
【０１０６】
以上のようにして構成された回路装置１によれば、データ信号Outの同一性を保持したままパルスの供給を停止することができ、回路装置１の消費電力の削減が図られる。
【０１０７】
また、制御回路３は、ＤフリップフロップＦ１乃至Ｆ７にクロック信号ＣＫのパルスＰを入力するか否かの制御を、最前段のＤフリップフロップＦ０が出力するデータ信号Ｄ(n)と最前段のＤフリップフロップＦ０に入力されるデータ信号Ｄ(n-1)とに基づいて行っている。従って、ＤフリップフロップＦ１乃至Ｆ７にクロック信号ＣＫのパルスＰを入力するか否かの制御をするための専用の信号は不要となり、回路装置１の構成を簡略化することができる。
【０１０８】
尚、制御回路３は、図６に示すように、遅延部４ｄを比較器４ｃの後段に備えているが、この遅延部４ｄは、例えばカウンタ４ｂと比較器４ｃとの間に備えてもよい。
【０１０９】
図８は、本発明の第２実施形態の回路装置１００を示す概略構成図である。
【０１１０】
図８の回路装置１００の説明に当たっては、図１の回路装置１との相違点について主に説明する。
【０１１１】
図８の回路装置１００と図１の回路装置１との相違点は、図８の回路装置１００が、前段のＤフリップフロップと後段のＤフリップフロップとの間に、論理回路Logicを備えている点のみである。このように、回路装置１００がＤフリップフロップの間に論理回路Logicを備えても、データ信号Ｄ(n)とＤ(n-1)とが等しいか否かの判定に基づいて、第１実施形態の回路装置１と同様に、ＤフリップフロップＦ１乃至Ｆ７へのパルスＰの供給又は供給停止を制御することができる。従って、データ信号Outの同一性を保持したままパルスの供給を停止することができ、回路装置１００の消費電力の削減が図られる。
【０１１２】
また、回路装置１００の制御回路３も、図１の回路装置１００の制御回路３と同様に、ＤフリップフロップＦ１乃至Ｆ７にクロック信号ＣＫのパルスＰを入力するか否かの制御をするための専用の信号は不要であるため、回路装置１００の構成を簡略化することができる。
【０１１３】
【発明の効果】
以上説明したように、本発明の回路装置によれば、専用の信号を用いずに消費電力を低減できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の回路装置を示すブロック図である。
【図２】制御回路３を備えていない回路装置１００の回路図を示す。
【図３】図２に示す制御回路３を備えていない回路装置１００のタイミングチャートを示す。
【図４】図３に示すタイミングチャートのパルスP1からパルスP12までの一部拡大図である。
【図５】制御回路３の状態遷移図を示す。
【図６】制御回路３の詳細図を示す。
【図７】図１の回路装置の動作に関連する信号のタイミングチャートを示す図である。
【図８】本発明の第２実施形態の回路装置１００を示す概略構成図である。
【符号の説明】
１回路装置
２シフトレジスタ
３制御回路

Claims

クロック信号のパルスが入力されることによって、前記パルスに同期してデータを内部に取り込み該取り込んだデータを出力する第１の遅延回路と、
前記第１の遅延回路が出力したデータを処理する信号処理回路であって、前記クロック信号のパルスが入力されることによって、前記パルスに同期してデータを内部に取り込み該取り込んだデータを出力する第２の遅延回路を有する信号処理回路と
を備えた回路装置であって、
前記回路装置が、前記クロック信号のパルスに同期して前記第１の遅延回路が出力したデータと前記パルスの１つ後のパルスに同期して前記第１の遅延回路に取り込まれるべきデータとが等しいか否かに基づいて、前記第２の遅延回路に前記クロック信号のパルスを入力するか否かを制御する制御回路を有し、
前記制御回路が、前記クロック信号のパルスの各々に同期して前記第１の遅延回路から出力された前記データと１つ後のパルスに同期して前記第１の遅延回路に取り込まれるべき前記データとが等しいか否かに基づいて、前記第２の遅延回路に前記クロック信号のパルスを供給するか否かを決定する決定回路と、
前記決定回路の決定に従って、前記第２の遅延回路への前記クロック信号のパルスの供給又は供給停止を行うクロックドライバと、
を有し、
前記決定回路が、前記クロック信号のパルスの各々に同期して前記第１の遅延回路から出力された前記データと１つ後のパルスに同期して前記第１の遅延回路に取り込まれるべき前記データとが等しいか否かを判定する判定部と、
前記判定部が等しいと判定した場合カウント値をインクリメントし、前記判定部が等しくないと判定した場合カウント値をリセットするカウンタと、
前記カウント値と比較値とを比較することによって比較結果を得、前記比較結果に基づいて、前記第２の遅延回路に前記クロック信号のパルスを供給するか否かを表すパルス供給制御信号を前記クロックドライバに出力するパルス供給信号生成部と、
を有することを特徴とする回路装置。
前記信号処理回路が、前記第２の遅延回路を複数有し、
前記複数の第２の遅延回路のうちの少なくとも２つの第２の遅延回路が縦続接続されていることを特徴とする請求項１に記載の回路装置。
前記少なくとも２つの第２の遅延回路の各々が、データが入力される複数のデータ入力部と、データを出力する複数のデータ出力部とを有することを特徴とする請求項２に記載の回路装置。
前記信号処理回路が、前記第２の遅延回路を複数有し、
前記複数の第２の遅延回路のうちの１つの第２の遅延回路が出力したデータが入力される入力部と、前記複数の第２の遅延回路のうちの他の第２の遅延回路にデータを出力する出力部とを有する論理回路を有することを特徴とする請求項１に記載の回路装置。
前記１つの第２の遅延回路が複数のデータ出力部を有し、
前記他の第２の遅延回路が複数のデータ入力部を有し、
前記論理回路が、前記１つの第２の遅延回路の複数のデータ出力部から出力されたデータが入力される複数の入力部と、前記他の第２の遅延回路の複数のデータ入力部にデータを出力する複数の出力部とを有することを特徴とする請求項４記載の回路装置。
前記比較値が、前記第２の遅延回路の総数に対応した値であることを特徴とする請求項１乃至５のうちのいずれか１項に記載の回路装置。
前記第１の遅延回路及び前記第２の遅延回路の各々が１つ以上のＤフリップフロップから構成されたことを特徴とする請求項１乃至６のうちのいずれか１項に記載の回路装置。