JP4290466B2 - オフセット補償装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、例えばデジタル無線電話などに用いられるＤ／Ａ変換器のＤＣオフセット電圧の補償を行うオフセット補償装置に関する。
【０００２】
【従来の技術】
デジタル無線電話においては、送信されるべき信号の変調が変調器のデジタル部分で行われ、その後、変調されたデジタル信号がＤ／Ａ変換器によってアナログ信号に変換される。アナログ信号は、無線電話の無線周波数部に結合されて無線信号として発信される。このＤ／Ａ変換器については次のような問題がある。
【０００３】
すなわち、Ｄ／Ａ変換器の出力に低レベルのゆっくりと変化するＤＣオフセットが生じることである。通常、これは回路部品の特性が理想通りに得られないためであって、変換されるべきデジタル信号には関係ない。しかし、このＤＣオフセットが生じると、移動電話の発信信号における搬送波の漏洩という好ましくない結果をＤ／Ａ変換器に生じ、これが信号の送信を妨害する。従ってＤ／Ａ変換器のＤＣオフセットを補償することが望ましい。
【０００４】
Ｄ／Ａ変換器のＤＣオフセットをキャンセルするためには、まず、オフセット量を測定する必要があり、このためにコンパレータ（電圧比較回路）が用いられる。このコンパレータによる比較結果に基づいて、オフセットを補償するための制御信号を得て、Ｄ／Ａ変換器のＤＣオフセットをキャンセルする構成が公知である（特許文献１参照）。
【０００５】
上述したように、Ｄ／Ａ変換器のＤＣオフセットをキャンセルするためには、オフセット量をコンパレータで測定する必要がある。正しくオフセット量を測定するためには、当然のことながら、コンパレータ自体のオフセットが、所定の範囲内に収まっている必要がある。コンパレータ（電圧比較回路）は差動増幅器を主体として構成され、差動増幅回路（差動回路）は左右の電流能力がバランスするように設計される。しかし、実際に差動増幅回路を構成するトランジスタのサイズのばらつき等に起因して、オフセット（差動対をなす各トランジスタの特性のばらつき）が生じるのが通常である。
【０００６】
【特許文献１】
特開平７−２０２６９３号公報（第４頁、第１図）
【０００７】
【発明が解決しようとする課題】
上記のような差動対をなす各トランジスタの特性のばらつきで生じるコンパレータのオフセット量はかなりばらつき、そのオフセット量は、時には、許容範囲を大きく逸脱する場合もある。このような許容範囲を超えるオフセットを持つコンパレータを用いて、Ｄ／Ａ変換器のＤＣオフセットを調整した場合、つまり、精度の低いコンパレータを用いて負帰還制御によるＤ／Ａ変換器のオフセット調整を実行した場合、本来なら、オフセットが数ｍＶに収まるはずのものが、依然として２０ｍＶ以上のオフセットが残っている場合もあることが確認された。
【０００８】
このような問題をなくすには、Ｄ／Ａ変換器のＤＣオフセットのキャンセルに使用されるコンパレータのオフセット（左右の電流能力のオフセット）をキャンセルする必要がある。しかし、現実には、コンパレータのオフセット調整のためだけに専用回路を設けることは、半導体装置（ＩＣ）の占有面積の増大防止の観点、あるいは低消費電力の要請などからみて困難である。上記に述べたようなＤＣオフセットの補償方法は、オフセット量を測定するコンパレータの精度が非常に重要となるため、別の手段が必要である。
【０００９】
本発明は上記事情に鑑みてなされたもので、Ｄ／Ａ変換器のオフセットを安価に高精度でキャンセルすることができるオフセット補償装置を提供することを目的とする。
【００１３】
上記構成によれば、所定の信号を前記電子装置に入力した時に出力される反転信号と基準信号の差分を求めて保持すると共に、この差分値を前記基準信号に反映させる。次に前記所定の信号に対応した前記電子装置から出力される非反転信号と前記差分が前記基準信号に反映された信号との差分を示すエラー信号を導き出し、このエラー信号に応じた値を前記所定の信号に加算して前記入力手段により前記電子装置に入力する動作を繰り返し、その結果、前記エラー信号が収束した時の値を電子装置のオフセットを補償値とする。この際、前記基準信号に反映された信号との差分を示すエラー信号を導き出す比較手段として精度の高いものを使用すれば、電子装置のオフセットを補償値の精度を高めることができ、電子装置のオフセットを高精度でキャンセルすることができる。
【００１５】
上記構成によれば、比較手段からエラー信号が出力されている時にカウンタを動作させ、比較手段からのエラー信号がなくなった時にカウンタの動作をリセットすれば、リセット直前のカウンタ値がエラー信号の収束値となる。
【００１７】
上記構成によれば、比較手段からエラー信号が出力されている時に加減算回路（アップダウンカウンタ）を動作させ、比較手段からのエラー信号がなくなった時に加減算回路の動作をリセットすれば、リセット直前の加減算値がエラー信号の収束値となる。この場合は、比較手段から出力されるエラー信号の極性によって加減算回路を加算させたり、減算させることことができるため、エラー信号の極性に拘らずエラー信号の収束値を求めることができる。
【００１９】
上記構成によれば、エラー信号の収束値の半分の値を前記記憶手段に保持し、この値をオフセット補償値として用いると、反転信号が半分しか補正されないが、非反転信号も逆補正されるため、電子装置のオフセットをキャンセルすることができ、電流加算型Ｄ／Ａ変換器にも対応することができる。
【００２２】
【課題を解決するための手段】
請求項１記載のオフセット補償装置は、反転信号と非反転信号を出力する電子装置の前記反転信号と前記非反転信号のオフセットを補償するオフセット補償装置において、所定の信号を前記電子装置に入力する入力手段と、前記電子装置から前記所定の信号に対応して出力される反転信号とこの反転信号と関連のない基準信号との差分を示す第１のエラー信号を導き出す第１の比較手段と、前記第１のエラー信号に応じた値を前記所定の信号に加算して前記入力手段により前記電子装置に入力する第１の演算手段と、前記第１のエラー信号の収束値を記憶する記憶手段と、前記電子装置から前記所定の信号に対応して出力される非反転信号とこの非反転信号に関連のない前記基準信号との差分を示す第２のエラー信号を導き出す第２の比較手段と、前記第２のエラー信号に応じた値を前記所定の信号に加算して前記入力手段により前記電子装置に入力する第２の演算手段と、前記第２のエラー信号の収束値を記憶する第２記憶手段と、前記第１、第２の記憶手段に記憶されたそれぞれの収束値を加算して前記電子装置のオフセット補償値を算出するオフセット補償手段とを備える。
【００２３】
上記構成によれば、所定の信号を電子装置に入力し、前記所定の信号に対応した前記電子装置からの反転信号とこの反転信号と関連のない基準信号との差分を示す第１のエラー信号を導き出し、この第１のエラー信号に応じた値を前記所定の信号に加算して前記電子装置に入力することを繰り返して第１のエラー信号の収束値を求めて記憶する。その後、前記所定の信号に対応した前記電子装置からの非反転信号とこの非反転信号と関連のない前記基準信号との差分を示す第２のエラー信号を導き出し、この第２のエラー信号に応じた値を前記所定の信号に加算して前記電子装置に入力することを繰り返して第２のエラー信号の収束値を求めて記憶する。次に、第１、第２のエラー信号の収束値に演算を施して、第１、第２のエラー信号を導く時に入り込んだ第１、第２の比較手段のオフセットをキャンセルして、第１、第２の比較手段が有する比較動作時のオフセットの影響を受けない精度の高い電子装置のオフセット補償値を得ることができ、第１、第２の比較手段として通常の比較回路を用いることができる。
【００２５】
上記構成によれば、第１、第２の記憶手段に記憶されている第１、第２のエラー信号の収束値を加算すれば、第１、第２の比較手段のオフセットが逆相のため、これらオフセットがキャンセルされ、加算値を半分にすれば、第１、第２の比較手段のオフセットの影響のない精度の高い電子装置のオフセット補償値を得ることができる。
【００２６】
請求項２記載のオフセット補償装置は、請求項１記載のオフセット補償装置において、前記第１、第２のエラー信号の収束値は、それぞれ半分にして前記第１、第２の記憶手段に記憶されることを特徴とする。
【００２７】
上記構成によれば、第１、第２の記憶手段に記憶されている第１、第２のエラー信号の収束値が既に半分のため、これら収束値を加算して第１、第２の比較手段のオフセットをキャンセルすれば、直ちに、精度の高い電子装置のオフセット補償値を得ることができる。
【００２８】
請求項３記載のオフセット補償装置は、請求項１記載のオフセット補償装置において、前記第１、第２の演算手段はカウンタであることを特徴とする。
【００２９】
上記構成によれば、比較手段からエラー信号が出力している時にカウンタを動作させ、第１、第２の比較手段からの第１、第２のエラー信号がなくなった時にカウンタの動作をリセットすれば、リセット直前のカウンタ値が第１、第２のエラー信号の収束値となる。
【００３０】
請求項４記載の発明は、請求項１記載のオフセット補償装置において、前記第１、第２の演算手段は加減算回路であることを特徴とする。
【００３１】
上記構成によれば、第１、第２の比較手段から第１、第２のエラー信号が出力されている時に加減算回路（アップダウンカウンタ）を動作させ、第１、第２の比較手段からの第１、第２のエラー信号がエラー信号がなくなった時に加減算回路の動作をリセットすれば、リセット直前の加減算値がエラー信号の収束値となる。この場合は、第１、第２の比較手段からエラー信号の極性によって加減算回路を加算させたり、減算させることことができるため、エラー信号の極性に拘らずエラー信号の収束値を迅速に求めることができる。
【００３２】
請求項５記載のオフセット補償装置は、請求項１から４のいずれか一項記載のオフセット補償装置において、前記電子装置はＤ／Ａ変換回路であることを特徴とする。
【００３３】
上記構成によれば、Ｄ／Ａ変換回路のオフセットが精度良くキャンセルされ、変換精度を向上させることができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
（実施の形態１）
図１は、本発明の第１の実施の形態に係る比較回路の構成を示す回路図である。第１の実施の形態の比較回路（以降、コンパレータとも称する）は、図示のように、差動対をなすＮＭＯＳトランジスタＮ１，Ｎ２と、定電流源トランジスタＮ３と、カレントミラーを構成する負荷トランジスタ（ＰＭＯＳトランジスタ）Ｐ１，Ｐ２と、プッシュプル方式の出力段回路を構成する出力段トランジスタ（ＰＭＯＳトランジスタＰ３と、定電流源トランジスタＮ４とからなる）と、位相調整抵抗Ｒｃ、位相調整容量Ｃｃ、オフセット調整時にオン状態となるスイッチＳＷ２から成る位相調整回路４１０と、ＤＣカットオフコンデンサＣ１と、スイッチＳＷ１と、スイッチＳＷ３と、入力端子Ｔ１と入力端子Ｔ２を備える。
【００３５】
ここで、差動対トランジスタＮ１には、入力端子Ｔ１を介して入力電圧（ＩＮＰＵＴ）または基準電圧（バイアス電圧とも称する：Ｖｒｅｆ）が与えられる。また、差動対トランジスタ（Ｎ２）には、入力端子Ｔ２を介して、常に、基準電圧（Ｖｒｅｆ）が与えられる。
【００３６】
図１に記載されている各トランジスタに付される“Ｎ”は、Ｎ型のＭＯＳトランジスタを意味し、“Ｐ”は、Ｐ型のＭＯＳトランジスタを意味する。ＶＤＤは電源電圧（例えば３Ｖ）であり、ＶＳＳは回路の最低電圧（ＧＮＤ）である。スイッチＳＷ１〜ＳＷ３は、それぞれ通常動作モードとオフセット調整モードとを選択的に切り替えるために設けられている。
【００３７】
入力信号（ＩＮＰＵＴ）を受けるスイッチＳＷ３は、通常動作時にはａ端子側に切り替えられ、オフセット調整モードのときにはｂ端子側に切り替えられる。同様に、スイッチＳＷ１は、通常動作時にはａ端子側に切り替えられ、オフセット調整モードのときにはｂ端子側に切り替えられる。
【００３８】
さらに、スイッチＳＷ２はオフセット調整モードにおいてオンし、コンパレータとしての通常動作時にはオフする。これは以下の理由による。すなわち、オフセット調整のための負帰還制御を行う場合には、基板バイアスを制御するための制御信号がリニアに変化する必要があり、そのため、アナログ回路の線形領域の動作が要求される。
【００３９】
従って、オフセット調整モードではスイッチＳＷ２をオンして、位相調整回路４１０をアクティブとする。これにより、コンパレータをオペレーショナルアンプ（オペアンプ）として動作させることができる。
【００４０】
なお、図１において、コンデンサＣ１は、ＮＭＯＳトランジスタＮ１の基板バイアスが、ソース電位や、あるいはＮＭＯＳトランジスタＮ２の基板電位に影響を与えるのを防止する直流カットコンデンサとして機能する。さらに、このコンデンサＣ１は、オフセット調整が終わって、スイッチＳＷ１、ＳＷ３がａ端子側に切り替えられた後も、少なくとも所定の時間は、ＮＭＯＳトランジスタＮ１の基板に、調整された電圧を与え続けるための保持コンデンサとしても機能する。
【００４１】
図２は、図１の回路のうち差動対をなすトランジスタ（Ｎ１，Ｎ２）の、半導体デバイスの断面構造を示す図である。図示のように、トランジスタ（Ｎ１，Ｎ２）はダブルウエル構造が採用され、Ｐ型基板１１中にＮ型ウエル１２が形成され、そのＮ型ウエル中にＰ型ウエル１４，１６が形成されている。そして、各Ｐ型ウエル１４，１６中に、ソース・ドレイン層（１８，２０，２２，２４）が形成されている。
【００４２】
図２の左側に示されるのがトランジスタＮ１であり、右側に示されているのがトランジスタＮ２である。トランジスタＮ１の基板バイアスというときは、図２では、Ｐ型ウエル１４の電圧を意味する。また、後で説明するように、差動対トランジスタＮ１のサイズは、差動対トランジスタＮ２のサイズよりも大きく設定するのが望ましい（この点については、図６、図７を用いて後述する）。
【００４３】
以下、図３から図７を用いて、図１に示す本発明のコンパレータのオフセット調整時の動作について説明する。但し、図３から図６の回路は、図１の回路と同じであるが、図１よりも理解が容易になるように配慮して作成されている。従って、図３から図６では、図１の定電流源トランジスタ（Ｎ３、Ｎ４）は、それぞれ定電流源（ＩＳＷ１，ＩＳＷ２）として簡略化されて描かれている。また、後で説明するように、差動対トランジスタＮ１のサイズ（つまり、ＭＯＳトランジスタのチャネルコンダクタンス：Ｗ／Ｌ）は、差動対トランジスタＮ２のサイズよりも大きく設定する（例えば、２倍のサイズとする）のが望ましい。
【００４４】
オフセット調整モードでは、図３に示されるように、スイッチＳＷ１はｂ端子側に切り替えられる。これにより、差動対トランジスタＮ１，Ｎ２のゲート電圧Ｖｉｎ１、Ｖｉｎ２は、基準電圧Ｖｒｅｆに固定される。上述のように、差動回路の左側と右側の電流量は理論値では同じであるが、実際は、種々の要因により、アンバランスが生じる。本実施の形態によれば、アンバランスが解消される方向に自動的に調整され、この調整は、ＭＯＳトランジスタの基板バイアスを変化させることにより実現される。
【００４５】
具体的な説明に入る前に、ＭＯＳトランジスタの閾値電圧Ｖｔｈと、基板バイアスとの関係について説明する。ＮＭＯＳトランジスタの閾値電圧Ｖｔｈは、下記（１）式のように表される。
【００４６】
Ｖｔｈ＝２φＢ＋｛２εＳｑＮＡ（２φＢ＋ＶＢＳ）｝１／２Ｃｉ …（１）
【００４７】
ここで、φＢは基板のポテンシャル、εＳはシリコンの誘電率、ｑは単位電荷、Ｃｉはゲート容量を示す。
【００４８】
閾値電圧Ｖｔｈは、ソース電位ＶＢＳ（すなわち、基板を基準としたソースの電位）に依存し、この値が大きくなるほど、閾値電圧（反転電圧）Ｖｔｈは増大する。
【００４９】
ここで、基板電位を固定してソース電位を上昇させることと、ソース電位を固定して基板電位を低下させることは等価であり、どちらも、基板電位からみたソース電位を上昇させることである。この場合には、上述の（１）式から、閾値Ｖｔｈは上昇することになる。
【００５０】
以下、各種のオフセットの自動調整動作を、図３から図７を参照して説明する。
（１）基板電位調整動作
まず、差動対トランジスタ（ＮＭＯＳトランジスタ：以下、単に、トランジスタと記載する）Ｎ１の基板電位を、自動的に調整するための動作を図３を用いて説明する。図３では、負帰還動作が明確に理解できるように、回路の所定箇所の電圧の変化を、１〜５の符号が付された矢印で示している。上を指す矢印は電圧の上昇を意味し、下を指す矢印は、電圧の下降を意味する。
【００５１】
図３のコンパレータ（位相調整器４１０がオンのときは、オペアンプとして機能する）の場合、トランジスタＮ１の基板電位は固定されていない。よって、初期状態では、トランジスタＮ１の基板電位が決まっておらず、不安定な状態である。
【００５２】
仮に、トランジスタＮ１の基板電位がトランジスタＮ２の基板電位より低いとすると（図３の矢印１）、上述の説明のように、トランジスタＮ１の閾値電圧Ｖｔｈが高くなる。よって、トランジスタＮ１の電流能力は、トランジスタＮ２の電流能力よりも低くなる。
【００５３】
この状態は、トランジスタＮ１のゲート電圧（ＶＮ１）が、トランジスタＮ２のゲート電圧（ＶＮ２）よりも低い状態と同じである（図３の矢印２）。従って、差動増幅回路５０（図３では、太い点線の三角形で示されている）の出力信号は入力信号と同相の関係にあるから、差動増幅回路５０の出力信号の電圧も低下する（図３中の矢印３）。
【００５４】
差動増幅器５０の出力信号は、ソース接地ＰＭＯＳトランジスタ（Ｐ３）にて、その電圧レベルが反転される。従って、ソース接地ＰＭＯＳトランジスタ（Ｐ３）の出力電圧のレベルは上昇する（図３中の符号４）。現在、スイッチＳＷ１はｂ側に切り替えられているため、ソース接地ＰＭＯＳトランジスタ（Ｐ３）の出力電圧は、差動増幅回路５０内の差動対トランジスタＮ１の基板バイアスとして、フィードバックされる。
【００５５】
従って、ソース接地ＰＭＯＳトランジスタ（Ｐ３）の出力電圧は、そのまま、差動対トランジスタＮ１の基板電位となる。よって、トランジスタＮ１の基板電位が上昇する（図３中の符号５）。この動作を繰り返しにより、トランジスタＮ１の基板電位は、トランジスタＮ２の基板電位と同じになって安定する。この動作は、Ｖｉｎ１＝Ｖｉｎ２の条件下で、差動増幅回路の左側の系（Ｐ１−Ｎ１の系）と右側の系（Ｐ２−Ｎ２の系）が同一の特性になるように、トランジスタＮ１の基板電位が調整されることを意味する。
【００５６】
（２）差動対トランジスタの電流能力のオフセットを調整する動作
トランジスタを製造する際のばらつきに起因して、差動対トランジスタ（Ｎ１、Ｎ２）の電流能力にオフセットが生じる場合が多い。以下、図４を用いて、差動対トランジスタの電流能力のオフセットを調整する動作について説明する。
【００５７】
ここでは、差動対トランジスタＮ１（左のトランジスタ）の方が、トランジスタＮ２（右のトランジスタ）よりも電流能力が高くなった場合を想定する。つまり、図４中に記載されるように、差動回路の左の系を流れる電流Ｉ１の電流量は、右の系を流れる電流Ｉ２の電流量よりも大きい（図４の矢印１）。
【００５８】
このような状態は、トランジスタＮ１のゲート電圧が、トランジスタＮ２のゲート電圧よりも大きい状態と同じである（図４の矢印２）。従って、差動回路のシングルエンド出力の電圧レベルは上昇する（図４中の矢印３）ため、ソース接地トランジスタＰ３の出力信号のレベルは低下する（図４中の矢印４）。トランジスタＰ３の出力電圧は、そのまま、差動対トランジスタＮ１の基板電位となる。それ故、トランジスタＮ１の基板電位は低下する（図４中の矢印５）。この結果、トランジスタＮ１の閾値電圧Ｖｔｈが上昇し、トランジスタＮ１の電流能力が低くなる。
【００５９】
このことは、差動対トランジスタＮ１のゲート電圧が、低下したのと実質的に同じである（図４中の矢印６）。このような負帰還動作が繰り返され、トランジスタＮ１とＮ２が同一特性となったときに、回路状態が安定する。このことは、差動対トランジスタＮ１とＮ２のゲート電圧が同じであるという条件の下で、差動回路の左右の系が同一特性になるように、トランジスタＮ１の基板電位が調整されることを意味する。
【００６０】
（３）カレントミラーの電流オフセットの調整動作
次に、カレントミラーを構成するトランジスタＰ１の電流能力がトランジスタＰ２の電流能力よりも低くなった場合を想定する。図５はこの場合のカレントミラーの電流オフセット調整動作を説明する図である。
【００６１】
トランジスタＰ１を流れる電流Ｉ１がトランジスタＰ２を流れる電流Ｉ２よりも少ないということは、差動対トランジスタＮ１，Ｎ２が同じ量の電流を引いている状態で、左の系における電源電位ＶＤＤからの電流供給が、右の系よりも少ないということを意味する。
【００６２】
従って、トランジスタＰ１のドレイン電圧は、トランジスタＰ２のドレイン電圧より低くなる。（図５中の矢印１）。すなわち、差動対トランジスタＮ１のドレイン電圧が、差動対トランジスタＮ２のドレイン電圧より低い状態である。この状態は、トランジスタＮ１のゲート電圧が、トランジスタＮ２のゲート電圧よりも高い状態と同じである（図５中の矢印２）。
【００６３】
このため、差動回路のシングルエンド出力信号の電圧レベルは上昇する（図５中の矢印３）。従って、ソース接地トランジスタＰ３の出力信号の電圧レベルは低下する（図５中の矢印４）。よって、トランジスタＮ１の基板電位が低下する（図５中の矢印５）。トランジスタＮ１の基板電位がトランジスタＮ２の基板電位より低いとすると、トランジスタＮ１の閾値電圧Ｖｔｈが高くなり、トランジスタＮ１の電流能力が低下する。トランジスタＮ１の電流能力が低くなると、差動対トランジスタＮ１のドレイン電圧が上昇する。すなわち、カレントミラーを構成するトランジスタＰ１のドレイン電圧が上昇する（図５中の矢印６）。
【００６４】
このように、トランジスタＰ１とＰ２が異なる特性を持つ場合、あるいは、トランジスタＮ１とＮ２が異なった特性を持つ場合でも、差動対トランジスタＮ１，Ｎ２のゲート電圧が等しい（Ｖｉｎ１＝Ｖｉｎ２）という条件の下で、差動回路の左の系（トランジスタＰ１，Ｎ１を含む系）と、右の系（トランジスタＰ２，Ｎ２を含む系）の特性が同一となるように、差動対トランジスタＮ１の基板電位が自動的に調整される。
【００６５】
以上の説明では、差動対トランジスタ（Ｎ１、Ｎ２）の入力レベルが同じであることを条件としている。従って、差動回路への入力レベルが等しいという条件の下、差動回路の左右の電流オフセットが零となるように、自動的に調整される。
【００６６】
（４）差動回路の２つの入力信号のレベルにオフセットを与えた場合のトランジスタＮ１の基板電位の調整動作
次に、差動対トランジスタ（Ｎ１，Ｎ２）の入力信号にオフセットを与え、差動対トランジスタＮ１の入力信号が差動対トランジスタＮ２の入力信号より高い場合を想定する。図６は、この場合の、オフセット調整動作を説明する回路図である。
【００６７】
トランジスタＮ１の入力信号ＶＮ１が、トランジスタＮ２の入力信号ＶＮ２より高いということは、トランジスタＮ１の方がトランジスタＮ２より大きな電流を引いている状態である（図６中の矢印１）。すなわち、トランジスタＮ１のドレイン電圧が低下する（図６中の矢印２）。従って、差動回路のシングルエンド出力の電圧レベルは上昇する（図６中の矢印３）。
【００６８】
これにより、ソース接地トランジスタＰ３の出力信号のレベルは低下する（図６中の矢印４）。トランジスタＰ３の出力電圧は、そのまま、差動対トランジスタＮ１の基板電位となる。それ故、トランジスタＮ１の基板電位は低下する（図６中の矢印５）。この結果、トランジスタＮ１の閾値電圧Ｖｔｈが上昇し、トランジスタＮ１の電流能力が低くなる。
【００６９】
このように、トランジスタＮ１とＮ２の入力信号が異なる場合、差動対トランジスタＮ１，Ｎ２のゲート電圧が異なる（Ｖｉｎ１＋α＝Ｖｉｎ２）という条件の下で、差動回路の左の系（トランジスタＰ１，Ｎ１を含む系）と、右の系（トランジスタＰ２，Ｎ２を含む系）の特性が同一となるように、差動対トランジスタＮ１の基板電位が、自動的に調整される。
【００７０】
以上のことから、Ｖｉｎ２を基準として考えた場合（Ｖｉｎ２＝Ｖｒｅｆ）、Ｖｉｎ１に入力された信号（Ｖｒｅｆ＋α）の差分（＋α）をオフセットとして持つことが可能になる。つまり、このオフセット調整モードを経て、スイッチＳＷ１、ＳＷ４をａ側に接続し、通常動作モードにしてやると、Ｖｉｎ２の入力信号（Ｖｒｅｆ）にオフセット（＋α）が加算され、コンパレータの比較はあたかも、Ｖｒｅｆ＋αと比較することになる。このことは、オフセット調整モードでＶｉｎ１に入力する信号と通常動作モードでＶｉｎ１に入力する信号を直接比較するのと同等の比較動作が可能になることを意味する。
【００７１】
（５）寄生ダイオードをオンさせないために、差動回路にオフセットを与えた場合のトランジスタＮ１の基板電位の調整動作
本実施の形態では、前記（４）差動回路の２つの入力信号のレベルにオフセットを与えた場合の、トランジスタＮ１の基板電位の調整動作のような、初期状態から意図的にオフセットを与える手法を積極的に利用している。
【００７２】
すなわち、トランジスタＮ１のサイズをＮ２のサイズよりも大きく設計し、最初から、電流能力に差を与える。これにより、寄生ダイオードのオンを防止して、トランジスタＮ１の基板電位を、正方向、負方向のどちらにも、制限なく変動させることができるようにする。
【００７３】
トランジスタＮ１のサイズをＮ２のサイズよりも大きく設計することは、上述の、Ｖｉｎ１−α＝Ｖｉｎ２という条件の下で、強制的にＶｉｎ１＝Ｖｉｎ２とし、ソース接地トランジスタＰ３の出力電圧に、−αのオフセットを初期状態から与えることを意味する。以下、図７を用いて具体的に説明する。
【００７４】
図７に示すように、差動対トランジスタＮ１のサイズは差動対トランジスタＮ２の２倍となっている。差動回路の左右の電流のアンバランスを調整するために、差動対トランジスタＮ１の基板電位が、負帰還制御により上昇したと想定する。
【００７５】
このとき、基板とソース間に介在する寄生ダイオード１０（図７）がオンしてしまうと、トランジスタＮ１のソース電位（ＶＫ）にダイオード１０の順方向電圧（ＶＦ）を加えた電圧（ＶＫ＋ＶＦ）でもって、基板電位がクランプされてしまい、それ以上の基板電位の上昇が不可能になってしまう。これでは基板バイアス効果を利用したＭＯＳトランジスタの電流調整能力が不完全なものとなってしまう。
【００７６】
このような事態が生じるのを防止するため、図７の例では、差動対トランジスタＮ１とＮ２のサイズ（チャネルコンダクタンス：Ｗ／Ｌ）を、例えば、２：１に設定している。これは、トランジスタＮ１の入力電圧Ｖｉｎ１と、他方のトランジスタＮ２の入力電圧Ｖｉｎ２との間に、Ｖｉｎ１−α＝Ｖｉｎ２（αは初期オフセット電圧）という初期条件を与えたことになる。
【００７７】
この場合には、上述の通り、出力電圧（ソース接地トランジスタＰ３の出力電圧）Ｖｏｕｔには、−αの電圧オフセットが発生する。このオフセット電圧がトランジスタＮ１の基板バイアスとなるから、初期状態において、トランジスタＮ１の基板電位は、トランジスタＮ１とＮ２のサイズを同じとした場合に比べて、−α分だけ、絶えず、低くなるような負帰還制御を受けていることになる。
【００７８】
つまり、ＮＭＯＳトランジスタＮ１の基板電位は、当初から、低下する方向（マイナスの方向）にのみ、負帰還制御が働くようになっている。従って、ＮＭＯＳトランジスタＮ１の基板電位ＶＡ（すなわち、寄生ダイオード１０のアノード電位）は、ソース電位（寄生ダイオード１０のカソード電位）よりも上昇しないため、寄生ダイオード１０は決してオンしない。
【００７９】
図８は基板電位（ＶＡ）とソース電位（ＶＫ）、ならびにクランプ電位の相互の関係を示す図である。但し、図中ＶＣはクランプ電圧、ＶＦは寄生ダイオード１０の順方向電圧、ＶＫはソース電圧、ＶＡ１は初期オフセットを与えない場合の初期基板電位、ＶＡ２は初期オフセットを与えた場合の初期基板電位、ＶＱは初期オフセットによるシフト電圧、−は基板バイアスを示している。図８の左側に示されるのが、初期オフセット（α）を与えない場合の基板バイアスの変化を示す。基板バイアスが上昇すると、クランプ電位ＶＣ（ＶＫ＋ＶＦ）でクランプされてしまい、それ以上の変化は不可能となる。
【００８０】
一方、初期オフセット（α）を与えた場合には、その分だけ、当初から基板電位がマイナス側にＶＱ（上述のオフセット電圧αに相当）だけシフトするから、基板バイアスがダイナミックレンジいっぱいに振れたとしても、寄生ダイオード１０はオンしない。それ故、基板電位がクランプされることはない。つまり、寄生ダイオードによるクランプの危険性がないため、負帰還制御信号のレベルは、所定のダイナミックレンジにおいて、何らの制限を受けることなく変化することができ、従って、常に、適正な負帰還制御による基板バイアス調整がなされる。
【００８１】
なお、図１の回路と同様に、図７のコンデンサＣ１は、ＮＭＯＳトランジスタＮ１の基板バイアスがソース電位やあるいは、ＮＭＯＳトランジスタＮ２の基板電位に影響を与えるのを防止する直流カットコンデンサとして機能すると共に、オフセット調整が終わって、スイッチＳＷ１，ＳＷ３がａ端子側に切り替えられた後も、少なくとも所定の時間は、ＮＭＯＳトランジスタＮ１の基板に、調整された電圧を与えつづけるための保持コンデンサとしても機能する。
【００８２】
本実施の形態によれば、コンパレータ自体のオフセットそのものを基準信号に加算することにより比較動作時にトランジスタのばらつきなどによるオフセットの影響を排除でき、精度の高い比較動作を行うことができる。
【００８３】
図９は、入力段の差動対をなすトランジスタをＰＭＯＳトランジスタで構成したコンパレータを示す図である。図１から図７の回路とトランジスタの導電型が逆になっているが、基本的な動作は同じである。回路動作は、図１から図７の回路と同様で同様の効果を有する。
【００８４】
（実施の形態２）
図１０は本発明の第２の実施の形態に係るオフセット補償装置の構成を示す回路図である。本実施の形態のオフセット補償装置はオフセット調整機能を持つコンパレータを用いてＤＣオフセットをキャンセルするものである。
【００８５】
ここで、コンパレータとして、上記実施の形態で説明したオフセット調整機能付コンパレータ４００を使用する。Ｄ／Ａ変換器５００ａ（５００ｂ）のオフセットをキャンセルするのに先立ち、コンパレータ４００の入力段に設けられているスイッチＳＷ４をａ端子側に切り替えて左右の電流オフセットを調整する。ａ端子には、Ｄ／Ａ変換器５００ａ（５００ｂ）の差動出力（負）が入力されている。
【００８６】
これにより、コンパレータ４００での比較電圧は非反転端子に接続されている基準電圧Ｖｒｅｆと反転端子に接続されているＤ／Ａ変換器５００ａ（５００ｂ）の差動出力（負）になり、相互の関係はまったくないため、上記実施の形態で説明したコンパレータの差動対トランジスタにオフセットを持たせた場合に等しくなり、基準電圧Ｖｒｅｆとの差分をコンパレータ４００に保持する動作となる。
【００８７】
次に、スイッチＳＷ４をｂ側に切り替える。このとき、同時に、図１（図２〜図７）の回路のコンデンサＣ１に調整電圧が保持されてコンパレータのオフセットが調整されている期間内において、Ｄ／Ａ変換器５００ａ（５００ｂ）の入出力オフセットをキャンセルするための動作が実施される。
【００８８】
つまり、Ｄ／Ａ変換器５００ａ（５００ｂ）の入出力にオフセットがある場合には、そのオフセットを打ち消すような補正値が補正値生成回路４１１から出力され、加算器４２０においてその補正値が入力信号に与えられる。
【００８９】
以下、Ｄ／Ａ変換器５００ａ（５００ｂ）の入出力にオフセットを補正する動作の概要を説明する。最初、加算器４２０に、例えば、１．７Ｖの直流信号に相当するデータを入力する。このとき、１．７Ｖのデータ入力と同期して、カウンタ４１２がアップカウントを開始する。ラッチ回路４１４は、コンパレータ４００の出力信号がローレベルに反転するまでの間、カウンタ４１２から出力されるカウント値をそのまま加算器４２０に与える。
【００９０】
当初、加算器４２０に与えられる補正値は“０”であるため、１．７Ｖの入力はＤ／Ａ変換器５００ａ（５００ｂ）にそのまま与えられる。Ｄ／Ａ変換器５００ａ（５００ｂ）の変換出力は、スイッチＳＷ４を通してコンパレータ４００の反転端子に与えられ、コンパレータ４００の非反転端子には基準電圧Ｖｒｅｆ （ここでは２Ｖとする）が与えられている。
【００９１】
ここで、Ａ−が１．７１Ｖであったと仮定した場合、コンパレータ４００にはＶｒｅｆとの差分である−０．２９Ｖのオフセットが保持されている。そのため、非反転端子の電位からオフセットが付いているため、２Ｖ−０．２９Ｖ＝１．７１Ｖと比較していることになる。ここでＡ＋が１．６９Ｖであった場合、非反転端子の方が見かけ上高くなるため、コンパレータ４００の出力はハイレベルであり、従って、カウンタ４１２のカウント値は加算器４２０に与えられ、入力信号に加算される。
【００９２】
同様な動作が繰り返され、Ｄ／Ａ変換器５００ａ（５００ｂ）の出力がＶｒｅｆ（２Ｖ）＋オフセット（−０．２９Ｖ）＝１．７１Ｖを超えると、コンパレータ４００の出力はローレベルに反転し、これにより、カウンタ４１２はリセットされる。また、その時点のカウンタ出力がラッチ４１４に保持される。この結果、Ｄ／Ａ変換器５００ａ（５００ｂ）の差動出力は、正負ともに、Ａ−の電位（１．７１Ｖ）に統一され、オフセットがキャンセルされる。
【００９３】
ここで、Ａ−の電圧がＡ＋より低かった場合、つまりＡ−＝１．６５Ｖ、Ａ＋＝１．７１Ｖのような場合、コンパレータ４００の出力がローレベルになってしまうため、調整機能が働かない。よって、Ａ＋を調整する過程では正規の１．７Ｖデータを入力するのではなくて、あえて０Ｖ等低いデータを与える必要がある。そのため、オフセットキャンセルに要する時間をある程度確保する必要がある。
【００９４】
本実施の形態によれば、比較動作精度が高いコンパレータ４００を用いてＤ／Ａ変換器５００ａ（５００ｂ）のＤＣオフセットを補正していることにより、Ｄ／Ａ変換器５００ａ（５００ｂ）のＤＣオフセットを精度良くキャンセルすることができる。
【００９５】
（実施の形態３）
図１１は、本発明の第３の実施の形態に係るオフセット補償装置の構成を示す回路図である。但し、第２の実施の形態と同様の部分には同一符号を用いて説明する。本実施の形態では、補正値生成回路４３０が加減算回路（アップダウンカウンタ）４３２とラッチ４３４から成り、加算器４２０への入力がスイッチＳＷ５により加減算回路４３２とラッチ４３４のいずれかを選択できる構成であるか、他の構成は図１０に示す回路と同様である。
【００９６】
ここで、コンパレータとして、上述の第１の実施の形態で説明したオフセット調整機能付コンパレータ４００を使用する。Ｄ／Ａ変換器５００ａ（５００ｂ）のオフセットをキャンセルするのに先立ち、コンパレータ４００の入力段に設けられているスイッチＳＷ４をａ端子側に切り替えて左右の電流オフセットを調整する。ａ端子には、Ｄ／Ａ変換器５００ａ（５００ｂ）の差動出力（負）が入力されている。また、スイッチＳＷ５はｂ端子側に切り替えてあり、加減算回路４３の出力がそのまま加算器４２０に入力されるように成っている。
【００９７】
コンパレータ４００での比較電圧は非反転端子に接続されているＶｒｅｆと反転端子に接続されているＤ／Ａ変換器５００ａ（５００ｂ）の差動出力（負）になり、相互の関係はまったくないため、上記の実施の形態で説明したコンパレータの差動対トランジスタにオフセットを持たせた場合に等しくなるため、Ｖｒｅｆとの差分をコンパレータ４００に保持する動作となる。
【００９８】
次に、スイッチＳＷ４をｂ側に切り替える。このとき、同時に、図１（図２〜図７）の回路のコンデンサＣ１に、調整電圧が保持されてコンパレータのオフセットが調整されている期間内において、Ｄ／Ａ変換器５００ａ（５００ｂ）の入出力オフセットをキャンセルするための動作が実施される。
【００９９】
つまり、Ｄ／Ａ変換器５００ａ（５００ｂ）の入出力にオフセットがある場合には、そのオフセットを打ち消すような補正値が補正値生成回路４３０から出力され、加算器４２０においてその補正値が入力信号に与えられる。
【０１００】
以下、その動作の概要を説明する。最初、加算器４２０に、例えば、１．７Ｖの直流信号に相当するデータを入力する。このとき、１．７Ｖのデータ入力と同期して、加減算回路４３２がコンパレータ４００の出力に応じて演算動作する。コンパレータ４００の出力がハイレベルの場合、ある一定間隔でアップカウントし、ローレベルの場合はダウンカウントする。
【０１０１】
補正値生成回路４３０は、オフセットキャンセルが収束する十分な時間が経つまでの間、加減算回路４３２から出力される演算値をスイッチＳＷ５を通してそのまま加算器４２０に与える。当初、加算器４２０に与えられる補正値は“０”であるため、１．７Ｖの入力は、Ｄ／Ａ変換器５００ａ（５００ｂ）にそのまま与えられる。
【０１０２】
Ｄ／Ａ変換器５００ａ（５００ｂ）の変換出力は、コンパレータ４００の反転端子に与えられる。コンパレータ４００の非反転端子には基準電圧Ｖｒｅｆ（ここでは２Ｖとする）が与えられている。Ａ−が１．７１Ｖであったと仮定した場合、コンパレータ４００にはＶｒｅｆとの差分である−０．２９Ｖのオフセットが保持されている。
【０１０３】
そのため、非反転端子の電位からオフセットが付いているため、２Ｖ−０．２９Ｖ＝１．７１Ｖと比較していることになる。ここでＡ＋が１．６９Ｖであった場合、非反転端子の方が見かけ上高くなるため、コンパレータ４００の出力はハイレベルであり、ゆえに、加減算回路４３２の演算値はスイッチＳＷ５を通して加算器４２０に与えられて入力信号に加算される。
【０１０４】
同様な動作が繰り返され、Ｄ／Ａ変換器５００ａ（５００ｂ）の出力がＶｒｅｆ（２Ｖ）＋オフセット（−０．２９Ｖ）＝１．７１Ｖを超えると、コンパレータ４００の出力はローレベルに反転する。コンパレータ４００の出力がローレベルに反転すると、加算回路４３２は減算を始める。
【０１０５】
このように、１．７１Ｖで加算と減算を繰り返し、１．７１Ｖで収束する。その時点を見計らって、スイッチＳＷ５がａ端子に切り替わり、ラッチ４３４に保持された演算出力が加算器４２０に入力される。この結果、Ｄ／Ａ変換器５００ａ（５００ｂ）の差動出力は、正負ともに、Ａ−の電位（１．７１Ｖ）に統一され、オフセットがキャンセルされる。
【０１０６】
本実施の形態によれば、Ａ−の電圧がＡ＋より低かった場合、つまりＡ−＝１．６５Ｖ、Ａ＋＝１．７１Ｖのような場合でも、加減算回路４３２がダウンカウントして同様の動作が行えるため、あえて０Ｖ等の低いデータを与える必要はなく、結果としてオフセット誤差分の調整時間のみで済み、前実施の形態よりもオフセットキャンセル時間を短くすることができる。
【０１０７】
実施の形態２、３はＤ／Ａ変換器５００ａ（５００ｂ）のＡ−を固定値として扱い、Ａ＋を調整する方法であるが、当然、符号関係を逆にすればＡ＋を固定値として扱い、Ａ−を調整することも可能である。しかし、電流加算型Ｄ／Ａ変換器のように、Ａ＋とＡ−は必ず反転の関係しか出せない方式もある。そのようなＤ／Ａ変換器には適用できない。
【０１０８】
（実施の形態４）
図１２は、本発明の第４の実施の形態に係るオフセット補償装置の構成を示す回路図である。但し、第２の実施の形態と同様の部分には同一符号を用いて説明する。本実施の形態では、補正値生成回路４４０はカウンタ４４２のカウント値を１／２にする１／２回路４４３と、加算器４２０への入力を加減算回路４３２とラッチ４３４のいずれかに選択するスイッチＳＷ５をに有しているが、他の構成は図１０に示す回路と同様である。
【０１０９】
Ｄ／Ａ変換器５００ａ（５００ｂ）のオフセットをキャンセルするのに先立ち、コンパレータ４００の入力段に設けられているスイッチＳＷ４をａ端子側に切り替えて、左右の電流オフセットを調整する。スイッチＳＷ４のａ端子には、Ｄ／Ａ変換器５００ａ（５００ｂ）の差動出力（負）が入力されている。また、スイッチＳＷ５はｂ端子側に切り替えてあり、加減算回路４３の出力がそのまま加算器４２０に入力されるように成っている。
【０１１０】
ここで、コンパレータ４００での比較電圧は非反転端子に接続されている基準電圧Ｖｒｅｆと反転端子に接続されているＤ／Ａ変換器５００ａ（５００ｂ）の差動出力（負）になり、相互の関係はまったくないため、上記実施の形態で説明したコンパレータの差動対トランジスタにオフセットを持たせた場合に等しくなるため、Ｖｒｅｆとの差分をコンパレータ４００に保持する動作となる。
【０１１１】
次に、スイッチＳＷ４をｂ側に切り替える。このとき、同時に、図１（図２〜図７）の回路のコンデンサＣ１に、調整電圧が保持されてコンパレータのオフセットが調整されている期間内において、Ｄ／Ａ変換器５００ａ（５００ｂ）の入出力オフセットをキャンセルするための動作が実施される。
【０１１２】
つまり、Ｄ／Ａ変換器５００ａ（５００ｂ）の入出力にオフセットがある場合には、そのオフセットを打ち消すような補正値が、補正値生成回路４４０から出力され、加算器４２０において、その補正値が入力信号に与えられる。
【０１１３】
以下、その動作の概要を説明する。最初、加算器４２０に、例えば、１．７Ｖの直流信号に相当するデータを入力する。このとき、１．７Ｖのデータ入力と同期して、カウンタ４４２がアップカウントを開始する。スイッチＳＷ５は、コンパレータ４００の出力信号がローレベルに反転するまでの間、カウンタ４４２から出力されるカウント値をそのまま加算器４２０に与える。
【０１１４】
当初、加算器４２０に与えられる補正値は“０”であるため、１．７Ｖの入力は、Ｄ／Ａ変換器５００ａ（５００ｂ）にそのまま与えられる。Ｄ／Ａ変換器５００ａ（５００ｂ）の変換出力は、コンパレータ４００の反転端子に与えられる。コンパレータ４００の非反転端子には基準電圧Ｖｒｅｆ（ここでは２Ｖとする）が与えられている。
【０１１５】
ここで、Ａ−が１．７１Ｖであったと仮定した場合、コンパレータ４００にはＶｒｅｆとの差分である−０．２９Ｖのオフセットが保持されている。そのため、非反転端子の電位からオフセットが付いているため、２Ｖ−０．２９Ｖ＝１．７１Ｖと比較していることになる。ここでＡ＋が１．６９Ｖであった場合、非反転端子の方が見かけ上高くなるため、コンパレータ４００の出力はハイレベルであり、ゆえに、カウンタ４４２のカウント値は加算器４２０に与えられ、入力信号に加算される。
【０１１６】
同様な動作が繰り返され、Ｄ／Ａ変換器５００ａ（５００ｂ）の出力がＶｒｅｆ（２Ｖ）＋オフセット（−０．２９Ｖ）＝１．７１Ｖを超えると、コンパレータ４００の出力はローレベルに反転し、コンパレータ４００の出力はローレベルに反転する。これにより、カウンタ４４２はリセットされる。また、その時点のカウンタ出力は１／２回路４４３で１／２の値に変換されラッチ４４４に保持され、加算器４２０に入力される。また、この時、スイッチＳＷ５はａ端子側に切り替わる。
【０１１７】
つまり、カウントした値の半分しかＡ＋は補正されなくなるため、（１．７１Ｖ＋１．６９Ｖ）／２＝１．７０Ｖとなってしまう。しかし、Ａ−もＡ＋の補正分（１．７０Ｖ−１．６９Ｖ＝＋０．０１Ｖ）とは逆補正される。
【０１１８】
すなわち、Ａ−は１．７１Ｖ−（＋０．０１Ｖ）＝１．７０Ｖとなり、Ａ＋と同一電位となる。この結果、Ｄ／Ａ変換器５００ａ（５００ｂ）の差動出力は、正負ともに、１．７０Ｖに統一され、オフセットがキャンセルされる。
【０１１９】
ここで、Ａ−の電圧がＡ＋より低かった場合、つまりＡ−＝１．６５Ｖ、Ａ＋＝１．７１Ｖのような場合、コンパレータ４００の出力がローレベルになってしまうため、調整機能が働かない。よって、Ａ＋を調整する過程では正規の１．７Ｖデータを入力するのではなくて、あえて０Ｖ等低いデータを与える必要がある。そのため、オフセットキャンセルに要する時間をある程度確保する必要がある。
【０１２０】
本実施の形態によれば、カウンタ４４２のカウント値を１／２して最終的にラッチ４４４にラッチするため、Ａ＋とＡ−は必ず反転の関係しか出せない電流加算型Ｄ／Ａ変換器５００ａ（５００ｂ）を用いた場合も、符号関係を逆にしてＡ＋の電位とＶｒｅｆとの差分をコンパレータに保持して、オフセットを精度良くキャンセルをすることが可能である。
【０１２１】
（実施の形態５）
図１３は、本発明の第５の実施の形態に係るオフセット補償装置の構成を示す回路図である。但し、第２の実施の形態と同様の部分には同一符号を用いて説明する。本実施の形態では、補正値生成回路４５０は、加減算回路（アップダウンカウンタ）４５２のカウント値を１／２にする１／２回路４４３と、加算器４２０への入力を加減算回路４３２とラッチ４３４のいずれかに選択するスイッチＳＷ５を有しているが、他の構成は図１０に示す第２の実施の形態の回路と同様である。
【０１２２】
Ｄ／Ａ変換器５００ａ（５００ｂ）のオフセットをキャンセルするのに先立ち、コンパレータ４００の入力段に設けられているスイッチＳＷ４をａ端子側に切り替えて、左右の電流オフセットを調整する。ａ端子には、Ｄ／Ａ変換器５００ａ（５００ｂ）の差動出力（負）が入力されている。また、スイッチＳＷ５はｂ端子側に切り替えてあり、加減算回路４３の出力がそのまま加算器４２０に入力されるように成っている。
【０１２３】
ここで、コンパレータ４００での比較電圧は非反転端子に接続されているＶｒｅｆと反転端子に接続されているＤ／Ａ変換器５００ａ（５００ｂ）の差動出力（負）になり、相互の関係はまったくないため、上記実施の形態で説明したコンパレータの差動対トランジスタにオフセットを持たせた場合に等しくなるため、Ｖｒｅｆとの差分をコンパレータ４００に保持する動作となる。
【０１２４】
次に、スイッチＳＷ４をｂ側に切り替える。このとき、同時に、図１（図２〜図７）の回路のコンデンサＣ１に、調整電圧が保持されてコンパレータのオフセットが調整されている期間内において、Ｄ／Ａ変換器５００ａ（５００ｂ）の入出力オフセットをキャンセルするための動作が実施される。
【０１２５】
つまり、Ｄ／Ａ変換器５００ａ（５００ｂ）の入出力にオフセットがある場合には、そのオフセットを打ち消すような補正値が、補正値生成回路４５０から出力され、加算器４２０において、その補正値が入力信号に与えられる。
【０１２６】
以下、その動作の概要を説明する。最初、加算器４２０に、例えば、１．７Ｖの直流信号に相当するデータを入力する。このとき、１．７Ｖのデータ入力と同期して、コンパレータ４００の出力がハイレベルの場合、加減算回路４５２がアップカウントしていき、ローレベルの場合はダウンカウントしていく。
【０１２７】
スイッチＳＷ５は、オフセットキャンセルが収束する十分な時間が経つまでの間、加減算回路４５２から出力される演算値をそのまま加算器４２０に与える。当初、加算器に与えられる補正値は“０”であるため、１．７Ｖの入力は、Ｄ／Ａ変換器５００ａ（５００ｂ）にそのまま与えられる。Ｄ／Ａ変換器５００ａ （５００ｂ）の変換出力は、コンパレータ４００の反転端子に与えられる。コンパレータ４００の非反転端子には基準電圧Ｖｒｅｆ（ここでは２Ｖとする）が与えられている。
【０１２８】
ここで、Ａ−が１．７１Ｖであったと仮定した場合、コンパレータ４００にはＶｒｅｆとの差分である−０．２９Ｖのオフセットが保持されている。そのため、非反転端子の電位からオフセットが付いているため、２Ｖ−０．２９Ｖ＝１．７１Ｖと比較していることになる。ここでＡ＋が１．６９Ｖであった場合、非反転端子の方が見かけ上高くなるため、コンパレータ４００の出力はハイレベルであり、ゆえに、加減算回路４５２の演算値は加算器４２０に与えられ、入力信号に加算される。
【０１２９】
同様な動作が繰り返され、Ｄ／Ａ変換器５００ａ（５００ｂ）の出力がＶｒｅｆ（２Ｖ）＋オフセット（−０．２９Ｖ）＝１．７１Ｖを超えると、コンパレータ４００の出力はローレベルに反転する。その結果、１．７１Ｖで加算と減算を繰り返し、１．７１Ｖで収束する。また、その時点のカウンタ出力は１／２回路４４３で１／２の値に変換されラッチ４４４に保持され、加算器４２０に入力される。また、この時、スイッチＳＷ５はａ端子側に切り替わるため、この時点を見計らって、加減算回路４５２の出力は１／２回路４５３で１／２の値に変換されてラッチ４５４に保持される。
【０１３０】
つまり、演算した値の半分しかＡ＋は補正されなくなるため、（１．７１Ｖ＋１．６９Ｖ）／２＝１．７０Ｖとなってしまう。しかし、Ａ−もＡ＋の補正分 （１．７０Ｖ−１．６９Ｖ＝＋０．０１Ｖ）とは逆補正される。すなわち、Ａ−は１．７１Ｖ−（＋０．０１Ｖ）＝１．７０Ｖとなり、Ａ＋と同一電位となる。この結果、Ｄ／Ａ変換器５００ａ（５００ｂ）の差動出力は、正負ともに、１．７０Ｖに統一され、オフセットがキャンセルされる。
【０１３１】
ここで、Ａ−の電圧がＡ＋より低かった場合、つまりＡ−＝１．６５Ｖ、Ａ＋＝１．７１Ｖのような場合でも、同様の動作が行えるため、あえて０Ｖ等の低いデータを与える必要はなく、結果としてオフセット誤差分の調整時間のみで済む。
【０１３２】
本実施の形態によれば、カウンタ４４２のカウント値を１／２して最終的にラッチ４４４にラッチするため、Ａ＋とＡ−は必ず反転の関係しか出せない電流加算型Ｄ／Ａ変換器５００ａ（５００ｂ）を用いた場合も、符号関係を逆にしてＡ＋の電位とＶｒｅｆとの差分をコンパレータに保持して、オフセットを精度良くキャンセルをすることが可能である。また、加減算回路４５２を用いたことにより、Ａ−の電圧がＡ＋より低かった場合でも同様の動作が行えるため、あえて０Ｖ等の低いデータを加算器４２０に与える必要はなく、結果としてオフセット誤差分の調整時間だけで済むため、オフセットキャンセル時間を短くすることができる。
【０１３３】
以上、第２〜第５の実施の形態はオフセット調整機能付コンパレータを使用することでコンパレータ自体のオフセットをも調整するので結果的にコンパレータのオフセットは０として扱うことが可能になり、高精度なＤ／Ａ変換器５００ａ（５００ｂ）のオフセットキャンセルを行うことができる。
【０１３４】
（実施の形態６）
図１４は、本発明の第６の実施の形態に係るオフセット補償装置の構成を示す回路図である。但し、第２の実施の形態と同様の部分には同一符号を用いて説明する。本実施の形態の補正値生成回路４６０は、コンパレータ６００の出力を反転させるインバータ４６１、カウンタ４６２、ラッチ４６３、４６４、加算器４６５、１／２回路４６６、加算器４２０への入力をカウンタ４６２の出力と１／２回路４６６の出力のいずれかに切り替えるスイッチＳＷ５、カウンタ４６２の出力をラッチ４６３、４６４のいずれかに切り替えて入力するスイッチＳＷ６、カウンタ４６２への入力をコンパレータ６００の出力とその反転出力のいずれかに切り替えるスイッチＳＷ７を有しており、また、コンパレータ６００として上記の実施の形態１で説明したオフセット調整機能付コンパレータを使用せず、通常の比較測定動作時にオフセットがあるコンパレータ使用している以外、他の構成は図１０に示す第１の実施の形態と同様である。
【０１３５】
Ｄ／Ａ変換器５００ａ（５００ｂ）のオフセットをキャンセルするのに先立ち、コンパレータ６００の入力段に設けられているスイッチＳＷ４をａ端子側に切り替えて、スイッチＳＷ４と連動するスイッチＳＷ６、ＳＷ７もａ端子側に切り替える。しかし、スイッチＳＷ５はｂ端子側に切り替える。
【０１３６】
ここで、コンパレータ６００は非反転端子に接続されているＶｒｅｆと反転端子に接続されているＤ／Ａ変換器５００ａ（５００ｂ）の差動出力（負）とを比較し、Ａ−のオフセットキャンセルを行う。その結果はラッチ４６３で保持される。
【０１３７】
次に、スイッチＳＷ４、ＳＷ６及びＳＷ７をｂ端子側に切り替える。このとき、コンパレータ６００は非反転端子に接続されているＶｒｅｆと反転端子に接続されているＤ／Ａ変換器５００ａ（５００ｂ）の差動出力（正）とを比較し、Ａ＋のオフセットキャンセルを行う。その結果はラッチ４６４で保持される。
【０１３８】
この一連の動作の後、スイッチＳＷ５をａ端子側へ切り替えると共に、ラッチ４６３とラッチ４６４の値を加算器４６５で加算し、加算結果を１／２回路４６６で１／２の値にした後、加算器４２０に入力する。
【０１３９】
つまり、Ｄ／Ａ変換器５００ａ（５００ｂ）の入出力にオフセットがある場合には、そのオフセットを打ち消すような補正値が、補正値生成回路４６０から出力され、加算器４２０において、その補正値が入力信号に与えられる。
【０１４０】
以下、その動作の概要を説明する。最初、加算器４２０に、例えば、１．７Ｖの直流信号に相当するデータを入力する。このとき、１．７Ｖのデータ入力と同期して、カウンタ４６２がアップカウントしていく。スイッチＳＷ５は、コンパレータ６００の出力がローレベルになるまでの間、カウンタ４６２から出力される演算値をそのまま、加算器４２０に与える。
【０１４１】
当初、加算器に与えられる補正値は“０”であるため、１．７Ｖの入力は、Ｄ／Ａ変換器５００ａ（５００ｂ）にそのまま与えられる。Ｄ／Ａ変換器５００ａ（５００ｂ）の変換出力は、コンパレータ６００の反転端子に与えられる。コンパレータ６００の非反転端子には基準電圧Ｖｒｅｆ（ここでは２Ｖとする）が与えられている。
【０１４２】
ここで、Ａ−が２．０５Ｖであったと仮定した場合、コンパレータ６００はＶｒｅｆより高いと判断し、出力はローレベルとなる。スイッチＳＷ７はａ端子側に接続されているので、コンパレータ６００の出力はインバータ４６１で反転されてハイレベルとなり、カウンタ４６２に入力される。
【０１４３】
これにより、カウンタ４６２はアップカウントし、カウント値はスイッチＳＷ５を通り加算器４２０で値を加算される。Ｄ／Ａ変換器５００ａ（５００ｂ）は電流加算型Ｄ／Ａ等のような差動出力（正）Ａ＋と差動出力（負）Ａ−が必ず反転の関係にあるＤ／Ａを想定すると、Ａ−は値が加算された分、オフセットが減少する。すなわち、２．０５Ｖが減少していく。
【０１４４】
そして、コンパレータ６００がローレベルとなる値、すなわち、Ａ−がＶｒｅｆより低くなるまで繰り返される。ここでカウンタ４６２の増分１に対し、Ｄ／Ａ変換器５００ａ（５００ｂ）のアナログ出力が０．０２Ｖとした場合、カウンタ４６２が３カウントした時点でこの一連の動作は終了する。終了した時点でそのカウント値３をラッチ４６３で保持する。
【０１４５】
次にスイッチＳＷ４、ＳＷ６及びＳＷ７をｂ端子側へ接続する。そして、上記と同一の動作を行う。ここで、Ａ＋が１．８９Ｖだと仮定した場合、コンパレータ６００はＶｒｅｆより低いと判断し、出力はハイレベルとなる。スイッチＳＷ７はｂ端子側に接続されているので、コンパレータ６００の出力はそのままハイレベルとなり、カウンタ４６２に入力され、カウンタ４６２はアップカウントし、そのカウント値がスイッチＳＷ５を通り、加算器４２０で値を加算される。
【０１４６】
Ｄ／Ａ変換器５００ａ（５００ｂ）の差動出力（正）Ａ＋は値が加算された分、オフセットが増加する。すなわち、１．８９Ｖが増加していく。そして、コンパレータ６００がローレベルとなる値、すなわち、Ａ＋がＶｒｅｆより高くなるまで繰り返される。ここでカウンタ４６２の増分１に対し、Ｄ／Ａ変換器５００ａ（５００ｂ）のアナログ出力が０．０２Ｖとした場合、カウンタ４６２が６カウントした時点でこの一連の動作は終了し、終了した時点でのカウント値６がラッチ４６４で保持される。
【０１４７】
次にスイッチＳＷ５をａ端子側へ接続すると共に、ラッチ４６３、４６４に拉致された値を加算器４６５で加算し、加算値を１／２回路４６６で１／２して補正値とし、この補正値を加算器４２０に入力する。例えば、ラッチ４６３の値３とラッチ４６４の値６を加算器４６５で加算する。加算した値は９となり、１／２回路４６６で１／２にされ、補正値としては４となる。補正値は加算器４２０で入力信号に加算される。ここでＤ／Ａ変換器５００ａ（５００ｂ）の差動出力（正）Ａ＋は補正され、１．９７Ｖとなり、差動出力（負）Ａ−も１．９７Ｖとなり、オフセットがキャンセルされる。
【０１４８】
さて、本実施の形態では、通常のコンパレータ６００を用いるため、コンパレータ６００自体にもオフセット誤差を持つ。以下にコンパレータ６００にオフセット誤差があった場合の説明をする。
【０１４９】
最初、加算器４２０に、例えば、１．７Ｖの直流信号に相当するデータを入力する。このとき、１．７Ｖのデータ入力と同期して、カウンタ４６２がアップカウントしていく。スイッチＳＷ５は、コンパレータ６００の出力がローレベルになるまでの間、カウンタ４６２から出力される演算値をそのまま、加算器４２０に与える。
【０１５０】
当初、加算器４２０に与えられる補正値は“０”であるため、１．７Ｖの入力は、Ｄ／Ａ変換器５００ａ（５００ｂ）にそのまま与えられる。Ｄ／Ａ変換器５００ａ（５００ｂ）の変換出力は、コンパレータ６００の反転端子に与えられる。コンパレータ６００の非反転端子には基準電圧Ｖｒｅｆ（ここでは２Ｖとする）が与えられている。
【０１５１】
ここで、コンパレータのオフセットが−０．１０Ｖであった場合を仮定する。Ａ−が２．０５Ｖであったとした場合、コンパレータ６００はＶｒｅｆ−０．１０Ｖ＝１．９０Ｖと比較を行うため、Ａ−が１．９０Ｖより高いと判断し、出力はローレベルとなる。
【０１５２】
スイッチＳＷ７はａ端子側に接続されているので、コンパレータ６００の出力はハイレベルとなり、カウンタ４６２に入力される。このためカウンタ４６２はアップカウントし、カウント値がスイッチＳＷ５を通って加算器４２０でＩ（Ｑ）に加算される。
【０１５３】
Ｄ／Ａ変換器５００ａ（５００ｂ）は電流加算型Ｄ／Ａ等のような差動出力 （正）Ａ＋と差動出力（負）Ａ−が必ず反転の関係にあるＤ／Ａを想定すると、Ａ−は値が加算された分、オフセットが減少する。すなわち、２．０５Ｖが減少していく。そして、コンパレータ６００がローレベルとなる値、すなわち、Ａ−が１．９０Ｖより低くなるまで繰り返される。ここでカウンタ４６２の増分１に対し、Ｄ／Ａ変換器５００ａ（５００ｂ）のアナログ出力が０．０２Ｖとした場合、カウンタ４６２が８カウントした時点でこの一連の動作は終了する。終了した時点でそのカウント値８をラッチ４６３で保持する。
【０１５４】
次にスイッチＳＷ４、ＳＷ６及びＳＷ７をｂ端子側へ接続する。そして、上記と同一の動作を行う。ここで、Ａ＋が１．８９Ｖだと仮定した場合、コンパレータ６００は１．９０Ｖより低いと判断し、出力はハイレベルとなる。スイッチＳＷ７はｂ端子側に接続されているので、コンパレータ６００の出力はそのままハイレベルとなり、カウンタ４６２に入力される。ここでアップカウントされ、カウント値がスイッチＳＷ５を通り加算器４２０でＩ（Ｑ）に加算される。
【０１５５】
Ｄ／Ａ変換器５００ａ（５００ｂ）の差動出力（正）Ａ＋は値が加算された分、オフセットが増加する。すなわち、１．８９Ｖが増加していく。そして、コンパレータ６００がローレベルとなる値、すなわち、Ａ＋が１．９０Ｖより高くなるまで繰り返される。ここでカウンタ４６２の増分１に対し、Ｄ／Ａ変換器５００ａ（５００ｂ）のアナログ出力が０．０２Ｖとした場合、カウンタ４６２が１カウントした時点でこの一連の動作は終了する。終了した時点でそのカウント値１をラッチ４６４で保持する。
【０１５６】
次にスイッチＳＷ５をａ端子側へ接続し、補正値を加算器４２０に入力する。その補正値はラッチ４６３及びラッチ４６４で保持されたデータを用いる。つまりラッチ４６３の値８とラッチ４６４の値１を加算器４６５で加算する。加算した値は９となり、１／２回路４６６で１／２にされ、補正値としては４となる。補正値は加算器４２０で加算される。ここでＤ／Ａ変換器５００ａ（５００ｂ）の差動出力（正）Ａ＋は補正され、１．９７Ｖとなり、差動出力（負）Ａ−も１．９７Ｖとなり、オフセットがキャンセルされる。
【０１５７】
本実施の形態によれば、コンパレータ６００のオフセットは適当な値Ｖｒｅｆが誤差を持つがＡ＋及びＡ−の比較対象として、一定であれば、絶対値は関係ないことを意味し、従って、上記のような演算を行うことでコンパレータ６００のオフセットも悪影響しなくなり、通常のコンパレータを用いてＤ／Ａ変換器５００ａ（５００ｂ）のオフセットキャンセル精度を高くすることができる。
【０１５８】
なお、上記実施の形態では、Ａ＋は必ずＶｒｅｆ＋コンパレータ６００のオフセット分以上低くする必要がある（Ａ−は逆にＶｒｅｆ＋コンパレータ６００のオフセット分以上に高くする必要がある。）つまり、初期データとして１．７Ｖのデータを与えるよりも十分なマージンを考慮して０Ｖ等の低いデータを与える必要があり、オフセットキャンセル時間が多く必要となる。
【０１５９】
（実施の形態７）
図１５は、本発明の第７の実施の形態に係るオフセット補償装置の構成を示す回路図である。但し、図１０に示す第２の実施の形態と同様部分には同一符号を付して説明する。本実施の形態の補正値生成回路４７０は、コンパレータ６００の出力を反転させるインバータ４７１、加減算回路（アップダウンカウンタ）４７２、ラッチ４７３、４７４、加算器４７５、１／２回路４７６、加算器４２０への入力をカウンタ４７２の出力と１／２回路４７６の出力のいずれかに切り替えるスイッチＳＷ５、加減算回路４７２の出力をラッチ４６３、４６４のいずれかに切り替えて入力するスイッチＳＷ６、カウンタ４６２への入力をコンパレータ６００の出力とその反転出力のいずれかに切り替えるスイッチＳＷ７を有しており、また、コンパレータ６００として上記の実施の形態１で説明したオフセット調整機能付コンパレータを使用せず、通常のコンパレータ使用している以外、他の構成は図１０に示す第１の実施の形態と同様である。
【０１６０】
Ｄ／Ａ変換器５００ａ（５００ｂ）のオフセットをキャンセルするのに先立ち、コンパレータ６００の入力段に設けられているスイッチＳＷ４をａ端子側に切り替えて、スイッチＳＷ４と連動するスイッチＳＷ６とスイッチＳＷ７もａ端子へ接続する。また、スイッチＳＷ５はｂ端子へ接続する。これにより、コンパレータ６００は非反転端子に接続されているＶｒｅｆと反転端子に接続されているＤ／Ａ変換器５００ａ（５００ｂ）の差動出力（負）とを比較し、Ａ−のオフセットキャンセルを行う。その結果はラッチ４７３で保持される。
【０１６１】
次に、スイッチＳＷ４、ＳＷ６及びＳＷ７をｂ側に切り替える。このとき、コンパレータ６００は非反転端子に接続されているＶｒｅｆと反転端子に接続されているＤ／Ａ変換器５００ａ（５００ｂ）の差動出力（正）とを比較し、Ａ＋のオフセットキャンセルを行う。その結果はラッチ４７４で保持される。
【０１６２】
この一連の動作の後、スイッチＳＷ５をａ端子側へ切り替え、ラッチ４７３とラッチ４７４の値を加算器４７５で演算し、１／２回路４７６で１／２の値にして、加算器４２０に入力する。つまり、Ｄ／Ａ変換器５００ａ（５００ｂ）の入出力にオフセットがある場合には、そのオフセットを打ち消すような補正値が、補正値生成回路４７０から出力され、加算器４２０において、その補正値が入力信号に与えられる。以下、その動作の概要を説明する。
【０１６３】
最初、加算器４２０に、例えば、１．７Ｖの直流信号に相当するデータを入力する。このとき、１．７Ｖのデータ入力と同期して、加減算回路４７２がコンパレータ６００の出力がハイレベルの場合はアップカウント、ローレベルの場合はダウンカウントしていく。
【０１６４】
スイッチＳＷ５は、オフセットキャンセル動作が十分収束する間、加減算回路４７２から出力される演算値をそのまま加算器４２０に与える。当初、加算器に与えられる補正値は“０”であるため、１．７Ｖの入力は、Ｄ／Ａ変換器５００ａ（５００ｂ）にそのまま与えられる。
【０１６５】
Ｄ／Ａ変換器５００ａ（５００ｂ）の変換出力は、コンパレータ６００の反転端子に与えられる。コンパレータ６００の非反転端子には基準電圧Ｖｒｅｆ（ここでは２Ｖとする）が与えられている。
【０１６６】
Ａ−が１．８９Ｖであったと仮定した場合、コンパレータ６００はＶｒｅｆより低いと判断し、出力はハイレベルとなる。スイッチＳＷ７はａ端子側に接続されているので、コンパレータ６００の出力はローレベルとなり、加減算回路４７２に入力され、ここでダウンカウントされ、スイッチＳＷ５を通り加算器４２０で値を加算される。
【０１６７】
Ｄ／Ａ変換器５００ａ（５００ｂ）は電流加算型Ｄ／Ａ等のような差動出力 （正）Ａ＋と差動出力（負）Ａ−が必ず反転の関係にあるＤ／Ａを想定すると、Ａ−は値が加算された分、オフセットが減少する。すなわち、ダウンカウントでは加減算回路４７２の値がマイナスとなるため、１．８９Ｖが増加していく。そして、コンパレータ６００がハイレベルとなる値、すなわち、Ａ−がＶｒｅｆより高くなるまでダウンカウントされる。
【０１６８】
ここで加減算回路４７２の増分１に対し、Ｄ／Ａ変換器５００ａ（５００ｂ）のアナログ出力が０．０２Ｖとした場合、カウンタ４６２が−６カウントした時点でコンパレータ６００の出力がローレベルとなるため、加減算回路４７２がアップカウントする。すなわち、加減算回路４７２の値が−６、あるいは−５で繰り返し、ある一定時間経ったところで一連の動作を終了する。終了した時点でそのカウント値−６あるいは−５をラッチ４６３で保持する。
【０１６９】
次にスイッチＳＷ４、ＳＷ６及びＳＷ７をｂ端子側へ接続する。そして、上記と同一の動作を行う。ここで、Ａ＋が２．０５Ｖだと仮定した場合、コンパレータ６００はＶｒｅｆより高いと判断し、出力はローレベルとなる。スイッチＳＷ７はｂ端子側に接続されているので、コンパレータ６００の出力はそのままローレベルとなり、加減算回路４７２に入力される。ここでダウンカウントされ、スイッチＳＷ５を通り加算器４２０で値を加算される。
【０１７０】
Ｄ／Ａ変換器５００ａ（５００ｂ）の差動出力（正）Ａ＋は値が加算された分、オフセットが増加する。ダウンカウントでは加減算回路４７２の値がマイナスとなるため、２．０５Ｖが減少していく。そして、コンパレータ６００がハイレベルとなる値、すなわち、Ａ＋がＶｒｅｆより低くなるまで繰り返される。
【０１７１】
ここで加減算回路４７２の増分１に対し、Ｄ／Ａ変換器５００ａ（５００ｂ）のアナログ出力が０．０２Ｖとした場合、加減算回路４６２が−３カウントした時点でコンパレータ６００の出力がハイレベルとなるため、加減算回路４７２がアップカウントする。すなわち、加減算回路４７２の値が−３あるいは−２で繰り返し、ある一定時間経ったところで一連の動作を終了する。終了した時点でそのカウント値−３あるいは−２をラッチ４７４で保持する。
【０１７２】
次にスイッチＳＷ５をａ端子側へ接続し、補正値を加算器４２０に入力する。その補正値はラッチ４７３及びラッチ４７４で保持されたデータを用いる。つまりラッチ４７３の値−６あるいは−５とラッチ４７４の値−３あるいは−２を加算器４７５で加算する。加算した値は−９、−８、あるいは−７となり、１／２回路４７６で１／２にされ、補正値としては−４あるいは−３となる。補正値は加算器４２０で加算される。
【０１７３】
ここでＤ／Ａ変換器５００ａ（５００ｂ）の差動出力（正）Ａ＋は補正され、１．９７Ｖあるいは１．９９Ｖとなり、差動出力（負）Ａ−も１．９７Ｖあるいは１．９５Ｖとなり、オフセットがキャンセルされるが、誤差としては最悪Ｄ／Ａ変換器５００ａ（５００ｂ）のアナログ出力（０．０２Ｖステップ）の２倍持つことになる。
【０１７４】
本実施の形態によれば、Ａ−の電圧がＡ＋より低かった場合、つまりＡ−＝１．６５Ｖ、Ａ＋＝１．７１Ｖのような場合でも、加減算回路４３２がダウンカウントして同様の動作が行えるため、あえて０Ｖ等の低いデータを与える必要はなく、結果としてオフセット誤差分の調整時間のみで済み、前実施の形態よりもオフセットキャンセル時間を短くすることができる。
【０１７５】
（実施の形態８）
図１６は、本発明の第７の実施の形態に係るオフセット補償装置の構成を示す回路図である。但し、図１０に示す第２の実施の形態と同様部分には同一符号を付して説明する。本実施の形態の補正値生成回路４８０は、コンパレータ６００の出力を反転させるインバータ４８１、加減算回路（アップダウンカウンタ）４８２、ラッチ４８３、４８４、加算器４８５、１／２回路４８６、コンパレータ６００の立上り及び立ち下がりエッジを検出するエッジ検出回路４８７、加算器４２０への入力をカウンタ４８２の出力と１／２回路４８６の出力のいずれかに切り替えるスイッチＳＷ５、加減算回路４８２の出力をラッチ４６３、４６４のいずれかに切り替えて入力するスイッチＳＷ６、カウンタ４６２への入力をコンパレータ６００の出力とその反転出力のいずれかに切り替えるスイッチＳＷ７を有しており、また、コンパレータ６００として上記の実施の形態１で説明したオフセット調整機能付コンパレータを使用せず、通常のコンパレータ使用している以外、他の構成は図１０に示す第１の実施の形態と同様である。
【０１７６】
Ｄ／Ａ変換器５００ａ（５００ｂ）のオフセットをキャンセルするのに先立ち、コンパレータ６００の入力段に設けられているスイッチＳＷ４をａ端子側に切り替えて、スイッチＳＷ４と連動するスイッチＳＷ６とスイッチＳＷ７もａ端子へ接続する。また、スイッチＳＷ５はｂ端子へ接続する。
【０１７７】
ここで、コンパレータ６００は非反転端子に接続されているＶｒｅｆと反転端子に接続されているＤ／Ａ変換器５００ａ（５００ｂ）の差動出力（負）とを比較し、Ａ−のオフセットキャンセルを行う。その結果はラッチ４８３で保持される。
【０１７８】
次に、スイッチＳＷ４、ＳＷ６及びＳＷ７をｂ側に切り替える。このとき、コンパレータ６００は非反転端子に接続されているＶｒｅｆと反転端子に接続されているＤ／Ａ変換器５００ａ（５００ｂ）の差動出力（正）とを比較し、Ａ＋のオフセットキャンセルを行う。その結果はラッチ４８４で保持される。
【０１７９】
この一連の動作の後、スイッチＳＷ５をａ端子側へ切り替え、ラッチ４８３とラッチ４８４の値を加算器４８５で演算し、１／２回路４８６で１／２の値にして加算器４２０に入力する。つまり、Ｄ／Ａ変換器５００ａ（５００ｂ）の入出力にオフセットがある場合には、そのオフセットを打ち消すような補正値が、補正値生成回路４８０から出力され、加算器４２０において、その補正値が入力信号に与えられる。
【０１８０】
以下、その動作の概要を説明する。最初、加算器４２０に、例えば、１．７Ｖの直流信号に相当するデータを入力する。このとき、１．７Ｖのデータ入力と同期して、加減算回路４８２はコンパレータ６００の出力がハイレベルの場合はアップカウント、ローレベルの場合はダウンカウントして行く。
【０１８１】
スイッチＳＷ５は、オフセットキャンセル動作が十分収束する間、加減算回路４８２から出力される演算値をそのまま、加算器４２０に与える。当初、加算器に与えられる補正値は“０”であるため、１．７Ｖの入力は、Ｄ／Ａ変換器５００ａ（５００ｂ）にそのまま与えられる。
【０１８２】
Ｄ／Ａ変換器５００ａ（５００ｂ）の変換出力は、コンパレータ６００の反転端子に与えられる。コンパレータ６００の非反転端子には基準電圧Ｖｒｅｆ（ここでは２Ｖとする）が与えられている。
【０１８３】
ここで、Ａ−が１．８９Ｖであったと仮定した場合、コンパレータ６００はＶｒｅｆより低いと判断し、出力はハイレベルとなる。スイッチＳＷ７はａ端子側に接続されているので、コンパレータ６００の出力はローレベルとなり、加減算回路４８２に入力される。ここでダウンカウントされ、スイッチＳＷ５を通り加算器４２０で値を加算される。
【０１８４】
Ｄ／Ａ変換器５００ａ（５００ｂ）は電流加算型Ｄ／Ａ等のような差動出力 （正）Ａ＋と差動出力（負）Ａ−が必ず反転の関係にあるＤ／Ａを想定すると、Ａ−は値が加算された分、オフセットが減少する。すなわち、ダウンカウントでは加減算回路４８２の値がマイナスとなるため、１．８９Ｖが増加していく。そして、コンパレータ６００がハイレベルとなる値、すなわち、Ａ−がＶｒｅｆより高くなるまでダウンカウントされる。
【０１８５】
ここで、加減算回路４８２の増分１に対し、Ｄ／Ａ変換器５００ａ（５００ｂ）のアナログ出力が０．０２Ｖとした場合、カウンタ４６２が−６カウントした時点でコンパレータ６００の出力がローレベルとなるため、加減算回路４７２がアップカウントする。
【０１８６】
すなわち、加減算回路４７２の値が−６、あるいは−５で繰り返し、ある一定時間経ったところで一連の動作を終了するが、終了するタイミングはエッジ検出回路４８７でコンパレータ６００の立上りエッジを検出して終了する。このため、加減算回路４８２は最後にアップカウントを行い終了するので、終了した時点でカウント値−５がラッチ４８３で保持される。
【０１８７】
次にスイッチＳＷ４、ＳＷ６及びＳＷ７をｂ端子側へ接続する。そして、上記と同一の動作を行う。Ａ＋が２．０５Ｖだと仮定した場合、コンパレータ６００はＶｒｅｆより高いと判断し、出力はローレベルとなる。スイッチＳＷ７はｂ端子側に接続されているので、コンパレータ６００の出力はそのままローレベルとなり、加減算回路４８２に入力される。ここでダウンカウントされ、スイッチＳＷ５を通り加算器４２０で値を加算される。
【０１８８】
Ｄ／Ａ変換器５００ａ（５００ｂ）の差動出力（正）Ａ＋は値が加算された分、オフセットが増加する。ダウンカウントでは加減算回路４８２の値がマイナスとなるため、２．０５Ｖが減少していく。そして、コンパレータ６００がハイレベルとなる値、すなわち、Ａ＋がＶｒｅｆより低くなるまで繰り返される。
【０１８９】
ここで加減算回路４８２の増分１に対し、Ｄ／Ａ変換器５００ａ（５００ｂ）のアナログ出力が０．０２Ｖとした場合、加減算回路４６２が−３カウントした時点でコンパレータ６００の出力がハイレベルとなるため、加減算回路４７２がアップカウントする。
【０１９０】
すなわち、加減算回路４７２の値が−３あるいは−２で繰り返し、ある一定時間経ったところで一連の動作を終了するが、終了するタイミングはエッジ検出回路４８７でコンパレータ６００の立下りエッジを検出して終了する。このため、加減算回路４８２は最後にダウンカウントを行い終了するので、終了した時点でカウント値−３をラッチ４８４で保持する。
【０１９１】
次にスイッチＳＷ５をａ端子側へ接続し、補正値を加算器４２０に入力する。その補正値はラッチ４８３及びラッチ４８４で保持されたデータを用いる。つまりラッチ４８３の値−５とラッチ４８４の値−３を加算器４８５で加算する。加算した値は−８となり、１／２回路４８６で１／２にされ、補正値としては−４となる。補正値は加算器４２０で加算される。
【０１９２】
ここでＤ／Ａ変換器５００ａ（５００ｂ）の差動出力（正）Ａ＋は補正され、１．９７Ｖとなり、差動出力（負）Ａ−も１．９７Ｖとなり、オフセットがキャンセルされる。この際、Ａ＋とＡ−が反転出力であることに着目し、ラッチ４８３あるいはラッチ４８４で保持する値も反転（例えば、Ａ−は小さい方の値、Ａ＋は大きい方の値を保持する）させれば、コンパレータ６００のオフセットによる誤差は相殺され、オフセットキャンセル精度が向上される。
【０１９３】
本実施の形態によれば、加減算回路４８２の演算をエッジ検出回路４８７でコンパレータ６００の立下りエッジを検出して終了するため、ラッチ４８３、４８４に最終的にラッチされる値のばらつきをなくすことができ、Ｄ／Ａ変換器５００ａ（５００ｂ）のオフセットキャンセル時間を短縮することができると共に、その誤差を低減して、オフセットキャンセル精度を第６の実施の形態と同様にすることができる。
【０１９４】
（実施の形態９）
図１７は、本発明の第９の実施の形態に係るオフセット補償装置の構成を示す回路図である。但し、図１４に示す第６の実施の形態と同様部分には同一符号を付して説明する。本実施の形態の補正値生成回路４９０にて、１／２回路４７６がカウンタ４９２とスイッチＳＷ６との間に挿入されている以外その構成は、図１４に示す第６の実施の形態と同一である。
【０１９５】
本実施の形態の補正値生成回路４９０と第６の実施の形態の補正値生成回路４６０の構成は１／２回路の挿入位置が異なるだけで、その動作は同様であるため、本実施の形態の全体の動作も第６の実施の形態と同様で同様の効果がある。
【０１９６】
（実施の形態１０）
図１８は、本発明の第１０の実施の形態に係るオフセット補償装置の構成を示す回路図である。但し、図１５に示す第７の実施の形態と同様部分には同一符号を付して説明する。本実施の形態の補正値生成回路７００にて、１／２回路７０３が加減算回路７０２とスイッチＳＷ６との間に挿入されている以外、その構成は図１５に示す第７の実施の形態と同一である。
【０１９７】
本実施の形態の補正値生成回路７００と第７の実施の形態の補正値生成回路４７０の構成は１／２回路の挿入位置が異なるだけで、その動作は同様であるため、本実施の形態の全体の動作も第７の実施の形態と同様で同様の効果がある。
【０１９８】
（実施の形態１１）
図１９は、本発明の第１１の実施の形態に係るオフセット補償装置の構成を示す回路図である。但し、図１４に示す第６の実施の形態と同様部分には同一符号を付して説明する。本実施の形態の補正値生成回路７１０にて、１／２回路７１５がラッチ７１３と加算器７１７との間に挿入され、１／２回路７１６がラッチ７１４と加算器７１７との間に挿入されている以外その構成は、図１４に示す第６の実施の形態と同一である。
【０１９９】
本実施の形態の補正値生成回路７１０は、第６の実施の形態の補正値生成回路４６０の構成に対して、差動出力の負側の補正値生成系統と差動出力の正側の補正値生成系統に分けて１／２回路を挿入した構成であり、１／２回路の個数は増えるがその動作は第６の実施の形態の補正値生成回路４６０と同様で、本実施の形態の全体の動作も第６の実施の形態と同様で同様の効果がある。
【０２００】
（実施の形態１２）
図２０は、本発明の第１２の実施の形態に係るオフセット補償装置の構成を示す回路図である。但し、図１５に示す第２の実施の形態と同様部分には同一符号を付して説明する。本実施の形態の補正値生成回路７２０にて、１／２回路７２３がラッチ７２５と加算器７２７との間に挿入され、１／２回路７２６がラッチ７２４と加算器７２７との間に挿入されている以外その構成は、図１５に示す第７の実施の形態と同一である。
【０２０１】
本実施の形態の補正値生成回路７２０は、第７の実施の形態の補正値生成回路４７０の構成に対して、差動出力の負側の補正値生成系統と差動出力の正側の補正値生成系統に分けて１／２回路を挿入した構成であり、１／２回路の個数は増えるがその動作は第７の実施の形態の補正値生成回路４７０と同様で、本実施の形態の全体の動作も第７の実施の形態と同様で同様の効果がある。
【０２０２】
（実施の形態１３）
図２１は、本発明の第１３の実施の形態に係るオフセット補償装置の構成を示す回路図である。但し、図１４に示す第６の実施の形態と同様部分には同一符号を付して説明する。本実施の形態の補正値生成回路７３０は、カウンタ７３２、ラッチ７３３、７３４、加算器７３５、１／２回路７３６、加算器４２０への入力をカウンタ７３２の出力と１／２回路７３６の出力のいずれかに切り替えるスイッチＳＷ５、カウンタ７３２の出力をラッチ７３３、７３４のいずれかに切り替えて入力するスイッチＳＷ６を有している。また、カウンタ７３２の出力を減算する減算器４２１と、加算器４２０の出力を切り替えてＤ／Ａ変換器５００ａ（５００ｂ）の入力するスイッチＳＷ８を有し、コンパレータ６００として第１の実施の形態で説明したオフセット調整機能付コンパレータを使用せず、通常の比較測定動作にオフセットがあるコンパレータ使用している。他の構成は図１４に示す第６の実施の形態と同様である。
【０２０３】
Ｄ／Ａ変換器５００ａ（５００ｂ）のオフセットをキャンセルするのに先立ち、コンパレータ６００の入力段に設けられているスイッチＳＷ４をａ端子側に切り替えて、スイッチＳＷ４と連動するスイッチＳＷ６、ＳＷ８をａ端子へ接続する。また、スイッチＳＷ５はｂ端子へ接続する。これにより、コンパレータ６００は非反転端子に接続されているＶｒｅｆと反転端子に接続されているＤ／Ａ変換器５００ａ（５００ｂ）の差動出力（負）とを比較し、Ａ−のオフセットキャンセルを行う。その結果はラッチ７３３で保持される。
【０２０４】
次に、スイッチＳＷ４、ＳＷ６、ＳＷ８をｂ側に切り替える。このとき、コンパレータ６００は非反転端子に接続されているＶｒｅｆと反転端子に接続されているＤ／Ａ変換器５００ａ（５００ｂ）の差動出力（正）とを比較し、Ａ＋のオフセットキャンセルを行う。その結果はラッチ７３４で保持される。
【０２０５】
この一連の動作の後、スイッチＳＷ５をａ端子側へ切り替え、ラッチ７３３とラッチ７３４の値を加算器７３５で演算し、１／２回路７３６で１／２の値にして、加算器４２０に入力する。つまり、Ｄ／Ａ変換器５００ａ（５００ｂ）の入出力にオフセットがある場合には、そのオフセットを打ち消すような補正値が、補正値生成回路４７０から出力され、加算器４２０において、その補正値が入力信号に与えられる。
【０２０６】
その際、Ａ−がＶｒｅｆよりも低い場合、その場合、コンパレータ６００の出力がハイレベルになって、カウンタ７３２がカウントアップし、減算器４２１はＩ（Ｑ）からカウント値を減算してＤ／Ａ変換器減産して５００ａ（５００ｂ）に入力するため、Ａ−は上昇する。Ａ−がＶｒｅｆになった時点で、カウンタ７３２の動作が終了すると共に、その時のカウント値がラッチ７３３に保存される。
【０２０７】
Ａ＋がＶｒｅｆよりも低い場合も、コンパレータ６００の出力がハイレベルになって、カウンタ７３２がカウントアップし、加算器４２０はＩ（Ｑ）からカウント値を加算してＤ／Ａ変換器５００ａ（５００ｂ）に入力するため、Ａ＋は上昇する。Ａ＋がＶｒｅｆになった時点で、カウンタ７３２の動作が終了すると共に、その時のカウント値がラッチ７３４に保存される。
【０２０８】
本実施の形態のその後の動作は図１４に示す第６の実施の形態と同様で、通常のコンパレータ６００を用いてＤ／Ａ変換器５００ａ（５００ｂ）のオフセットキャンセル精度を向上させることができる。
【０２０９】
（実施の形態１４）
図２２は、本発明の第１４の実施の形態に係るオフセット補償装置の構成を示す回路図である。但し、図２１に示す第１３の実施の形態と同様部分には同一符号を付して説明する。本実施の形態の構成は、補正値生成回路７４０の加減算回路（アップダウンカウンタ）７４２が、第の１３実施の形態のカウンタに代わって使用されているだけで、他の構成は第１３の実施の形態と同様である。
【０２１０】
本実施の形態によれば、補正値生成回路７４０に加減算回路７４２を用いることにより、Ｄ／Ａ変換器５００ａ（５００ｂ）のオフセットキャンセル精度を向上させると共に、オフセットキャンセル時間を短くすることができる。
【０２１１】
（実施の形態１５）
図２３は、本発明の第１５の実施の形態に係るオフセット補償装置の構成を示す回路図である。但し、図２１に示す第１３の実施の形態と同様部分には同一符号を付して説明する。本実施の形態の補正値生成回路７５０にて、１／２回路７５３がカウンタ７５２とスイッチＳＷ６との間に挿入されている以外その構成は、図２１に示す第１３の実施の形態と同一である。
【０２１２】
本実施の形態の補正値生成回路７５０と第１３の実施の形態の補正値生成回路７３０の構成は１／２回路の挿入位置が異なるだけで、その動作は同様であるため、本実施の形態の全体の動作も第１３の実施の形態と同様で、同様の効果がある。
【０２１３】
（実施の形態１６）
図２４は、本発明の第１６の実施の形態に係るオフセット補償装置の構成を示す回路図である。但し、図２２に示す第２の実施の形態と同様部分には同一符号を付して説明する。本実施の形態の補正値生成回路７５０にて、１／２回路７５３がカウンタ７５２とスイッチＳＷ６との間に挿入されている以外その構成は、図２２に示す第１４の実施の形態と同一である。
【０２１４】
本実施の形態の補正値生成回路７６０と第１４の実施の形態の補正値生成回路７３０の構成は１／２回路の挿入位置が異なるだけで、その動作は同様であるため、本実施の形態の全体の動作も第１４の実施の形態と同様で同様の効果がある。
【０２１７】
【発明の効果】
請求項３に記載の発明によれば、比較手段のエラー信号の収束値を簡単なカウンタで精度良く計数することができる。
【０２１８】
請求項４に記載の発明によれば、比較手段のエラー信号の収束値を簡単な加減算回路で精度良く計数するにより、電子装置の高精度なオフセットキャンセルに要する時間を短縮することができる。
【０２２１】
請求項１に記載の発明によれば、電子装置の反転出力信号と非反転出力信号のオフセットの測定を比較手段でそれぞれ行って得られた収束値に含まれる前記比較手段のオフセットがキャンセルされるような演算を行って補正値を求めることにより、通常の比較手段を用いて電子装置の高精度なオフセットキャンセルを安価に行うことができる。
【０２２２】
請求項２に記載の発明によれば、反転出力信号と非反転出力信号のオフセットの測定で得られた収束値を加算して前記収束値に含まれるオフセットをキャンセルすることにより、簡単な回路で通常の比較手段が持つ測定時のオフセットを排除することができる。
【０２２３】
請求項５に記載の発明によれば、Ｄ／Ａ変換器の高精度なオフセットキャンセルを安価に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る比較回路の構成を示す回路図。
【図２】図１に示すトランジスタの構造例を示す回路図。
【図３】第１の実施の形態の比較回路の基準電位調整動作を説明する回路図。
【図４】第１の実施の形態の比較回路の作動対トランジスタの電流能力オフセット調整動作を説明する回路図。
【図５】第１の実施の形態の比較回路のカレントミラーの電流オフセット調整動作を説明する回路図。
【図６】第１の実施の形態の比較回路のトランジスタＮ１の基板電位の調整動作を説明する回路図。
【図７】第１の実施の形態の比較回路の作動回路にオフセットを与えた場合のトランジスタＮ１の基板電位の調整動作を説明する回路図。
【図８】図１に示すトランジスタの基板電位とソース電位並びにクランプ電位の相互関係を示す図。
【図９】図１に示す比較回路の作動対をＰＮＰトランジスタで構成した場合の回路図。
【図１０】本発明の第２の実施の形態に係るオフセット補償装置の構成を示す回路図。
【図１１】本発明の第３の実施の形態に係るオフセット補償装置の構成を示す回路図。
【図１２】本発明の第４の実施の形態に係るオフセット補償装置の構成を示す回路図。
【図１３】本発明の第５の実施の形態に係るオフセット補償装置の構成を示す回路図。
【図１４】本発明の第６の実施の形態に係るオフセット補償装置の構成を示す回路図。
【図１５】本発明の第７の実施の形態に係るオフセット補償装置の構成を示す回路図。
【図１６】本発明の第８の実施の形態に係るオフセット補償装置の構成を示す回路図。
【図１７】本発明の第９の実施の形態に係るオフセット補償装置の構成を示す回路図。
【図１８】本発明の第１０の実施の形態に係るオフセット補償装置の構成を示す回路図。
【図１９】本発明の第１１の実施の形態に係るオフセット補償装置の構成を示す回路図。
【図２０】本発明の第１２の実施の形態に係るオフセット補償装置の構成を示す回路図。
【図２１】本発明の第１３の実施の形態に係るオフセット補償装置の構成を示す回路図。
【図２２】本発明の第１４の実施の形態に係るオフセット補償装置の構成を示す回路図。
【図２３】本発明の第１５の実施の形態に係るオフセット補償装置の構成を示す回路図。
【図２４】本発明の第１６の実施の形態に係るオフセット補償装置の構成を示す回路図。
【符号の説明】
１０ 寄生ダイオード
１１ Ｐ型基板
１２ Ｎ型ウエル
１４、１６ Ｐ型ウエル
５０ 作動増幅回路
４００ オフセット調整機能付コンパレータ
４０９ 定電圧源
４１０ 位相調整回路
４１１、４３０、４４０、４５０、４６０、４７０、４８０、４９０、７０００、７１０、７２０、７３０、７４０、７５０、７６０ 補正値生成回路
４１２、４４２、４６２、４９２、７１２、７３２、７５２ カウンタ
４２０、４６５、４７５、４８５、４９６、７０６、７１７、７２７、７３５、７４５、７５６、７６６ 加算器
４２１ 減算器
４３２、４５２、４７２、４８２、７０２、７２２、７４２、７６２ 加減算回路
４３４、４４４、４５４、４６３、４６４、４７３、４７４、４８３、４８４、４９４、４９５、７０４、７０５、７１３、７１４、７２３、７２４、７３３、７３４、７４３、７４４、７５４、７５５、７６４、７６５ ラッチ
４４３、４５３、４６６、４７６、４８６、４９３、７０３、７１５、７１６、７２５、７２６、７３６、７４６、７６３ １／２回路
４６１、４７１、４８１、４９１、７０１、７１１、７２１ インバータ
５００ａ（５００ｂ） Ｄ／Ａ変換器
６００ コンパレータ
Ｃ１ コンデンサ
ＩＳ１、ＩＳ２ 定電流源
Ｎ１、Ｎ２ ＮＭＯＳトランジスタ
Ｎ３、Ｎ４ 定電流源トランジスタ
Ｐ１、Ｐ２ 負荷トランジスタ
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ１０ スイッチ

Claims (5)

1. 反転信号と非反転信号を出力する電子装置の前記反転信号と前記非反転信号のオフセットを補償するオフセット補償装置において、
   所定の信号を前記電子装置に入力する入力手段と、
   前記電子装置から前記所定の信号に対応して出力される反転信号とこの反転信号と関連のない基準信号との差分を示す第１のエラー信号を導き出す第１の比較手段と、
   前記第１のエラー信号に応じた値を前記所定の信号に加算して前記入力手段により前記電子装置に入力する第１の演算手段と、
   前記第１のエラー信号の収束値を記憶する第１の記憶手段と、
   前記電子装置から前記所定の信号に対応して出力される非反転信号とこの非反転信号に関連のない前記基準信号との差分を示す第２のエラー信号を導き出す第２の比較手段と、
   前記第２のエラー信号に応じた値を前記所定の信号に加算して前記入力手段により前記電子装置に入力する第２の演算手段と、
   前記第２のエラー信号の収束値を記憶する第２の記憶手段と、
   前記第１、第２の記憶手段に記憶されたそれぞれの収束値を加算して前記電子装置のオフセット補償値を算出するオフセット補償手段と、
   を備えるオフセット補償装置。
2. 前記第１、第２のエラー信号の収束値は、それぞれ半分にして前記第１、第２の記憶手段に記憶される請求項１に記載のオフセット補償装置。
3. 前記第１、第２の演算手段はカウンタである請求項１に記載のオフセット補償装置。
4. 前記第１、第２の演算手段は加減算回路である請求項１に記載のオフセット補償装置。
5. 前記電子装置はＤ／Ａ変換回路である請求項１から４のいずれか一項に記載のオフセット補償装置。

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