JP4295966B2 - 半導体装置及びチャージポンプ回路 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、位相固定ループ（Phase Locked Loop；ＰＬＬ）回路で用いられる回路の中から安定された電流を供給する半導体装置及びチャージポンプ回路に関する。
【０００２】
【従来の技術】
外部クロックに同期されて動作する半導体メモリ、あるいは中央処理装置（ＣＰＵ）などの半導体装置は、クロックバッファとクロックドライバとを利用して内部クロックを発生するが、前記内部クロックは前記外部クロックに比べて一定時間遅延されるので、半導体装置の高周波動作性能を低下させる。
【０００３】
すなわち、外部クロック入力後のデータが出力される出力データアクセス時間（ｔＡＣ）は、常に外部クロック発生後に内部クロックが発生する時間より長くなる。
【０００４】
したがって、内部クロックの遅延により出力データアクセス時間（ｔＡＣ）が長くなるような半導体装置の性能低下を防止するためには、内部クロックを外部クロックに正確に同期させる回路が要求されるが、ここで外部クロックに内部クロックを正確に同期させる回路が位相固定ループ（Phase Locked Loop；ＰＬＬ）である。
【０００５】
図４は、通常の位相固定ループの内部ブロック図を示すものである。
【０００６】
図４を参照して説明すれば、位相固定ループ１０００は、位相検出器（phase detector）１００と、チャージポンプ（charge pump）２００と、ループフィルタ（loop filter）３００と、電圧調整発振器（ＶＣＯ）４００と、周波数分割器（frequency divider）５００とにより構成される。
【０００７】
以下、図面を参照しながら位相固定ループの動作を説明する。位相検出器１００は、基準クロック、すなわち外部クロックの位相と周波数分割器５００との出力位相を比較する。周波数分割器５００の出力位相が基準クロックの位相より遅れる場合、位相検出器１００は、周波数を増加させるパルス（アップ信号ｕｐという）を出力する。周波数分割器の出力位相が基準クロックの位相より速い場合、位相検出器１００は、周波数を減少させるパルス（ダウン信号ｄｏｗｎという）を出力する。
【０００８】
チャージポンプ回路２００は、位相検出器の出力信号であるアップ信号ｕｐとダウン信号ｄｏｗｎ及びインバータ１１０、１２０とにより反転されたアップ信号／ｕｐ、ダウン信号／ｄｏｗｎの中から適当な信号を用いる。
【０００９】
チャージポンプ回路２００の出力は、抵抗器３１０及びキャパシタ３２０により構成されたループフィルタ３００に接続される。チャージポンプ回路２００は、チャージポンプ回路２００がダウン信号ｄｏｗｎを受信する場合、ループフィルタ３００のキャパシタ３２０の電荷を放出し、チャージポンプ回路２００がアップ信号ｕｐを受信する場合、ループフィルタ３００のキャパシタ３２０の電荷を蓄積する。チャージポンプ回路２００のパルス出力は、ループフィルタ３００によりＤＣアナログ信号に変換される。
【００１０】
電圧調整発振器（Voltage Controlled Oscillator；ＶＣＯ）４００は、ループフィルタ３００のアナログ信号出力を受信して、一定の周波数信号を出力し、周波数分割器５００は、カウンタにより構成され電圧調整発振器４００の出力をＮ（任意自然数）で分割して、分割された出力を位相検出器１００に供給する。
【００１１】
位相固定ループ回路１０００において、位相検出器１００、チャージポンプ回路２００、電圧調整発振器４００及び、周波数分割器５００は、一つのループを形成し、このようなループは位相を制御する。すなわち、当該ループは、位相検出器１００に対する２個の入力信号の周波数が互いに同一になるように制御する。電圧調整発振器４００の出力周波数は、入力周波数のＮ倍となる。Ｎの値を任意に設定することによって、入力周波数の任意自然倍数の周波数を得ることができる。
【００１２】
図５Ａは、図４のチャージポンプ回路２００の内部回路を示す図である。図５Ａに示すように、当該チャージポンプ回路２００は、ドレインを介して動作電源ＶＤＤを供給され、ゲートを介してターンオン状態を保持するためのバイアス電圧Ｖｂｉａｓｐを印加される第１トランジスタＭＰ１と、ドレインが第１トランジスタＭＰ１のソースと連結されゲートを介してアップ信号を入力される第２トランジスタＭＰ２と、ドレインが第２トランジスタＭＰ２のソースと連結されゲートを介してダウン信号を入力される第３トランジスタＭＮ２と、ドレインが第３トランジスタＭＮ２のソースと連結されゲートを介してターンオン状態を保持するためのバイアス電圧Ｖｂｉａｓｎを印加されながらソースが接地された第４トランジスタＭＮ１とを備えて構成される。
【００１３】
この場合、第１及び第２のトランジスタＭＰ１、ＭＰ２は、ＰチャネルＭＯＳトランジスタであり、第３及び第４のトランジスタＭＮ１、ＭＮ２は、ＮチャネルＭＯＳトランジスタである。次いで、出力端ＯＵＴが第２トランジスタＭＰ２のソースと第３トランジスタＭＮ２のドレインとに共通に連結される。
【００１４】
次いで、図５Ｂないし図５Ｃを参照しながら動作を説明する。図５Ｂは、アップ信号ｕｐによりチャージポンプがチャージ充電動作をする時の等価回路であり、図５Ｃは、ダウン信号ｄｏｗｎによりチャージポンプがチャージ放電動作をする時の等価回路である。
【００１５】
まず、図５Ｂを参照しながら説明すれば、まず、ローレベルのアップ信号／ｕｐが第２トランジスタＭＰ２に入力されれば、第２トランジスタＭＰ２がターンオンされ電流源の役割を果たす第１トランジスタＭＰ１はターンオン状態であるため、第１トランジスタＭＰ１のドレインに印加された動作電源ＶＤＤが出力端ＯＵＴを介して充電される。
【００１６】
次いで、図５Ｃを参照しながら説明すれば、ハイレバルのダウン信号ｄｏｗｎが入力されれば、これを印加される第３トランジスタＭＮ２がターンオンされ、第４トランジスタＭＮ１はターンオン状態であるため、出力端ＯＵＴと接地端ＶＳＳとが導通されて充電された電圧が接地端ＶＳＳを介して放電される。
【００１７】
上述したチャージポンプの問題点を検討すれば、図５Ｂに示されたように電源ＶＤＤとノードＣとの間には、寄生キャパシタンスＣｆｐが存在し、これによって第１トランジスタＭＰ１がオフ状態からオン状態に転換する時、第１トランジスタＭＰ１のソース側の電位、すなわちノードＣの電位は、電源電位から出力ＯＵＴ電位に変化し、このような電位差及び寄生キャパシタンスＣｆｐに基づいた電流Ｉｃｆｐが流れる。
【００１８】
また、ノードＤと接地との間にも寄生キャパシタンスＣｆｎが存在する。第３トランジスタＭＮ２がオフ状態からオン状態に転換する時、第３トランジスタＭＮ２のソース側の電位、すなわちノードＤの電位は、接地電位から出力ＯＵＴ電位に変化し、このような電位差と寄生キャパシタンスＣｆｎとに基づいた電流Ｉｃｆｎが流れる。
【００１９】
したがって、アップ信号ｕｐ及びダウン信号ｄｏｗｎのスイッチングにより上述した寄生キャパシタンスよりチャージシェアリング（Charge Sharing）が発生して、出力端を介した電流供給が不安定になる問題点がある。
【００２０】
これを詳細に説明すれば、寄生キャパシタンスによる電流（ｉｃｆｐ、またはｉｃｆｎ）によって、チャージポンプ回路への出力電流にオーバシュート（overshoots）が発生し、これによって出力端ＯＵＴと連結された電圧調整発振器でジッタ（jitter）を引き起こす。これはジッタを有する電圧調整発振器の出力により繰り返し制御されて、その結果としてシステムでのエラーを引き起こす。
【００２１】
このような問題点は、スイッチングトランジスタ（ＭＰ２及びＭＮ２）がオフ状態になる時、出力端ＯＵＴの電位と同じノード（Ｃ及びＤ）の電位を形成することによって除去し得る。このような観点より、図６に示すようなチャージポンプ回路が提案された。
【００２２】
図６は、入力信号（アップ信号ｕｐ、またはダウン信号ｄｏｗｎ）のスイッチングの際に、チャージシェアリングを抑制する機能を有するチャージポンプ回路を示す図である。
【００２３】
図６を参照しながら説明すれば、チャージポンプ回路２００’は、ドレインを介して動作電源ＶＤＤを供給されゲートにターンオン状態を保持するためのバイアス（bias）電圧Ｖｂｉａｓｐを供給される第１トランジスタＭＰ１、ドレインが第１トランジスタＭＰ１のソースと連結されゲートを介して反転されたアップ信号／ｕｐを入力される第２トランジスタＭＰ２と、ドレインが第１トランジスタＭＰ１のソースと連結されゲートを介してアップ信号ｕｐを入力される第３トランジスタＭＰ３と、ドレインが第２トランジスタＭＰ２のソースと連結されゲートを介してダウン信号ｄｏｗｎを入力される第４トランジスタＭＮ２と、ドレインが第３トランジスタＭＰ３のソースと連結されゲートを介して反転されたダウン信号／ｄｏｗｎを入力される第５トランジスタＭＮ３と、ドレインが第４トランジスタＭＮ２のソース及び第５トランジスタＭＮ３のソースと共通に連結されゲートを介してターンオン状態を保持するためのバイアス電圧Ｖｂｉａｓｎを入力されそのソースが接地された第６トランジスタＭＮ１と、第２トランジスタＭＰ２のソース及び第４トランジスタＭＮ２のドレインと共通に入力部（＋）が連結され第３トランジスタＭＰ３のソース及び第５トランジスタＭＮ３のドレインと共通に出力端Ｖｏｕｔが連結された負帰還演算増幅器（OP AMP）Ａとを備えて構成される。
【００２４】
この場合、第１、第２及び第３のトランジスタＭＰ１、ＭＰ２、ＭＰ３は、ＰチャネルＭＯＳトランジスタであり、第４、第５及び第６のトランジスタＭＮ２、ＭＮ３、ＭＮ１は、ＮチャネルＭＯＳトランジスタである。そして、出力端Ｖｏｕｔが第２トランジスタＭＰ２のソース及び第４トランジスタＭＮ２のドレインと演算増幅器Ａの入力部（＋）に共通に連結される。キャパシタＣは、演算増幅器Ａの発振を防止するための位相補償キャパシタ役割を果たす。
【００２５】
ここで、キャパシタＣｆｐとＣｆｎは、実際の素子ではなく、ノードＮ１、Ｎ２においてＭＯＳトランジスタが有する構造上の寄生キャパシタンスを表すものである。
【００２６】
また、ここで演算増幅器Ａが果たす役割は、アップ信号ｕｐ（または反転されたアップ信号／ｕｐ）、またはダウン信号ｄｏｗｎ（反転されたダウン信号／ｄｏｗｎ）が変化する場合、ノードＮ３とノードＮ４との電圧を同じく保持させて寄生キャパシタンスより生じるチャージシェアリングを抑制させる役割を果たす。図６にて示すように演算増幅器Ａを負（−）帰還させれば、電圧利得が１になるバッファとして作用する。
【００２７】
以下、図６を参照しながら動作を説明する。チャージポンプ回路２００’の第２トランジスタＭＰ２に反転されたアップ信号／ｕｐが印加されれば、第２トランジスタＭＰ２がターンオンされ動作電源ＶＤＤが出力端Ｖｏｕｔに連結されたループフィルタ３００に充電される。この場合、演算増幅器Ａの（‐）入力端には出力端Ｖｏｕｔの容量に相応する基準電圧が印加され、一定時間（充電動作が行われる時間）の間バッファの役割を果たす。
【００２８】
また、チャージポンプ回路２００’によりチャージが充電される間、バッファとして動作する演算増幅器Ａによって、ノードＮ４に出力端Ｖｏｕｔと同じ電圧が誘起され、第２トランジスタＭＰ２または第３トランジスタＭＰ３のターンオンによってノードＮ１の電圧も出力端と同じ電圧を保持して、アップ信号ｕｐ（または、反転されたアップ信号／ｕｐ）とダウン信号ｄｏｗｎ（または、反転されたダウン信号／ｄｏｗｎ）のスイッチングの際にもチャージシェアリングによる寄生キャパシタＣｆｐ、Ｃｆｎによるオーバシュートを防止することができる。
【００２９】
一方、チャージポンプ回路２００’の第４トランジスタＭＮ２にハイレバルのダウン信号ｄｏｗｎが印加されれば、第４トランジスタＭＮ２がターンオンされ第６トランジスタＭＮ１はターンオン状態であるため、ループフィルタ３００のキャパシタ等に充電された電圧が出力端Ｖｏｕｔを介して接地端ＶＳＳへ放電される。この場合にもチャージ放電動作が行われる間、演算増幅器Ａがバッファの役割を果たして出力端Ｖｏｕｔの電圧変化率を最小化することによって出力電圧を安定化させる。
【００３０】
【発明が解決しようとする課題】
しかし、上述したチャージポンプ回路は、下記のような問題点がある。
【００３１】
出力端Ｖｏｕｔには、アップ信号ｕｐ（または、反転されたアップ信号／ｕｐとダウン信号ｄｏｗｎ（または反転されたダウン信号／ｄｏｗｎ）は、引き続きスイッチングされる信号であり、この信号により第２、３、４、５のトランジスタＭＰ２、ＭＰ３、ＭＮ２、ＭＮ３は、引き続きターンオンとターンオフ動作を繰り返す。この場合、演算増幅器Ａがバッファとして動作しても、入力電圧によって同じ出力電圧を出力するのには所定の遅延時間が生じて、チャージシェアリングを完璧に解決することができない。
【００３２】
例えば、反転されたアップ信号／ｕｐにより第２トランジスタＭＰ２がターンオンされ、反転されたダウン信号／ｄｏｗｎが入力されると仮定すれば、電流源としての第１トランジスタＭＰ１と第２トランジスタＭＰ２とによりループフィルタにチャージが充電される動作が行われ、出力端Ｖｏｕｔの電圧によって演算増幅器Ａの出力ノードＮ４に誘起されることは一定の遅延時間が過ぎた後のことである。
【００３３】
したがって、第３トランジスタＭＰ３の両端はチャージポンプ動作時に常に同じ電圧を有し難いため、チャージシェアリング現象を完全に防止することが難しい。よって、位相固定ループの特性上、チャージポンプの入力信号は、引き続きスイッチングされる信号であるため、チャージシェアリング現象を演算増幅器Ａのみで完全に解決することが難しい。
【００３４】
上述したチャージポンプ回路のさらに一つの問題点は、アップ信号ｕｐ（反転されたアップ信号／ｕｐ）とダウン信号ｄｏｗｎ（反転されたダウン信号／ｄｏｗｎ）を高速にスイッチングすれば、キックバック現象、またはフィードスルー（Feedthrough）現象が発生する。
【００３５】
キックバック現象とは、あるノードの電圧が速く変化する場合、一時的に反対の電圧を誘起する現象をいう。これはＭＯＳトランジスタがスイッチングされる時、ゲート下部のチャネルに存在する電荷がトランジスタの両方向に押出されるためである。例えば、ハイよりローに速く変化する反転されたアップ信号ｕｐによりノードＮ３の電圧が一時的に接地になることになる。
【００３６】
また、フィードスルー現象とは、あるノードの電圧が速く変化する時、そのノードとキャパシタとに連結されているノードの電圧が一時的に同期されて変化する現象をいう。これは、キャパシタ両端のノード間の電荷が瞬間的に移動するため発生する。
【００３７】
このキックバック現象、またはフィードスルー現象はグリッチ（glitch）を発生させ、これはジッタの形態に現れる。このキックバック現象、またはフィードスール現象は、入力部をトランスミッションゲートの導入することにより解決し得るが、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの特性上、同じ電流を流すためにはＰＭＯＳトランジスタがＮＭＯＳトランジスタより１．５倍から３倍程面積が大きくなるべきであるが、このように構成すれば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタによって生じる寄生キャパシタのサイズが異なって新しい問題が発生する。
【００３８】
すなわち、図６の演算増幅器Ａを利用したチャージポンプ回路は、演算増幅器Ａを用いることによってチャージシェアリングを防止するとしても、用いられる演算増幅器は、ノードＮ３とノードＮ４との電圧を同じくする役割を果たすものであり、ノード（Ｎ１、またはＮ２）とノード（Ｎ３、またはＮ４）との電圧を同じくすることができないため、チャージシェアリングを完全に解決することができないという問題点がある。
【００３９】
これは演算増幅器Ａの特性上、入力電圧に出力電圧が誘起されるのには所定の遅延時間が必要であるためである。また、速くスイッチングされる入力信号によって発生されるキックバック現象、またはフィードスルー現象によってジッタが発生するが、この問題は全く解決できない。
【００４０】
このようなジッタの問題は、チャージ回路のみでなく、スイッチングされる所定の入力装置ではいつも発生し得る問題点であり、これを解決するための入力装置の開発が要求されている。
【００４１】
そこで、本発明は、上述した従来の問題点に鑑みてなされたものであって、チャージシェアリングをさらに效果的に防止し、キックバック現象、またはフィードスルー現象を防止することによって、ジッタが減少される半導体装置を提供することをその目的にする。
【００４２】
本発明は、チャージシェアリングをさらに效果的に防止し、キックバック現象、またはフィードスルー現象を防止することによって、ジッタが減少されるチャージポンプ回路を提供することをその目的にする。
【００４３】
【課題を解決するための手段】
上記の目的を達成するため、本発明は、入力信号のスイッチングによって出力端に電荷を充電・放電させる入力手段と、前記入力信号の反転信号を利用して前記入力手段とは反対にスイッチングして、前記出力端を駆動するダミー入力手段とを含むことを特徴とする。
【００４４】
また、上記の目的を達成するため、本発明は、電圧電源、接地電源、出力端を備えたチャージポンプ回路において、第１入力信号のスイッチングによって前記電圧電源の電荷を出力端に充電させる充電部と、第２入力信号のスイッチングによって前記出力端の電荷を前記接地電源に放電させる放電部とを備える入力部と、前記第１入力信号の反転信号を利用して前記充電部とは反対にスイッチングするダミー充電部と、前記第２入力信号の反転信号を利用して前記放電部とは反対にスイッチングするダミー放電部とを備えるダミー入力部とを含むことを特徴とする。その場合、前記充電部は、基準電圧が印加されて前記充電部の充電電荷を一定水準以上に保持させる第１電流源と、前記第１入力信号を入力されて前記第１電流源と前記出力端とをスイッチングする第１スイッチング手段と、反転された前記第１入力信号を入力されて前記出力部とは反対電位を有する副出力端と前記第１電流源とをスイッチングする第２スイッチング手段とを含むことを特徴とする。
【００４５】
本発明は、位相固定ループで利用されるチャージポンプ回路を動作させる時発生するチャージシェアリングを解決し、またキックバック現象、またはフィードスルー現象を解決するために、入力信号がスイッチングされる時に発生するグリッチ、またはリプル（Ripple）信号に反対される位相のグリッチ、またはリプル信号を発生するダミー（Dummy）入力回路を並列に追加して、各々の信号を相殺させるチャージポンプ回路に関するものである。
【００４６】
これを詳細に説明すれば、通常の入力部と演算増幅器とにより構成されたチャージポンプの入力部で必然的に有する寄生キャパシタンスによって発生するチャージシェアリングと入力部のキックバック現象、またはフィードスルー現象を除去するために、入力部と同じ入力部をダミーにさらに追加してダミー入力部を備える。そして、通常のチャージポンプの入力信号として用いられるアップ信号ｕｐ（または反転されたアップ信号／ｕｐ）とダウン信号ｄｏｗｎ（反転されたダウン信号／ｄｏｗｎ）とを最初入力部と反対に入力を構成して、第一番目の入力部の入力信号の変化に伴うグリッチ成分と、反対のグリッチ成分とを有する信号を生成してこれを互いに相殺させることによって、出力端から見る時にはグリッチ成分がないように見えることである。
【００４７】
このようにすれば、入力部が電荷をチャージングさせる場合、ダミー入力部がディスチャージング動作をし、入力部が電荷をディスチャージングさせる場合チャージングさせる動作をすることによって、チャージポンプの動作を誤動作させ得る。これを解決するため、ダミー入力部の電流源の電流能力を入力部の電流源より相当に小さく設計して、ダミー入力部によるチャージング或いはディスチャージングの影響を最大限減らす。
【００４８】
このように、第２番目の電流源の電流能力を小さく設計すれば、入力部とダミー入力部との寄生キャパシタンスに差が生じて問題となり得るが、これを補償するためにダミー入力部に補償キャパシタを電流源側に追加して解決する。
【００４９】
【発明の実施の形態】
以下、添付する図面を参照しながら本発明の好ましい実施形態を説明する。図１は、本発明によってチャージポンプ回路の好ましい一実施形態を示す回路図である。
【００５０】
以下、図面を参照しながら説明する。図１を参照して説明すれば、本発明のチャージポンプは、アップ信号ｕｐと、反転されたアップ信号／ｕｐ及びダウン信号ｄｏｗｎと、反転されたダウン信号／ｄｏｗｎとのスイッチングによって出力端Ｖｏｕｔに電荷をチャージングまたはディスチャージングさせる入力部２１０と、前記入力部２１０と同じ構造を有しながらこれと同時に前記入力信号の反転信号を利用して前記入力手段とは反対にスイッチングするダミー入力部２２０と、チャージシェアリングを防止するための演算増幅器１０と演算増幅器１０の動作安定のためのキャパシタＣ３を備える。
【００５１】
これにより、入力部２１０は、アップ信号ｕｐと反転されたアップ信号／ｕｐによって出力端にチャージを充電させる充電部２１１と、ダウン信号ｄｏｗｎと反転されたダウン信号／ｄｏｗｎとによって出力端のチャージを放電させる放電部２１２により構成される。
【００５２】
また、充電部２１１は、ドレインを介して動作電源ＶＤＤを供給され、ソースがノードＮ１に連結されゲートにターンオン状態を保持するためのバイアス電圧Ｖｂｉａｓｐを供給されて電流源の役割を果たす第１トランジスタＭＰ１と、ドレインがノードＮ１と連結されソースがノードＮ５に連結され、ゲートを介して反転されたアップ信号／ｕｐを入力される第２トランジスタＭＰ２と、ドレインがノードＮ１と連結されソースがノードＮ６に連結され、ゲートを介してアップ信号ｕｐを入力される第３トランジスタＭＰ３を備える。
【００５３】
また、放電部２１２は、ドレインがノードＮ５と連結されソースがノードＮ２に連結され、ゲートを介してダウン信号を入力される第４トランジスタＭＮ２と、ドレインがノードＮ６と連結されソースがノードＮ２に連結され、ゲートを介して反転されたダウン信号を入力される第５トランジスタＭＮ３と、ドレインがノードＮ２と連結されゲートを介してターンオン状態を保持するためのバイアス電圧Ｖｂｉａｓｎを入力され、そのソースが接地されて電流源の役割を果たす第６トランジスタＭＮ１とを備えて構成される。
【００５４】
一方、ダミー入力部２２０は、充電部２１１の入力信号のスイッチングと反対されるスイッチングのためのダミー充電部２２１と、放電部２１２の入力信号のスイッチングと反対されるスイッチングのためのダミー放電部２２２とにより構成される。
【００５５】
これにより、ダミー充電部２２１は、ドレインを介して動作電源ＶＤＤを供給されソースがノードＮ３に連結され、ゲートにターンオン状態を保持するためのバイアス電圧Ｖｂｉａｓｐを供給されて電流源の役割をする第７トランジスタＭＰ４と、ドレインがノードＮ３と連結されソースがノードＮ７に連結され、ゲートを介してアップ信号ｕｐを入力される第８トランジスタＭＰ５と、ドレインがノードＮ６と連結されソースがノードＮ８に連結され、ゲートを介して反転されたアップ信号／ｕｐを入力される第９トランジスタＭＰ６とを備えて構成される。
【００５６】
また、ダミー放電部２２２は、ドレインがノードＮ７と連結されソースがノードＮ４に連結され、ゲートを介して反転されたダウン信号を入力される第１０トランジスタＭＮ５と、ドレインがノードＮ８と連結されソースがノードＮ４と連結され、ゲートを介してダウン信号を入力される第１１トランジスタＭＮ６と、ドレインがノードＮ４と連結されゲートを介してターンオン状態を保持するためのバイアス電圧Ｖｂｉａｓｎを入力され、そのソースが接地されて電流源の役割を果たす第１２トランジスタＭＮ４とを備えて構成される。
【００５７】
ここで、キャパシタＣ１とＣ２は、入力部２１０とダミー入力部２２０との寄生キャパシタンスを対称的に構成するための素子である。
【００５８】
また、入力部２１０のノードＮ５とノードＮ６、ダミー入力部２２０のノードＮ７とノードＮ８の電圧を同じ電圧に保持させてチャージシェアリングを防止するために備えられる演算増幅器１０は、入力部２１０のノードＮ５及びダミー入力部２１０のノードＮ７に入力端（＋）と連結され、入力部２１０のノードＮ６及びダミー入力部２２０のノードＮ８に入力端（‐）と連結され出力端と負（‐）帰還されて構成される。ここで、キャパシタＣ３は、演算増幅器１０の発振を防止するための位相補償キャパシタの役割を果たす。
【００５９】
以下、図１を参照しながら本発明にかかるチャージポンプの動作を詳しく説明する。
【００６０】
まず、ダミー入力部２２０に新しく追加したキャパシタＣ１とＣ２について説明する。
【００６１】
本発明のチャージパンピングを担当する部分は入力部２１０であり、ダミー入力部２２０は、動作の安定のために入力部２１０と対称的に追加した部分である。
【００６２】
ダミー入力部２２０を構成しているトランジスタの中、第８、第９、第１０、第１１のトランジスタＭＰ５、ＭＰ６、ＭＮ５、ＭＰ６は、入力部２２０と対称されるトランジスタと同じ大きさで構成し、電流源として用いられる第７トランジスタＭＰ４と第１２トランジスタＭＮ４は、入力部の第１トランジスタＭＰ１と第６トランジスタＭＮ１に比べて電流が少なく流れるように大きさを調節する。
【００６３】
これは、チャージング、またはディスチャージングを担当する入力部２１０とは異なって、対称的構造のために用いられたダミー入力部による出力端のチャージングまたはディスチャージングの誤動作を防止するためのものである。よって、電流源として用いられる第７トランジスタＭＰ４と第１２トランジスタＭＮ４とによって生じる寄生キャパシタンスは、入力部２１０の電流源として用いられる第１トランジスタＭＰ１と第６トランジスタＭＮ１とに比べて、少さい値で形成される。これを補償するためのものがキャパシタＣ１とＣ２である。
【００６４】
すなわち、キャパシタＣ１とＣ２は、入力部２１０とダミー入力部のノードＮ１とＮ３、Ｎ２とＮ４から見た寄生キャパシタの大きさを同様にするための補償キャパシタである。
【００６５】
この場合、第７トランジスタＭＰ４と第１２トランジスタＭＮ４の大きさを構成する場合、電流のみ減らしチャネルの面積（トランジスタの幅と長さ）を第１トランジスタＭＰ１と第６トランジスタＭＮ１と同じく構成できる場合には、キャパシタＣ１とＣ２は構成しなくても良い。例えば、第１トランジスタＭＰ１のチャネルの面積Ｗ／Ｌを１０／１に構成し、第７トランジスタＭＰ４のチャネルの面積Ｗ／Ｌを５／２に構成すれば、電流の量は少なく、各トランジスタが有するキャパシタは同じ値を有する。
【００６６】
以下、図１を参照しながら動作を詳細に説明する。上述したように、チャージポンプのチャージング、またはディスチャ−ジングは入力部２１０によって動作し、ダミー入力部２２０は、入力信号の変換の際に発生するグリッチに対して位相が反対である信号を発生してグリッチを除去しようと追加した入力部である。
【００６７】
まず、充電動作時を説明すれば、充電部２１１を構成する第２トランジスタＭＰ２のゲートに反転されたアップ信号／ｕｐが入力されれば、第２トランジスタＭＰ２がターンオンされ、電流源として動作する第１トランジスタＭＰ１はターンオンされているので、チャージがノードＮ１とＮ５を介して出力端に充電することになる。
【００６８】
この充電動作の際に、トランジスタの構造によって生じるノードＮ１の寄生キャパシタンスのためチャージシェアリングによるグリッチが従来の技術と同様に発生するが、ノードＮ５は、新しく追加されたダミー充電部２２１のノードＮ７に連結されており、第８トランジスタＭＰ５のゲートに第２トランジスタＭＰ２のゲートと相反された入力信号が入力され、これによって位相が反対であるグリッチが発生して、互いに相殺することになる。結局、出力端Ｖｏｕｔではグリッチが発生されないため、ジッタの問題が解決される。
【００６９】
また、入力信号（反転されたアップ信号／ｕｐ）の速い変換により生じるキックバック現象、またはフィードスルー現象も第２トランジスタＭＰ２と第８トランジスタＭＰ５とのゲートに相反された入力信号の変換によって、ノードＮ５で発生するキックバック現象、またはフィードスルー現象と相反されたキックバック現象、またはフィードスルー現象がノードＮ７で発生して、出力端Ｖｏｕｔでキックバック現象、またはフィードスルー現象による問題点は発生しない。
【００７０】
ここで、ノードＮ１とＮ３と同じ大きさの寄生キャパシタを形成するためにキャパシタＣ１を適宜に追加することは上述したところである。
【００７１】
次いで、放電時の動作を詳しく説明すれば、放電部２１２の第４トランジスタＭＮ２のゲートにダウン信号ｄｏｗｎが入力されれば、第４トランジスタＭＮ２がターンオンされ、電流源として動作する第６トランジスタＭＮ１はターンオンされているので、チャージが出力端からノードＮ５とＮ２を介して接地電源に放電することになる。
【００７２】
この場合にも、ダウン信号ｄｏｗｎの変換によりノードＮ２で生成される寄生キャパシタによってグリッチが発生するが、ノードＮ５は新しく追加されたダミー放電部２２２のノードＮ７に連結されており、第１０トランジスタＭＮ５のゲートに第４トランジスタＭＮ２のゲートと相反された入力信号が入力され、これによって位相が反対であるグリッチが発生して、互いに相殺することになる。
結局、出力端Ｖｏｕｔではグリッチが発生されないので、ジッタの問題が解決される。
【００７３】
また、ここでも入力信号（反転されたアップ信号／ｕｐ）の速い変換により生じるキックバック現象、またはフィードスルー現象は、第４トランジスタＭＰ２と第１０トランジスタＭＰ５とのゲートに相反された入力信号の変換によってノードＮ５で発生するキックバック現象、またはフィードスルー現象と相反されたキックバック現象、またはフィードスルー現象がノードＮ７で発生するので、出力端Ｖｏｕｔでキックバック現象、またはフィードスルー現象による問題点は発生しない。ここでもノードＮ２とＮ４と同じ大きさの寄生キャパシタを形成するため、キャパシタＣ２を適宜に追加することは上述したところである。
【００７４】
上述したことを簡単に総合すれば、従来の技術において、寄生キャパシタによって生じるチャージシェアリングを解決するため、演算増幅器を追加して各々ノードＮ５とノードＮ６及びノードＮ７とノードＮ８の電圧を同じく保持させたが、ノードＮ１とノードＮ５、またはノードＮ２とノードＮ５との電圧は同じでないため、チャージシェアリングは完全に解決できなかった。
【００７５】
しかし、本発明の一実施形態によれば、寄生キャパシタが同じダミー入力部２２０を追加して従来の入力信号と反対される信号を入力されて入力信号の変換の際に発生するチャージシェアリングを解決し、従来の技術で問題となったキックバック現象、またはフィードスルー現象を解決する。
【００７６】
図２は、本発明のさらに一つの実施形態にかかるチャージポンプに関する図である。図２を参照しながら説明すれば、図１の第１実施形態にかかるチャージポンプ回路で全ての入力部をトランスミッションゲートに追加したものである。このようにすることにより、寄生キャパシタンスが完全に対称的に生じるため、各入力信号の変換の際の各ノード別にキックバック現象、またはフィードスルー現象とチャージシェアリングをさらに完全に解決できる。
【００７７】
図３Ａは、従来の技術にかかるチャージポンプ回路の入力電圧と出力電圧のシミュレーション（simulation）波形図であり、図３Ｂは、本発明にかかるチャージポンプ回路の入力電圧と出力電圧とのシミュレーション波形図である。
【００７８】
図３Ａ及び図３Ｂを参照しながら説明すれば、各々アップ信号ｕｐとダウン信号ｄｏｗｎとの変換の際に出力電圧の変化が本発明の回路でさらに安定的あることを確認し得る。
【００７９】
尚、本発明は、上記各実施形態に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００８０】
例えば、本発明では電流源としてトランジスタ一つにより具現したが電流源としてカスコード形態の電流源を用いるか、その他の電流源を用いても可能であろう。
【００８１】
【発明の効果】
上述したように、本発明によれば、チャージポンプは、入力信号の変化にもかかわらず、出力端でのキックバック現象、またはフィードスルースルー現象を減少させ、これによって出力端に連結されたループフィルタ端の電圧変化に影響を与えるジッタ成分を減少させる。
【００８２】
また、従来の演算増幅器のみで完全に解決できなかったチャージシェアリングをさらに完全に解決できる。
【００８３】
また、本発明によって半導体装置の入力部を構成すれば、速いスイッチングによる入力信号にもキックバック現象、及びフィードスルーを減少する入力部を有する半導体装置を構成できる。
【図面の簡単な説明】
【図１】 本発明にかかるチャージポンプ回路の好ましい一実施形態を示す回路図である。
【図２】 本発明にかかるチャージポンプ回路の好ましい他の実施形態を示す回路図である。
【図３Ａ】 従来の技術にかかるチャージポンプ回路の入力電圧と出力電圧とのタイミング図である。
【図３Ｂ】 本発明にかかるチャージポンプ回路の入力電圧と出力電圧とのタイミング図である。
【図４】 位相固定ループの内部ブロック図である。
【図５Ａ】 従来の技術にかかるチャージポンプ回路を示した回路図及び動作時の等価回路図である。
【図５Ｂ】 従来の技術にかかるチャージポンプ回路を示した回路図及び動作時の等価回路図である。
【図５Ｃ】 従来の技術にかかるチャージポンプ回路を示した回路図及び動作時の等価回路図である。
【図６】 従来の技術にかかるチャージポンプ回路を示した回路図である。
【符号の説明】
２１０ 入力部
２２０ ダミー入力部
１０ 演算増幅器
ＭＰ１ないしＭＰ６ ＰＭＯＳチャネルトランジスタ
ＭＮ１ないしＭＮ６ ＮＭＯＳチャネルトランジスタ
Ｃ１、Ｃ２、Ｃ３ キャパシタ
【発明が属する技術分野】
本発明は、位相固定ループ（Phase Locked Loop；ＰＬＬ）回路で用いられる回路の中から安定された電流を供給する半導体装置及びチャージポンプ回路に関する。
【０００２】
【従来の技術】
外部クロックに同期されて動作する半導体メモリ、あるいは中央処理装置（ＣＰＵ）などの半導体装置は、クロックバッファとクロックドライバとを利用して内部クロックを発生するが、前記内部クロックは前記外部クロックに比べて一定時間遅延されるので、半導体装置の高周波動作性能を低下させる。
【０００３】
すなわち、外部クロック入力後のデータが出力される出力データアクセス時間（ｔＡＣ）は、常に外部クロック発生後に内部クロックが発生する時間より長くなる。
【０００４】
したがって、内部クロックの遅延により出力データアクセス時間（ｔＡＣ）が長くなるような半導体装置の性能低下を防止するためには、内部クロックを外部クロックに正確に同期させる回路が要求されるが、ここで外部クロックに内部クロックを正確に同期させる回路が位相固定ループ（Phase Locked Loop；ＰＬＬ）である。
【０００５】
図４は、通常の位相固定ループの内部ブロック図を示すものである。
【０００６】
図４を参照して説明すれば、位相固定ループ１０００は、位相検出器（phase detector）１００と、チャージポンプ（charge pump）２００と、ループフィルタ（loop filter）３００と、電圧調整発振器（ＶＣＯ）４００と、周波数分割器（frequency divider）５００とにより構成される。
【０００７】
以下、図面を参照しながら位相固定ループの動作を説明する。位相検出器１００は、基準クロック、すなわち外部クロックの位相と周波数分割器５００との出力位相を比較する。周波数分割器５００の出力位相が基準クロックの位相より遅れる場合、位相検出器１００は、周波数を増加させるパルス（アップ信号ｕｐという）を出力する。周波数分割器の出力位相が基準クロックの位相より速い場合、位相検出器１００は、周波数を減少させるパルス（ダウン信号ｄｏｗｎという）を出力する。
【０００８】
チャージポンプ回路２００は、位相検出器の出力信号であるアップ信号ｕｐとダウン信号ｄｏｗｎ及びインバータ１１０、１２０とにより反転されたアップ信号／ｕｐ、ダウン信号／ｄｏｗｎの中から適当な信号を用いる。
【０００９】
チャージポンプ回路２００の出力は、抵抗器３１０及びキャパシタ３２０により構成されたループフィルタ３００に接続される。チャージポンプ回路２００は、チャージポンプ回路２００がダウン信号ｄｏｗｎを受信する場合、ループフィルタ３００のキャパシタ３２０の電荷を放出し、チャージポンプ回路２００がアップ信号ｕｐを受信する場合、ループフィルタ３００のキャパシタ３２０の電荷を蓄積する。チャージポンプ回路２００のパルス出力は、ループフィルタ３００によりＤＣアナログ信号に変換される。
【００１０】
電圧調整発振器（Voltage Controlled Oscillator；ＶＣＯ）４００は、ループフィルタ３００のアナログ信号出力を受信して、一定の周波数信号を出力し、周波数分割器５００は、カウンタにより構成され電圧調整発振器４００の出力をＮ（任意自然数）で分割して、分割された出力を位相検出器１００に供給する。
【００１１】
位相固定ループ回路１０００において、位相検出器１００、チャージポンプ回路２００、電圧調整発振器４００及び、周波数分割器５００は、一つのループを形成し、このようなループは位相を制御する。すなわち、当該ループは、位相検出器１００に対する２個の入力信号の周波数が互いに同一になるように制御する。電圧調整発振器４００の出力周波数は、入力周波数のＮ倍となる。Ｎの値を任意に設定することによって、入力周波数の任意自然倍数の周波数を得ることができる。
【００１２】
図５Ａは、図４のチャージポンプ回路２００の内部回路を示す図である。図５Ａに示すように、当該チャージポンプ回路２００は、ドレインを介して動作電源ＶＤＤを供給され、ゲートを介してターンオン状態を保持するためのバイアス電圧Ｖｂｉａｓｐを印加される第１トランジスタＭＰ１と、ドレインが第１トランジスタＭＰ１のソースと連結されゲートを介してアップ信号を入力される第２トランジスタＭＰ２と、ドレインが第２トランジスタＭＰ２のソースと連結されゲートを介してダウン信号を入力される第３トランジスタＭＮ２と、ドレインが第３トランジスタＭＮ２のソースと連結されゲートを介してターンオン状態を保持するためのバイアス電圧Ｖｂｉａｓｎを印加されながらソースが接地された第４トランジスタＭＮ１とを備えて構成される。
【００１３】
この場合、第１及び第２のトランジスタＭＰ１、ＭＰ２は、ＰチャネルＭＯＳトランジスタであり、第３及び第４のトランジスタＭＮ１、ＭＮ２は、ＮチャネルＭＯＳトランジスタである。次いで、出力端ＯＵＴが第２トランジスタＭＰ２のソースと第３トランジスタＭＮ２のドレインとに共通に連結される。
【００１４】
次いで、図５Ｂないし図５Ｃを参照しながら動作を説明する。図５Ｂは、アップ信号ｕｐによりチャージポンプがチャージ充電動作をする時の等価回路であり、図５Ｃは、ダウン信号ｄｏｗｎによりチャージポンプがチャージ放電動作をする時の等価回路である。
【００１５】
まず、図５Ｂを参照しながら説明すれば、まず、ローレベルのアップ信号／ｕｐが第２トランジスタＭＰ２に入力されれば、第２トランジスタＭＰ２がターンオンされ電流源の役割を果たす第１トランジスタＭＰ１はターンオン状態であるため、第１トランジスタＭＰ１のドレインに印加された動作電源ＶＤＤが出力端ＯＵＴを介して充電される。
【００１６】
次いで、図５Ｃを参照しながら説明すれば、ハイレバルのダウン信号ｄｏｗｎが入力されれば、これを印加される第３トランジスタＭＮ２がターンオンされ、第４トランジスタＭＮ１はターンオン状態であるため、出力端ＯＵＴと接地端ＶＳＳとが導通されて充電された電圧が接地端ＶＳＳを介して放電される。
【００１７】
上述したチャージポンプの問題点を検討すれば、図５Ｂに示されたように電源ＶＤＤとノードＣとの間には、寄生キャパシタンスＣｆｐが存在し、これによって第１トランジスタＭＰ１がオフ状態からオン状態に転換する時、第１トランジスタＭＰ１のソース側の電位、すなわちノードＣの電位は、電源電位から出力ＯＵＴ電位に変化し、このような電位差及び寄生キャパシタンスＣｆｐに基づいた電流Ｉｃｆｐが流れる。
【００１８】
また、ノードＤと接地との間にも寄生キャパシタンスＣｆｎが存在する。第３トランジスタＭＮ２がオフ状態からオン状態に転換する時、第３トランジスタＭＮ２のソース側の電位、すなわちノードＤの電位は、接地電位から出力ＯＵＴ電位に変化し、このような電位差と寄生キャパシタンスＣｆｎとに基づいた電流Ｉｃｆｎが流れる。
【００１９】
したがって、アップ信号ｕｐ及びダウン信号ｄｏｗｎのスイッチングにより上述した寄生キャパシタンスよりチャージシェアリング（Charge Sharing）が発生して、出力端を介した電流供給が不安定になる問題点がある。
【００２０】
これを詳細に説明すれば、寄生キャパシタンスによる電流（ｉｃｆｐ、またはｉｃｆｎ）によって、チャージポンプ回路への出力電流にオーバシュート（overshoots）が発生し、これによって出力端ＯＵＴと連結された電圧調整発振器でジッタ（jitter）を引き起こす。これはジッタを有する電圧調整発振器の出力により繰り返し制御されて、その結果としてシステムでのエラーを引き起こす。
【００２１】
このような問題点は、スイッチングトランジスタ（ＭＰ２及びＭＮ２）がオフ状態になる時、出力端ＯＵＴの電位と同じノード（Ｃ及びＤ）の電位を形成することによって除去し得る。このような観点より、図６に示すようなチャージポンプ回路が提案された。
【００２２】
図６は、入力信号（アップ信号ｕｐ、またはダウン信号ｄｏｗｎ）のスイッチングの際に、チャージシェアリングを抑制する機能を有するチャージポンプ回路を示す図である。
【００２３】
図６を参照しながら説明すれば、チャージポンプ回路２００’は、ドレインを介して動作電源ＶＤＤを供給されゲートにターンオン状態を保持するためのバイアス（bias）電圧Ｖｂｉａｓｐを供給される第１トランジスタＭＰ１、ドレインが第１トランジスタＭＰ１のソースと連結されゲートを介して反転されたアップ信号／ｕｐを入力される第２トランジスタＭＰ２と、ドレインが第１トランジスタＭＰ１のソースと連結されゲートを介してアップ信号ｕｐを入力される第３トランジスタＭＰ３と、ドレインが第２トランジスタＭＰ２のソースと連結されゲートを介してダウン信号ｄｏｗｎを入力される第４トランジスタＭＮ２と、ドレインが第３トランジスタＭＰ３のソースと連結されゲートを介して反転されたダウン信号／ｄｏｗｎを入力される第５トランジスタＭＮ３と、ドレインが第４トランジスタＭＮ２のソース及び第５トランジスタＭＮ３のソースと共通に連結されゲートを介してターンオン状態を保持するためのバイアス電圧Ｖｂｉａｓｎを入力されそのソースが接地された第６トランジスタＭＮ１と、第２トランジスタＭＰ２のソース及び第４トランジスタＭＮ２のドレインと共通に入力部（＋）が連結され第３トランジスタＭＰ３のソース及び第５トランジスタＭＮ３のドレインと共通に出力端Ｖｏｕｔが連結された負帰還演算増幅器（OP AMP）Ａとを備えて構成される。
【００２４】
この場合、第１、第２及び第３のトランジスタＭＰ１、ＭＰ２、ＭＰ３は、ＰチャネルＭＯＳトランジスタであり、第４、第５及び第６のトランジスタＭＮ２、ＭＮ３、ＭＮ１は、ＮチャネルＭＯＳトランジスタである。そして、出力端Ｖｏｕｔが第２トランジスタＭＰ２のソース及び第４トランジスタＭＮ２のドレインと演算増幅器Ａの入力部（＋）に共通に連結される。キャパシタＣは、演算増幅器Ａの発振を防止するための位相補償キャパシタ役割を果たす。
【００２５】
ここで、キャパシタＣｆｐとＣｆｎは、実際の素子ではなく、ノードＮ１、Ｎ２においてＭＯＳトランジスタが有する構造上の寄生キャパシタンスを表すものである。
【００２６】
また、ここで演算増幅器Ａが果たす役割は、アップ信号ｕｐ（または反転されたアップ信号／ｕｐ）、またはダウン信号ｄｏｗｎ（反転されたダウン信号／ｄｏｗｎ）が変化する場合、ノードＮ３とノードＮ４との電圧を同じく保持させて寄生キャパシタンスより生じるチャージシェアリングを抑制させる役割を果たす。図６にて示すように演算増幅器Ａを負（−）帰還させれば、電圧利得が１になるバッファとして作用する。
【００２７】
以下、図６を参照しながら動作を説明する。チャージポンプ回路２００’の第２トランジスタＭＰ２に反転されたアップ信号／ｕｐが印加されれば、第２トランジスタＭＰ２がターンオンされ動作電源ＶＤＤが出力端Ｖｏｕｔに連結されたループフィルタ３００に充電される。この場合、演算増幅器Ａの（‐）入力端には出力端Ｖｏｕｔの容量に相応する基準電圧が印加され、一定時間（充電動作が行われる時間）の間バッファの役割を果たす。
【００２８】
また、チャージポンプ回路２００’によりチャージが充電される間、バッファとして動作する演算増幅器Ａによって、ノードＮ４に出力端Ｖｏｕｔと同じ電圧が誘起され、第２トランジスタＭＰ２または第３トランジスタＭＰ３のターンオンによってノードＮ１の電圧も出力端と同じ電圧を保持して、アップ信号ｕｐ（または、反転されたアップ信号／ｕｐ）とダウン信号ｄｏｗｎ（または、反転されたダウン信号／ｄｏｗｎ）のスイッチングの際にもチャージシェアリングによる寄生キャパシタＣｆｐ、Ｃｆｎによるオーバシュートを防止することができる。
【００２９】
一方、チャージポンプ回路２００’の第４トランジスタＭＮ２にハイレバルのダウン信号ｄｏｗｎが印加されれば、第４トランジスタＭＮ２がターンオンされ第６トランジスタＭＮ１はターンオン状態であるため、ループフィルタ３００のキャパシタ等に充電された電圧が出力端Ｖｏｕｔを介して接地端ＶＳＳへ放電される。この場合にもチャージ放電動作が行われる間、演算増幅器Ａがバッファの役割を果たして出力端Ｖｏｕｔの電圧変化率を最小化することによって出力電圧を安定化させる。
【００３０】
【発明が解決しようとする課題】
しかし、上述したチャージポンプ回路は、下記のような問題点がある。
【００３１】
出力端Ｖｏｕｔには、アップ信号ｕｐ（または、反転されたアップ信号／ｕｐとダウン信号ｄｏｗｎ（または反転されたダウン信号／ｄｏｗｎ）は、引き続きスイッチングされる信号であり、この信号により第２、３、４、５のトランジスタＭＰ２、ＭＰ３、ＭＮ２、ＭＮ３は、引き続きターンオンとターンオフ動作を繰り返す。この場合、演算増幅器Ａがバッファとして動作しても、入力電圧によって同じ出力電圧を出力するのには所定の遅延時間が生じて、チャージシェアリングを完璧に解決することができない。
【００３２】
例えば、反転されたアップ信号／ｕｐにより第２トランジスタＭＰ２がターンオンされ、反転されたダウン信号／ｄｏｗｎが入力されると仮定すれば、電流源としての第１トランジスタＭＰ１と第２トランジスタＭＰ２とによりループフィルタにチャージが充電される動作が行われ、出力端Ｖｏｕｔの電圧によって演算増幅器Ａの出力ノードＮ４に誘起されることは一定の遅延時間が過ぎた後のことである。
【００３３】
したがって、第３トランジスタＭＰ３の両端はチャージポンプ動作時に常に同じ電圧を有し難いため、チャージシェアリング現象を完全に防止することが難しい。よって、位相固定ループの特性上、チャージポンプの入力信号は、引き続きスイッチングされる信号であるため、チャージシェアリング現象を演算増幅器Ａのみで完全に解決することが難しい。
【００３４】
上述したチャージポンプ回路のさらに一つの問題点は、アップ信号ｕｐ（反転されたアップ信号／ｕｐ）とダウン信号ｄｏｗｎ（反転されたダウン信号／ｄｏｗｎ）を高速にスイッチングすれば、キックバック現象、またはフィードスルー（Feedthrough）現象が発生する。
【００３５】
キックバック現象とは、あるノードの電圧が速く変化する場合、一時的に反対の電圧を誘起する現象をいう。これはＭＯＳトランジスタがスイッチングされる時、ゲート下部のチャネルに存在する電荷がトランジスタの両方向に押出されるためである。例えば、ハイよりローに速く変化する反転されたアップ信号ｕｐによりノードＮ３の電圧が一時的に接地になることになる。
【００３６】
また、フィードスルー現象とは、あるノードの電圧が速く変化する時、そのノードとキャパシタとに連結されているノードの電圧が一時的に同期されて変化する現象をいう。これは、キャパシタ両端のノード間の電荷が瞬間的に移動するため発生する。
【００３７】
このキックバック現象、またはフィードスルー現象はグリッチ（glitch）を発生させ、これはジッタの形態に現れる。このキックバック現象、またはフィードスール現象は、入力部をトランスミッションゲートの導入することにより解決し得るが、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの特性上、同じ電流を流すためにはＰＭＯＳトランジスタがＮＭＯＳトランジスタより１．５倍から３倍程面積が大きくなるべきであるが、このように構成すれば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタによって生じる寄生キャパシタのサイズが異なって新しい問題が発生する。
【００３８】
すなわち、図６の演算増幅器Ａを利用したチャージポンプ回路は、演算増幅器Ａを用いることによってチャージシェアリングを防止するとしても、用いられる演算増幅器は、ノードＮ３とノードＮ４との電圧を同じくする役割を果たすものであり、ノード（Ｎ１、またはＮ２）とノード（Ｎ３、またはＮ４）との電圧を同じくすることができないため、チャージシェアリングを完全に解決することができないという問題点がある。
【００３９】
これは演算増幅器Ａの特性上、入力電圧に出力電圧が誘起されるのには所定の遅延時間が必要であるためである。また、速くスイッチングされる入力信号によって発生されるキックバック現象、またはフィードスルー現象によってジッタが発生するが、この問題は全く解決できない。
【００４０】
このようなジッタの問題は、チャージ回路のみでなく、スイッチングされる所定の入力装置ではいつも発生し得る問題点であり、これを解決するための入力装置の開発が要求されている。
【００４１】
そこで、本発明は、上述した従来の問題点に鑑みてなされたものであって、チャージシェアリングをさらに效果的に防止し、キックバック現象、またはフィードスルー現象を防止することによって、ジッタが減少される半導体装置を提供することをその目的にする。
【００４２】
本発明は、チャージシェアリングをさらに效果的に防止し、キックバック現象、またはフィードスルー現象を防止することによって、ジッタが減少されるチャージポンプ回路を提供することをその目的にする。
【００４３】
【課題を解決するための手段】
上記の目的を達成するため、本発明は、入力信号のスイッチングによって出力端に電荷を充電・放電させる入力手段と、前記入力信号の反転信号を利用して前記入力手段とは反対にスイッチングして、前記出力端を駆動するダミー入力手段とを含むことを特徴とする。
【００４４】
また、上記の目的を達成するため、本発明は、電圧電源、接地電源、出力端を備えたチャージポンプ回路において、第１入力信号のスイッチングによって前記電圧電源の電荷を出力端に充電させる充電部と、第２入力信号のスイッチングによって前記出力端の電荷を前記接地電源に放電させる放電部とを備える入力部と、前記第１入力信号の反転信号を利用して前記充電部とは反対にスイッチングするダミー充電部と、前記第２入力信号の反転信号を利用して前記放電部とは反対にスイッチングするダミー放電部とを備えるダミー入力部とを含むことを特徴とする。その場合、前記充電部は、基準電圧が印加されて前記充電部の充電電荷を一定水準以上に保持させる第１電流源と、前記第１入力信号を入力されて前記第１電流源と前記出力端とをスイッチングする第１スイッチング手段と、反転された前記第１入力信号を入力されて前記出力部とは反対電位を有する副出力端と前記第１電流源とをスイッチングする第２スイッチング手段とを含むことを特徴とする。
【００４５】
本発明は、位相固定ループで利用されるチャージポンプ回路を動作させる時発生するチャージシェアリングを解決し、またキックバック現象、またはフィードスルー現象を解決するために、入力信号がスイッチングされる時に発生するグリッチ、またはリプル（Ripple）信号に反対される位相のグリッチ、またはリプル信号を発生するダミー（Dummy）入力回路を並列に追加して、各々の信号を相殺させるチャージポンプ回路に関するものである。
【００４６】
これを詳細に説明すれば、通常の入力部と演算増幅器とにより構成されたチャージポンプの入力部で必然的に有する寄生キャパシタンスによって発生するチャージシェアリングと入力部のキックバック現象、またはフィードスルー現象を除去するために、入力部と同じ入力部をダミーにさらに追加してダミー入力部を備える。そして、通常のチャージポンプの入力信号として用いられるアップ信号ｕｐ（または反転されたアップ信号／ｕｐ）とダウン信号ｄｏｗｎ（反転されたダウン信号／ｄｏｗｎ）とを最初入力部と反対に入力を構成して、第一番目の入力部の入力信号の変化に伴うグリッチ成分と、反対のグリッチ成分とを有する信号を生成してこれを互いに相殺させることによって、出力端から見る時にはグリッチ成分がないように見えることである。
【００４７】
このようにすれば、入力部が電荷をチャージングさせる場合、ダミー入力部がディスチャージング動作をし、入力部が電荷をディスチャージングさせる場合チャージングさせる動作をすることによって、チャージポンプの動作を誤動作させ得る。これを解決するため、ダミー入力部の電流源の電流能力を入力部の電流源より相当に小さく設計して、ダミー入力部によるチャージング或いはディスチャージングの影響を最大限減らす。
【００４８】
このように、第２番目の電流源の電流能力を小さく設計すれば、入力部とダミー入力部との寄生キャパシタンスに差が生じて問題となり得るが、これを補償するためにダミー入力部に補償キャパシタを電流源側に追加して解決する。
【００４９】
【発明の実施の形態】
以下、添付する図面を参照しながら本発明の好ましい実施形態を説明する。図１は、本発明によってチャージポンプ回路の好ましい一実施形態を示す回路図である。
【００５０】
以下、図面を参照しながら説明する。図１を参照して説明すれば、本発明のチャージポンプは、アップ信号ｕｐと、反転されたアップ信号／ｕｐ及びダウン信号ｄｏｗｎと、反転されたダウン信号／ｄｏｗｎとのスイッチングによって出力端Ｖｏｕｔに電荷をチャージングまたはディスチャージングさせる入力部２１０と、前記入力部２１０と同じ構造を有しながらこれと同時に前記入力信号の反転信号を利用して前記入力手段とは反対にスイッチングするダミー入力部２２０と、チャージシェアリングを防止するための演算増幅器１０と演算増幅器１０の動作安定のためのキャパシタＣ３を備える。
【００５１】
これにより、入力部２１０は、アップ信号ｕｐと反転されたアップ信号／ｕｐによって出力端にチャージを充電させる充電部２１１と、ダウン信号ｄｏｗｎと反転されたダウン信号／ｄｏｗｎとによって出力端のチャージを放電させる放電部２１２により構成される。
【００５２】
また、充電部２１１は、ドレインを介して動作電源ＶＤＤを供給され、ソースがノードＮ１に連結されゲートにターンオン状態を保持するためのバイアス電圧Ｖｂｉａｓｐを供給されて電流源の役割を果たす第１トランジスタＭＰ１と、ドレインがノードＮ１と連結されソースがノードＮ５に連結され、ゲートを介して反転されたアップ信号／ｕｐを入力される第２トランジスタＭＰ２と、ドレインがノードＮ１と連結されソースがノードＮ６に連結され、ゲートを介してアップ信号ｕｐを入力される第３トランジスタＭＰ３を備える。
【００５３】
また、放電部２１２は、ドレインがノードＮ５と連結されソースがノードＮ２に連結され、ゲートを介してダウン信号を入力される第４トランジスタＭＮ２と、ドレインがノードＮ６と連結されソースがノードＮ２に連結され、ゲートを介して反転されたダウン信号を入力される第５トランジスタＭＮ３と、ドレインがノードＮ２と連結されゲートを介してターンオン状態を保持するためのバイアス電圧Ｖｂｉａｓｎを入力され、そのソースが接地されて電流源の役割を果たす第６トランジスタＭＮ１とを備えて構成される。
【００５４】
一方、ダミー入力部２２０は、充電部２１１の入力信号のスイッチングと反対されるスイッチングのためのダミー充電部２２１と、放電部２１２の入力信号のスイッチングと反対されるスイッチングのためのダミー放電部２２２とにより構成される。
【００５５】
これにより、ダミー充電部２２１は、ドレインを介して動作電源ＶＤＤを供給されソースがノードＮ３に連結され、ゲートにターンオン状態を保持するためのバイアス電圧Ｖｂｉａｓｐを供給されて電流源の役割をする第７トランジスタＭＰ４と、ドレインがノードＮ３と連結されソースがノードＮ７に連結され、ゲートを介してアップ信号ｕｐを入力される第８トランジスタＭＰ５と、ドレインがノードＮ６と連結されソースがノードＮ８に連結され、ゲートを介して反転されたアップ信号／ｕｐを入力される第９トランジスタＭＰ６とを備えて構成される。
【００５６】
また、ダミー放電部２２２は、ドレインがノードＮ７と連結されソースがノードＮ４に連結され、ゲートを介して反転されたダウン信号を入力される第１０トランジスタＭＮ５と、ドレインがノードＮ８と連結されソースがノードＮ４と連結され、ゲートを介してダウン信号を入力される第１１トランジスタＭＮ６と、ドレインがノードＮ４と連結されゲートを介してターンオン状態を保持するためのバイアス電圧Ｖｂｉａｓｎを入力され、そのソースが接地されて電流源の役割を果たす第１２トランジスタＭＮ４とを備えて構成される。
【００５７】
ここで、キャパシタＣ１とＣ２は、入力部２１０とダミー入力部２２０との寄生キャパシタンスを対称的に構成するための素子である。
【００５８】
また、入力部２１０のノードＮ５とノードＮ６、ダミー入力部２２０のノードＮ７とノードＮ８の電圧を同じ電圧に保持させてチャージシェアリングを防止するために備えられる演算増幅器１０は、入力部２１０のノードＮ５及びダミー入力部２１０のノードＮ７に入力端（＋）と連結され、入力部２１０のノードＮ６及びダミー入力部２２０のノードＮ８に入力端（‐）と連結され出力端と負（‐）帰還されて構成される。ここで、キャパシタＣ３は、演算増幅器１０の発振を防止するための位相補償キャパシタの役割を果たす。
【００５９】
以下、図１を参照しながら本発明にかかるチャージポンプの動作を詳しく説明する。
【００６０】
まず、ダミー入力部２２０に新しく追加したキャパシタＣ１とＣ２について説明する。
【００６１】
本発明のチャージパンピングを担当する部分は入力部２１０であり、ダミー入力部２２０は、動作の安定のために入力部２１０と対称的に追加した部分である。
【００６２】
ダミー入力部２２０を構成しているトランジスタの中、第８、第９、第１０、第１１のトランジスタＭＰ５、ＭＰ６、ＭＮ５、ＭＰ６は、入力部２２０と対称されるトランジスタと同じ大きさで構成し、電流源として用いられる第７トランジスタＭＰ４と第１２トランジスタＭＮ４は、入力部の第１トランジスタＭＰ１と第６トランジスタＭＮ１に比べて電流が少なく流れるように大きさを調節する。
【００６３】
これは、チャージング、またはディスチャージングを担当する入力部２１０とは異なって、対称的構造のために用いられたダミー入力部による出力端のチャージングまたはディスチャージングの誤動作を防止するためのものである。よって、電流源として用いられる第７トランジスタＭＰ４と第１２トランジスタＭＮ４とによって生じる寄生キャパシタンスは、入力部２１０の電流源として用いられる第１トランジスタＭＰ１と第６トランジスタＭＮ１とに比べて、少さい値で形成される。これを補償するためのものがキャパシタＣ１とＣ２である。
【００６４】
すなわち、キャパシタＣ１とＣ２は、入力部２１０とダミー入力部のノードＮ１とＮ３、Ｎ２とＮ４から見た寄生キャパシタの大きさを同様にするための補償キャパシタである。
【００６５】
この場合、第７トランジスタＭＰ４と第１２トランジスタＭＮ４の大きさを構成する場合、電流のみ減らしチャネルの面積（トランジスタの幅と長さ）を第１トランジスタＭＰ１と第６トランジスタＭＮ１と同じく構成できる場合には、キャパシタＣ１とＣ２は構成しなくても良い。例えば、第１トランジスタＭＰ１のチャネルの面積Ｗ／Ｌを１０／１に構成し、第７トランジスタＭＰ４のチャネルの面積Ｗ／Ｌを５／２に構成すれば、電流の量は少なく、各トランジスタが有するキャパシタは同じ値を有する。
【００６６】
以下、図１を参照しながら動作を詳細に説明する。上述したように、チャージポンプのチャージング、またはディスチャ−ジングは入力部２１０によって動作し、ダミー入力部２２０は、入力信号の変換の際に発生するグリッチに対して位相が反対である信号を発生してグリッチを除去しようと追加した入力部である。
【００６７】
まず、充電動作時を説明すれば、充電部２１１を構成する第２トランジスタＭＰ２のゲートに反転されたアップ信号／ｕｐが入力されれば、第２トランジスタＭＰ２がターンオンされ、電流源として動作する第１トランジスタＭＰ１はターンオンされているので、チャージがノードＮ１とＮ５を介して出力端に充電することになる。
【００６８】
この充電動作の際に、トランジスタの構造によって生じるノードＮ１の寄生キャパシタンスのためチャージシェアリングによるグリッチが従来の技術と同様に発生するが、ノードＮ５は、新しく追加されたダミー充電部２２１のノードＮ７に連結されており、第８トランジスタＭＰ５のゲートに第２トランジスタＭＰ２のゲートと相反された入力信号が入力され、これによって位相が反対であるグリッチが発生して、互いに相殺することになる。結局、出力端Ｖｏｕｔではグリッチが発生されないため、ジッタの問題が解決される。
【００６９】
また、入力信号（反転されたアップ信号／ｕｐ）の速い変換により生じるキックバック現象、またはフィードスルー現象も第２トランジスタＭＰ２と第８トランジスタＭＰ５とのゲートに相反された入力信号の変換によって、ノードＮ５で発生するキックバック現象、またはフィードスルー現象と相反されたキックバック現象、またはフィードスルー現象がノードＮ７で発生して、出力端Ｖｏｕｔでキックバック現象、またはフィードスルー現象による問題点は発生しない。
【００７０】
ここで、ノードＮ１とＮ３と同じ大きさの寄生キャパシタを形成するためにキャパシタＣ１を適宜に追加することは上述したところである。
【００７１】
次いで、放電時の動作を詳しく説明すれば、放電部２１２の第４トランジスタＭＮ２のゲートにダウン信号ｄｏｗｎが入力されれば、第４トランジスタＭＮ２がターンオンされ、電流源として動作する第６トランジスタＭＮ１はターンオンされているので、チャージが出力端からノードＮ５とＮ２を介して接地電源に放電することになる。
【００７２】
この場合にも、ダウン信号ｄｏｗｎの変換によりノードＮ２で生成される寄生キャパシタによってグリッチが発生するが、ノードＮ５は新しく追加されたダミー放電部２２２のノードＮ７に連結されており、第１０トランジスタＭＮ５のゲートに第４トランジスタＭＮ２のゲートと相反された入力信号が入力され、これによって位相が反対であるグリッチが発生して、互いに相殺することになる。
結局、出力端Ｖｏｕｔではグリッチが発生されないので、ジッタの問題が解決される。
【００７３】
また、ここでも入力信号（反転されたアップ信号／ｕｐ）の速い変換により生じるキックバック現象、またはフィードスルー現象は、第４トランジスタＭＰ２と第１０トランジスタＭＰ５とのゲートに相反された入力信号の変換によってノードＮ５で発生するキックバック現象、またはフィードスルー現象と相反されたキックバック現象、またはフィードスルー現象がノードＮ７で発生するので、出力端Ｖｏｕｔでキックバック現象、またはフィードスルー現象による問題点は発生しない。ここでもノードＮ２とＮ４と同じ大きさの寄生キャパシタを形成するため、キャパシタＣ２を適宜に追加することは上述したところである。
【００７４】
上述したことを簡単に総合すれば、従来の技術において、寄生キャパシタによって生じるチャージシェアリングを解決するため、演算増幅器を追加して各々ノードＮ５とノードＮ６及びノードＮ７とノードＮ８の電圧を同じく保持させたが、ノードＮ１とノードＮ５、またはノードＮ２とノードＮ５との電圧は同じでないため、チャージシェアリングは完全に解決できなかった。
【００７５】
しかし、本発明の一実施形態によれば、寄生キャパシタが同じダミー入力部２２０を追加して従来の入力信号と反対される信号を入力されて入力信号の変換の際に発生するチャージシェアリングを解決し、従来の技術で問題となったキックバック現象、またはフィードスルー現象を解決する。
【００７６】
図２は、本発明のさらに一つの実施形態にかかるチャージポンプに関する図である。図２を参照しながら説明すれば、図１の第１実施形態にかかるチャージポンプ回路で全ての入力部をトランスミッションゲートに追加したものである。このようにすることにより、寄生キャパシタンスが完全に対称的に生じるため、各入力信号の変換の際の各ノード別にキックバック現象、またはフィードスルー現象とチャージシェアリングをさらに完全に解決できる。
【００７７】
図３Ａは、従来の技術にかかるチャージポンプ回路の入力電圧と出力電圧のシミュレーション（simulation）波形図であり、図３Ｂは、本発明にかかるチャージポンプ回路の入力電圧と出力電圧とのシミュレーション波形図である。
【００７８】
図３Ａ及び図３Ｂを参照しながら説明すれば、各々アップ信号ｕｐとダウン信号ｄｏｗｎとの変換の際に出力電圧の変化が本発明の回路でさらに安定的あることを確認し得る。
【００７９】
尚、本発明は、上記各実施形態に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００８０】
例えば、本発明では電流源としてトランジスタ一つにより具現したが電流源としてカスコード形態の電流源を用いるか、その他の電流源を用いても可能であろう。
【００８１】
【発明の効果】
上述したように、本発明によれば、チャージポンプは、入力信号の変化にもかかわらず、出力端でのキックバック現象、またはフィードスルースルー現象を減少させ、これによって出力端に連結されたループフィルタ端の電圧変化に影響を与えるジッタ成分を減少させる。
【００８２】
また、従来の演算増幅器のみで完全に解決できなかったチャージシェアリングをさらに完全に解決できる。
【００８３】
また、本発明によって半導体装置の入力部を構成すれば、速いスイッチングによる入力信号にもキックバック現象、及びフィードスルーを減少する入力部を有する半導体装置を構成できる。
【図面の簡単な説明】
【図１】 本発明にかかるチャージポンプ回路の好ましい一実施形態を示す回路図である。
【図２】 本発明にかかるチャージポンプ回路の好ましい他の実施形態を示す回路図である。
【図３Ａ】 従来の技術にかかるチャージポンプ回路の入力電圧と出力電圧とのタイミング図である。
【図３Ｂ】 本発明にかかるチャージポンプ回路の入力電圧と出力電圧とのタイミング図である。
【図４】 位相固定ループの内部ブロック図である。
【図５Ａ】 従来の技術にかかるチャージポンプ回路を示した回路図及び動作時の等価回路図である。
【図５Ｂ】 従来の技術にかかるチャージポンプ回路を示した回路図及び動作時の等価回路図である。
【図５Ｃ】 従来の技術にかかるチャージポンプ回路を示した回路図及び動作時の等価回路図である。
【図６】 従来の技術にかかるチャージポンプ回路を示した回路図である。
【符号の説明】
２１０ 入力部
２２０ ダミー入力部
１０ 演算増幅器
ＭＰ１ないしＭＰ６ ＰＭＯＳチャネルトランジスタ
ＭＮ１ないしＭＮ６ ＮＭＯＳチャネルトランジスタ
Ｃ１、Ｃ２、Ｃ３ キャパシタ
Claims (20)
- 電圧電源、接地電源、出力端を備えたチャージポンプ回路において、
第１入力信号のスイッチングによって前記電圧電源の電荷を出力端に充電させる充電部と、第２入力信号のスイッチングによって前記出力端の電荷を前記接地電源に放電させる放電部とを備える入力部と、
前記第１入力信号の反転信号を利用して前記充電部とは反対にスイッチングするダミー充電部と、前記第２入力信号の反転信号を利用して前記放電部とは反対にスイッチングするダミー放電部とを備えるダミー入力部と
を含み、
前記充電部は、基準電圧が印加されて前記充電部の充電電荷を一定水準以上に保持させる第１電流源と、
前記第１入力信号を入力されて前記第１電流源と前記出力端とをスイッチングする第１スイッチング手段と、
反転された前記第１入力信号を入力されて前記出力部とは反対電位を有する副出力端と前記第１電流源とをスイッチングする第２スイッチング手段とを含む
ことを特徴とするチャージポンプ回路。 - 前記出力端に連結されて前記出力端の電圧変動率を減少させるバッファ部をさらに含むことを特徴とする請求項１に記載のチャージポンプ回路。
- 前記入力部と前記ダミー入力部との入力信号は、実質的に同時に入力されることを特徴とする請求項１に記載のチャージポンプ回路。
- 前記放電部は、
基準電圧が印加されて前記接地電源で電荷を一定水準以上に放電させる第３電流源と、
前記第２入力信号を入力されて前記第３電流源と前記出力端とをスイッチングする第５スイッチング手段と、
反転された前記第２入力信号を入力されて前記出力部とは反対電位を有する副出力端と前記第３電流源をスイッチングする第６スイッチング手段と
を含むことを特徴とする請求項１に記載のチャージポンプ回路。 - 前記出力端に連結されて前記出力端の電圧変動率を減少させるバッファ部をさらに含むことを特徴とする請求項４に記載のチャージポンプ回路。
- 前記バッファ部は、正（＋）入力部が前記出力端と連結され、出力が負（‐）入力部へフィ−ドバックされ、負（‐）入力部が前記副出力端に連結される演算増幅器により構成されることを特徴とする請求項５に記載のチャージポンプ回路。
- 前記ダミー充電部は、基準電圧が印加されて一定の電荷を充電させる第２電流源と、
前記第１入力信号の反転信号を入力されて前記第２電流源と前記出力端とをスイッチングする第３スイッチング手段と、
前記第１入力信号を入力されて前記副出力端と前記第２電流源とをスイッチングする第４スイッチング手段と
を含むことを特徴とする請求項１に記載のチャージポンプ回路。 - 前記ダミー充電部は、前記電圧電源を一側ノードにし、前記第２電流源と前記第３スイッチング手段との間のノードを他側ノードにする補償キャパシタをさらに備えることを特徴とする請求項７に記載のチャージポンプ回路。
- 前記補償キャパシタは、前記充電部が有する寄生キャパシタンスの大きさと前記ダミー充電部が有する寄生キャパシタンスの大きさとの差に等しい大きさを有することを特徴とする請求項８に記載のチャージポンプ回路。
- 前記ダミー放電部は、
基準電圧が印加されて一定の電荷を放電させる第４電流源と、
前記第２入力信号の反転信号を入力されて前記第４電流源と前記出力端とをスイッチングする第７スイッチング手段と、
前記第２入力信号を入力されて前記副出力端と前記第４電流源とをスイッチングする第８スイッチング手段と
を含むことを特徴とする請求項４に記載のチャージポンプ回路。 - 前記ダミー放電部は、前記接地電源を一側ノードにし、前記第４電流源と前記第７スイッチング手段との間のノードを他側ノードにする補償キャパシタをさらに備えることを特徴とする請求項１０に記載のチャージポンプ回路。
- 前記補償キャパシタは、前記放電部が有する寄生キャパシタンスの大きさと前記ダミー放電部が有する寄生キャパシタンスの大きさとの差に等しい大きさを有することを特徴とする請求項１１に記載のチャージポンプ回路。
- 前記第２電流源は、前記第１電流源より小さい電流を流すようにすることを特徴とする請求項７に記載のチャージポンプ回路。
- 前記第４電流源は、前記第３電流源より少さい電流を流すようにすることを特徴とする請求項１０に記載のチャージポンプ回路。
- 前記第１電流源及び前記第２電流源は、ゲートに一定レベルの前記基準電圧を印加されるトランジスタにより構成されることを特徴とする請求項７に記載のチャージポンプ回路。
- 前記第３電流源及び前記第４電流源は、ゲートに一定レベルの前記基準電圧を印加されるトランジスタにより構成されることを特徴とする請求項１０に記載のチャージポンプ回路。
- 前記第１、２、３、４の各スイッチング手段は、トランジスタにより構成されることを特徴とする請求項７に記載のチャージポンプ回路。
- 前記第５、６、７、８の各スイッチング手段は、トランジスタにより構成されることを特徴とする請求項１０に記載のチャージポンプ回路。
- 前記第１、２、３、４の各スイッチング手段は、トランスミッションゲートにより具現することを特徴とする請求項７に記載のチャージポンプ回路。
- 前記第５、６、７、８の各スイッチング手段は、トランスミッションゲートにより具現することを特徴とする請求項１０に記載のチャージポンプ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0076880A KR100422578B1 (ko) | 2001-12-06 | 2001-12-06 | 지터 감소된 차지 펌프 회로 |
| KR2001-076880 | 2001-12-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003174361A JP2003174361A (ja) | 2003-06-20 |
| JP4295966B2 true JP4295966B2 (ja) | 2009-07-15 |
Family
ID=19716702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002273149A Expired - Fee Related JP4295966B2 (ja) | 2001-12-06 | 2002-09-19 | 半導体装置及びチャージポンプ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6727735B2 (ja) |
| JP (1) | JP4295966B2 (ja) |
| KR (1) | KR100422578B1 (ja) |
| DE (1) | DE10219397A1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2810009B1 (fr) * | 2000-06-09 | 2002-09-27 | Otico | Dispositif d'entrainement a chenille pour vehicule tout terrain |
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| US6590432B1 (en) * | 2002-09-26 | 2003-07-08 | Pericom Semiconductor Corp. | Low-voltage differential driver with opened eye pattern |
-
2001
- 2001-12-06 KR KR10-2001-0076880A patent/KR100422578B1/ko not_active Expired - Fee Related
-
2002
- 2002-04-30 DE DE10219397A patent/DE10219397A1/de not_active Ceased
- 2002-07-16 US US10/196,402 patent/US6727735B2/en not_active Expired - Lifetime
- 2002-09-19 JP JP2002273149A patent/JP4295966B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE10219397A1 (de) | 2003-06-26 |
| JP2003174361A (ja) | 2003-06-20 |
| US20030107419A1 (en) | 2003-06-12 |
| US6727735B2 (en) | 2004-04-27 |
| KR20030046665A (ko) | 2003-06-18 |
| KR100422578B1 (ko) | 2004-03-16 |
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Legal Events
| Date | Code | Title | Description |
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| RD02 | Notification of acceptance of power of attorney |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080818 |
|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130417 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140417 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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