JP4299380B2

JP4299380B2 - 半導体装置及びその製造方法

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Publication number: JP4299380B2
Application number: JP14570498A
Authority: JP
Inventors: 由夫伊東; 卓宏山本
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 1998-05-27
Filing date: 1998-05-27
Publication date: 2009-07-22
Anticipated expiration: 2018-05-27
Also published as: JPH11340328A

Description

【０００１】
【発明の属する技術分野】
本発明はＬＳＩ等の半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来ＬＳＩ等の半導体装置には高速化、低消費電力化、多機能化、高集積化といった数多くの技術的な要求事項があり、現状の半導体装置と同等もしくはそれ以上の機能や電気的特性を有しながら、より専有面積の小さい回路パターンを形成していくことが必須の技術となっている。
【０００３】
またＬＳＩ等の半導体装置の製造工程に関しては、半導体シリコンウエハ（以下ウエハと称する）表面に微細な回路パターンを形成するためにホトリソグラフィ工程が複数回、行われる。
【０００４】
このホトリソグラフィ工程で形成される回路パターンに対応するホトレジストパターンをマスキング材料として、その下に形成されている薄膜材料のエッチング処理や不純物イオンの注入処理を行い、何回かその様な処理を繰り返し行うことにより所望の回路パターンを形成する。
【０００５】
【発明が解決しようとする課題】
以上に述べた従来の半導体装置の製造方法では回路パターンに対する微細化の要求が進むにつれてホトリソグラフィ工程で、その解像能力や、そのホトリソグラフィ工程以前に形成されている下地の回路パターンとの重ね合わせ位置精度は限界に到達しつつある。その結果、ホトレジストパターンは半導体装置の回路パターンとして必要とされている加工精度を充分に満足できなくなってしまうという問題が有った。
【０００６】
具体的な問題例を図８を参照して説明する。図８（Ａ−１）〜図８（Ｄ−１）は半導体装置の各製造工程の断面図を、図８（Ａ−２）〜図８（Ｄ−２）は図８（Ａ−１）〜図８（Ｄ−１）にそれぞれ対応する半導体装置の製造工程の平面図を示している。図８（Ａ−１），図８（Ａ−２）はホトレジストパターン５８をマスキング材料として、ゲート電極５４を形成すべきエッチング処理が施された状態を示している。
【０００７】
図８（Ａ−１），図８（Ａ−２）に示すように半導体基板５０にはＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法によって３０００〜８０００Å程度の膜厚を有するフィールド酸化膜５２が形成されている。半導体基板５０は具体的には例えば、シリコン基板である。図示してないがフィールド酸化膜５２の下の半導体基板５０内にチャンネルストッパが形成されており、半導体基板５０内の電気的な分離領域となっている。５４は例えば、１５００〜４０００Å程度の膜厚を有する多結晶シリコン（以下、ポリシリコンと記す。）やタングステン、モリブデン、チタン等の高融点金属を主成分とする膜やそれらの高融点金属とシリコンとの共晶膜によって形成された導電膜である、電界効果トランジスタを構成するゲート電極である。図示していないが例えば膜厚が５０〜３００Å程度の薄いＳｉＯ₂膜が、ゲート絶縁膜として半導体基板５０とゲート電極５４との間に形成されている。５８はゲート電極５４を形成すべきホトレジストパターンであり、例えば５０００〜２００００Å程度の膜厚を有している。
【０００８】
次に図８（Ｂ−１），図８（Ｂ−２）に示す工程では、ホトレジストパターン５８を除去し、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造のトランジスタが形成され、更に１０００〜８０００Å程度の膜厚の層間絶縁膜（ＳｉＯ₂膜）６４が形成されている。６２はゲート電極５４の側壁に形成されたサイドウォールであり、例えばＣＶＤ法によって形成されたＳｉＯ₂膜やシリコン窒化膜（以下ＳｉＮ膜と称す）で形成されている。６０は半導体基板５０内に形成された不純物拡散領域である（図８（Ｃ−１）以降、不純物拡散領域６０は図示しない）。
【０００９】
更に図８（Ｃ−１）、図８（Ｃ−２）に示す工程では、層間絶縁膜６４上に５０００〜２００００Å程度の膜厚を有するホトレジストパターン６６が形成され、層間絶縁膜６４にコンタクトパターン６８が形成されている。この工程以降ではコンタクトパターン６８内に配線材料となる膜が形成され、配線パターンの形成が行われていく。
【００１０】
ここでホトリソグラフィ工程の限界によって表面化する問題が発生する。図８（Ｄ−１），図８（Ｄ−２）にその例を示し説明する。これらの図において、６８’はコンタクトパターンであるが、下地パターンであるゲート電極５４に対して、ごく僅かながら重ね合わせ位置がずれてしまった例であり、Ａ部においてコンタクトパターン６８’内にゲート電極５４が露出している。その後の工程で配線パターンがコンタクトパターン６８’内に形成されることによりゲート電極５４の露出した部分と配線パターンとの間に電気的ショートが発生し、電気回路上の欠陥となってしまう。
【００１１】
図８ではパターンの重ね合わせ位置精度の低下によって発生する問題点を例に述べたが、同様なことがパターンの加工寸法のバラツキ、特にコンタクトパターンが設計値より大きめに加工されてしまった場合にも同様な欠陥を発生してしまうことは明白である。このような電気的ショートの発生を防止するためには、ゲート電極５４とコンタクトパターン６８との間隔をより大きく設定しておけばよいが、そのようにすると、ＬＳＩ等の半導体装置ではトランジスタとなる回路パターンは非常に数多く、繰り返し形成されることから、回路パターンの微細化の要求に相反する結果となり、問題の解決にはなり得なかった。
【００１２】
このような問題点は加工すべき回路パターンの寸法が例えば０．５μｍ前後もしくはそれ以上であるＬＳＩ等の半導体装置を製造していく場合においては、技術的な解決課題でとしては考えられてはいたがある程度は無視しうるレベルであった。
【００１３】
しかしながら、回路パターンの寸法が、例えば０．４μｍ前後もしくはそれ以下といった微細化が要求されているＬＳＩ等の半導体装置を製造していく場合においては、無視しえなくなり、今後はどうしても解決していかなければならない問題となってきている。
【００１４】
本発明はこのような事情に鑑みてなされたものであり、回路パターンの重ね合わせ位置精度や加工精度を向上させることなく、電極パターンに近接してコンタクトパターンを形成した場合に電極パターンと配線パターンとの間における電気的ショートの発生を防止することができる半導体装置及びその製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために請求項１に記載の発明は、半導体基板上に形成されたトランジスタの電極となる導電膜の周面を包囲する、高さが該導電膜の膜厚の寸法より大きい寸法の包囲膜を前記導電膜の側壁に該導電膜を形成するためのエッチング処理により生成し、かつ該包囲膜を全体的に被覆するように絶縁膜からなるサイドウォールを形成したことを特徴とする。
【００１６】
また請求項２に記載の発明は、請求項１に記載の半導体装置において、前記包囲膜は、前記エッチング処理により堆積したデポジション膜であることを特徴とする。
【００１７】
また、請求項３に記載の発明は、請求項２に記載の半導体装置において、前記デポジション膜は、ゲート電極形成工程で用いられるエッチングマスクの材料の成分とエッチングガスとの化合物からなることを特徴とする。
また、請求項４に記載の発明は、請求項３に記載の半導体装置において、前記エッチングガスは、フッ素系のガスあるいはハロゲン系のガスであることを特徴とする。
また、請求項５に記載の発明は、請求項１に記載の半導体装置において、前記包囲膜は絶縁膜であることを特徴とする。
【００１８】
請求項６に記載の発明は、請求項１〜請求項５の何れか１項に記載の半導体装置において、前記導電膜上にＳｉＯ ₂ 膜を形成すると共に、前記サイドウォールをＳｉＮ膜としたことを特徴とする。
請求項１〜請求項６の何れか１項に記載の発明によれば、コンタクトパターンのエッチング処理においてサイドウォールの存在によりゲート電極となる導電膜がコンタクトパターン内に露出するのが回避され、ゲート電極パターンと配線パターンとの間に電気的ショートが発生するのを防止することができる。
【００１９】
請求項７に記載の発明は、半導体基板上に形成されたトランジスタの電極となる導電膜、及び該導電膜上に堆積され該導電膜を形成するためのエッチングマスクとして用いたパターン、の側壁に包囲膜を該導電膜を形成するためのエッチング処理により生成する第１の工程と、前記包囲膜を残して前記パターンを除去する第２の工程と、絶縁膜を半導体基板の上に形成する第３の工程と、前記絶縁膜を半導体基板の全面にわたってエッチバックし、前記包囲膜を全体的に被覆するように絶縁膜からなるサイドウォールを形成する第４の工程と、を有することを特徴とする。
【００２０】
請求項８に記載の発明は、請求項７に記載の半導体装置の製造方法において、前記包囲膜は、前記エッチング処理により堆積したデポジション膜であることを特徴とする。
【００２１】
請求項９に記載の発明は、請求項７に記載の半導体装置の製造方法において、前記包囲膜は絶縁膜であることを特徴とする。
請求項１０に記載の発明は、請求項７〜請求項９の何れか１項に記載の半導体装置の製造方法において、前記導電膜上に形成される絶縁膜のエッチング処理において該絶縁膜よりエッチング速度が遅い材料で前記サイドウォールを形成したことを特徴とする。
【００２２】
請求項７〜請求項１０の何れか１項に記載の発明によれば、半導体基板上に形成されたトランジスタの電極となる導電膜の周面を包囲する、高さが該導電膜の膜厚の寸法より大きい寸法の包囲膜を前記導電膜の側壁に該導電膜を形成するためのエッチング処理により生成し、かつ該包囲膜を全体的に被覆するように絶縁膜からなるサイドウォールを形成した半導体装置が得られる。
【００２３】
したがって、ゲート電極となる導電膜に近接してコンタクトパターンを形成してもサイドウォールの存在によりゲート電極となる導電膜がコンタクトパターン内に露出するのが回避され、ゲート電極パターンと配線パターンとの間に電気的ショートが発生するのを防止することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。本発明の第１の実施の形態に係る半導体装置の製造方法を各製造工程の断面図を示す図１を参照して説明する。図１（Ａ）は半導体基板としてのシリコン基板１０上に電界効果トランジスタのゲート電極となる導電膜１４を形成すべきエッチング処理まで終了した状態を示しており、１２はフィールド酸化膜、１６はホトレジストパターンであって、従来例である図８（Ａ−１）に示す工程に相当するものである。但し、図１（Ａ）に示す工程は導電膜（ゲート電極）１４を形成すべきエッチング処理まで終了した状態であるが、従来例とはエッチング処理が異なり、意図的にデポジション成分を多くした処理が施されている。その結果ホトレジストパターン１６並びに導電膜１４の側壁にはデポジションによる膜（以下デポジション膜と称する）１８が形成されている。デポジション膜１８を形成するにはエッチング処理での条件を必要に応じて変更することにより対応は可能であり、例えばフッ素や炭素をより多く含むエッチングガスを使用したり、またデポジション膜の生成を促進するためにエッチング処理において、例えば高めの圧力で処理を行うなどの対応にて実現させることができる。またその様なエッチング条件を改良していくうえで通常のエッチング条件にて殆どの処理を終了させておき、デポジション膜の形成を目的とする処理を追加するようにしてもよい。
【００２５】
次いでホトレジストパターン１６が除去され、デポジション膜１８は導電膜１４の周面を包囲する、高さが導電膜１４の膜厚の寸法より大きい寸法の包囲膜が導電膜１４の膜厚を越す高さで包囲するように導電膜１４の側壁に形成される（図１（Ｂ））。
【００２６】
更に次の工程ではサイドウォールとすべき絶縁膜をシリコン基板１０の全面に形成し、その後上記絶縁膜をシリコン基板１０の全面にわたってエッチバックし、デポジション膜１８を被覆するようにサイドウォール２０’が形成される。（ここでサイドウォール２０’はデポジション膜１８の存在により導電膜１４上にも形成される。図１（Ｃ））。
また本実施の形態ではサイドウォール２０’を形成する材料としては、ゲート電極としての導電膜１４の上に形成される層間絶縁膜としてのＳｉＯ₂膜のエッチング処理でエッチング速度の差を大きく設定できる、すなわちＳｉＯ₂膜のエッチング速度より充分にエッチング速度が遅いＳｉＮ膜が用いられている。サイドウォール２０’の材料は特にＳｉＮ膜に特定することはないが、ＳｉＯ₂膜とのエッチング選択比が大きくとれ、サイドウォール形成での加工が比較的容易であって、また電気的に絶縁特性を有する材料であれば何でもよい。
【００２７】
次に図１（Ｄ）に示すように層間絶縁膜としてのＳｉＯ₂膜２２が形成され、さらにコンタクトパターン２６がホトレジストパターン２４をマスクとして異方性エッチングを行うことにより形成される。
【００２８】
図１（Ｄ）では図８（Ｄ−１）と同様にゲート電極となる導電膜１４に対してコンタクトパターン２６がずれて形成されているが、コンタクトパターン２６のエッチング処理においてＳｉＯ₂膜２２のエッチング処理でＳｉＮ膜で形成されたサイドウォール２０’が存在することにより、エッチング速度がＳｉＯ₂膜よりＳｉＮ膜の方が充分に遅いので導電膜１４がコンタクホール２６内に露出してしまうことはなくなる。図２は図１（Ｄ）の平面図である。
本発明の第１の実施の形態に係る半導体装置の製造方法によれば、半導体基板上に形成された電界効果トランジスタのゲート電極となる導電膜の周面を包囲する、高さが該電膜の膜厚の寸法より大きい寸法の包囲膜としてのデポジション膜を前記導電膜の側壁に形成し、該デポジション膜を被覆するようにサイドウォールを形成した半導体装置が得られる。しかもこの半導体装置におけるサイドウォールを前記導電膜上の全面に形成される層間絶縁膜よりエッチング速度が遅い材料で形成したので、ゲート電極となる導電膜に近接してコンタクトパターンを形成してもサイドウォールの存在によりゲート電極となる導電膜がコンタクトパターン内に露出するのが回避され、コンタクトパターン形成時における下地のパターンである導電膜（ゲート電極）との重ね合わせ位置のごく僅かなずれや、加工寸法のバラツキにより発生する、ゲート電極パターンと配線パターンとの間に発生する電気的ショートは発生しなくなる。また発生したとしても殆ど問題がないレベルまで押さえ込むことが可能となる。
【００２９】
次に本発明の第２の実施の形態に係る半導体装置の製造方法を各製造工程の断面図を示す図３を参照して説明する。本発明はゲート電極の側壁に形成されるサイドウォールの形状ならびに材質が従来技術とは異なっている。
【００３０】
図３（Ａ）は半導体基板としてのシリコン基板１０上に電界効果トランジスタのゲート電極となる導電膜１４を形成すべきエッチング処理まで終了した状態を示しており、１２はフィールド酸化膜、１６はホトレジストパターンである。
【００３１】
次にホトレジストパターン１６を除去せずに例えばＣＶＤ法により２００〜２０００Å程度の膜厚のＳｉＮ膜３０が半導体基板１０上の全面に形成される（図３（Ｂ））。
【００３２】
更に半導体基板１０上の全面に形成されたＳｉＮ膜３０の全面にわたってエッチバック処理が施され、ホトレジストパターン１６及び導電膜１４の側壁にＳｉＮ膜３０’が残される（図１（Ｃ））。この状態はホトレジストパターン１６及び導電膜１４の側壁に残された膜が、デポジション膜かＳｉＮ膜であるかの相違はあるが、図１（Ａ）に示す状態と同様の状態になる。その後は本発明の第１の実施の形態と同様に図１（Ｂ）以降に示された処理が施される。
【００３３】
本発明の第２の実施の形態に係る半導体装置の製造方法においても第１の実施の形態と同様の効果が得られる。
【００３４】
本発明は以上に述べた通常のゲート電極の形成工程に容易に適用していくことができる。更にゲート電極の加工精度をより向上させていく方法として公知の技術としてホトレジストをゲート電極のエッチング処理を行う際にマスクとして使用せずにＳｉＯ₂膜をエッチング用のマスクとして使用するプロセスが知られているが、本発明はその様なプロセスに対しても容易に適用していくことができる。
【００３５】
ＳｉＯ₂膜をエッチング処理時のマスクとして使用する従来のプロセスフローを図４の断面図を参照して説明する。図４（Ａ）に示すように半導体基板としてのシリコン基板５０上の全面にゲート電極を形成すべきエッチング処理前の導電膜５４が形成されており、該導電膜５４の上にはゲート電極のエッチングマスクとなるＳｉＯ₂膜で形成されたパターン５６がホトレジストパターン５８をマスクとしてエッチング処理にて形成されている。５２はフィールド酸化膜である。
次にホトレジストパターン５８を除去し、ＳｉＯ₂膜パターン５６をエッチングマスクとして導電膜５４のエッチング処理が施され、ゲート電極となる導電膜５４’が形成される（図４（Ｂ））。
【００３６】
次にＳｉＯ₂膜パターン５６を残したままサイドウォール５８，５８が形成され、図４（Ｃ）に示される状態になる。ここでＳｉＯ₂膜パターン５６はサイドウォール５８を形成する前に除去してしまっても特に問題はない。このようにＳｉＯ₂膜パターン５６をエッチングマスクとして使用していくことによりゲート電極を形成する際の加工精度がより向上することが知られている。
【００３７】
このようなゲート電極形成方法においても本発明を容易に適用していくことができる。このような適用例を本発明の第３の実施の形態として図５の断面図を参照して説明する。図５（Ａ）に示すように半導体基板としてのシリコン基板１０上にはゲート電極を形成するためのエッチング処理前の導電膜３２がシリコン基板１０上の全面に形成されており、導電膜３２上にはゲート電極のエッチングマスクとなるＳｉＯ₂膜で形成されたパターン３４がホトレジストパターン１６をマスクとしてエッチング処理にて形成されている。本発明の第１の実施の形態における図１（Ａ）に示した状態と同様にホトレジストパターン１６の側壁の一部及びＳｉＯ₂膜パターン３４の側壁にはデポジション膜３６が形成されている。１２はフィールド酸化膜である。ここでデポジション膜３６はホトレジストパターン１６をマスクとしてエッチング処理してＳｉＯ₂膜パターン３４を形成する際に形成される。このエッチング処理ではフレオン等のフッ素系のガスを使用するのでデポジション膜３６はホトレジストの主成分であるカーボンとフッ素系のガスとの化合物で形成される。
【００３８】
次にホトレジストパターン１６を除去し、ＳｉＯ₂膜パターン３４及びデポジション膜３６をエッチングマスクとして導電膜３２にエッチング処理を行う。導電膜３２をエッチング処理する際には塩素、臭素等のハロゲン系のガスを使用してエッチングを行うので、導電膜３２のエッチングが進行する過程でデポジション膜３６の外側に導電膜３２の材料の成分とエッチングガスとしてのハロゲン系ガスとの化合物が堆積されデポジション膜３６’が形成され、図５（Ｂ）に示すように導電膜３２’の側壁にもデポジション膜３６’が形成される。
【００３９】
更にＳｉＯ₂膜パターン３４が除去されてゲート電極となる導電膜３２’の周面を包囲する、高さが導電膜３２’の膜厚の寸法より大きい寸法のデポジション膜３６’が導電膜３２’の側壁に残存することとなる（図５（Ｃ））。ここで図５（Ｃ）に示す状態は本発明の第１の実施の形態における図１（Ｂ）に示す状態と同じ状態となる。その後は図１（Ｂ）以降に示された処理が施される。
本発明の第３の実施の形態に係る半導体装置の製造方法においても、本発明の第１の実施の形態と同様の効果が得られる。
【００４０】
本発明の第４の実施の形態に係る半導体装置の製造方法を図６を参照して説明する。図６（Ａ）において半導体基板としてのシリコン基板１０上にはＳｉＯ₂膜パターン４２をマスクとして通常のエッチング処理を行うことによりゲート電極となる導電膜４０が形成され、その後に例えばＣＶＤ法により２００〜２０００Å程度の膜厚のＳｉＮ膜４４が半導体基板上の全面に形成されている。１２はフィールド酸化膜である。
【００４１】
更に半導体基板１０上の全面に形成されたＳｉＮ膜４４の全面にわたってエッチバック処理が施され、ＳｉＯ₂膜パターン４２及び導電膜４０の側壁にＳｉＮ膜４４’が残される（図６（Ｂ）。この状態は本発明の第３の実施の形態における図５（Ｂ）に示す状態と同じ状態となる。その後は本発明の第３の実施の形態における図５（Ｂ）以降に示された処理が施される。
【００４２】
本発明の第４の実施の形態に係る半導体装置の製造方法においても、本発明の第１の実施の形態と同様の効果が得られる。
【００４３】
また本発明の各実施の形態により得られるその他の効果を図７を参照して説明する。図７（Ａ）はゲート電極上にコンタクトパターンが形成された半導体装置の断面図であり、図７（Ｂ）はその平面図である。本発明の第１の実施の形態を示す図１（Ｄ）においてゲート電極となる導電膜１４上以外のシリコン基板１０上に形成されるコンタクトパターン２６に関しての効果を説明したが、図７（Ａ），（Ｂ）に示すようにゲート電極となる導電膜１４上に形成されるコンタクトパターン２９に関しても大きな効果が得られる。従来であれば例えば、図８（Ｄ−２）に示すようにコンタクトパターン６８’はゲート電極となる導電膜５４からごく僅かでも重ね合わせ位置がずれると図示はされていないが、その後の工程である配線パターンの形成において配線パターンとシリコン基板との間に電気的ショートが発生してしまうという問題があり、シリコン基板領域から外れた領域、つまりフィールド酸化膜５２上で導電膜５４のコンタクトパターンを形成していた。
【００４４】
これに対して本発明の各実施の形態によれば、図７（Ａ）に示すようにコンタクトパターン２９がゲート電極となる導電膜１４上に形成されたとしても導電膜１４にはサイドウォール２０’が存在することによりシリコン基板１０はコンタクトパターン２９内にシリコン基板１０が露出するのを防止できる。したがって、図７に示すように、コンタクトパターン２９をシリコン基板１０上に形成されたゲート電極となる導電膜１４上に形成することが可能となる。それ故、フィールド酸化膜上でコンタクトパターンを形成すべき領域が不要となり、回路パターンの高集積化に大きな効果が期待できる。
【００４５】
【発明の効果】
請求項１〜請求項６の何れか１項に記載の発明によれば、コンタクトパターンのエッチング処理において絶縁膜からなるサイドウォールの存在により電極となる導電膜がコンタクトパターン内に露出するのが回避され、電極パターンと配線パターンとの間に電気的ショートが発生するのを防止することができる。
【００４６】
請求項７〜請求項１０の何れか１項に記載の発明によれば、半導体基板上に形成されたトランジスタの電極となる導電膜の周面を包囲する、高さが該導電膜の膜厚の寸法より大きい寸法の包囲膜を前記導電膜の側壁に該導電膜を形成するためのエッチング処理により生成し、かつ該包囲膜を全体的に被覆するように絶縁膜からなるサイドウォールを形成した半導体装置が得られる。
【００４７】
したがって、トランジスタの電極となる導電膜に近接してコンタクトパターンを形成してもサイドウォールの存在により電極となる導電膜がコンタクトパターン内に露出するのが回避され、電極パターンと配線パターンとの間に電気的ショートが発生するのを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程図。
【図２】図１（Ｄ）の平面図。
【図３】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程図。
【図４】ＳｉＯ₂膜をエッチング処理時のマスクとして使用する従来の半導体装置の製造工程を示す図。
【図５】本発明の第３の実施の形態に係る半導体装置の製造方法を示す工程図。
【図６】本発明の第４の実施の形態に係る半導体装置の製造方法を示す工程図。
【図７】本発明の各実施の形態に共通する効果を示す説明図。
【図８】従来の半導体装置の製造工程を示す工程図。
【符号の説明】
１０シリコン基板
１２フィールド酸化膜
１４導電膜
１６ホトレジストパターン
１８デポジション膜
２０’ サイドウォール
２２ＳｉＯ₂膜
２６，２８コンタクトパターン
３０ＳｉＮ膜

Claims

半導体基板上に形成されたトランジスタの電極となる導電膜の周面を包囲する、高さが該導電膜の膜厚の寸法より大きい寸法の包囲膜を前記導電膜の側壁に該導電膜を形成するためのエッチング処理により生成し、かつ該包囲膜を全体的に被覆するように絶縁膜からなるサイドウォールを形成したことを特徴とする半導体装置。
前記包囲膜は、前記エッチング処理により堆積したデポジション膜であることを特徴とする請求項１に記載の半導体装置。
前記デポジション膜は、ゲート電極形成工程で用いられるエッチングマスクの材料の成分とエッチングガスとの化合物からなることを特徴とする請求項２に記載の半導体装置。
前記エッチングガスは、フッ素系のガスあるいはハロゲン系のガスであることを特徴とする請求項３に記載の半導体装置。
前記包囲膜は絶縁膜であることを特徴とする請求項１に記載の半導体装置。
前記導電膜上にＳｉＯ₂膜を形成すると共に、前記サイドウォールをＳｉＮ膜としたことを特徴とする請求項１〜請求項５の何れか１項に記載の半導体装置。
半導体基板上に形成されたトランジスタの電極となる導電膜、及び該導電膜上に堆積され該導電膜を形成するためのエッチングマスクとして用いたパターン、の側壁に包囲膜を該導電膜を形成するためのエッチング処理により生成する第１の工程と、
前記包囲膜を残して前記パターンを除去する第２の工程と、
絶縁膜を半導体基板の上に形成する第３の工程と、
前記絶縁膜を半導体基板の全面にわたってエッチバックし、前記包囲膜を全体的に被覆するように絶縁膜からなるサイドウォールを形成する第４の工程と、
を有することを特徴とする半導体装置の製造方法。
前記包囲膜は、前記エッチング処理により堆積したデポジション膜であることを特徴とする請求項７に記載の半導体装置の製造方法。
前記包囲膜は絶縁膜であることを特徴とする請求項７に記載の半導体装置の製造方法。
前記導電膜上に形成される絶縁膜のエッチング処理において該絶縁膜よりエッチング速度が遅い材料で前記サイドウォールを形成したことを特徴とする請求項７〜請求項９の何れか１項に記載の半導体装置の製造方法。