JP4300263B2 - 遊技機の払出コマンド送受信装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、遊技制御を総括的に行うメイン制御装置と、遊技価値媒体を払い出す遊技価値媒体排出装置と、メイン制御装置から指令される払出数データに従った払出数の遊技価値媒体を払い出すように遊技価値媒体排出装置を制御するサブ制御装置とを備えた遊技機の払出コマンド送受信装置に関する。
【０００２】
【従来の技術】
従来より、遊技制御を総括的に行うメイン制御装置と、遊技価値媒体を払い出す遊技価値媒体排出装置と、メイン制御装置から指令される払出数データに従った払出数の遊技価値媒体を払い出すように遊技価値媒体排出装置を制御するサブ制御装置（払出制御装置）とを備えた遊技機は周知である。
【０００３】
図１２は、従来のメイン制御装置と払出制御装置とのデータ通信に関わる制御系（払出コマンド送受信装置）の一形態を示すブロック図である。メイン制御装置２から払出制御装置３への指令信号線は、払出数データを指令するための８ビットで構成されたＤ０〜Ｄ７の信号線と、払出制御装置３へ送信データを認識させるためのチップセレクト信号線（ＣＥ信号）と、払出制御装置３に送信データの読み込みタイミングであることを認識させるためのＷＲ信号線とにより構成される。
【０００４】
また、図１３は、従来のメイン制御装置から払出制御装置への指令信号送信を示すタイムチャートである。まず、ＣＥ信号がハイレベルにされ、引き続いてＤ０信号〜Ｄ７信号による払出数データ（払出数コマンド）が送信され、Ｄ０信号〜Ｄ７信号と同期してＷＲ信号（ストローブ信号）がハイレベルにされる。
【０００５】
払出制御装置は、ＣＥ信号のハイレベルによりＩＮＴ割込が発生して払出数データを受け付ける状態となり、ＷＲ信号の立上りタイミングでＤ０信号〜Ｄ７信号による払出数データを読み込み、ＩＮＴ割込による処理ルーチンから抜ける。この後、ＷＲ信号がローレベルにされ、さらに、所定タイミング後に、ＣＥ信号がローレベルにされる。
【０００６】
図１４は、メイン制御装置から払出制御装置へ送信される従来の払出数データ（払出数コマンド）の内容を表形式で示す図である。払出数データは、１コマンド１バイトで構成される。払出数データで指定される払出数は、賞球１個払出し〜賞球１５個払出しまでの１５種類である。なお、図１４では、Ｄ０信号〜Ｄ７信号に対応するビット０〜ビット７の内容と、これらを１６進数表現したものを示している。なお、払出数データにおいて、実際に払出数の指定に関わっているのは下位４ビット（ビット０〜ビット３）であり、上位４ビット（ビット４〜ビット７）は全て「０」に固定である。
【０００７】
ところで、メイン制御装置から払出制御装置に対して指令される実際の払出数よりも多い数の賞球の払い出しを得ようと企てる不正行為が行われる可能性がある。上記従来の払出コマンド送受信装置に対しては、例えば、メイン制御装置と払出制御装置とを接続する信号線のうち払出数に関わるＤ０〜Ｄ４の信号線を中途において、不正にあるビットに対応する信号線（例えば、Ｄ３信号線）をハイレベルにプルアップして固定された場合、図１４から明らかなように、常に、最低でも９個以上の賞球払い出しが払出制御装置に指令されてしまうことになる（賞球１個払出しから賞球７個払出しまでの払出数データが不正の影響を受ける結果）。一例として、払出制御装置に対して指令された払出数データが賞球４個払出し（「０００００１００」）である場合、不正によりＤ３信号（３ビット目）がハイレベルに固定されている結果、賞球１２個払出し（「００００１１００」）が払出制御装置に指令されてしまうことになる。従って、通常よりも多くの賞球の払出しを行ってしまう虞がある。よって、払出コマンド送受信装置においては、遊技価値媒体の払い出し制御に直接関わるため、このような不正行為を防止する対策が必要となる。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、メイン制御装置からサブ制御装置に対して払出数データを指令するための複数の信号線に対して、その一部又は全てをハイレベルに固定、又はローレベルに固定して払出数データを改ざんする不正を異常として検出することができる遊技機の払出コマンド送受信装置を提供することにある。
【０００９】
【課題を解決するための手段】
請求項１に係る遊技機の払出コマンド送受信装置は、遊技制御を総括的に行うメイン制御装置と、遊技価値媒体を払い出す遊技価値媒体排出装置と、前記メイン制御装置から指令される払出数データに従った払出数の遊技価値媒体を払い出すように前記遊技価値媒体排出装置を制御するサブ制御装置とを備え、前記メイン制御装置は、１つの払出に対して、払出数データと該払出数データと特定の相関関係にある確認データとを送信し、前記サブ制御装置は、前記払出数データと前記確認データとを受信すると、前記相関関係に基いて前記払出数データと前記確認データとの整合性を確認し、整合性が確認された場合に前記払出数データを払出数コマンドとして記憶するものであって、前記メイン制御装置は、前記確認データの送信時および検査コマンドの送信時から予め定めた監視期間に前記サブ制御装置からＡＣＫ信号が返信されない場合、前記サブ制御装置に対して前記検査コマンドを送信する検査コマンド送信手段を備え、前記サブ制御装置は、前記整合性の確認により前記払出コマンドを記憶した場合および前記検査コマンドを記憶した場合に、前記メイン制御装置に対して前記ＡＣＫ信号を送信するＡＣＫ信号送信手段と、前記メイン制御装置から送信された前記検査コマンドを連続して受信すると異常と判定して異常報知するＡＣＫ信号線異常報知手段と、を備えたことを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の実施形態に関わる遊技機に配備されたメイン制御装置と払出制御装置とのデータ通信に関わる制御系統（払出コマンド送受信装置１）の要部ブロック図である。メイン制御装置２は、遊技制御を総括的に行うもので、また、払出制御装置（請求項１に記載のサブ制御装置に相当する）３は、メイン制御装置２から指令される払出数データに従った払出数の遊技価値媒体（例えば、賞球或いはメダル）を払い出すように遊技価値媒体排出装置４を制御するものである。
【００１２】
メイン制御装置２は、図示しないメイン制御基板に配備される。メイン制御装置２は、遊技（例えば、パチンコ遊技）に関わる総括的な制御を行うための処理実行手段としてのメインＣＰＵと、メインＣＰＵが実行するための遊技全体に関わる制御プログラムが格納されているＲＯＭと、随時読み出しおよび書き込みが可能なＲＡＭと、メインＣＰＵが周辺機器との間でデータ通信を行うための通信インタフェース等を含んで構成されている。なお、メイン制御装置１４の具体的な構成については図示を省略する。メイン制御装置１４は、入賞態様（例えば、各入賞領域に配備された各入賞検出スイッチによる検出信号）に対応する遊技価値媒体の払出数コマンド（払出数データ）を払出制御装置３に指令送信する。
【００１３】
払出制御装置３は、制御処理実行手段としてのサブＣＰＵと、サブＣＰＵが行う各制御プログラムを格納したＲＯＭと、随時データの読み出し並びに書き込みが可能なＲＡＭと、メイン制御装置２とデータ通信を行うための通信インタフェースと、入力インタフェース回路と、出力インタフェース回路により構成されている。なお、払出制御装置３の具体的な内部構成については図示を省略する。
【００１４】
払出制御装置３は、前述のメイン制御装置２に対して通信接続されている他、賞品球の払出しを行う遊技価値媒体排出装置（例えば、モータ等により駆動される賞球排出装置）４、遊技価値媒体排出装置４から排出された遊技価値媒体を検出するための排出遊技価値媒体センサ（例えば、排出球センサ）５に接続されている。
【００１５】
メイン制御装置２から払出制御装置３への指令信号線は、払出数データを指令するための８ビットで構成されたＤ０〜Ｄ７の信号線と、払出制御装置３へ送信データの１バイト目か２バイト目かを認識させるためのセレクト信号線（ＳＥＬ信号）と、払出制御装置３に送信データの読み込みタイミングであることを認識させるためのＷＲ信号線とにより構成される。また、本実施形態では、払出制御装置３からメイン制御装置２への応答のためのＡＣＫ信号線を設けてあり、払出制御装置３が払出数データを読み込んだ場合に、メイン制御装置２に対してＡＣＫ信号（承認信号）が送信される。
【００１６】
また、本実施形態においては、メイン制御装置２から払出制御装置３へ送信される払出数データ（払出数コマンド）を２バイトで構成してあり、メイン制御装置２は、１回目に送信する１バイト目のデータを払出数とし、２回目に送信する２バイト目のデータは１バイト目のデータをビット反転したデータとしている。
【００１７】
図２は、メイン制御装置２から払出制御装置３へ送信される払出数データ（払出数コマンド）の内容を表形式で示す図である。払出数データは、１コマンド２バイトで構成される。払出数データで指定される払出数は、賞球１個払出し〜賞球１５個払出しまでの１５種類である。なお、図２では、Ｄ０信号〜Ｄ７信号に対応するビット０〜ビット７の内容と、これらを１６進数表現したものを示している。なお、払出数データの１バイト目において、実際に払出数の指定に関わっているのは下位４ビット（ビット０〜ビット３）であり、上位４ビット（ビット４〜ビット７）は全て「０」に固定である。
【００１８】
また、図３は、払出コマンド送受信装置１におけるメイン制御装置２から払出制御装置３への指令信号送信を示すタイムチャートである。メイン制御装置２から払出制御装置３への払出数データの送信手順は、次の通りである。まず、Ｄ０信号〜Ｄ７信号による払出数データの１バイト目（払出数コマンド）が送信され、Ｄ０信号〜Ｄ７信号による払出数データの１バイト目と同期してＷＲ信号（ストローブ信号）がハイレベルにされる。なお、払出数データの１バイト目及びＷＲ信号の送信時間は、３．９ｍｓとしてある。
【００１９】
払出数データの１バイト目及びＷＲ信号の送信時から３．９ｍｓ経過時に、払出数データの１バイト目の送信が完了し、払出数データの１バイト目の送信完了と同期してＷＲ信号（ストローブ信号）がローレベルにされる。なお、ＷＲ信号の送信停止時間は、３．９ｍｓとしてある。
【００２０】
払出数データの１バイト目の送信完了及びＷＲ信号の送信停止時から３．９ｍｓ経過時に、ＳＥＬ信号がハイレベルにされ、Ｄ０信号〜Ｄ７信号による払出数データの２バイト目が送信され、ＳＥＬ信号及びＤ０信号〜Ｄ７信号と同期してＷＲ信号（ストローブ信号）がハイレベルにされる。なお、払出数データの２バイト目、ＳＥＬ信号及びＷＲ信号の送信時間は、３．９ｍｓとしてある。
【００２１】
払出数データの２バイト目、ＳＥＬ信号及びＷＲ信号の送信時から３．９ｍｓ経過時に、払出数データの２バイト目の送信が完了し、払出数データの２バイト目の送信完了と同期してＳＥＬ信号及びＷＲ信号がローレベルにされる。なお、ＷＲ信号の送信停止時間は、１ｍｓ〜１３ｍｓとしてある。
【００２２】
払出制御装置３は、所定周期毎（実施形態では２ｍｓ毎）に発生するタイマ割込により、ＷＲ信号、ＳＥＬ信号及び払出数データ（Ｄ０〜Ｄ７）の状態を監視している。なお、払出制御装置３が行う払出数データの読み込みについては後述する。払出制御装置３は、払出数データの読み込みを行うと、メイン制御装置２に対してＡＣＫ信号を送信する。なお、ＡＣＫ信号の送信時間は、１２ｍｓとしてある。メイン制御装置２は、ＡＣＫ信号を受けると指令信号送信が正常であると判定し、次の払出制御装置３への払出数データの送信を行う。
【００２３】
以上のように構成された実施形態の遊技機の払出コマンド送受信装置における払出制御装置３のサブＣＰＵが実行するコマンド受信処理、コマンド異常判定＆読込処理、コマンド受信完了処理について順次説明する。以下に説明するコマンド受信処理、コマンド異常判定＆読込処理、コマンド受信完了処理の各処理は、２ｍｓ毎に発生するタイマ割込によって順次実行される処理である。
【００２４】
図４乃至図５は、サブＣＰＵが実行するコマンド受信処理のサブルーチンを示すフローチャートである。メイン制御装置２から１バイト単位で送信される全２バイト構成の払出数データ（コマンドデータ）の取得について概略で説明すると、１バイト目のコマンドデータは、ＷＲ信号をタイマ割込周期でサンプリングした結果が、「０・０・１」、さらに「０・０・１・１」となったときの２つのタイミングで、その時のＳＥＬ信号が何れも「０（オフ）」であるときに読み込み、２つの読み込んだ値が同じならば取得する。また、２バイト目のコマンドデータは、ＷＲ信号をタイマ割込周期でサンプリングした結果が、「０・０・１」、さらに「０・０・１・１」となったときの２つのタイミングで、その時のＳＥＬ信号が何れも「１（オン）」であるときに読み込み、２つの読み込んだ値が同じならば取得する。
【００２５】
サブＣＰＵは、コマンド受信処理を開始すると、サブＣＰＵは、まず、ＳＥＬ信号及びＷＲ信号についてのサンプリング履歴を記憶する処理を行う。まず、サブＣＰＵは、８ビットで構成されるＳＥＬ判定レジスタＳＥＬＨ（以下、単にＳＥＬＨという）の内容を１ビット右にシフトする（ステップＡ０１）。次いで、サブＣＰＵは、ＳＥＬ信号がオフであるか否かを判別する（ステップＡ０２）。ＳＥＬ信号は、メイン制御装置２から１バイト単位で送信される全２バイト構成の払出数データの１バイト目であるか２バイト目であるかをサブ制御装置３に識別させるための識別信号である。
【００２６】
サブＣＰＵは、ＳＥＬ信号がオフである場合には、ＳＥＬＨの０ビット目に０をセットし（ステップＡ０３）、ステップＡ０５に進む。一方、ＳＥＬ信号がオフでない場合には、即ち、ＳＥＬ信号がオンである場合には、ＳＥＬＨの０ビット目に１をセットし（ステップＡ０４）、ステップＡ０５に進む。
【００２７】
ステップＡ０５に進むと、サブＣＰＵは、次に、８ビットで構成されるＷＲ判定レジスタＷＲＨ（以下、単にＷＲＨという）の内容を１ビット右にシフトする（ステップＡ０５）。次いで、サブＣＰＵは、ＷＲ信号がオフであるか否かを判別する（ステップＡ０６）。ＷＲ信号は、メイン制御装置２から１バイト単位で送信される全２バイト構成の払出数データの１バイト目のデータ或いは２バイト目のデータの読込タイミングをサブ制御装置３に認識させるための読込信号である。
【００２８】
サブＣＰＵは、ＷＲ信号がオフである場合には、ＷＲＨの０ビット目に０をセットし（ステップＡ０７）、ステップＡ０９に進む。一方、ＷＲ信号がオフでない場合には、即ち、ＷＲ信号がオンである場合には、ＷＲＬＨの０ビット目に１をセットし（ステップＡ０８）、ステップＡ０９に進む。
【００２９】
以上のようにして、ＳＥＬ信号及びＷＲ信号についてのサンプリング履歴を記憶する。ステップＡ０９に進むと、サブＣＰＵは、ＷＲＨの下位４ビットをＸレジスタ（演算等に用いる汎用レジスタで８ビット構成）にコピーする（ステップＡ０９）。なお、Ｘレジスタの内容は、ＷＲＨの下位４ビットの内容を「＊＊＊＊」で表すとすると、「００００＊＊＊＊」となる。
【００３０】
サブＣＰＵは、ステップＡ１０に進み、Ｘレジスタの内容（ここで問題とするのはＸレジスタの下位４ビットであるので図４では単に「０００１」として表している）が、「０００１」であるか否かを判別する（ステップＡ１０）。Ｘレジスタの内容が、「０００１」である場合、図３のタイムチャートのＷＲ信号の立上りを検出したことになる。この場合、サブＣＰＵは、次に、ＳＥＬ信号がオフであるか否かを判別することによって（ステップＡ１１）、メイン制御装置２から送信される払出数データの１バイト目のデータか２バイト目のデータかを判別する。
【００３１】
ステップＡ１１においてＳＥＬ信号がオフである場合は（図３参照）、メイン制御装置２から送信される払出数データの１バイト目のデータであることになり、サブＣＰＵは、８ビット（１バイト）で構成されたＤ０信号〜Ｄ７信号を１回目コマンド取得エリアに記憶し（ステップＡ１２）、今回のコマンド受信処理を終えてタイマ割込処理ルーチンにリターンする。
【００３２】
一方、ステップＡ１１においてＳＥＬ信号がオフでない場合は、即ち、ＳＥＬ信号がオンである場合は（図３参照）、メイン制御装置２から送信される払出数データの２バイト目のデータであることになり、サブＣＰＵは、８ビット（１バイト）で構成されたＤ０信号〜Ｄ７信号を１回目コマンド取得エリアに記憶し（ステップＡ１３）、今回のコマンド受信処理を終えてタイマ割込処理ルーチンにリターンする。
【００３３】
サブＣＰＵは、１回目の払出数データの１バイト分のデータの取得を終えると、次のタイマ割込発生で２回目の払出数データの１バイト分のデータの取得を行うことになる。即ち、次のタイマ割込発生で、ＷＲ信号が前回タイマ割込に続けてオンである場合、ステップＡ０８にてその履歴がＷＲＨに記憶される。その結果、サブＣＰＵは、ステップＡ１０においては、Ｘレジスタの内容が「０００１」ではなく、偽と判別する。次いで、ステップＡ１４に進み、Ｘレジスタの内容が「００１１」であるか否かを判別する（ステップＡ１４）。Ｘレジスタの内容が、「００１１」である場合、図３のタイムチャートのＷＲ信号の立上りに続くオン状態を検出したことになる。この場合、サブＣＰＵは、次に、ＳＥＬ信号がオフであるか否かを判別することによって（ステップＡ１５）、メイン制御装置２から送信される払出数データの１バイト目のデータか２バイト目のデータかを判別する。
【００３４】
ステップＡ１５においてＳＥＬ信号がオフである場合は（図３参照）、メイン制御装置２から送信される払出数データの１バイト目のデータであることになり、サブＣＰＵは、８ビット（１バイト）で構成されたＤ０信号〜Ｄ７信号を２回目コマンド取得エリアに記憶し（ステップＡ１６）、ステップＡ１７に進む。ステップＡ１７に進むと、サブＣＰＵは、１回目に取得した払出数データの１バイト目のデータの内容と、２回目に取得した払出数データの１バイト目のデータの内容とが同じであるか否かを判別する（ステップＡ１７）。サブＣＰＵは、１回目と２回目とが同じ内容である場合、読取ミスなしと判定し、取得した払出数データの１バイト目のデータを１バイト目コマンド取得エリアに記憶し（ステップＡ１８）、今回のコマンド受信処理を終えてタイマ割込処理ルーチンにリターンする。
【００３５】
一方、ステップＡ１５においてＳＥＬ信号がオフでない場合は、即ち、ＳＥＬ信号がオンである場合は（図３参照）、メイン制御装置２から送信される払出数データの２バイト目のデータであることになり、サブＣＰＵは、８ビット（１バイト）で構成されたＤ０信号〜Ｄ７信号を２回目コマンド取得エリアに記憶し（ステップＡ１９）、ステップＡ２０に進む。サブＣＰＵは、ステップＡ２０に進むと、１回目に取得した払出数データの２バイト目のデータの内容と、２回目に取得した払出数データの２バイト目のデータの内容とが同じであるか否かを判別する（ステップＡ２０）。サブＣＰＵは、１回目と２回目とが同じ内容である場合、読取ミスなしと判定し、取得した払出数データの２バイト目のデータを２バイト目コマンド取得エリアに記憶し（ステップＡ２１）、取得済フラグに「１（データ取得済）」をセットし（ステップＡ２２）、今回のコマンド受信処理を終えてタイマ割込処理ルーチンにリターンする。
【００３６】
なお、ステップＡ１７及びステップＡ２０において、判定結果が偽の場合には、即ち、１回目に取得した払出数データの１バイト目分のデータの内容と、２回目に取得した払出数データの１バイト分のデータの内容とが同じでない場合には、データ取り込み時にノイズ等により読取ミスが発生したと判定し、記憶した１バイト分のデータの正規の取得は行わず、今回のコマンド受信処理を終えてタイマ割込処理ルーチンにリターンする。また、ＷＲ信号の履歴が、言い換えれば、Ｘレジスタの内容が「０００１」でなく、「００１１」でもない場合には、ステップＡ１０を偽、ステップＡ１４を偽と判別し、コマンドデータの取得は行わず、今回のコマンド受信処理を終えてタイマ割込処理ルーチンにリターンする。
【００３７】
以上に説明したコマンド受信処理において、取得済フラグに「１」がセットされた場合に、メイン制御装置２から１バイト単位で送信される全２バイト構成の払出数データがサブ制御装置３に取得されたことになる。
【００３８】
次に、コマンド異常判定＆読込処理について説明する。図６は、サブＣＰＵが実行するコマンド異常判定＆読込処理のサブルーチンを示すフローチャートである。払出数データ（コマンドデータ）の読込について概略で説明すると、コマンドバッファは１バイトとしてある。コマンドのバッファリングは、ＳＥＬ信号をタイマ割込でサンプリングした結果が、「０・０・１・１」となったとき、かつコマンドデータを２バイト分取得していて、さらに整合性が確認されたとき行い、１バイト目のコマンドを格納する。また、整合性の確認は、１バイト目のデータと２バイト目のデータのビット毎の排他的論理和をとった値が、１６進数表現で「ＦＦＨ」であるか否かで行い、結果が「ＦＦＨ」であれば正常と判定する。
【００３９】
サブＣＰＵは、コマンド異常判定＆読込処理を開始すると、まず、ＳＥＬＨの下位４ビットをＸレジスタ（演算等に用いる汎用レジスタで８ビット構成）にコピーする（ステップＡ３１）。なお、Ｘレジスタの内容は、ＳＥＬＨの下位４ビットの内容を「＊＊＊＊」で表すとすると、「００００＊＊＊＊」となる。
【００４０】
サブＣＰＵは、ステップＡ３２に進み、Ｘレジスタの内容（ここで問題とするのはＸレジスタの下位４ビットであるので図６では単に「１１００」として表している）が、「１１００」であるか否かを判別する（ステップＡ３２）。Ｘレジスタの内容が、「１１００」でない場合、サブＣＰＵは、ステップＡ３２を偽と判別し、この場合には、実質的なコマンド異常判定＆読込処理は行われない。
【００４１】
一方、ステップＡ３２において、Ｘレジスタの内容が、「１１００」である場合、図３のタイムチャートのＳＥＬ信号の履歴が「オン、オン、オフ、オフ」であることを検出したことになる。この場合、サブＣＰＵは、次に、取得済フラグに１（データ取得済を表す）がセットされているか否かを判別する（ステップＡ３３）。なお、取得済フラグの初期値は「０」であり、前述のコマンド受信処理において、１バイト目のコマンドデータ及び２バイト目のコマンドデータが取得された場合にのみ、「１」がセットされるフラグである。取得済フラグに１がセットされていない場合、即ち、取得済フラグの値が０の場合には、サブＣＰＵは、ステップＡ３３を偽と判別し、今回のコマンド異常判定＆読込処理を終えてタイマ割込処理ルーチンにリターンする。この場合も、実質的なコマンド異常判定＆読込処理は行われない。
【００４２】
一方、ステップＡ３３にて、取得済フラグに１（データ取得済）がセットされている場合、サブＣＰＵは、ステップＡ３４に進み、１バイト目コマンド取得エリアの内容（１バイト目のコマンドデータ）をＡレジスタ（演算等に用いる汎用レジスタで８ビット構成）にセットし（ステップＡ３４）、次いで、２バイト目コマンド取得エリアの内容（２バイト目のコマンドデータ）をＢレジスタ（演算等に用いる汎用レジスタで８ビット構成）にセットし（ステップＡ３５）、Ａレジスタの内容とＢレジスタの内容との排他的論理和をとり、排他的論理和の結果をＹレジスタ（演算等に用いる汎用レジスタで８ビット構成）に格納する（ステップＡ３６）。
【００４３】
１回目に送信された１バイト目のコマンドデータは払出数であり、２回目に送信する２バイト目のコマンドデータは１バイト目のデータをビット反転したデータである。このため、送信されたコマンドデータが正常であれば、１バイト目と２バイト目との排他的論理和は、ビット表現で「１１１１１１１１」、１６進数表現では「ＦＦＨ」となる。サブＣＰＵは、ステップＡ３７に進み、Ｙレジスタの内容が「ＦＦＨ」であるか否か、即ち、取得したコマンドデータが正常であるか否かを判別する（ステップＡ３７）。
【００４４】
ステップＡ３７にて、取得したコマンドデータが正常であれば、サブＣＰＵは、１バイト目コマンド取得エリアの内容（１バイト目のコマンドデータ）を払出数コマンド記憶エリアに記憶し（ステップＡ３８）、取得済フラグを０クリアし（ステップＡ３９）、記憶済フラグに１（払出数コマンドの記憶済を表す）をセットし（ステップＡ４０）、今回のコマンド異常判定＆読込処理を終えてタイマ割込処理ルーチンにリターンする。なお、取得済フラグが０クリアされた結果、次回以降周期には実質的なコマンド異常判定＆読込処理は行われない。
【００４５】
一方、ステップＡ３７にて、１バイト目と２バイト目との排他的論理和をとった結果が「ＦＦＨ」とならない場合には、取得したコマンドデータが異常であることになる。一例として、払出制御装置３に対して指令された払出数データが賞球４個払出し「０００００１００」である場合、メイン制御装置２から１バイト目のコマンドデータとして「０００００１００」が送信されるが、不正によりＤ３信号（３ビット目）がハイレベルに固定されている結果、賞球１２個払出し「００００１１００」が払出制御装置３に受信されてしまうことになる。従って、１バイト目のコマンドデータとして「００００１１００」が記憶される。次に、２バイト目のコマンドデータは１バイト目のデータをビット反転したデータであるから、メイン制御装置２からは「１１１１１０１１」が送信されるが、不正によりＤ３信号（３ビット目）がハイレベルに固定されている結果、「１１１１１０１１」が払出制御装置３に受信される。従って、２バイト目のコマンドデータとして「１１１１１０１１」が記憶される。１バイト目のコマンドデータ「００００１１００」と２バイト目のコマンドデータ「１１１１１０１１」との排他的論理和の結果は、ビット表現で「１１１１０１１１」となり、正常な結果、ビット表現で「１１１１１１１１」、即ち、１６進数表現で「ＦＦＨ」とはならない。
【００４６】
このように、払出数データを２バイトとし、かつ１回目に送信する１バイト目のデータを払出数とし、２回目に送信する２バイト目のデータは１バイト目のデータをビット反転したデータとしているので、１つのビットで１回目と２回目とが同じ値となることは本来あり得ず、メイン制御装置２から払出制御装置３に対して払出数データを指令するための複数の信号線に対して、その一部又は全てをハイレベルに固定、又はローレベルに固定して払出数データを改ざんする不正を直ちに異常として検出することができる。
【００４７】
サブＣＰＵは、取得したコマンドデータが異常であると判定した場合、ステップＡ４１に進み、１バイト目コマンド記憶エリアを０クリアし（ステップＡ４１）、２バイト目コマンド記憶エリアを０クリアして取得したコマンドデータを破棄し（ステップＡ４２）、取得済フラグを０クリアし（ステップＡ４３）、今回のコマンド異常判定＆読込処理を終えてタイマ割込処理ルーチンにリターンする。なお、取得済フラグが０クリアされた結果、次回以降周期には実質的なコマンド異常判定＆読込処理は行われない。
【００４８】
次に、コマンド受信完了処理について説明する。図７は、サブＣＰＵが実行するコマンド受信完了処理のサブルーチンを示すフローチャートである。コマンド受信完了処理を開始すると、サブＣＰＵは、まず、記憶済フラグに１がセットされているか否かを判別する（ステップＡ５１）。なお、記憶済フラグの初期値は「０」であり、前述のコマンド異常判定＆読込処理にて取得したコマンドデータの整合性が確認されて払出数コマンドとして記憶された場合にのみ、「１」がセットされるフラグである。サブＣＰＵは、記憶済フラグに１がセットされていない場合には、ステップＡ５１を偽と判別し、コマンド受信完了処理を終えてタイマ割込処理ルーチンにリターンする。従って、この場合は、実質的なコマンド受信完了処理は行われない。
【００４９】
一方、記憶済フラグに１がセットされている場合には、サブＣＰＵは、ステップＡ５１を真と判別してステップＡ５２に進み、送信中フラグに「１（送信中を表す）」がセットされいるか否かを判別する（ステップＡ５２）。なお、送信中フラグは、ＡＣＫ信号を送信中であるか否かを識別するためのフラグであり、初期値は送信なしを表す「０」であり、「１」でＡＣＫ信号の送信中を表す。コマンド受信完了処理の開始時、送信中フラグは初期値「０」である結果、サブＣＰＵはステップＡ５２を偽と判別してステップＡ５３に進む。
【００５０】
ステップＡ５３に進むと、サブＣＰＵは、ＡＣＫ信号出力フラグをセットし（ステップＡ５３）、送信タイマにＡＣＫ信号の送信時間１２ｍｓをセットし（ステップＡ５４）、送信中フラグに１をセットし（ステップＡ５５）、今回のコマンド受信完了処理を終えてタイマ割込処理ルーチンにリターンする。なお、ＡＣＫ信号出力フラグがセットされた結果、図示しない出力処理にて、メイン制御装置２に対してＡＣＫ信号が出力される。
【００５１】
次周期以降のコマンド受信完了処理では、送信中フラグに１がセットされている結果、サブＣＰＵは、ステップＡ５１を真、ステップＡ５２を真と判別し、ステップＡ５６に進み、送信タイマのタイマ値が０であるか否か、即ち、送信時間１２ｍｓが経過したか否かを判別する（ステップＡ５６）。サブＣＰＵは、送信タイマのタイマ値が０でなければ、ステップＡ５６を偽と判別し、今回のコマンド受信完了処理を終えてタイマ割込処理ルーチンにリターンする。以下、サブＣＰＵは、送信時間１２ｍｓが経過するまで、ステップＡ５１を真、ステップＡ５２を真、ステップＡ５６を偽と判別する処理ルーチンを繰り返す。なお、送信タイマにセットされたタイマ値の減算は、図示しないタイマ減算処理にて行われる。
【００５２】
送信時間１２ｍｓが経過すると、送信タイマのタイマ値が０となり、サブＣＰＵは、ステップＡ５６を真と判別し、ＡＣＫ信号出力フラグをクリアし（ステップＡ５７）、送信中フラグを０クリアし（ステップＡ５８）、記憶済フラグを０クリアし（ステップＡ５９）、今回のコマンド受信完了処理を終えてタイマ割込処理ルーチンにリターンする。なお、記憶済フラグが０クリアされた結果、次回以降周期には実質的なコマンド受信完了処理は行われない。また、ＡＣＫ信号出力フラグがクリアされた結果、図示しない出力処理にて、メイン制御装置２に対してＡＣＫ信号の出力が停止される。
【００５３】
なお、上述の実施形態では、払出数データと特定の相関関係にある確認データとして、払出数データをビット反転して確認データとしているが、確認データは払出数データをビット反転するものに限られるものではなく、特定の相関関係にあるデータ同士によって整合性の確認ができればどのような関係であってもよい。例えば、払出数データをローテーションして確認データとしてもよい。具体的な一例を示すと、払出数データが「００００１１１１」である場合、払出数データを１ビット右にローテーション・シフトし（０ビット目を７ビット目にするように１ビット右にシフトする）、即ち、「１００００１１１」を確認データとする。そして、メイン制御装置２は払出制御装置３に、払出数データ「００００１１１１」及び確認データ「１００００１１１」を送信する。払出制御装置３は、確認データ「１００００１１１」を１ビット左にローテーション・シフトし（７ビット目を０ビット目にするように１ビット左にシフトし）、ローテーション・シフトしたデータと払出数データとが一致するかを判定して整合性を確認する。
【００５４】
一方、ＡＣＫ信号に異常がある場合、例えば、ＡＣＫ信号線が切断していたり断線している場合が考えられるが、この場合には、払出制御装置３から送信されたＡＣＫ信号はメイン制御装置２に伝達されない。メイン制御装置２は、確認データの送信時から予め定めた監視期間（例えば、この実施形態では１００ｍｓとしている）にＡＣＫ信号が返信されない場合、払出制御装置３に対して検査コマンド（２バイト）を送信し、再度、予め定めた監視期間にＡＣＫ信号が返信されるか否かを監視する。なお、ＡＣＫ信号線が完全に切断していたり断線している場合には、払出制御装置３から送信されたＡＣＫ信号はメイン制御装置２に伝達されないため、メイン制御装置２は、払出制御装置３に対して再度検査コマンド（２バイト）を送信する。払出制御装置３は、検査コマンドを連続して受信すると異常と判定し、７セグメント形式等のＬＥＤ表示器（正常時の表示は「−」）により「異常（数字０）」を表示して異常報知する。
【００５５】
図８は、払出コマンド送受信装置におけるＡＣＫ信号に関わるメイン制御装置２から払出制御装置３への指令信号送信を示すタイムチャートである。図８に示す実施形態では、メイン制御装置２は、確認データの送信時から予め定めた監視期間（例えば、この実施形態では１００ｍｓとしている）にＡＣＫ信号（承認信号）が返信されるか否かを監視する。メイン制御装置２は、ＡＣＫ信号が確認されれば、払出数データが正しく払出制御装置３に取得されていると判定して次の払出コマンドを払出制御装置３に送信する。
【００５６】
また、上述の実施形態では、払出制御装置３が、整合性の確認により払出コマンドを記憶した場合に、メイン制御装置２に対してＡＣＫ信号（承認信号）を送信する構成としている。この構成によれば、払出数データが正しく払出制御装置３に取得されていることをメイン制御装置２が確認することができる。
【００５７】
以上に説明したＡＣＫ信号に関わるメイン制御装置２の処理を説明する。図９は、メイン制御装置２のＣＰＵ（以下、メインＣＰＵという）が実行する払出制御装置３に対するコマンド伝送出力処理のサブルーチンを示すフローチャートである。なお、払出制御装置３に対するコマンド伝送出力処理は、所定周期毎（図３のタイミングでは、３．９ｍｓ毎）のタイマ割込が入ると実行される図示しないタイマ割込処理ルーチンにて実行される。
【００５８】
払出制御装置３に対するコマンド伝送出力処理を開始すると、メインＣＰＵは、検査コマンド用送信バッファに検査コマンドがセットされているか否かを判別する（ステップＳ３０１）。なお、検査コマンド用送信バッファは、電源投入時に行われる図示しない初期化処理にて０クリアされている。メインＣＰＵは、検査コマンド用送信バッファに検査コマンドがセットされていなければ、払出コマンド送信処理を行い（ステップＳ３０２）、ステップＳ３０４に進む。なお、払出コマンド送信処理は、払出コマンド用の送信バッファに図２に示す払出数コマンド（１バイト目のみ）がセット（蓄積形式）されている場合に、最上位にセットされている払出数コマンドについて先に述べた２バイト構成（図２参照）とし、図３に示すタイミングで払出数コマンドを払出制御装置３に対して送信する。
【００５９】
一方、検査コマンド用送信バッファに検査コマンドがセットされている場合には、検査コマンド送信処理を行い（ステップＳ３０３）、ステップＳ３０４に進む。なお、検査コマンド用送信バッファにセットされる検査コマンドは、１６進数表示で「３０Ｈ」（１バイト）である。検査コマンド送信処理は、検査コマンド（１バイト）について先に述べた２バイト構成とし、即ち、２バイト目を１バイト目の「３０Ｈ」をビット反転させたデータとし、図３にタイミングで検査コマンド（２バイト）を払出制御装置３に対して送信する。
【００６０】
ステップＳ３０４に進むと、メインＣＰＵは、ＡＣＫ信号の返信を監視中であることを識別する監視フラグに「１（監視中）」をセットし（ステップＳ３０４）、監視タイマに予め定めた監視時間（例えば、１００ｍｓ）に相当するタイマ値をセットし（ステップＳ３０５）、払出制御装置３に対するコマンド伝送出力処理を抜けて図示しないタイマ割込処理ルーチンに戻る。なお、監視タイマにセットされたタイマ値は、図示しないタイマ割込処理ルーチンのタイマ減算処理にて減算される。
【００６１】
図９のフローチャートから明らかなように、検査コマンドが検査コマンド用送信バッファにセットされている場合には、払出数コマンドの蓄積記憶があっても、払出制御装置３に対する払出数コマンドの送信は実行されず、実質的に払出制御装置３に対する払出数コマンドの送信は中断される。但し、遊技盤面で発生する打球の入賞に対する入賞検出情報の記憶は続けて行われる。
【００６２】
図１０は、メインＣＰＵが実行するＡＣＫ信号監視処理のサブルーチンを示すフローチャートである。なお、ＡＣＫ信号監視処理は図示しないタイマ割込処理ルーチンにて実行される。ＡＣＫ信号監視処理を開始すると、メインＣＰＵは、監視フラグに「１（監視中）」がセットされているか否かを判別する（ステップＳ１１）。監視フラグに「１」がセットされていない場合、メインＣＰＵは、ＡＣＫ信号監視処理を抜けて図示しないタイマ割込処理ルーチンに戻る。
【００６３】
一方、払出制御装置３に対するコマンド伝送出力処理において、払出数コマンド或いは検査コマンドが送信された場合には、監視フラグに「１」がセットされる。監視フラグに「１」がセットされている場合、メインＣＰＵは、ＡＣＫ信号の返信ありか否かを判別する（ステップＳ１２）。メインＣＰＵは、ＡＣＫ信号の返信ありの場合、検査コマンド用送信バッファを０クリアし（ステップＳ１３）、監視フラグを０クリアし（ステップＳ１６）、ＡＣＫ信号監視処理を抜けて図示しないタイマ割込処理ルーチンに戻る。従って、ＡＣＫ信号の返信ありの場合、検査コマンド用送信バッファが０クリアされる結果、払出制御装置３に対するコマンド伝送出力処理で、ステップＳ３０１が偽となり、蓄積記憶された入賞検出情報がある場合、払出制御装置３に対する払出数コマンドの送信が実行される。また、監視フラグが０クリアされる結果、次周期以降のＡＣＫ信号監視処理は実質的に実行されない。
【００６４】
一方、ステップＳ１２においてＡＣＫ信号の返信なしの場合、メインＣＰＵはステップＳ１４に進み、監視タイマの値が０か否か、即ち、ＡＣＫ信号の監視時間が経過したか否かを判別する（ステップＳ１４）。メインＣＰＵは、監視タイマの値が０でなければ、ステップＳ１４を偽と判別し、ＡＣＫ信号監視処理を抜けて図示しないタイマ割込処理ルーチンに戻る。以下、メインＣＰＵは、ＡＣＫ信号の返信がなければ、ＡＣＫ信号の監視時間が経過するまで、ステップＳ１１を真、ステップＳ１２を偽、ステップＳ１４を偽と判別する処理ルーチンを繰り返す。
【００６５】
予め定めた監視期間にＡＣＫ信号の返信がない場合、ＡＣＫ信号の監視時間が経過して監視タイマの値が０となる。メインＣＰＵは、ステップＳ１４を真と判別し、検査コマンド用送信バッファに検査コマンドをセットし（ステップＳ１５）、監視フラグを０クリアし（ステップＳ１６）、ＡＣＫ信号監視処理を抜けて図示しないタイマ割込処理ルーチンに戻る。
【００６６】
従って、払出制御装置３に対する払出数コマンドの送信時から予め定めた監視期間にＡＣＫ信号の返信がない場合、検査コマンド用送信バッファに検査コマンドがセットされる。また、次周期の払出制御装置３に対するコマンド伝送出力処理において、検査コマンド用送信バッファにセットされた検査コマンドが払出制御装置３に送信される。また、監視フラグに「１」がセットされ、監視タイマに監視時間がセットされ、再度、ＡＣＫ信号監視処理において予め定めた監視時間にＡＣＫ信号の返信があるか否かを監視する。
【００６７】
払出制御装置３に送信された検査コマンドは、先に説明したコマンド受信処理（図４〜図５参照）で受信され、コマンド異常判定＆読込処理（図６参照）で異常がない場合に記憶され、コマンド受信完了処理（図７参照）でＡＣＫ信号の送信が行われる。そして、コマンド受信完了処理に続いて実行される検査コマンドチェック処理にて受信したコマンドが検査コマンドであるか否かがチェックされる。
【００６８】
図１１は、サブＣＰＵが実行する検査コマンドチェック処理のサブルーチンを示すフローチャートである。検査コマンドチェック処理を開始すると、サブＣＰＵは、記憶済フラグに１がセットされているか否かを判別する（ステップＡ７１）。
【００６９】
前述のコマンド異常判定＆読込処理にて取得したコマンドデータの整合性が確認されて検査コマンドとして記憶された場合には、記憶済フラグに「１」がセットされる。サブＣＰＵは、記憶済フラグに１がセットされていない場合には、ステップＡ７１を偽と判別し、検査コマンドチェック処理を抜けてタイマ割込処理ルーチンにリターンする。従って、この場合は、実質的な検査コマンドチェック処理は行われない。
【００７０】
一方、記憶済フラグに１がセットされている場合には、サブＣＰＵは、ステップＡ７１を真と判別してステップＡ７２に進み、ステップＡ３８（図６参照）において払出数コマンド記憶エリアに記憶したコマンドが検査コマンド「３０Ｈ」であるか否かを判別する（ステップＡ７２）。サブＣＰＵは、払出数コマンド記憶エリアに記憶したコマンドが検査コマンドであれば、ステップＡ７２を真と判別してステップＡ７３に進み、払出数コマンド記憶エリアに記憶したコマンドが払出数コマンドでない理由から払出数コマンド記憶エリアを０クリアし（ステップＡ７３）、連続回数カウンタの値を＋１し（ステップＡ７４）、払出中止フラグに「１（中止）」をセットし（ステップＡ７５）、ステップＡ７６に進み、連続回数カウンタの値が「２」であるか否かを判別する（ステップＡ７６）。なお、連続回数カウンタは、検査コマンドを連続して記憶した回数をカウントするカウンタであり、その初期値は「０」である。また、払出中止フラグに「１（中断）」がセットされた場合には、図示しない賞球払出処理において賞球の払出動作が中断される。
【００７１】
ステップＡ７６において、連続回数カウンタの値が「２」でない場合、サブＣＰＵは、ステップＡ７６を偽と判別して検査コマンドチェック処理を抜けてタイマ割込処理ルーチンにリターンする。
【００７２】
一方、サブＣＰＵは、払出数コマンド記憶エリアに記憶したコマンドが検査コマンドでなければ、ステップＡ７２を偽と判別してステップＡ７７に進み、連続回数カウンタの値を０クリアし（ステップＡ７７）、払出中止フラグを０クリア（中断解除）し（ステップＡ７８）、検査コマンドチェック処理を抜けてタイマ割込処理ルーチンにリターンする。検査コマンドを１回受信記憶した後、次に受信記憶したコマンドが正規の払出数コマンドである場合、連続回数カウンタが０クリアされ、払出中止フラグを０クリアされる。従って、図示しない賞球払出処理において中断されていた賞球の払出動作が再開される。
【００７３】
ＡＣＫ信号線が完全に断線している場合には、払出制御装置３から送信されたＡＣＫ信号はメイン制御装置２に伝達されないため、監視時間の間にＡＣＫ信号の返信なしとなる状態が２回続けて発生する。従って、メインＣＰＵは、払出制御装置３に対して２回続けて検査コマンド（２バイト）を送信することになる。
【００７４】
検査コマンドチェック処理では、検査コマンドが２回続けて判別される結果、ステップＡ７４で＋１加算された連続カウンタの値が２に達する。サブＣＰＵは、ステップＡ７６を真と判別し、異常報知フラグに「１（異常報知）」をセットし（ステップＡ７９）、検査コマンドチェック処理を抜けてタイマ割込処理ルーチンにリターンする。なお、異常報知フラグに「１（異常報知）」がセットされる結果、図示しない出力処理にて、７セグメントＬＥＤ式の報知表示器により「異常（数字０）」を表示して異常報知する。従って、係員が呼出ランプ等により遊技台に出向いた場合、賞球の払出等が中断している状態の遊技機の異常状態を遊技機裏面の報知表示器を見ただけで払出制御部分の異常と認識することができる。
【００７５】
なお、ＡＣＫ信号線が接触不良状態にある場合には、ＡＣＫ信号が正しく出力されない場合があると考えられる。つまり、検査コマンドが連続ではなく、断続的に払出制御装置において受信されると考えられる。このような場合においては、所定期間内に受信する検査コマンドの回数や、受信する間隔に応じて異常判定する構成とする。この構成とすることで、断線時のみならず、接触不良の異常も検知することができる。
【００７６】
また、遊技開始後に異常判定するようにしたが、電源投入時にも検査コマンドを送信するようにしてもよい。このようにすると、遊技中のみならず、遊技を開始する前に異常を判定することができ、遊技開始前に断線しているような場合には、遊技者に迷惑をかけずに済む。
【００７７】
【発明の効果】
請求項１に記載の構成によれば、メイン制御装置が確認データの送信時および検査コマンドの送信時から予め定めた監視期間にＡＣＫ信号が返信されない場合、サブ制御装置に対して検査コマンドを送信し、サブ制御装置が検査コマンドを連続して受信すると異常と判定して異常報知するので、通信線異常を的確に特定でき、ホールでのメンテナンス性を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に関わる遊技機に配備されたメイン制御装置と払出制御装置とのデータ通信に関わる制御系統（払出コマンド送受信装置）の要部ブロック図
【図２】メイン制御装置から払出制御装置へ送信される払出数データ（払出数コマンド）の内容を表形式で示す図
【図３】払出コマンド送受信装置におけるメイン制御装置から払出制御装置への指令信号送信を示すタイムチャート
【図４】実施形態の払出制御装置に配備されたサブＣＰＵが実行するコマンド受信処理のサブルーチンを示すフローチャート
【図５】図４のフローチャートのつづき
【図６】同上のサブＣＰＵが実行するコマンド異常判定＆読込処理のサブルーチンを示すフローチャート
【図７】同上のサブＣＰＵが実行するコマンド受信完了処理のサブルーチンを示すフローチャート
【図８】払出コマンド送受信装置におけるＡＣＫ信号に関わるメイン制御装置から払出制御装置への指令信号送信を示すタイムチャート
【図９】メイン制御装置のメインＣＰＵが実行する払出制御装置に対するコマンド伝送出力処理のサブルーチンを示すフローチャート
【図１０】メインＣＰＵが実行するＡＣＫ信号監視処理のサブルーチンを示すフローチャート
【図１１】サブＣＰＵが実行する検査コマンドチェック処理のサブルーチンを示すフローチャート
【図１２】従来のメイン制御装置と払出制御装置とのデータ通信に関わる制御系（払出コマンド送受信装置）の一形態を示すブロック図
【図１３】従来のメイン制御装置から払出制御装置への指令信号送信を示すタイムチャート
【図１４】メイン制御装置から払出制御装置へ送信される従来の払出数データ（払出数コマンド）の内容を表形式で示す図
【符号の説明】
１ 払出コマンド送受信装置
２ メイン制御装置
３ 払出制御装置（サブ制御装置）
４ 遊技価値媒体排出装置
５ 排出遊技価値媒体センサ

Claims (1)

1. 遊技制御を総括的に行うメイン制御装置と、
   遊技価値媒体を払い出す遊技価値媒体排出装置と、
   前記メイン制御装置から指令される払出数データに従った払出数の遊技価値媒体を払い出すように前記遊技価値媒体排出装置を制御するサブ制御装置とを備え、
   前記メイン制御装置は、１つの払出に対して、払出数データと該払出数データと特定の相関関係にある確認データとを送信し、
   前記サブ制御装置は、前記払出数データと前記確認データとを受信すると、前記相関関係に基いて前記払出数データと前記確認データとの整合性を確認し、整合性が確認された場合に前記払出数データを払出数コマンドとして記憶する遊技機の払出コマンド送受信装置において、
   前記メイン制御装置は、前記確認データの送信時および検査コマンドの送信時から予め定めた監視期間に前記サブ制御装置からＡＣＫ信号が返信されない場合、前記サブ制御装置に対して前記検査コマンドを送信する検査コマンド送信手段を備え、
   前記サブ制御装置は、
   前記整合性の確認により前記払出コマンドを記憶した場合および前記検査コマンドを記憶した場合に、前記メイン制御装置に対して前記ＡＣＫ信号を送信するＡＣＫ信号送信手段と、
   前記メイン制御装置から送信された前記検査コマンドを連続して受信すると異常と判定して異常報知するＡＣＫ信号線異常報知手段と、を備えた、
   ことを特徴とする遊技機の払出コマンド送受信装置。

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